JPS63182909A - 発振回路 - Google Patents
発振回路Info
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- JPS63182909A JPS63182909A JP62014053A JP1405387A JPS63182909A JP S63182909 A JPS63182909 A JP S63182909A JP 62014053 A JP62014053 A JP 62014053A JP 1405387 A JP1405387 A JP 1405387A JP S63182909 A JPS63182909 A JP S63182909A
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Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＣＲ発振回路に関し、例えば電卓や電子楽器
、ゲーム機器などのクロックパルスジェネレータなどに
適用して有効な技術に関するものである。
、ゲーム機器などのクロックパルスジェネレータなどに
適用して有効な技術に関するものである。
マイクロコンピュータや時計の基準クロック信号は、特
にその周波数特性の安定化を必要とすることから、水晶
振動子やセラミック振動子を用いた発振回路が適用され
ているが、それほど高い精度での発振周波数の安定化を
必要としない電卓や電子楽器、ゲーム機器などのクロッ
クパルスジェネレータには、従来ＣＲ発振回路が適用さ
れている。ＣＲ発振回路は、例えば昭和５８年８月２０
日オーム社発行の「電子通信ハンドブックＪＰ６６３に
記載されているように移相型、正相増幅型、周波数阻止
型など種々の回路形式のものが従来から提供されており
、特に本発明者は、相補型ＭＯ８（メタル・オキサイド
・セミコンダグタ）インバータ回路を用いたＣＲ発振回
路について検討した。
にその周波数特性の安定化を必要とすることから、水晶
振動子やセラミック振動子を用いた発振回路が適用され
ているが、それほど高い精度での発振周波数の安定化を
必要としない電卓や電子楽器、ゲーム機器などのクロッ
クパルスジェネレータには、従来ＣＲ発振回路が適用さ
れている。ＣＲ発振回路は、例えば昭和５８年８月２０
日オーム社発行の「電子通信ハンドブックＪＰ６６３に
記載されているように移相型、正相増幅型、周波数阻止
型など種々の回路形式のものが従来から提供されており
、特に本発明者は、相補型ＭＯ８（メタル・オキサイド
・セミコンダグタ）インバータ回路を用いたＣＲ発振回
路について検討した。
例えば第３図に示されるように、直列接続された３段の
相補型ＭＯ３（以下単にＣｕＯ２とも記す）インバータ
回路ＩＮＶＩ乃至ＩＮＶ３に帰還抵抗素子Ｒ１が接続さ
れると共に、インバータ回路ＩＮＶＩ及びＩＮＶ２に帰
還容量素子Ｃ１が接続されてＣＲ発振回路が構成される
場合、ノードＮａｌ及びＮｂｌの電圧レベルが相互に逆
位相の関係を採り、ノードＮｃＬにはノードＮａｌの変
化が帰還容量素子Ｃ１を介して伝えられると共に、当該
ノードＮｅｔの電圧レベルは、帰還抵抗素子Ｒ１を介し
てノードＮｂｌの電圧レベルに向けて充放電され、それ
によって、ノードＮｃｌの電圧レベルがＣＭＯＳインバ
ータ回路ＩＮＶＩの論理しきい値電圧まで充放電されて
ノードＮａｌのレベル反転が繰り返されることによって
、ノードＮａ１やＮｂｌに発振出力を得るゆ また。第４図に示されるように、直列接続された４段の
ＣＭＯＳインバータ回路ＩＮＶ４乃至工ＮＶ７ｕこ帰還
容量素子Ｃ２が接続されると共に。
相補型ＭＯ３（以下単にＣｕＯ２とも記す）インバータ
回路ＩＮＶＩ乃至ＩＮＶ３に帰還抵抗素子Ｒ１が接続さ
れると共に、インバータ回路ＩＮＶＩ及びＩＮＶ２に帰
還容量素子Ｃ１が接続されてＣＲ発振回路が構成される
場合、ノードＮａｌ及びＮｂｌの電圧レベルが相互に逆
位相の関係を採り、ノードＮｃＬにはノードＮａｌの変
化が帰還容量素子Ｃ１を介して伝えられると共に、当該
ノードＮｅｔの電圧レベルは、帰還抵抗素子Ｒ１を介し
てノードＮｂｌの電圧レベルに向けて充放電され、それ
によって、ノードＮｃｌの電圧レベルがＣＭＯＳインバ
ータ回路ＩＮＶＩの論理しきい値電圧まで充放電されて
ノードＮａｌのレベル反転が繰り返されることによって
、ノードＮａ１やＮｂｌに発振出力を得るゆ また。第４図に示されるように、直列接続された４段の
ＣＭＯＳインバータ回路ＩＮＶ４乃至工ＮＶ７ｕこ帰還
容量素子Ｃ２が接続されると共に。
インバータ回路ＩＮＶ４及びＩＮＶ６に帰還抵抗素子Ｒ
２が接続されてＣＲ発振回路が構成される場合、ノード
Ｎａ２及びＮｂ２の電圧レベルが相互に逆位相の関係を
採り、ノードＮｃ２にはノードＮａ２の変化が帰還容量
素子Ｃ２を介して伝えられると共に、当該ノードＮｃ２
の電圧レベルは、帰還抵抗素子Ｒ２を介してノードＮｂ
２の電圧レベルに向けて充放電され、それによって、ノ
ードＮｃ２の電圧レベルがＣＭＯＳインバータ回路工Ｎ
Ｖ４の論理しきい値電圧まで充放電されてノードＮａ２
のレベル反転が繰り返されることにより。
２が接続されてＣＲ発振回路が構成される場合、ノード
Ｎａ２及びＮｂ２の電圧レベルが相互に逆位相の関係を
採り、ノードＮｃ２にはノードＮａ２の変化が帰還容量
素子Ｃ２を介して伝えられると共に、当該ノードＮｃ２
の電圧レベルは、帰還抵抗素子Ｒ２を介してノードＮｂ
２の電圧レベルに向けて充放電され、それによって、ノ
ードＮｃ２の電圧レベルがＣＭＯＳインバータ回路工Ｎ
Ｖ４の論理しきい値電圧まで充放電されてノードＮａ２
のレベル反転が繰り返されることにより。
ノードＮａ２やＮｂ２に発振出力を得る。
ところで、第３図に示される発振回路において、ＣＭＯ
Ｓインバータ回路ＩＮＶｉの入力端子には抵抗素子Ｒ１
及び容量素子Ｃ１が結合され、また、インバータ回路Ｉ
ＮＶ３の入力端子には容量素子Ｃ１が結合されているた
め、それらＣＭ Ｏ，Ｓインバータ回路ＩＮＶ１２及び
ＩＮＶ３の入力電圧レベルの変化は比較的緩慢となって
、それら入力電圧レベルがＣＭＯＳインバータ回路の論
理し、きい値電圧に対して中間レベルを採る期間が長く
なり、ＣＭＯＳインバータ回路ＩＮＶ１２及びＩＮＶ３
に生ずる貫通電流が共に増大して低消費電力化の要請に
反するという問題があった。斯る貫通電流の増大という
点に関しては第４図に示されるＣＲ発振回路もその構成
上同様である。特に第３図に示されるＣＲ発振回路の場
合１両ＣＭＯＳインバータ回路ＩＮＶＩ及びＩＮＶ３の
入力端子に容量素子Ｃ１が結合されているため、不所望
な貫通電流は、第４図に示されるＣＲ発振回路よりも増
大する。一方、第４図のＣＲ発振回路は、入力端子に容
ｔａ子Ｃ２が結合されているＣＭＯＳインバータ回路は
１つ（ＩＮＶ４）だけであるが、帰還容量素子Ｃ２は、
４段のＣＭＯＳインバータ回路Ｉ ＮＶ４乃至ＩＮＶ７
を介して帰還接続されているために、夫々のＣＭＯＳイ
ンバータ回路を構成するＭＯＳＦＥＴの特性ばらつきに
より、帰還容量素子Ｃ２の充放電遅延時間に対する累積
的な影響が大きくなる。
Ｓインバータ回路ＩＮＶｉの入力端子には抵抗素子Ｒ１
及び容量素子Ｃ１が結合され、また、インバータ回路Ｉ
ＮＶ３の入力端子には容量素子Ｃ１が結合されているた
め、それらＣＭ Ｏ，Ｓインバータ回路ＩＮＶ１２及び
ＩＮＶ３の入力電圧レベルの変化は比較的緩慢となって
、それら入力電圧レベルがＣＭＯＳインバータ回路の論
理し、きい値電圧に対して中間レベルを採る期間が長く
なり、ＣＭＯＳインバータ回路ＩＮＶ１２及びＩＮＶ３
に生ずる貫通電流が共に増大して低消費電力化の要請に
反するという問題があった。斯る貫通電流の増大という
点に関しては第４図に示されるＣＲ発振回路もその構成
上同様である。特に第３図に示されるＣＲ発振回路の場
合１両ＣＭＯＳインバータ回路ＩＮＶＩ及びＩＮＶ３の
入力端子に容量素子Ｃ１が結合されているため、不所望
な貫通電流は、第４図に示されるＣＲ発振回路よりも増
大する。一方、第４図のＣＲ発振回路は、入力端子に容
ｔａ子Ｃ２が結合されているＣＭＯＳインバータ回路は
１つ（ＩＮＶ４）だけであるが、帰還容量素子Ｃ２は、
４段のＣＭＯＳインバータ回路Ｉ ＮＶ４乃至ＩＮＶ７
を介して帰還接続されているために、夫々のＣＭＯＳイ
ンバータ回路を構成するＭＯＳＦＥＴの特性ばらつきに
より、帰還容量素子Ｃ２の充放電遅延時間に対する累積
的な影響が大きくなる。
本発明の目的は、インバータ回路における貫通電流を減
らして消費電力の低減を図ることができる発振回路を提
供することにある。
らして消費電力の低減を図ることができる発振回路を提
供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。
本明細書の記述及び添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。
を簡単に説明すれば下記の通りである。
すなわち、直列接続された偶数段のインバータ回路と容
量素子とを含む第１帰還ループと、直列接続された奇数
段のインバータ回路と抵・抗素子とを含む第２帰還ルー
プとが、夫々の帰還経路の一部でインバータ回路を共有
して成る発振回路において、第１及び第２帰還ループ相
互の非共有経路に、夫々インバータ回路が配置されて成
るものである。
量素子とを含む第１帰還ループと、直列接続された奇数
段のインバータ回路と抵・抗素子とを含む第２帰還ルー
プとが、夫々の帰還経路の一部でインバータ回路を共有
して成る発振回路において、第１及び第２帰還ループ相
互の非共有経路に、夫々インバータ回路が配置されて成
るものである。
上記した手段によれば、入力端子に容量素子や抵抗素子
が結合されるインバータ回路は、第１帰還ループ及び第
２帰還ループの共有経路に含まれる１個のインバータ回
路だけであるから、その他のインバータ回路における貫
通電流が低減され、低消費電力化を達成するものである
。
が結合されるインバータ回路は、第１帰還ループ及び第
２帰還ループの共有経路に含まれる１個のインバータ回
路だけであるから、その他のインバータ回路における貫
通電流が低減され、低消費電力化を達成するものである
。
第１図は本発明に係る発振回路の１実施例を示す回路図
である。同図に示される発振回路は、特に制限されない
が、電卓や電子楽器、ゲーム機器などのクロックパルス
ジェネレータに適用されるものである。
である。同図に示される発振回路は、特に制限されない
が、電卓や電子楽器、ゲーム機器などのクロックパルス
ジェネレータに適用されるものである。
第１図に示される発振回路は、直列接続された偶数段の
インバータ回路例えば２段のＣＭＯＳインバータ回路Ｉ
ＮＶＩＯ及びＩＮＶＩＩと容量素子Ｃ０１０とを含む第
１帰還ループと、第１帰還ループに含まれるＣＭＯＳイ
ンバータ回路ＩＮＶＩＯの出力端子に、順次２段のＣＭ
ＯＳインバータ回路ＩＮＶ１２及びＩＮＶ１３と抵抗素
子ＲＩＯとを直列接続して、その抵抗素子ＲＩＯを上記
ＣＭＯＳインバータ回路ＩＮＶＩＯの入力端子に帰還接
続して成る第２帰還ループとによって構成される。
インバータ回路例えば２段のＣＭＯＳインバータ回路Ｉ
ＮＶＩＯ及びＩＮＶＩＩと容量素子Ｃ０１０とを含む第
１帰還ループと、第１帰還ループに含まれるＣＭＯＳイ
ンバータ回路ＩＮＶＩＯの出力端子に、順次２段のＣＭ
ＯＳインバータ回路ＩＮＶ１２及びＩＮＶ１３と抵抗素
子ＲＩＯとを直列接続して、その抵抗素子ＲＩＯを上記
ＣＭＯＳインバータ回路ＩＮＶＩＯの入力端子に帰還接
続して成る第２帰還ループとによって構成される。
第１図に示される発振回路において、ノードＮａ１ｏ及
びＮｄ１Ｏ（即ちノードＮｂ１Ｏ）の電圧レベルは相互
に逆位相の関係を採る。ノードＮｃｌｏにはノードＮａ
１Ｏの変化が上記容量素子Ｃ１０を介して伝えられると
共に、そのノードＮｃｌｏの電圧レベルは、帰還抵抗素
子ＲＩＯを介してノードＮｄ１Ｏの電圧レベルに向けて
充放電される。それによって、ノードＮｃｌＯの電圧レ
ベルがＣＭＯＳインバータ回路ＩＮＶＩＯの論理しきい
値電圧まで充放電されてノードＮａ１Ｏのレベル反転が
繰り返されることによって、ノードＮ ａ １０やＮｄ
１Ｏに発振出力を得る。
びＮｄ１Ｏ（即ちノードＮｂ１Ｏ）の電圧レベルは相互
に逆位相の関係を採る。ノードＮｃｌｏにはノードＮａ
１Ｏの変化が上記容量素子Ｃ１０を介して伝えられると
共に、そのノードＮｃｌｏの電圧レベルは、帰還抵抗素
子ＲＩＯを介してノードＮｄ１Ｏの電圧レベルに向けて
充放電される。それによって、ノードＮｃｌＯの電圧レ
ベルがＣＭＯＳインバータ回路ＩＮＶＩＯの論理しきい
値電圧まで充放電されてノードＮａ１Ｏのレベル反転が
繰り返されることによって、ノードＮ ａ １０やＮｄ
１Ｏに発振出力を得る。
例えば、第２図に示されるように、時刻ｔ、におけるノ
ードＮｃｌＯの電圧レベルが、ＣＭＯＳインバータ回路
ＩＮＶＩＯのハイレベル出力を得るに足る電圧レベル（
ロウレベル）にされているとき、そのノードＮ ｃ １
０には、容量素子ＣＩＯを介してＣＭＯＳインバータ回
路ＩＮＶＩＩのロウレベル出力電位が伝達されることに
なるが、ＣＭＯＳインバータ回路ＩＮＶ１３のハイレベ
ル出力電位も抵抗素子ＲＩＯを介して供給されるため、
斯るノードＮｃｌＯの電圧が時刻ｔ２で示されるように
ＣＭＯＳインバータ回路ＩＮＶＩＯの論理しきい値電圧
まで充電されると、ＣＭＯＳインバータ回路ＩＮＶＩＯ
の出力レベルがロウレベルに反転される。次いで、時刻
ｔ２においてハイレベルに反転されたノードＮｃｌＯに
は、容量素子Ｃ１０を介してＣＭＯＳインバータ回路Ｉ
ＮＶＩＩ。
ードＮｃｌＯの電圧レベルが、ＣＭＯＳインバータ回路
ＩＮＶＩＯのハイレベル出力を得るに足る電圧レベル（
ロウレベル）にされているとき、そのノードＮ ｃ １
０には、容量素子ＣＩＯを介してＣＭＯＳインバータ回
路ＩＮＶＩＩのロウレベル出力電位が伝達されることに
なるが、ＣＭＯＳインバータ回路ＩＮＶ１３のハイレベ
ル出力電位も抵抗素子ＲＩＯを介して供給されるため、
斯るノードＮｃｌＯの電圧が時刻ｔ２で示されるように
ＣＭＯＳインバータ回路ＩＮＶＩＯの論理しきい値電圧
まで充電されると、ＣＭＯＳインバータ回路ＩＮＶＩＯ
の出力レベルがロウレベルに反転される。次いで、時刻
ｔ２においてハイレベルに反転されたノードＮｃｌＯに
は、容量素子Ｃ１０を介してＣＭＯＳインバータ回路Ｉ
ＮＶＩＩ。
のハイレベル出力電位が伝達されることになるが、ＣＭ
ＯＳインバータ回路ＩＮＶ１３のロウレベル出力電位も
抵抗素子ＲＩＯを介して供給されるため、斯るノードＮ
ｃｌＯの電圧が時刻ｔ３で示されるようにＣＭＯＳイン
バータ回路ＩＮＶＩＯの論理しきい値電圧まで放電され
ると、ＣＭＯＳインバータ回路ＩＮＶＩＯの出力レベル
がハイレベルに反転される。
ＯＳインバータ回路ＩＮＶ１３のロウレベル出力電位も
抵抗素子ＲＩＯを介して供給されるため、斯るノードＮ
ｃｌＯの電圧が時刻ｔ３で示されるようにＣＭＯＳイン
バータ回路ＩＮＶＩＯの論理しきい値電圧まで放電され
ると、ＣＭＯＳインバータ回路ＩＮＶＩＯの出力レベル
がハイレベルに反転される。
このようにしてノードＮ ｃ １． Ｏの充放電が繰り
返されるとき、抵抗素子ＲＩＯ及び容ｔｉ子Ｃ１０が入
力端子に結合されているＣＭＯＳインバータ回路は、Ｉ
ＮＶＩＯの１個だけであるから、ノードＮｃｌＯの中間
レベルにおいて当該ＣＭＯＳインバータ回路ＩＮＶＩＯ
に比較的大きな貫通電流を生じるだけで、その他のＣＭ
ＯＳインバータ回路ＩＮＶＩＩ、ＩＮＶ１２．ＩＮＶ１
３は、その出力波形の変化が著しく緩慢になってなまる
ことはなく、特に、ノードＮｄ１Ｏには良好な発振出力
が得られる。
返されるとき、抵抗素子ＲＩＯ及び容ｔｉ子Ｃ１０が入
力端子に結合されているＣＭＯＳインバータ回路は、Ｉ
ＮＶＩＯの１個だけであるから、ノードＮｃｌＯの中間
レベルにおいて当該ＣＭＯＳインバータ回路ＩＮＶＩＯ
に比較的大きな貫通電流を生じるだけで、その他のＣＭ
ＯＳインバータ回路ＩＮＶＩＩ、ＩＮＶ１２．ＩＮＶ１
３は、その出力波形の変化が著しく緩慢になってなまる
ことはなく、特に、ノードＮｄ１Ｏには良好な発振出力
が得られる。
上記実施例によれば以下の作用効果を得るものである。
（１）抵抗素子ＲＩＯや容量素子Ｃ１０が入力端子に結
合されているＣＭＯＳインバータ回路は、ＩＮＶＩＯだ
けであるから、ノードＮｃｌＯの中間レベルにおいて当
該ＣＭＯＳインバータ回路ＩＮＶＩＯに比較的大きな貫
通電流を生ずるが、その他（７）ＣＭＯＳインバータ回
路ＩＮＶＩＩ、ＩＮＶ１２．ＩＮＶ１３には、通常以上
に過大な貫通電流を生ずることはなく、発振回路の低消
費電力化を達成することができる。
合されているＣＭＯＳインバータ回路は、ＩＮＶＩＯだ
けであるから、ノードＮｃｌＯの中間レベルにおいて当
該ＣＭＯＳインバータ回路ＩＮＶＩＯに比較的大きな貫
通電流を生ずるが、その他（７）ＣＭＯＳインバータ回
路ＩＮＶＩＩ、ＩＮＶ１２．ＩＮＶ１３には、通常以上
に過大な貫通電流を生ずることはなく、発振回路の低消
費電力化を達成することができる。
（２）特に、ＣＭＯＳインバータ回路ＩＮＶ１０の出力
端子に直列接続された２段のＣＭＯＳインバータ回路Ｔ
ＮＶ１２．ＩＮＶ１３（７）出力波形成形機能により、
ノードＮｄ１Ｏには良好な発振出力を得ることができる
。
端子に直列接続された２段のＣＭＯＳインバータ回路Ｔ
ＮＶ１２．ＩＮＶ１３（７）出力波形成形機能により、
ノードＮｄ１Ｏには良好な発振出力を得ることができる
。
（３）容量素子ＣＩＯは、２段のＣＭＯＳインバータ回
路ＩＮＶＩＯ乃至ＩＮＶ］、１を介して帰還接続されて
いるために、第４図に示される従来の回路構成に比較し
て、夫々のＣＭＯＳインバータ回路を構成するＭＯＳＦ
ＥＴの特性ばらつきによる容ｔｉ子ＣＩＯの充放電遅延
時間に対する累積的な影響を最低にすることができる。
路ＩＮＶＩＯ乃至ＩＮＶ］、１を介して帰還接続されて
いるために、第４図に示される従来の回路構成に比較し
て、夫々のＣＭＯＳインバータ回路を構成するＭＯＳＦ
ＥＴの特性ばらつきによる容ｔｉ子ＣＩＯの充放電遅延
時間に対する累積的な影響を最低にすることができる。
以北本発明者によってなされた発明を実施例に基づいて
具体的に説明したが１本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更可能である。
具体的に説明したが１本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更可能である。
例えば、上記実施例では、上記第１帰還ループは、直列
接続された２段のインバータ回路を有し。
接続された２段のインバータ回路を有し。
その内の初段のインバータ回路を、直列接続された３段
のインバータ回路から構成される第２帰還ループと共有
するように構成して、ＣＭＯＳインバータ回路の接続段
数を最小限にして、夫々のＣＭＯＳインバータ回路を構
成するＭＯＳＦＥＴの特性ばらつきによる影響を最低に
するように構成したが、そのことは、とりも直さず貫通
電流を生ずるインバータ回路の数を最小限にすることに
外ならないから、消＊電力の低減という意図においても
最良な実施例であるということができる。本発明は、容
量素子や抵抗素子に入力端子が結合するインバータ回路
の数を減らして低消費電力化を図ることをその要旨とす
るものであるから、本発明におけるインバータ回路、容
量素子、及び抵抗素子の接続状態は第１図に示された回
路構成に限定されず、適宜変更可能である。また、低消
費電力化という点において、インバータ回路にＣＭＯ８
回路を採用することは一般的に最適であるが。
のインバータ回路から構成される第２帰還ループと共有
するように構成して、ＣＭＯＳインバータ回路の接続段
数を最小限にして、夫々のＣＭＯＳインバータ回路を構
成するＭＯＳＦＥＴの特性ばらつきによる影響を最低に
するように構成したが、そのことは、とりも直さず貫通
電流を生ずるインバータ回路の数を最小限にすることに
外ならないから、消＊電力の低減という意図においても
最良な実施例であるということができる。本発明は、容
量素子や抵抗素子に入力端子が結合するインバータ回路
の数を減らして低消費電力化を図ることをその要旨とす
るものであるから、本発明におけるインバータ回路、容
量素子、及び抵抗素子の接続状態は第１図に示された回
路構成に限定されず、適宜変更可能である。また、低消
費電力化という点において、インバータ回路にＣＭＯ８
回路を採用することは一般的に最適であるが。
本発明の発振回路を構成するインバータ回路はＮチャン
ネル型ＭＯ８ＦＥＴと負荷素子とを直列接続した形式な
ど種々の回路形式のインバータ回路に変更可能である。
ネル型ＭＯ８ＦＥＴと負荷素子とを直列接続した形式な
ど種々の回路形式のインバータ回路に変更可能である。
以上の説明では主として本発明をその背景となった利用
分野である電卓や電子楽器、ゲーム機器のクロックパル
スジェネレータに適用した場合について説明したが、本
発明はそれに限定されるものではなく、従来のＣＲ発振
回路に比べて発振特性の安定化が図られていることによ
り、マイクロコンピュータや時計の基準クロック源など
に広く適用することができる。本発明は、少なくともＣ
・Ｒ時定数によって発振周波数が規定される条件のもの
に適用することができる。
分野である電卓や電子楽器、ゲーム機器のクロックパル
スジェネレータに適用した場合について説明したが、本
発明はそれに限定されるものではなく、従来のＣＲ発振
回路に比べて発振特性の安定化が図られていることによ
り、マイクロコンピュータや時計の基準クロック源など
に広く適用することができる。本発明は、少なくともＣ
・Ｒ時定数によって発振周波数が規定される条件のもの
に適用することができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。
て得られる効果を簡単に説明すれば下記の通りである。
すなわち、直列接続された偶数段のインバータ回路と容
量素子とを含む第１帰還ループと、直列接続された奇数
段のインバータ回路と抵抗素子とを含む第２帰還ループ
とが、夫々の帰還経路の一部でインバータ回路を共有し
て成る発振回路において、第１及び第２帰還ループ相互
の非共有経路に、夫々インバータ回路を配置して構成し
たことにより、入力端子に容量素子や抵抗素子が結合さ
れるインバータ回路は、第１帰還ループ及び第２帰還ル
ープの共有経路に含まれる１個のインバータ回路だけで
あるから、その他のインバータ回路における貫通電流が
低減され、低消費電力化を達成することができる。
量素子とを含む第１帰還ループと、直列接続された奇数
段のインバータ回路と抵抗素子とを含む第２帰還ループ
とが、夫々の帰還経路の一部でインバータ回路を共有し
て成る発振回路において、第１及び第２帰還ループ相互
の非共有経路に、夫々インバータ回路を配置して構成し
たことにより、入力端子に容量素子や抵抗素子が結合さ
れるインバータ回路は、第１帰還ループ及び第２帰還ル
ープの共有経路に含まれる１個のインバータ回路だけで
あるから、その他のインバータ回路における貫通電流が
低減され、低消費電力化を達成することができる。
第１図は本発明に係る発振回路の１実施例を示す回路図
、 第２図は第１図に示される発振回路における所定のノー
ドの電圧波形図、 第３図は従来のＣＲ発振回路の１例を示す回路図、 第４図は従来のＣＲ発振回路のその他の例を示す回路図
である。 ＣＩＯ・・・容量素子、ＲＩＯ・・・抵抗素子、ＩＮＶ
ｌｏ、ＩＮＶＩＩ、ＩＮＶ１２．ＩＮＶ１３・ＣＭＯＳ
インバータ回路。 第 １ 図 第 ２ 図 第 ３ 図 にノ 第 ４ 図
、 第２図は第１図に示される発振回路における所定のノー
ドの電圧波形図、 第３図は従来のＣＲ発振回路の１例を示す回路図、 第４図は従来のＣＲ発振回路のその他の例を示す回路図
である。 ＣＩＯ・・・容量素子、ＲＩＯ・・・抵抗素子、ＩＮＶ
ｌｏ、ＩＮＶＩＩ、ＩＮＶ１２．ＩＮＶ１３・ＣＭＯＳ
インバータ回路。 第 １ 図 第 ２ 図 第 ３ 図 にノ 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、直列接続された偶数段のインバータ回路と容量素子
とを含む第１帰還ループと、直列接続された奇数段のイ
ンバータ回路と抵抗素子とを含む第２帰還ループとが、
夫々の帰還経路の一部でインバータ回路を共有して成る
発振回路において、第１及び第２帰還ループ相互の非共
有経路に、夫々インバータ回路が配置されて成ることを
特徴とする発振回路。 ２、上記第１帰還ループは、直列接続された２段のイン
バータ回路を有し、その内の初段のインバータ回路を、
直列接続された３段のインバータ回路から構成される第
２帰還ループと共有するものであることを特徴とする特
許請求の範囲第１項記載の発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62014053A JPS63182909A (ja) | 1987-01-26 | 1987-01-26 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62014053A JPS63182909A (ja) | 1987-01-26 | 1987-01-26 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63182909A true JPS63182909A (ja) | 1988-07-28 |
Family
ID=11850344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62014053A Pending JPS63182909A (ja) | 1987-01-26 | 1987-01-26 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63182909A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011135349A (ja) * | 2009-12-24 | 2011-07-07 | Fujitsu Semiconductor Ltd | 発振装置 |
-
1987
- 1987-01-26 JP JP62014053A patent/JPS63182909A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011135349A (ja) * | 2009-12-24 | 2011-07-07 | Fujitsu Semiconductor Ltd | 発振装置 |
| US8436687B2 (en) | 2009-12-24 | 2013-05-07 | Fujitsu Semiconductor Limited | Oscillating apparatus |
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