KR930008945B1 - 주파수 카운터의 리세트 신호 발생회로 - Google Patents

Abstract

내용 없음.

Description

주파수 카운터의 리세트 신호 발생회로

제 1 도는 종래의 주파수 카운터 리세트 신호 발생회로도.

제 2 도는 본 발명에 따른 주파수 카운터의 리세트 신호 발생회로도.

제 3 도는 본 발명에 회로의 동작을 설명하기 위한 각 부분의 신호파형을 나타내는 파형도.

본 발명은 주파수 카운터의 리세트 신호 발생회로에 관한 것으로, 특히 타이머 사용시 스위치의 온 상태에서 오프를 하지 않고 바로 카운터에 리세트 신호를 전달하여 주파수 카운터가 다시 카운터를 시작할 수 있도록 한 주파수 카운터의 리세트 신호 발생회로에 관한 것이다.

종래에 있어서 주파수 카운터에 리세트 신호를 발생시키기 위한 래치회로는 제 1 도에 도시된 바와 같이 두개의 낸드게이트(IC1, IC2)를 구비하여 IC1의 입력단자(IN1)에 하이가 인가되어 있을 때 IC2의 입력단자(IN2)에 하이에서 로우가 입력되면 IC1의 출력(OUT1)이 하이상태를 유지하도록 동작된다. 즉, 입력단자 IN1과 IN2의 값을 임의로 변경시킴으로써 두개의 출력중 필요한 하나의 출력값을 이용하도록 구성되었다.

상기 기술한 종래 기술은 래치회로 이용시 두개의 입력단에 입력값을 임의로 변경시켜야만 하기 때문에 번거로울 뿐만 아니라 단순히 입력값에 대하여 안정된 출력값을 얻는데만 이용되어질 뿐이었다.

본 발명은 상기 종래 기술에 착안하여 안출한 것으로 래치회로의 기본동작 원리와 게이트의 온/오프시 발생하는 지연시간을 이용하여 입력단 중 한 단자에는 펄스를 인가시켜 놓고 다른 한 단자의 상태변화(즉, 하이→로우, →로우→하이)로 주파수 카운터의 리세트 신호를 발생시키는 것으로, 즉, 하나의 입력값만 조정함으로써 래치 출력을 적절하게 이용하는 것에 주안점을 둔 주파수 카운터의 리세트 신호 발생회로를 제공함을 목적으로 한다.

다음에 본 발명의 구성을 제 2 도를 참조하여 기술된다.

본 발명은 세개의 입력단자(IN1, IN2, IN3), 복수의 게이트(IC) 그리고 제 1 래치, 제 2 래치, 제 3 래치 및 제 4 래치로 구성된 주파수 카운터의 리세트 신호 발생회로에 있어서, 게이트(IC1)의 두 입력단에 상기 입력단자중 두 입력단자(IN1)과 (IN2)의 신호가 입력되고 ; 게이트(IC2)의 두 입력단에 상기 입력단자중 두 입력단자(IN1)과 (IN3)가 연결되고 ; 상기 제 1 래치는 상기 게이트(IC1)의 출력과 상기 제 3 래치 출력단의 출력(X3)이 입력되고 ; 상기 제 2 래치는 상기 게이트(IC1)의 출력이 게이트(IC3 및 IC4)를 통해 두번 반전된 출력과 상기 게이트(IC2)의 출력이 입력되고 ; 상기 제 3 래치는 게이트(IC2)의 출력과 게이트(IC1)의 출력이 게이트(IC3)를 통한 반전출력이 입력되고 ; 상기 제 4 래치는 상기 게이트 IC1의 출력이 게이트(IC3)를 통한 반전출력과 상기 제 2 래치 출력단의 출력(X2)이 입력되고 ; 게이트(IC13)은 제 1 래치 출력단의 출력(X1)과 상기 게이트(IC1)의 출력이 게이트(IC3)를 통한 반전출력이 입력되고 ; 게이트(IC14)는 제 2 래치 출력단의 출력(X2)과 상기 게이트(IC1)의 출력이 게이트(IC3)를 통한 반전출력이 입력되고 ; 게이트(IC15)는 상기 제 3 래치 출력단의 출력(X3)과 상기 게이트(IC1)의 출력이 게이트(IC3 및 IC4)를 통해 두번 반전된 출력이 입력되고 ; 게이트 IC16는 상기 제 4 래치 출력단의 출력(X4)과 상기 게이트(IC1)의 출력이 게이트(IC3 및 IC4)를 통해 두번 반전된 출력이 입력되고 ; 게이트(IC17)의 각 입력단자에 게이트(IC13~IC16)의 출력이 연결되고 ; 게이트(C18)의 입력은 입력단자(IN1)의 신호와 게이트 IC17의 출력이 입력되고 ; 상기 게이트(C18)의 출력은 주파수 카운터의 리세트단자에 접속되도록 구성되어, 상기 제 1 내지 4 래치의 두 입력단자중 한 단자의 상태를 변화시켜 주파수 카운터의 리세트 신호를 발생시키는 것을 특징으로 하는 주파수 카운터의 리세트 신호 발생회로이다.

이와 같이, 본 발명은 세개의 입력단자(IN1, IN2, IN3)에 의해 상호 연결되는 2개의 인버터 게이트(IC3, IC4)와 초기값을 설정하기 위해 포함되는 3개의 낸드게이트(IC1, IC2, IC18)와, 래치로 사용하기 위해 4개의 쌍으로 구성한 8개의 낸드게이트(IC5~IC12)와, 4개의 노어게이트(IC13~IC16) 및 4개의 입력단자를 갖는 하나의 노어게이트(17)를 구비한다. 이로써 입력단자(IN1)는 IC1과 IC2 및 IC18의 각 입력단자(11)로 입력되도록 연결되고, 펄스가 입력되는 입력단자(IN3)에서 펄스가 IC2의 입력단자(12)로 입력되고 그 출력은 IC8의 입력단자(12)와 IC10의 입력단자(12)로 입력되도록 연결되고, IC7과 IC8로 구성된 제 2 래치의 출력은 IC11과 IC12로 구성된 제 4 래치의 상기 IC11로 입력되도록 연결되며, 4개의 쌍으로 구성된 상기 래치의 출력단중 각각 1개의 출력이 노어게이트(IC13~IC16)의 입력단자(11)로 각각 입력도록 연결된다. 상기 노어게이트(IC13~IC16)의 각 출력은 IC17의 각 입력단자(11, 12, 13, 14)로 입력되고 IC17의 출력이 IC18에 의해 반전되어 주파수 카운터의 리세스단으로 연결된다.

또한, IC10의 출력값은 IC6의 입력단자(12)로 피드백되고, 입력단자(IN2)의 입력신호는 IC1의 입력단자(I2)로 입력되고 그 출력은 IC3와 IC4를 거치면서 지연되어 IC7의 입력단자(I1)와 IC15의 입력단자(I2)와 IC16의 입력단자(I2)에 연결되도록 구성된다.

본 발명의 회로도인 제 2 도와 파형도인 제 3 도를 참조하여, 본 발명의 주파수 카운터의 리세트 신호 발생회로의 동작과정을 설명할 것이다.

제 3 도에서, XI은 제 1 래치의 출력파형이고, X2는 제 2 래치, X3는 제 3 래치, X4는 제 4 래치, X5는 IC13, X6는 IC14, X7는 IC15 그리고 X8는 IC16의 출력파형이고, 입력단자 IN1, IN2, IN3와 출력단자 OUT의 파형은 각각 IN1, IN2, IN3, OUT이다.

입력단자(IN1)에은 하이값을 입력하여, 게이트(IC18)의 초기값을 설정하도록 하고, 입력단자(IN3)에는 입력펄스를 인가시킨다. 이러한 상태에서, 입력단자(IN2)의 입력이 하이에서 로우로, 그리고 로우에서 하이로 전환될 때의 회로동작을 각각 설명하면 다음과 같다.

먼저, 입력단자(IN2)의 입력이 하이에서 로우로 전환되면, IC1의 출력은 로우에서 하이로 되고, 이 하이값은 IC5와 IC7의 입력단자(I1)와, IC15와 IC16의 입력단자(I2)에 전달된다. 그리고 IC1의 출력값은 IC3에 의해 반전되어 IC9 및 IC11의 입력단자(I1)과 IC13 및 IC14의 입력단자(I2)에 전달된다. 따라서 상기 IC15와 IC16에 입력된 하이값은 상기 IC15와 IC16의 각 출력값(X7) 및 (X8)을 로우로 제한하여 IC17의 각 입력단자(I3)과 (I4)에 로우값으로 유지시킨다.

이 때, 입력단자(IN3)에 입력된 입력펄스가 하이상태이거나 로우상태인 경우에 따라 각각 하이신호를 내는 노어게이트가 달라지는데, 먼저 입력단자(IN3)로 입력된 펄스는 IC2에 의해 반전되어 IC8의 입력단자(I2)에 전달된다. 이럴 때, 입력펄스가 하이상태로 될 때나 또는 하이상태일 때 IC13의 출력(X5)이 하이값을 유지하다가 이 입력펄스가 로우값으로 되면서 상기 IC13의 출력(X5)은 다시 로우값으로 되어 이 로우값을 유지한다.

반대로, 입력펄스가 로우값이거나 또는 로우값으로 변하고 있다면, 제 3 래치의 출력(X3)으로부터 피드백 되는 하이값이 IC6의 입력단자(I2)에 입력되므로 제 1 래치의 출력(X1)은 하이, IC13의 출력(X5)은 로우로 유지된다. 또한 제 2 래치의 출력 (X2)이 로우가 되고 IC1의 하이출력이 IC3에 의해 반전되어 로우가 되어, 이 두 로우신호가 IC14의 각 입력단자에 입력되어 IC14의 출력(X6)이 하이값을 유지하다가 입력펄스가 하이가 되면서 상기 IC14의 출력이 다시 로우가 되어 로우로 유지한다.

이상과 같이. 입력단자 IN2의 입력이 하이에서 로우로 전환될때, IN3의 입력펄스가 하이이면 IC13의 출력(X5)가 하이가 되고 이 하이신호가 IC17에 입력되어 IC18의 출력을 하이상태로 만들어 리세트 신호를 발생시킨다. 마찬가지로, IN3의 입력펄스가 로우이면 IC14의 출력(X6)이 하이가 되어 리세트 신호를 발생시킨다.

다음에 입력단자(IN2)의 입력신호가 로우에서 하이로 전환될 때의 회로동작에 대해 기술된다. 이 때 IC1의 출력은 하이에서 로우로 되고 상기 로우 출력값은 IC5와 IC7의 입력단자(I1)와, IC15와 IC16의 입력단자(I2)로 입력되며, IC1의 출력값은 IC3에 의해 반전되어 IC9와 IC11의 입력단자(I1)와, IC13와 IC14의 입력단자(I2)에 하이값을 전달한다. 상기 IC13과 IC14의 입력단자(I2)에 입력된 하이값은 상기 IC13과 IC14의 출력값을 로우로 제한하여 IC17의 입력단자(11, 12)에 로우값을 유지시킨다.

IN3의 입력펄스가 IC2에 의해 반전되어 IC10의 입력단자(I2)에 입력될 때, 이 입력펄스가 로우값을 갖거나 로우값으로 변하고 있다면, IC15의 출력(X7)은 하이상태가 되었다가 상기 입력펄스가 로우로 변하면 IC15의 출력(X7)은 로우값으로 다시 떨어져 그 값을 유지시킨다. 반면, 입력펄스가 하이값을 갖거나 하이값으로 변할 때 IC8의 하이출력이 IC12의 입력단자(I2)로 입력되므로 IC16의 출력(X8)은 하이상태가 된다. 펄스가 하이값으로 변하게 되는 때는 IC8의 출력(X8)은 로우가 되고, 상기 로우출력이 IC12의 입력단자(I2)로 입력되므로 IC16의 출력(X8)은 다시 로우상태로 떨어져 그 값을 유지한다.

이와 같이, 입력단자 IN2의 입력이 로우에서 하이로 변할 때, IN3의 입력펄스가 로우상태인 경우는 IC15의 출력(X7)이 하이상태가 되어 IC17의 출력을 로우로 IC18의 출력을 하이가 되게 하여 리세트 신호를 발생시키고, IN3의 입력펄스가 하이상태인 경우는 IC16의 출력(X8)이 하이상태가 되어 위와 마찬가지로 IC17의 출력을 로우로 IC18의 출력을 하이가 되게 하여 리세트 신호를 발생시킨다.

본 발명의 회로구성에서 IC6의 입력단자(I2)의 입력값은 IC10의 출력(X3)으로 피드백되고, IC7의 입력단자(I1)과 IC15의 입력단자(I2) 및 IC16의 입력단자(I2)의 입력은 IC1의 출력이 IC3와 IC4를 거치면서 지연되어 입력되도록 구성한다. 이와 같은 구성으로서, IN2의 입력과 IN3에서 입력되는 펄스가 동시에 하이에서 로우로 변환되는 것을 방지할 수 있다.

또한 본 발명은 IC회로 설계에 많이 이용되는 래치회로의 입력값을 필요에 따라 변경시켜야 하는 종래 기술의 번거로움을 해소할 수 있도록 단순히 입력단자 하나의 입력값만을 조정함으로써 래치 출력을 적절하게 이용할 수 있는 효과가 있다.

Claims (1)

1. 세개의 입력단자(IN1, IN2, IN3), 복수의 게이트(IC) 그리고 제 1 래치, 제 2 래치, 제 3 래치 및 제 4 래치로 구성된 주파수 카운터의 리세트 신호 발생회로에 있어서, 게이트(IC1)의 두 입력단에 상기 입력단자중 두 입력단자(IN1)과 (IN2)의 신호가 입력되고 ; 게이트(IC2)의 두 입력단에 상기 입력단자중 두 입력단자(IN1)과 (IN3)가 연결되고 ; 상기 제 1 래치는 상기 게이트(IC1)의 출력과 상기 제 3 래치 출력단의 출력(X3)이 입력되고 ; 상기 제 2 래치는 상기 게이트(IC1)의 출력이 게이트(IC3 및 IC4)를 통해 두번 반전된 출력과 상기 게이트(IC2)의 출력이 입력되고 ; 상기 제 3 래치는 상기 게이트 IC1의 출력이 게이트(IC3)를 통한 반전출력과 게이트(IC2)의 출력이 입력되고 ; 상기 제 4 래치는 상기 게이트 IC1의 출력이 게이트(IC3)를 통한 반전출력과 상기 제 2 래치 출력단의 출력(X2)이 입력되고 ; 게이트(IC13)은 제 1 래치 출력단의 출력(X1)과 상기 게이트(IC1)의 출력이 게이트(IC3)를 통한 반전출력이 입력되고 ; 게이트(IC14)는 제 2 래치 출력단의 출력(X2)과 상기 게이트(IC1)의 출력이 게이트(IC3)를 통한 반전출력이 입력되고 ; 게이트(IC15)는 상기 제 3 래치 출력단의 출력(X3)과 상기 게이트(IC1)의 출력이 게이트(IC3 및 IC4)를 통해 두번 반전된 출력이 입력되고 ; 게이트(IC16)는 상기 제 4 래치 출력단의 출력(X4)과 상기 게이트(IC1)의 출력이 게이트(IC3 및 IC4)를 통해 두번 반전된 출력이 입력되고 ; 게이트(IC17)의 각 입력단자에 게이트(IC13~IC16)의 출력이 연결되고 ; 게이트(C18)의 입력은 입력단자(IN1)의 신호와 게이트(IC17)의 출력이 입력되고, 상기 게이트(C18)의 출력은 주파수 카운터의 리세트단자에 접속되도록 구성되어, 상기 제 1 내지 4 래치의 두 입력단자중 한 단자의 상태를 변화시켜 주파수 카운터의 리세트 신호를 발생시키는 것을 특징으로 하는 주파수 카운터의 리세트 신호 발생회로.