CN107636967A - 环形分频器 - Google Patents

环形分频器 Download PDF

Info

Publication number
CN107636967A
CN107636967A CN201680029195.XA CN201680029195A CN107636967A CN 107636967 A CN107636967 A CN 107636967A CN 201680029195 A CN201680029195 A CN 201680029195A CN 107636967 A CN107636967 A CN 107636967A
Authority
CN
China
Prior art keywords
oscillator
output
ring
frequency
latch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201680029195.XA
Other languages
English (en)
Other versions
CN107636967B (zh
Inventor
J·L·梅兰桑
Y·莫尔塔扎维
A·布伦南
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Cirrus Logic International UK Ltd
Cirrus Logic International Semiconductor Ltd
Original Assignee
Wolfson Microelectronics PLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wolfson Microelectronics PLC filed Critical Wolfson Microelectronics PLC
Publication of CN107636967A publication Critical patent/CN107636967A/zh
Application granted granted Critical
Publication of CN107636967B publication Critical patent/CN107636967B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
    • H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
    • H03K23/54—Ring counters, i.e. feedback shift register counters
    • G—PHYSICS
    • G04—HOROLOGY
    • G04F—TIME-INTERVAL MEASURING
    • G04F10/00—Apparatus for measuring unknown time intervals by electric means
    • G04F10/02—Apparatus for measuring unknown time intervals by electric means using oscillators with passive electric resonator, e.g. lumped LC
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0372—Bistable circuits of the master-slave type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/50—Analogue/digital converters with intermediate conversion to time interval

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

分频器或计数器的电路可包括具有用于划分输入频率(Vin,202)以得到输出频率的多个环(210,220,230)的分频器(200)。第一和第二环(210,220)可包括奇数编号的多个元件，例如反相器，其中环的每个反相器耦合到在循环链中环的另一反相器。输入频率(Vin,202)可被输入到第一环(210)的反相器(212A‑N)的电源输入。第二环形反相器(222A‑N)可在电源输入处耦合到第一环形反相器的输出节点，其导致第二环在由(N‑1)给出的第一频率的除法速率下操作，其中N是在环中的反相器的数量。电路可被使用在分频器和计数器中，例如锁相环(PLL)和模数转换器(ADC)。

Description

环形分频器
相关专利申请的交叉引用
本申请要求Yousof Mortazavi等人的2015年5月20日提交的且标题为“RingFrequency Dividers and Counters”的美国临时专利申请号62/164,355的优先权权益，该临时专利在此通过引用被并入。
技术领域
本公开涉及与分频器和计数器有关或有关系的方法或实现。更特别地，本公开的部分涉及结合电压或电流控制环形振荡器使用的低功率分频器和计数器。
背景技术
分频器或时钟分频器是接收具有频率fin的输入信号并产生频率的输出信号的电路：
fout＝fin/n，
其中n是整数。基于分频器的计数器使用分频器电路和逻辑电路来从输入时钟的边缘产生计数。可在基于电压控制振荡器(VCO)/电流控制振荡器(CCO)的量化器中使用基于分频器的计数器。对于低功率操作，基于分频器的计数器(例如异步或纹波计数器)由于每个分频器级的分频而提供功率节省。在基于VCO/CCO的量化器中，输入信号调制环形振荡器的频率，环形振荡器的相位可以在某些时刻和以在所确定的连续样本之间的相位增量被采样。对于N级环形振荡器的每个周期，其中N是大于或等于三的奇数整数，所采样的环输出(例如N位输出)可被解码到2N个分立状态中的1个。因此，量化器被得到并被提供有1到2N个分立状态。
通过对环形振荡器的N个输出采样而得到的量化器的最低有效位(LSB)是2π/2N。在相位的采样比振荡频率慢得多的应用中，相位可卷绕多次，从而产生在相位测量中的模糊。例如，如果相位被解码到k*2π/2N，则在环形振荡器的输出的连续样本之间的相位增量可能是下列项之一：
或类似项。因此，需要或期望改进的分频器和计数器，其增加计数器中的状态的数量以去除模糊。
这里提到的缺点仅仅是代表性的，且简单地被包括以强调存在对在消费者级设备(例如移动电话)中使用的改进的电气部件、特别是对分频器和包括分频器的电气零件的需要。本文所述的实施例解决了某些缺点，但不一定是在这里所述的或在本领域中已知的每个缺点。
发明内容
具有提高的精度的分频器或计数器的电路可包括具有用于划分输入频率以得到不同的输出频率的多个环的分频器。环可以按同心方式布置，使得第一环的每个元件的输出用于控制第二环的元件。第一环可包括奇数编号的多个元件，例如反相器，其中每个反相器耦合到在循环链中的另一反相器。第一环反相器中的每个可在电源输入处耦合到接收第一频率的信号的输入节点用于划分到第二频率。第二环也可包括奇数编号的多个元件，例如反相器，其中每个反相器的输出耦合到另一反相器的输入以形成循环链。第二环反相器可在电源输入处耦合到第一环反相器的输出节点。额外的环可以用第二环反相器耦合到第一环反相器的类似方式耦合到第二环反相器。这些额外的环可提供在另外的所划分的频率下的另外的输出信号。
这些分频器可例如在结合电压或电流控制的环形振荡器使用的低功率分频器和计数器中实现。在一些实施例中，分频器可在锁相环(PLL)或模数转换器(ADC)中实现。虽然描述了元件的环，电路不需要一定以循环方式被组织在设备中或集成电路中，而替代地，可以用线性或其它方式布置，同时仍然维持在元件之间的类似连接，使得元件与在本文所述的环中的元件类似地操作。
根据一个实施例，装置可包括配置成在由施加的信号确定的第一频率下被驱动的第一环形振荡器和互连到第一环形振荡器的第二环形振荡器，其中第二环形振荡器配置成在第二频率下操作，第二频率为第一频率除以整数。
在装置的某些实施例中，第一环形振荡器可包括第一多个锁存器，其被配置成链使得多个锁存器中的每个的输入是第一多个锁存器中的不同的一个锁存器的输出；以及第二环形振荡器可包括第二多个锁存器，其被配置成链使得第二多个锁存器中的每个的输入是第二多个锁存器中的不同的一个锁存器的输出；装置还可包括多个启动开关，其中第二多个锁存器中的每个通过多个启动开关中的一个耦合到电源，以及其中多个启动开关中的每个耦合到第一多个反相器中的一个的输出并由第一多个反相器中的一个的输出切换；多个启动开关可以包括仅n沟道金属氧化物半导体(NMOS)设备；装置还可包括耦合到第一环形振荡器和第二环形振荡器的解码器；第一环形振荡器和第二环形振荡器可至少部分地基于冗余编号系统来产生输出，以及其中解码器将输出转换到非冗余编号系统；第一环形振荡器、第二环形振荡器和解码器可耦合在一起以形成基于环形分频器的计数器；装置还可包括耦合到第二环形振荡器的至少一个元件的卡状态消除器电路，其中卡状态消除器电路配置成校正在第二环形振荡器的至少一个元件中的错误；第二环形振荡器的至少一个元件可包括具有集成卡状态消除的锁存器；具有集成卡状态消除的锁存器可包括跟随有反相器的门控缓冲器；具有集成卡状态消除的锁存器可包括具有三个输入的元件，该三个输入包括耦合到第二环形振荡器的前一元件的输出的第一输入、耦合到第二环形振荡器的在前一元件之前的元件的输出的第二输入、以及耦合到第二环形振荡器的第一元件的反相输出的第三输入；和/或装置还可包括互连到第二环形振荡器的第三环形振荡器，其中第三环形振荡器配置成在第三频率下操作，第三频率为第二频率除以整数倍数。
根据另一实施例，方法可包括在由施加的信号确定的第一频率下驱动第一环形振荡器以及在第二频率下根据第一环形振荡器的输出驱动第二环形振荡器，第二频率为第一频率除以整数。
在一些实施例中，该方法还可包括对第一环形振荡器和第二环形振荡器的输出解码以得到值；和/或在第三频率下根据第二环形振荡器的输出驱动第三环形振荡器，第三频率为第二频率除以整数。
在方法的某些实施例中，驱动第一环形振荡器的步骤可包括将信号施加到第一环形振荡器的第一多个元件的电源输入，使得第一多个元件中的每个元件的输出驱动第一多个元件的下一元件的输入以在第一频率下切换，并且其中驱动第二环形振荡器的步骤可包括将第一环形振荡器的多个元件的多个输出施加到第二环形振荡器的第二多个元件的电源输入；将第一环形振荡器的多个元件的多个输出施加到第二环形振荡器的第二多个元件的电源输入的步骤可包括将多个输出施加到耦合在电源轨和第二多个元件的电源输入之间的多个启动开关；驱动第一环形振荡器和驱动第二环形振荡器的步骤产生冗余编号系统，以及其中对输出解码的步骤可包括将冗余编号系统转换到非冗余编号系统；驱动第二环形振荡器的步骤可包括将第二环形振荡器的至少一个元件从卡状态驱动出；和/或将第二环形振荡器的至少一个元件从卡状态驱动出的步骤可包括校正在至少一个元件中的错误，例如在初始化状态中的错误；将第二环形振荡器的至少一个元件从卡状态驱动出的步骤可包括比较至少一个元件的输出与在第二环形振荡器中的前一元件的输出。
根据另一实施例，模数转换器(ADC)可包括配置成接收输入模拟信号的输入节点、配置成接收输入模拟信号的电流控制振荡器、以及耦合到电流控制振荡器并配置成输出表示输入模拟信号的数字位的解码器。电流控制振荡器可包括配置成在由输入模拟信号确定的第一频率下被驱动的第一环形振荡器和配置成互连到第一环形振荡器的第二环形振荡器，其中第二环形振荡器配置成在第二频率下操作，第二频率为第一频率除以整数。在一些实施例中，ADC还可包括耦合在输入节点和电流控制振荡器之间的电压到电流转换器。
在模数转换器(ADC)的某些实施例中，解码器可包括耦合到电流控制振荡器的输出的采样电路、耦合到采样电路的输出的相位解码器、和/或耦合到相位解码器的输出的微分器；第一环形振荡器可包括第一多个锁存器，该第一多个锁存器被配置成链使得多个锁存器中的每个的输入是第一多个锁存器中的不同的一个锁存器的输出，以及其中第二环形振荡器可包括第二多个锁存器，该第二多个锁存器被配置成链使得第二多个锁存器中的每个的输入是第二多个锁存器中的不同的一个锁存器的输出；电流控制振荡器可包括多个启动开关，其中第二多个锁存器中的每个通过多个启动开关中的一个耦合到电源，以及其中多个启动开关中的每个耦合到第一多个反相器中的一个的输出并由第一多个反相器中的一个的输出切换；第一环形振荡器和第二环形振荡器至少部分地基于冗余编号系统来产生输出，以及其中解码器将输出转换到非冗余编号系统；电流控制振荡器可包括耦合到第二环形振荡器的至少一个元件的卡状态消除器电路，其中卡状态消除器电路配置成校正在第二环形振荡器的至少一个元件中的错误，例如初始化的状态；第二环形振荡器的至少一个元件可包括具有集成卡状态消除的锁存器；具有集成卡状态消除的锁存器可包括跟随有反相器的门控缓冲器；具有集成卡状态消除的锁存器可包括具有三个输入的元件，该三个输入包括耦合到第二环形振荡器的前一元件的输出的第一输入、耦合到第二环形振荡器的在该前一元件之前的元件的输出的第二输入、以及耦合到第二环形振荡器的第一元件的反相输出的第三输入；和/或电流控制振荡器可包括互连到第二环形振荡器的第三环形振荡器，其中第三环形振荡器配置成在第三频率下操作，第三频率为第二频率除以整数倍数。
根据另一实施例，锁相环(PLL)系统可包括配置成接收第一频率的输入信号的输入节点、耦合到输入节点的相位频率检测器、耦合到相位频率检测器的电荷泵、耦合到电荷泵的低通滤波器、配置成接收低通滤波器的输出的电压控制振荡器、以及耦合到电压控制振荡器的第一环形振荡器并配置成产生第二频率的输出信号的输出节点，第二频率是第一频率的整数倍数。电压控制振荡器可包括配置成在由低通滤波器确定的第一频率下被驱动的第一环形振荡器和互连到第一环形振荡器的第二环形振荡器，其中第二环形振荡器配置成在第二频率下操作，第二频率为第一频率除以整数，其中第二环形滤波器的输出耦合到相位频率检测器。
在PLL系统的某些实施例中，第一环形振荡器可包括第一多个锁存器，该第一多个锁存器被配置成链使得多个锁存器中的每个的输入是第一多个锁存器中的不同的一个锁存器的输出，以及其中第二环形振荡器可包括第二多个锁存器，该第二多个锁存器被配置成链使得第二多个锁存器中的每个的输入是第二多个锁存器中的不同的一个锁存器的输出；电压控制振荡器可包括多个启动开关，其中第二多个锁存器中的每个通过多个启动开关中的一个耦合到电源，以及其中多个启动开关中的每个耦合到第一多个反相器中的一个的输出并由第一多个反相器中的一个的输出切换；电压控制振荡器可包括耦合到第二环形振荡器的至少一个元件的卡状态消除器电路，其中卡状态消除器电路配置成校正在第二环形振荡器的至少一个元件中的错误，例如在初始化状态中的错误；第二环形振荡器的至少一个元件可包括具有集成卡状态消除的锁存器；具有集成卡状态消除的锁存器可包括跟随有反相器的门控缓冲器；具有集成卡状态消除的锁存器可包括具有三个输入的元件，三个输入具有耦合到第二环形振荡器的前一元件的输出的第一输入、耦合到第二环形振荡器的在该前一元件之前的元件的输出的第二输入、以及耦合到第二环形振荡器的第一元件的反相输出的第三输入；和/或电压控制振荡器可包括互连到第二环形振荡器的第三环形振荡器，其中第三环形振荡器配置成在第三频率下操作，第三频率为第二频率除以整数倍数，以及其中第三环形振荡器的输出耦合到相位频率检测器。
前述内容概述了本发明的实施例的相当广泛的某些特征和技术优点，以便接下来的详细描述可被更好地理解。将在下文中描述形成本发明的权利要求的主题的额外的特征和优点。本领域中的普通技术人员应认识到，所公开的概念和特定实施例可容易用作对修改或设计用于实现相同或相似目的的其它结构的基础。本领域中的普通技术人员还应认识到，这样的等效构造并不偏离如在所附权利要求中阐述的本发明的精神和范围。当结合附图来考虑时，从下面的详细描述中将更好地理解额外的特征。然而，应明确地理解，每个附图仅为了说明和描述的目的被提供且并不意欲限制本发明。
附图说明
为了所公开的系统和方法的更彻底的理解，现在参考结合附图来进行的以下描述。
图1A是示出根据本公开的一个实施例的环形分频器的电路图。
图1B是示出根据本公开的一个实施例的具有解码器的环形分频器的电路图。
图2是示出根据本公开的一个实施例的具有两个从环的5级环形分频器的电路图。
图3是示出根据本公开的一个实施例的使用环形分频器来划分频率的方法的流程图。
图4是示出根据本公开的一个实施例的5级环形分频器的输出图。
图5是根据本公开的一个实施例的图4的输出图与一组交替的1和0异或(XOR)操作的结果。
图6是示出根据本公开的一个实施例的N级环形分频器的计数器的方框图。
图7是示出根据本公开的一个实施例的如可在图6的计数器中使用的N级环形分频器的解码器的电路图。
图8是示出根据本公开的一个实施例的使用环形分频器实现的基于电流控制振荡器(CCO)的量化器的方框图。
图9是示出根据本公开的一个实施例的使用环形分频器实现的基于电压控制振荡器(VCO)的锁相环(PLL)的方框图。
图10是根据本公开的一个实施例的具有坏初始状态的9级环形分频器的输出图。
图11是根据本公开的一个实施例的没有坏初始状态的9级环形分频器的输出图。
图12是示出根据本公开的一个实施例的具有卡状态消除器的5级环形分频器的电路图。
图13是示出根据本公开的一个实施例的环形分频器的反相元件的电路图。
图14是示出根据本公开的一个实施例的具有改进的反相元件的5级环形分频器的电路图。
图15是示出根据本公开的一个实施例的具有卡状态消除的环形分频器的反相元件的电路图。
图16是示出根据本公开的一个实施例的具有改进的卡状态消除的7级环形分频器的电路图。
图17A是示出根据本公开的另一实施例的具有改进的卡状态消除的7级环形分频器的电路图。
图17B是示出根据本公开的另一实施例的用于图17A的环形分频器的一些元件的反相元件的电路图。
图17C是示出根据本公开的另一实施例的用于图17A的环形分频器的其它元件的反相元件的电路图。
具体实施方式
适合于具有一个或多个输出的环形振荡器的分频器由本公开的实施例提供。振荡器的环可被描述为从输入节点接收输入信号的主环和从主环或其它从环接收输入的一个或多个从环。主-从环形分频器可实现冗余编号系统。示例性冗余编号系统包括但不限于：1)进位保留加法器；2)Booth编码乘法器；以及3)二五混合进制编码系统。主-从环形分频器可具有形成(第一)从环的反相锁存器，其具有被绑定到主环振荡器输出(例如，如在图2中所示的m0-mN-1)的锁存启动。本文所述的示例性实施例包括在环形分频器中的5、7或9个元件。然而，任何奇数数量的元件可被包括在环中。每个环的方向可与前一环的方向相反。这个配置对于在前一环(前一从环或主环)中的每个N-1过渡导致在从环中的仅仅一个过渡。对于大的N值，从环的功率节省由于减小的频率而被提高。在不损失一般性的情况下，下面更详细地描述了单级主-从分频器，但本公开的实施例决不限于单级主-从分频器，且本公开的实施例可扩展到多个从级。
图1A是示出根据本公开的一个实施例的环形分频器的电路图。分频器100可包括第一环形振荡器110，或主环可包括在环形配置中连接的元件112A到112N，使得一个元件的输入是另一元件的输出，其中N是奇数。第二环形振荡器120或从环可包括在环形配置中连接的元件122A到122N，使得一个元件的输入是另一元件的输出，其中N是奇数且与针对第一环形振荡器110相同的N。第二环形振荡器120的元件122A到122N可耦合到第一环形振荡器110的元件112A到112N的输出以使元件122A到122N的切换与元件112A到112N相关联。在一个实施例中，元件122A到122N的电源输入节点可由元件112A到112N的输出驱动。在另一实施例中，耦合在元件122A到122N与固定电源轨之间的启动开关可由元件112A到112N的输出控制。
第一环形振荡器110的元件112A到112N和第二环形振荡器120的元件122A到122N中的每个的输出可被测量并解码以提供计数器输出。图1B是示出根据本公开的一个实施例的具有解码器的环形分频器的电路图。图1B的环形振荡器110和120类似于图1A的那些。元件112A到112N和122A到122N中的每个的输出可耦合到解码器130。元件的输出可以是冗余编号系统，例如1)进位保留加法器、2)Booth编码乘法器、以及3)二五混合进制编码系统中的一个。解码器130可配置成将冗余编号系统输出转换成非冗余编号系统。下面更详细地描述了解码器130的实施例。
虽然在图1A和图1B中只示出两个环形振荡器，额外的环形振荡器或从环可耦合到分频器以产生较低频率的信号。图2是示出根据本公开的一个实施例的具有两个从环的5级环形分频器的电路图。分频器200可包括由可变电源(例如Vctrl或Ictrl)驱动的主环210(例如第一环)。可变电源Vctrl或Ictrl可由V到I转换器204控制，该转换器在输入节点202处接收输入电压Vin。可变电源Vctrl或Ictrl可驱动奇数数量的元件212A到212N。主环210的N个元件中的每个的输出可被表示为m0到mN-1。图2所示的示例是针对通过V到I转换器204由输入电压驱动的电流控制振荡器(CCO)。然而，振荡器可以替代地作为电压控制振荡器(VCO)例如通过在没有V到I转换器204的情况下将输入节点202耦合到主环210来被驱动。
第一和第二从环220和230(例如第二和第三环)可由固定电源电压VDD驱动。固定供电电压VDD可驱动奇数数量的元件222A到222N以及232A到232N。固定供电电压VDD可由启动开关226门控，该启动开关将元件222A-N和232A-N耦合到供电电压VDD。每个元件222A-N的启动开关226可由主环210的输出m0到mN-1切换。每个元件222A-N的输出可被表示为s0到sN-1。额外的从环(例如第二从环230)可以用与第一从环220耦合到主环210类似的方式附着到前一从环，例如第一从环220。例如，第二环230的每个元件232A-N的启动开关236可由第一从环220的输出s0到sN-1切换。从环220和230的元件的一个实施例被示为包括互补金属氧化物半导体(CMOS)逻辑电路，例如耦合在一起并分别耦合到固定供电电压VDD和启动开关236的晶体管224A和224B。同样，主环210的元件可包括CMOS逻辑晶体管214A和214B。在一个实施例中，每个启动开关226和/或236可以包括仅n沟道金属氧化物半导体(NMOS)逻辑电路。从环的元件的启用仅NMOS的控制的益处是，消除了对在两个供电域之间的电平移位的需要。
在图3中示出操作环形分频器的实施例的一种方法。图3是示出根据本公开的一个实施例的使用环形分频器来划分频率的方法的流程图。方法300可在块302以在由施加的信号确定的第一频率下驱动第一环形振荡器开始。施加的信号可以是电压或电流，其可确定第一(或主)环形振荡器是否是电压控制振荡器(VCO)或电流控制振荡器(CCO)。
在块304，第二(或从)环形振荡器可根据第一环形振荡器的输出被驱动，其中第二环形振荡器在第二频率下被驱动，第二频率大约等于第一频率除以整数值N。整数值N可对应于在第一环形振荡器和第二环形振荡器中的元件的数量。当在第一环形振荡器中的元件的输出改变时，可从第一环形振荡器驱动第二环形振荡器，该输出改变随后接通和断开在第二环形振荡器中的元件。在一些实施例中，可通过使用第一环形振荡器的元件的输出以针对第二环形振荡器的元件切换启动开关来得到第二环形振荡器的这个驱动。
在块302和304的第一和第二环形振荡器的驱动期间，来自每个环的元件的输出可被监控，并由解码电路解码，例如可以是集成电路(IC)的部分。在块306，方法300可包括对第一环形振荡器和第二环形振荡器的输出解码以产生值。值可用于对多个信号边缘计数，并随后得到计数器值或产生具有频率的输出信号，该频率是由第一频率除的值。
为了视觉化在单从主/从分频器中的过渡，在图4中示出示例性输出图，其中N＝5。图4是根据本公开的一个实施例的5级环形分频器的输出图。来自图4的图400的每个径向切片代表一个可能的状态，其可被分配一个数字并接着由解码器检测并由解码器输出，其中黑色表示零而白色表示一。取输出图400的径向切片410，径向切片410的内部N个输出(N＝5)(例如较接近环中心的N个输出)属于主环，并且径向切片的外部N个输出(N＝5)(例如较接近外部环周边的N个输出)属于从环。为了说明目的，这个示例仅示出一个从环(或划分的一个级)，虽然可包括额外的级。主环的每第四个(例如N-1)过渡，从输出中一个过渡一次。
可将图4的输出图与一和零的交替模式(例如101…01)进行异或以得到图5的图。图5是根据本公开的一个实施例的图4的输出图与一组交替的1和0的异或操作的结果。在图4中，输出和状态被求微分，且图5示出异或操作的结果的图500。
本公开还提供使用例如在图1A和图2中所示的环形振荡器分频器以实现低功率计数器的方法。在背景中关于现有技术环形振荡器计数器讨论的模糊问题可由具有至少主环和从环的主-从环形分频器(例如在图1A和图2中所示的主-从分频器)减小或解决。对于大的N值，每个随后的从环的功率节省由于减小的频率而提高。对于大的N值，一个从分频器环可能对一些应用是足够的。其它应用可包括多个环或具有较小的N值的多个环。基于单从环形分频器的计数器的状态的总数是2N(N-1)。每个额外从环将计数器的范围增加了N-1倍。下面参考图6来描述用于对主/从环形分频器的状态解码以得到从0到2N(N-1)-1的计数的一个实施例。
图6所示的方框图是用于将主/从分频器的输出转换成计数的解码器130的一个实施例。图6是示出根据本公开的一个实施例的N级环形分频器的计数器的方框图。每个环的N个输出基于采样时钟在锁存器组610处从输入节点602和604被锁住，并被馈送到相位解码器612和622。来自解码器612和622的因而产生的解码相位可以是0到2N-1。对于主环，相位解码器612输出二级制编码输出。对于从环，相位解码器622的输出是独热输出。然后，使用来自锁存器组610的主环的N个输出和来自独热编码器624的解码的从相位的2N输出，解码器626产生范围从0到N-2的输出。这个输出表示主环卷绕的次数。用乘法器628将这个输出乘以2N(在主环中的状态的数量)，并在加法器616处加上来自编码器614的二进制编码主环的相位，可得到范围从0到2N(N-1)-1的计数。
在表1中示出环形分频器的一个示例性真值表，其中N＝5可用于从分频器的输出产生计数。图6的解码器626可基于表1中所示的表来实现解码逻辑以执行解码。
表1：根据本公开的一个实施例的N＝5级主/从环形分频器的真值表。
在图7中示出用于对N＝5的环形分频器解码的解码器626的门级示意图的一个示例性实施例。图7是示出根据本公开的一个实施例的如可在图6的计数器中使用的N级环形分频器的解码器的电路图。在一些实施例中，图7中的一些电路可重新用于在集成电路(IC)上的其它计算或功能。图6所示的电路的输出可在乘以2N之前转换成二进制。可选地，独热代码可直接使用组合逻辑转换成2N倍数。
根据本文所述的实施例的环形分频器的一个示例性实施例是在如图8所示的基于电流控制振荡器(CCO)的量化器中。图8是示出根据本公开的一个实施例的使用环形分频器实现的基于电流控制振荡器(CCO)的量化器的方框图。可用作模数转换器(ADC)的量化器800可包括在V到I转换器808处的微分输入节点802。微分输入被提供到两个处理路径810和820。处理路径810和820中的每个可分别包括电流控制振荡器(CCO)812和822、采样和保持电路814和824、相位解码器816和826以及微分器818和828。两个处理路径810和820的输出可在加法器830处被求和以在输出节点804处产生数字信号。因此，在输入节点802处接收的模拟信号转换成在输出节点804处的数字信号。电流控制振荡器(CCO)812和822中的每个可以是例如参考图1A和本文的其它实施例所述的环形分频器。虽然ADC 800被示为处理微分信号，ADC 800也可配置成处理非微分输入。
环形分频器的另一示例性实施例是在如图9所示的锁相环(PLL)系统中。因为从主环到从环具有1/(N-1)除数比，可在应用中使用本文所述的主-从环形分频器的实施例，其中需要VCO和分频器。这个需要的示例在如图9所示的锁相环(PLL)系统中。图9是示出根据本公开的一个实施例的使用环形分频器实现的基于电压控制振荡器(VCO)的锁相环(PLL)的方框图。PLL系统900可在输入节点902处接收具有第一频率的输入信号。输入信号可在相位频率检测器910中被处理，然后在电荷泵912中被处理，然后在低通滤波器914中被处理，并然后在电压控制振荡器920中被处理。电压控制振荡器920的输出可以是第二频率的输出信号，第二频率是在输出节点904处的输入频率的整数除法。电压控制振荡器(VCO)920可以是例如参考图1A和本文的其它实施例所述的环形分频器。VCO920可包括主环922和从环924，其中从环924划分主环922的频率以得到分频。取决于期望输出频率，从环924可以是第一、第二、第三、第四等从环。
以上公开通常聚焦于示例性主-从环分频器，其中N＝5。然而，对于主-从环分频器，其中N>5，存在以下可能，分频器环可被初始化到导致额外的窄带脉冲(甚至在稳态中)或卡状态的值。图10示出这个问题的示例。图10是根据本公开的一个实施例的具有坏初始状态的9级环形分频器的输出图1000。图10示出主/从环分频器的状态图，其中N＝9。如果存在坏初始状态，则图10示出额外的边缘或短脉冲可产生。在图11中示出理想状态图。图11是根据本公开的一个实施例的没有坏初始状态的9级环形分频器的输出图1100。
为了补救坏初始状态的问题，从环可配置成消除比环的一半更短的脉冲。坏初始状态的这个消除可通过使用前馈组合逻辑对从环中的至少一个元件(例如锁存器)进行门控来实现，该前馈组合逻辑确保N/2个前面的奇数级具有相同的输出。在一些实施例中，这个组合逻辑可实现矮脉冲消除器或其它卡状态消除器。虽然在本文描述了卡状态和坏初始状态，本文所述的卡状态消除器电路可校正在环形分频器内的其它误差，其可使用耦合在环形分频器中或耦合到环形分频器的组合逻辑或其它电路而被校正。
图12示出针对主-从环形分频器的这样的卡状态消除器的示例，其中N＝7。图12是示出根据本公开的一个实施例的具有卡状态消除器的5级环形分频器的电路图。环形分频器1200可包括具有异或门1204的组合逻辑，该异或门配置成切换与启动开关226串联的启动开关1202。异或门1204的输入可以是来自从环的两个前面的元件的输出，例如s6和s4输出。虽然两个特定的输出被提供到异或门1204，另一适当对的输入可以是s4和s2输出或输出的其它组合。此外，可使用组合逻辑的不同布置而不是异或门1204，且那些布置可具有不同的输入。
为了提高环形分频器的电路性能，可以用跟随有如图13所示的反相器的门控缓冲器来代替NMOS门控反相器。图13是示出根据本公开的一个实施例的环形分频器的反相元件的电路1300视图。NMOS门控缓冲器可包括配置成在输入信号en是高的或“1”时启动的锁存器。额外的反相器可依尺寸被制造成具有用于驱动随后的逻辑级的足够的驱动强度。因此，电路1300可通过初始化锁存器来减小或移除竞争条件，可通过小的调整大小来减小在启动输入节点en上的负荷，并可为从环输出提供足够的驱动。在主-从分频器中的两个这样的级可实现主-从触发器。图14示出使用电路1300的N＝5级主-从分频器。图14是示出根据本公开的一个实施例的具有改进的反相元件的5级环形分频器的电路图。跟随有电路1300的反相器的门控缓冲器被示为在具有结构1424的第二环220上的元件1422A-N。
在图15中示出用于消除卡状态的电路的另一实施例。在例如N＝7级的主-从分频器中，可以用与图15中所示的电路相类似的电路代替至少一个反相延迟元件，该电路可用作组合逻辑，其操作以基于来自环中的前面的元件的输出来消除卡状态(或其它错误)。图15是示出根据本公开的一个实施例的具有卡状态消除的环形分频器的反相元件的电路1500视图。在针对一个元件使用电路1500的7级环形分频器的一个实施例中，环形分频器可类似于图6中所示的环形分频器。图16是示出根据本公开的一个实施例的具有改进的卡状态消除的7级环形分频器的电路图。环形分频器1600可包括代替从环220的元件222N的电路1500。
在图17A中示出具有卡状态消除的环形分频器的另一实施例。图17A是示出根据本公开的另一实施例的具有改进的卡状态消除的7级环形分频器的电路图。在环形分频器1700中，单个从输出和从输出的反相版本被馈送到除了最后一个奇元件以外的所有奇元件。这样的配置可以改进主-从环分频器的布局效率。例如，可以用元件1722A-N代替奇元件。在图17B中示出图17A的元件222A的一个实施例。图17B是示出根据本公开的一个实施例的图17A的环形分频器的一些元件的反相元件的电路图。在图17C中示出图17A的元件1722A的一个实施例。图17C是示出根据本公开的一个实施例的图17A的环形分频器的其它元件的反相元件的电路图。
图3的示意性流程图通常作为逻辑流程图被阐述。因此，所描绘的顺序和所标记的步骤指示所公开的方法的方面。可设想在功能、逻辑或效果方面与所示方法的一个或多个其它步骤及其部分等效的其它步骤和方法。此外，所使用的格式和符号被提供来解释该方法的逻辑步骤，并被理解为不限制该方法的范围。虽然可在流程图中使用各种箭头类型和线类型，它们被理解为不限制相应方法的范围。实际上，一些箭头或其它连接符可用于仅指示该方法的逻辑流程。例如，箭头可指示在所描绘的方法的所列举的步骤之间的未指定的持续时间的等待或监控期。此外，特定的方法出现的顺序可以或可以不严格地忠实于所示的对应步骤的顺序。
虽然详细描述了本公开和某些代表性优点，应理解，可在本文做出各种变化、替换和变更而不偏离如由所附权利要求限定的本公开的精神和范围。而且，本申请的范围并不旨在被限制于说明书中描述的过程、机器、制造、物质组成、装置、方法和步骤的特定实施例。例如，虽然在整个具体实施方式中描述了模数转换器(ADC)，本发明的方面可应用于其它转换器(例如数模转换器(DAC)和数字到数字转换器、或基于增量总和(delta-sigma)调制的其它电路和部件)的设计。此外，虽然一(1)和零(0)在整个描述中作为示例性位值被给出，一和零的函数可被反转而没有在以上实施例所述的处理器的操作中的改变。如本领域普通技术人员将容易从本公开认识到的，可利用执行与本文所述的对应实施例实质上相同的功能或实现与本文所述的对应实施例实质上相同的结果的目前存在的或以后将发展的过程、机器、制造、物质组成、装置、方法和步骤。相应地，所附权利要求在它们的范围内意欲包括这样的过程、机器、制造、物质组成、装置、方法和步骤。

Claims (29)

1.一种装置，包括：
第一环形振荡器，其配置成在由施加的信号确定的第一频率下被驱动；以及
第二环形振荡器，其互连到所述第一环形振荡器，其中所述第二环形振荡器配置成在第二频率下操作，所述第二频率是所述第一频率除以整数。
2.如权利要求1所述的装置，其中所述第一环形振荡器包括第一多个锁存器，所述第一多个锁存器被配置成链使得所述多个锁存器中的每个的输入是所述第一多个锁存器中的不同的一个锁存器的输出，并且其中所述第二环形振荡器包括第二多个锁存器，所述第二多个锁存器被配置成链使得所述第二多个锁存器中的每个的输入是所述第二多个锁存器中的不同的一个锁存器的输出。
3.如权利要求2所述的装置，还包括多个启动开关，其中所述第二多个锁存器中的每个通过所述多个启动开关中的一个耦合到电源，并且其中所述多个启动开关中的每个耦合到第一多个反相器中的一个的输出并由所述第一多个反相器中的一个的输出切换。
4.如权利要求1所述的装置，其中所述多个启动开关包括n沟道金属氧化物半导体(NMOS)设备。
5.如权利要求1所述的装置，还包括耦合到所述第一环形振荡器和所述第二环形振荡器的解码器。
6.如权利要求5所述的装置，其中所述第一环形振荡器和所述第二环形振荡器至少部分地基于冗余编号系统来产生输出，并且其中所述解码器将所述输出转换到非冗余编号系统。
7.如权利要求5所述的装置，其中所述第一环形振荡器、所述第二环形振荡器和所述解码器耦合在一起以形成基于环形分频器的计数器。
8.如权利要求1所述的装置，还包括耦合到所述第二环形振荡器的至少一个元件的卡状态消除器电路，其中所述卡状态消除器电路配置成校正在所述第二环形振荡器的至少一个元件中的错误。
9.如权利要求1所述的装置，其中所述第二环形振荡器的至少一个元件包括配置成提供集成卡状态消除的锁存器。
10.如权利要求9所述的装置，其中配置成提供集成卡状态消除的所述锁存器包括跟随有反相器的门控缓冲器。
11.如权利要求9所述的装置，其中配置成提供集成卡状态消除的所述锁存器包括具有三个输入的元件，所述三个输入包括耦合到所述第二环形振荡器的前一元件的输出的第一输入、耦合到所述第二环形振荡器的在所述前一元件之前的元件的输出的第二输入、以及耦合到所述第二环形振荡器的所述第一元件的反相输出的第三输入。
12.如权利要求1所述的装置，还包括互连到所述第二环形振荡器的第三环形振荡器，其中所述第三环形振荡器配置成在第三频率下操作，所述第三频率是所述第二频率除以整数倍数。
13.一种方法，包括：
在由施加的信号确定的第一频率下驱动第一环形振荡器；以及
根据所述第一环形振荡器的输出在第二频率下驱动第二环形振荡器，所述第二频率是所述第一频率除以整数。
14.如权利要求13所述的方法，其中驱动所述第一环形振荡器的步骤包括将信号施加到所述第一环形振荡器的第一多个元件的电源输入，使得所述第一多个元件中的每个元件的输出驱动所述第一多个元件中的下一元件的输入以在所述第一频率下切换，并且其中驱动所述第二环形振荡器的步骤包括将所述第一环形振荡器的所述多个元件的多个输出施加到所述第二环形振荡器的第二多个元件的电源输入。
15.如权利要求14所述的方法，其中所述第一环形振荡器的所述多个元件的所述多个输出施加到所述第二环形振荡器的第二多个元件的电源输入的步骤包括将所述多个输出施加到耦合在电源轨和所述第二多个元件的所述电源输入之间的多个启动开关。
16.如权利要求13所述的方法，还包括对所述第一环形振荡器和所述第二环形振荡器的输出解码以得到值。
17.如权利要求16所述的方法，其中驱动所述第一环形振荡器和驱动所述第二环形振荡器的步骤产生冗余编号系统，并且其中对所述输出解码的步骤包括将所述冗余编号系统转换到非冗余编号系统。
18.如权利要求13所述的方法，其中驱动所述第二环形振荡器的步骤包括将所述第二环形振荡器的至少一个元件从卡状态驱动出。
19.如权利要求18所述的方法，其中将所述第二环形振荡器的至少一个元件从卡状态驱动出的步骤包括校正在所述至少一个元件的状态中的错误。
20.如权利要求18所述的方法，其中将所述第二环形振荡器的至少一个元件从卡状态驱动出的步骤包括比较所述至少一个元件的输出与在所述第二环形振荡器中的前一元件的输出。
21.如权利要求13所述的方法，还包括根据所述第二环形振荡器的输出在第三频率下驱动第三环形振荡器，所述第三频率是所述第二频率除以整数。
22.一种模数转换器(ADC)，包括：
输入节点，其配置成接收输入模拟信号；
电流控制振荡器，其配置成接收所述输入模拟信号，所述电流控制振荡器包括：
第一环形振荡器，其配置成在由所述输入模拟信号确定的第一频率下被驱动；以及
第二环形振荡器，其互连到所述第一环形振荡器，其中所述第二环形振荡器配置成在第二频率下操作，所述第二频率是所述第一频率除以整数，
其中所述第一环形振荡器包括第一多个锁存器，所述第一多个锁存器被配置成链使得所述多个锁存器中的每个的输入是所述第一多个锁存器中的不同的一个锁存器的输出，并且其中所述第二环形振荡器包括第二多个锁存器，所述第二多个锁存器被配置成链使得所述第二多个锁存器中的每个的输入是所述第二多个锁存器中的不同的一个锁存器的输出；以及
解码器，其耦合到所述电流控制振荡器的输出并配置成输出表示所述输入模拟信号的数字位。
23.如权利要求22所述的装置，其中所述解码器包括：
采样电路，其耦合到所述电流控制振荡器的输出；
相位解码器，其耦合到所述采样电路的输出；以及
微分器，其耦合到所述相位解码器的输出。
24.如权利要求22所述的装置，其中所述电流控制振荡器还包括多个启动开关，其中所述第二多个锁存器中的每个通过所述多个启动开关中的一个耦合到电源，并且其中所述多个启动开关中的每个耦合到第一多个反相器中的一个的输出，并由所述第一多个反相器中的一个的输出切换。
25.如权利要求22所述的装置，其中所述第一环形振荡器和所述第二环形振荡器至少部分地基于冗余编号系统来产生输出，并且其中所述解码器将所述输出转换到非冗余编号系统。
26.如权利要求22所述的装置，其中所述电流控制振荡器还包括与所述第二环形振荡器的至少一个元件耦合或集成的卡状态消除器电路，其中所述卡状态消除器电路配置成校正在所述第二环形振荡器的至少一个元件中的错误。
27.一种锁相环(PLL)系统，包括：
输入节点，其配置成接收第一频率的输入信号；
相位频率检测器，其耦合到所述输入节点；
电荷泵，其耦合到所述相位频率检测器；
低通滤波器，其耦合到所述电荷泵；
电压控制振荡器，其配置成接收所述低通滤波器的输出，所述电压控制振荡器包括：
第一环形振荡器，其配置成在由所述低通滤波器确定的第一频率下被驱动；以及
第二环形振荡器，其互连到所述第一环形振荡器，其中所述第二环形振荡器配置成在第二频率下操作，所述第二频率是所述第一频率除以整数，其中所述第二环形滤波器的输出耦合到所述相位频率检测器，
其中所述第一环形振荡器包括第一多个锁存器，所述第一多个锁存器被配置成链使得所述多个锁存器中的每个的输入是所述第一多个锁存器中的不同的一个锁存器的输出，并且其中所述第二环形振荡器包括第二多个锁存器，所述第二多个锁存器被配置成链使得所述第二多个锁存器中的每个的输入是所述第二多个锁存器中的不同的一个锁存器的输出；以及
输出节点，其耦合到所述电压控制振荡器的所述第一环形振荡器并配置成产生第二频率的输出信号，所述第二频率是所述第一频率的整数倍数。
28.如权利要求27所述的PLL系统，其中所述电压控制振荡器还包括多个启动开关，其中所述第二多个锁存器中的每个通过所述多个启动开关中的一个耦合到电源，并且其中所述多个启动开关中的每个耦合到第一多个反相器中的一个的输出，并由所述第一多个反相器中的一个的输出切换。
29.如权利要求27所述的PLL系统，其中所述电压控制振荡器还包括与所述第二环形振荡器的至少一个元件耦合或集成的卡状态消除器电路，其中所述卡状态消除器电路配置成校正在所述第二环形振荡器的至少一个元件中的错误。
CN201680029195.XA 2015-05-20 2016-05-19 环形分频器 Active CN107636967B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201562164355P 2015-05-20 2015-05-20
US62/164,355 2015-05-20
PCT/US2016/033370 WO2016187479A1 (en) 2015-05-20 2016-05-19 Ring frequency divider

Publications (2)

Publication Number Publication Date
CN107636967A true CN107636967A (zh) 2018-01-26
CN107636967B CN107636967B (zh) 2021-04-23

Family

ID=56116549

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680029195.XA Active CN107636967B (zh) 2015-05-20 2016-05-19 环形分频器

Country Status (6)

Country Link
US (1) US9595971B2 (zh)
EP (1) EP3298692A1 (zh)
JP (1) JP6561138B2 (zh)
KR (1) KR102021516B1 (zh)
CN (1) CN107636967B (zh)
WO (1) WO2016187479A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10158364B1 (en) * 2017-08-31 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Realignment strength controller for solving loop conflict of realignment phase lock loop
US11409499B1 (en) 2021-03-31 2022-08-09 International Business Machines Corporation Electronic circuit for multiply-accumulate operations
US11342927B1 (en) * 2021-06-28 2022-05-24 Qualcomm Incorporated Ring oscillator based frequency divider

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1051276A (ja) * 1996-08-02 1998-02-20 Oki Electric Ind Co Ltd リング発振回路
US5844447A (en) * 1996-06-29 1998-12-01 Hyundai Electronics Industries Co., Ltd. Oscillator device generating signals of different cycles
CN1213901A (zh) * 1997-10-06 1999-04-14 日本电气株式会社 锁存器电路和具有该锁存器电路的半导体集成电路
CN1885721A (zh) * 2005-06-21 2006-12-27 三星电子株式会社 锁相环电路及锁相方法
US20080106295A1 (en) * 2002-04-16 2008-05-08 Transmeta Corporation System and method for measuring negative bias thermal instability with a ring oscillator
CN101241166A (zh) * 2007-02-09 2008-08-13 国际商业机器公司 测量装置特性变化的可扫描虚拟轨道方法与环形振荡器电路
CN101263654A (zh) * 2005-12-02 2008-09-10 松下电器产业株式会社 多相振荡器
CN101288223A (zh) * 2005-10-14 2008-10-15 飞思卡尔半导体公司 具有多重栅极晶体管的压控振荡器及其方法
CN103326714A (zh) * 2013-05-31 2013-09-25 华为技术有限公司 数字控制振荡器、硬件性能检测方法、系统和检测器
CN103427795A (zh) * 2013-08-12 2013-12-04 中国航天科技集团公司第九研究院第七七一研究所 一种矩阵脉冲信号产生电路和产生方法
US9018987B1 (en) * 2013-11-26 2015-04-28 Stmicroelectronics International N.V. Current reused stacked ring oscillator and injection locked divider, injection locked multiplier

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4565976A (en) 1983-08-05 1986-01-21 Advanced Micro Devices, Inc. Interruptable voltage-controlled oscillator and phase-locked loop using same
SU1437995A2 (ru) 1987-03-25 1988-11-15 Предприятие П/Я А-1376 Кольцевой счетчик
US5475344A (en) * 1994-02-22 1995-12-12 The Board Of Trustees Of The Leland Stanford Junior University Multiple interconnected ring oscillator circuit
JP3415304B2 (ja) 1994-11-11 2003-06-09 株式会社日立製作所 クロック発生回路とプロセッサ
DE69604647T2 (de) * 1996-05-02 2000-01-27 St Microelectronics Srl Spannungsgesteuerter Oszillator und Phasenregelschaltung mit diesem Oszillator
JP2877205B2 (ja) 1996-08-28 1999-03-31 日本電気株式会社 ２相ノンオーバラップ信号生成回路
US7071789B2 (en) 2004-04-21 2006-07-04 Texas Instruments Incorporated Cross coupled voltage controlled oscillator
WO2006126733A1 (en) * 2005-05-27 2006-11-30 Matsushita Electric Industrial Co., Ltd. Coupled ring oscillator and method for laying out the same
KR100842404B1 (ko) 2007-04-12 2008-07-01 삼성전자주식회사 ４－위상 전압 제어 발진기
KR20100055566A (ko) 2008-11-18 2010-05-27 삼성전자주식회사 전압 제어 발진기, 이를 구비하는 위상 고정 루프 및 메모리 디바이스
US8138958B2 (en) * 2009-01-30 2012-03-20 Auburn University Vernier ring time-to-digital converters with comparator matrix
JP2012244199A (ja) * 2011-05-14 2012-12-10 Handotai Rikougaku Kenkyu Center:Kk オペアンプレス・キャパシタレスａｄ変換器およびｔｄ変換器
EP2795793A4 (en) 2011-12-19 2015-12-16 Intel Corp MULTIPHASE VOLTAGE CONTROLED OSCILLATOR
US9496882B2 (en) * 2014-09-05 2016-11-15 Taiwan Semiconductor Manufacturing Company Ltd. Digitally controlled oscillator

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5844447A (en) * 1996-06-29 1998-12-01 Hyundai Electronics Industries Co., Ltd. Oscillator device generating signals of different cycles
JPH1051276A (ja) * 1996-08-02 1998-02-20 Oki Electric Ind Co Ltd リング発振回路
CN1213901A (zh) * 1997-10-06 1999-04-14 日本电气株式会社 锁存器电路和具有该锁存器电路的半导体集成电路
US20080106295A1 (en) * 2002-04-16 2008-05-08 Transmeta Corporation System and method for measuring negative bias thermal instability with a ring oscillator
CN1885721A (zh) * 2005-06-21 2006-12-27 三星电子株式会社 锁相环电路及锁相方法
CN101288223A (zh) * 2005-10-14 2008-10-15 飞思卡尔半导体公司 具有多重栅极晶体管的压控振荡器及其方法
CN101263654A (zh) * 2005-12-02 2008-09-10 松下电器产业株式会社 多相振荡器
CN101241166A (zh) * 2007-02-09 2008-08-13 国际商业机器公司 测量装置特性变化的可扫描虚拟轨道方法与环形振荡器电路
CN103326714A (zh) * 2013-05-31 2013-09-25 华为技术有限公司 数字控制振荡器、硬件性能检测方法、系统和检测器
CN103427795A (zh) * 2013-08-12 2013-12-04 中国航天科技集团公司第九研究院第七七一研究所 一种矩阵脉冲信号产生电路和产生方法
US9018987B1 (en) * 2013-11-26 2015-04-28 Stmicroelectronics International N.V. Current reused stacked ring oscillator and injection locked divider, injection locked multiplier

Also Published As

Publication number Publication date
CN107636967B (zh) 2021-04-23
KR102021516B1 (ko) 2019-09-16
WO2016187479A1 (en) 2016-11-24
JP6561138B2 (ja) 2019-08-14
JP2018520577A (ja) 2018-07-26
EP3298692A1 (en) 2018-03-28
US20160344392A1 (en) 2016-11-24
US9595971B2 (en) 2017-03-14
KR20180008768A (ko) 2018-01-24

Similar Documents

Publication Publication Date Title
FI108380B (fi) Monimurtojakajainen esijakaja
US6753712B2 (en) Clock and data recovery circuit and clock control method thereof
US20190182024A1 (en) Quadrature and duty cycle error correction in matrix phase lock loop
CN107846217B (zh) 自我校正电路
US9438257B1 (en) Programmable frequency divider providing output with reduced duty-cycle variations over a range of divide ratios
JP2002190724A (ja) クロックアンドデータリカバリ回路とそのクロック制御方法
CN1909389A (zh) 乘法器和使用该乘法器的无线电通信设备
US6937685B2 (en) Apparatus and method for counting high-speed early/late pulses from a high speed phase detector using a pulse accumulator
CN107636967A (zh) 环形分频器
US8004335B2 (en) Phase interpolator system and associated methods
EP2622742B1 (en) Sampler circuit
Yang et al. A $\Delta {-}\Sigma $ PLL-Based Spread-Spectrum Clock Generator With a Ditherless Fractional Topology
US8198926B2 (en) Loop type clock adjustment circuit and test device
El-Halwagy et al. A programmable 8-bit, 10MHz BW, 6.8 mW, 200MSample/sec, 70dB SNDR VCO-based ADC using SC feedback for VCO linearization
CN114047682B (zh) 一种有pvt鲁棒性基于全差分环形振荡器的时间数字转换器
GB2540659B (en) Ring frequency divider
Kalcher et al. Self-aligned open-loop multiphase generator
Navidi et al. A fast lock time pulsewidth control loop using second order passive loop filters
CN118017983A (zh) 一种高速高精度的孪生积分型相位插值器
Nguyen Direct Digital Frequency Synthesizer Architecture for Wireless Communication in 90 NM CMOS Technology
CN111697950A (zh) 本征线性相位插值器
JP2008278247A (ja) 電圧制御発振器を内蔵したＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路の位相差検出回路
Vainio Mixed signal techniques
Moghaddam et al. Novel direct digital frequency synthesis architecture based on artificial neural networks
Xiangning et al. A Low Voltage Delta-Sigma Fractional Frequency Divider for Multi-band WSN Frequency Synthesizers

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant