KR100917619B1 - 반도체 소자와 그의 구동 방법 - Google Patents

반도체 소자와 그의 구동 방법 Download PDF

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Abstract

본 발명은 외부 클럭신호를 입력받아 그 라이징 에지에 대응하는 제1 클럭신호와 그 폴링 에지에 대응하는 제2 클럭신호를 생성하기 위한 클럭 생성수단과, 상기 제2 클럭신호의 비활성화 구간으로 상기 제1 클럭신호의 활성화 구간을 제한한 제1 구동제어신호와, 상기 제1 클럭신호의 비활성화 구간으로 상기 제2 클럭신호의 활성화 구간을 제한한 제2 구동제어신호를 생성하기 위한 구동제어신호 생성수단, 및 상기 제1 및 제2 구동제어신호에 응답하여 출력 데이터로 출력단을 구동하기 위한 출력 구동수단을 구비하는 반도체 소자를 제공한다.
데이터 유효 구간, 프리 드라이버, 메인 드라이버

Description

반도체 소자와 그의 구동 방법{SEMICONDUCTOR DEVICE AND OPERATION METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 클럭 신호에 동기화되어 출력되는 데이터의 데이터 유효 구간(data valid window)을 확보하기 위한 반도체 소자와 그의 구동 방법에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 소자는 외부 클럭신호를 입력받아 내부 클럭신호를 생성한다. 외부 클럭신호와 내부 클럭신호간에는 반도체 소자 내의 지연으로 인한 클럭 스큐(clock skew)가 발생할 수 있다. 그래서 반도체 소자 내에는 이를 보상해 주기 위한 클럭 동기화 회로를 구비하고 있으며, 이러한 클럭 동기회로에는 대표적으로 위상 고정 루프(Phase Locked Loop : PLL)와 지연 고정 루프(Delay Locked Loop : DLL)등이 있다.
이렇게 생성된 내부 클럭신호는 반도체 소자 내의 여러 회로에 입력되어 각 회로의 레퍼런스(reference)로 사용된다.
도 1은 종래의 반도체 소자의 일부 구성을 설명하기 위한 도면이다.
도 1에는 지연고정루프(110)와, 펄스생성부(130)와, 프리 드라이빙부(150), 및 메인 드라이빙부(170)가 도시되어 있다.
지연고정루프(110)는 외부 클럭신호(CLK_EXT)를 입력받아 외부 클럭신호(CLK_EXT)의 라이징 에지(rising edge)에 대응하며 클럭 스큐를 보상한 라이징 DLL 클럭신호(RCLK_DLL)와, 외부 클럭신호(CLK_EXT)의 폴링 에지(falling edge)에 대응하며 역시 클럭 스큐를 보상한 폴링 DLL 클럭신호(FCLK_DLL)를 생성한다.
펄스생성부(130)는 라이징 DLL 클럭신호(RCLK_DLL)와 폴링 DLL 클럭신호(FCLK_DLL)를 입력받아 펄스 신호로서 제1 및 제2 구동제어신호(CTR_PDR1, CTR_PDR2)를 생성한다. 여기서, 펄스생성부(130)는 라이징 DLL 클럭신호(RCLK_DLL)의 펄스 폭을 조절하여 제1 구동제어신호(CTR_PDR1)를 생성하는 제1 펄스생성부(132)와, 폴링 DLL 클럭신호(FCLK_DLL)의 펄스 폭을 조절하여 제2 구동제어신호(CTR_PDR2)를 생성하는 제2 펄스생성부(134)를 구비한다.
프리 드라이빙부(150)는 제1 및 제2 구동제어신호(CTR_PDR1, CTR_PDR2)에 응답하여 입력되는 제1 및 제2 데이터(DAT1, DAT2)를 래칭하고 출력하며, 메인 드라이빙부(170)는 프리 드라이빙부(150)에서 출력되는 제1 및 제2 데이터(DAT1, DAT2)에 응답하여 출력단(DQ)을 구동한다.
여기서, 프리 드라이빙부(150)는 제1 및 제2 구동제어신호(CTR_PDR1, CTR_PDR2)에 응답하여 제1 및 제2 데이터(DAT1, DAT2)를 입력받아 출력하는 제1 및 제2 프리 드라이빙부(152, 154)를 구비하며, 메인 드라이빙부(170)는 제1 프리 드라이빙부(152)의 출력신호에 응답하여 출력단(DQ)을 풀 업(pull up) 구동하는 풀 업 구동부(172)와, 제2 프리 드라이빙부(154)의 출력신호에 응답하여 출력단(DQ)을 풀 다운(pull down) 구동하는 풀 다운 구동부(174)를 구비한다.
간단한 동작을 설명하면, 지연고정루프(110)에서 생성되는 라이징 DLL 클럭신호(RCLK_DLL)와 폴링 DLL 클럭신호(FCLK_DLL)은 각각 제1 및 제2 펄스생성부(132, 134) 입력되어 제1 및 제2 구동제어신호(CTR_PDR1, CTR_PDR2)를 생성한다. 이때 제1 및 제2 펄스생성부(132, 134)는 제1 및 제2 구동제어신호(CTR_PDR1, CTR_PDR2)의 펄스 폭을 조절해 줌으로써, 제1 구동제어신호(CTR_PDR1)의 활성화 구간과 제2 구동제어신호(CTR_PDR2)의 활성화 구간이 서로 겹치지 않게 해준다.
그래서, 제1 및 제2 프리 드라이빙부(152, 154)에서 제1 데이터(DAT1)가 제1 구동제어신호(CTR_PDR1)에 응답하여 입력되고 제2 데이터(DAT2)가 제2 구동제어신호(CTR_PDR2)에 응답하여 입력될 때, 제1 데이터(DAT1)와 제2 데이터(DAT2)간의 충돌(fighting)이 발생하지 않게 된다.
메인 드라이빙부(170)는 제1 및 제2 프리드라이빙부(152, 154)에서 출력되는 제1 데이터(DAT1)에 응답하여 출력단(DQ)을 풀 업 또는 풀 다운 구동하고, 다음에 제2 데이터(DAT2)에 응답하여 출력단(DQ)을 풀 업 또는 풀 다운 구동한다.
하지만, 반도체 소자의 동작 주파수가 점점 높아질수록 제1 및 제2 클럭생성 부(132, 134)가 제대로 동작하지 않게 되어 제1 및 제2 구동제어신호(CTR_PDR1, CTR_PDR2)의 활성화 구간이 겹치게 될 수 있다. 이렇게 제1 및 제2 구동제어신호(CTR_PDR1, CTR_PDR2)가 겹치는 현상은 PVT 변화에 따라 발생할 수도 있고, 지연고정루프(110)에서 출력되는 라이징 DLL 클럭신호(RCLK_DLL)와 폴링 DLL 클럭신호(FCLK_DLL)가 틀어져 발생할 수도 있으며, 라이징 DLL 클럭신호(RCLK_DLL)의 전달 라인과 폴링 DLL 클럭신호(FCLK_DLL)의 전달 라인의 로딩 차이에 의해 발생할 수도 있다.
이렇게 제1 구동제어신호(CTR_PDR1)의 활성화 구간과 제2 구동제어신호(CTR_PDR2)의 활성화 구간이 서로 겹치게 되는 경우, 제1 프리 드라이빙부(152)의 제1 및 제2 전달 게이트(TG1, TG2)가 동시에 턴 온(turn on)되어 제1 및 제2 데이터(DAT1, DAT2)가 동시에 제1 프리 드라이빙부(152)에 입력될 수 있다. 즉, 제1 및 제2 데이터(DAT1, DAT2)간에 충돌이 발생하게 된다. 이것은 제2 프리 드라이빙부(154)의 경우도 마찬가지이다.
만약, 제1 데이터(DAT1)와 제2 데이터(DAT2)가 서로 다른 논리레벨을 가진다고 가정하면, 즉, 제1 데이터(DAT1)가 논리'하이(high)'이고 제2 데이터(DAT2)가 논리'로우(low)'라고 가정하면, 제1 및 제2 구동제어신호(CTR_PDR1, CTR_PDR2)의 활성화 구간이 서로 겹치는 구간에서 서로 다른 전압레벨을 가지는 제1 및 제2 데이터(DAT1, DAT2)가 서로 충돌되고, 이런 경우 메인 드라이빙부(170)는 풀 업 동작 및 풀 다운 동작을 위한 안정적인 동작 타이밍을 보장받을 수 없게 된다.
결국, 출력단(DQ)에서 출력되는 데이터의 데이터 유효 구간이 불규칙해져서, 출력단(DQ)으로 듀티(duty) 비가 틀어진 형태의 데이터가 출력된다. 이는 반도체 소자가 원하는 타이밍에 안정적인 전압레벨의 데이터를 출력하지 못함을 의미한다.
또한, 제1 데이터(DAT1)와 제2 데이터(DAT2)가 충돌함으로써 원하지 않는 전류 경로가 생성되어 반도체 소자는 불필요하게 전류를 소모해야하는 문제점도 발생한다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 제1 구동제어신호의 활성화 구간과 제2 구동제어신호의 활성화 구간을 겹치게 하지 않게 하여 출력 데이터가 서로 충돌됨을 막아 줄 수 있는 반도체 소자와 그의 구동 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 외부 클럭신호를 입력받아 그 라이징 에지에 대응하는 제1 클럭신호와 그 폴링 에지에 대응하는 제2 클럭신호를 생성하기 위한 클럭 생성수단; 상기 제2 클럭신호의 비활성화 구간으로 상기 제1 클럭신호의 활성화 구간을 제한한 제1 구동제어신호와, 상기 제1 클럭신호의 비활성화 구간으로 상기 제2 클럭신호의 활성화 구간을 제한한 제2 구동제어신호를 생성하기 위한 구동제어신호 생성수단; 및 상기 제1 및 제2 구동제어신호에 응답하여 출력 데이터로 출력단을 구동하기 위한 출력 구동수단을 구비하는 반도체 소자가 제공된다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따르면, 외부 클럭신호를 입력받아 그 라이징 에지에 대응하는 제1 클럭신호와 그 폴링 에지에 대응하는 제2 클럭신호를 생성하는 단계; 상기 제2 클럭신호의 비활성화 구간으로 상기 제1 클럭신호의 활성화 구간을 제한하여 제1 구동제어신호를 생성하는 단계; 상기 제1 클럭신호의 비활성화 구간으로 상기 제2 클럭신호의 활성화 구간을 제한하여 제2 구동제어신호를 생성하는 단계; 및 상기 제1 및 제2 구동제어신호에 응답하여 출력 데이터로 출력단을 구동하는 단계를 포함하는 반도체 소자의 구동 방법이 제공된다.
본 발명은 제2 클럭신호의 비활성화 구간으로 제1 클럭신호의 활성화 구간을 제한하여 제1 구동제어신호를 생성하고, 제1 클럭신호의 비활성화 구간으로 제2 클럭신호의 활성화 구간을 제한하여 제2 구동제어신호를 생성함으로써, 제1 구동제어신호의 활성화 구간과 제2 구동제어신호의 활성화 구간이 겹치는 현상을 막아 줄 수 있다. 그래서, 제1 구동제어신호에 응답하여 출력되는 제1 데이터와 제2 구동제어신호에 응답하여 출력되는 제2 데이터가 서로 충돌하는 것을 막아 줌으로써 충돌로 인하여 발생하던 불필요한 전류 소모를 최소화할 수 있다.
또한, 추가로 확보된 마진만큼 제1 및 제2 구동제어신호 중 어느 하나를 지연 시켜줌으로써 출력단으로 출력되는 데이터의 보다 안정적인 데이터 유효 구간을 확보할 수 있다.
전술한 본 발명은 제1 구동제어신호의 활성화 구간과 제2 구동제어신호의 활성화 구간이 서로 겹치지 않음으로써, 제1 데이터와 제2 데이터의 충돌을 막아줄 수 있고, 제1 데이터와 제2 데이터가 서로 충돌로 인하여 발생하던 불필요한 전류 소모를 최소화할 수 있는 효과를 얻을 수 있다.
또한, 추가로 확보된 마진을 이용하여 보다 안정적인 데이터 유효 구간을 확보할 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자의 일부 구성을 설명하기 위한 도면이다.
도 2에는 지연고정루프(210)와, 펄스생성부(230)와, 구동제어신호 생성부(250)와, 프리 드라이빙부(270), 및 메인 드라이빙부(290)가 도시되어 있다.
클럭 동기화 회로인 지연고정루프(210)는 외부 클럭신호(CLK_EXT)를 입력받아 외부 클럭신호(CLK_EXT)의 라이징 에지에 대응하며 클럭 스큐를 보상한 라이징 DLL 클럭신호(RCLK_DLL)와, 외부 클럭신호(CLK_EXT)의 폴링 에지에 대응하며 역시 클럭 스큐를 보상한 폴링 DLL 클럭신호(FCLK_DLL)를 생성한다. 여기서, 라이징 DLL 클럭신호(RCLK_DLL)와 폴링 DLL 클럭신호(FCLK_DLL)는 펄스생성부(230)의 소오스 클럭이 된다.
펄스생성부(230)는 라이징 DLL 클럭신호(RCLK_DLL)와 폴링 DLL 클럭(FCLK_DLL)신호를 입력받아 펄스 신호로서 제1 및 제2 클럭신호(CLK_PUL1, CLK_PUL2)를 생성한다. 여기서, 펄스생성부(230)는 라이징 DLL 클럭신호(RCLK_DLL)의 펄스 폭을 조절하여 제1 클럭신호(CLK_PUL1)를 생성하는 제1 펄스생성부(232) 와, 폴링 DLL 클럭신호(FCLK_DLL)의 펄스 폭을 조절하여 제2 클럭신호(CLK_PUL2)를 생성하는 제2 펄스생성부(234)를 구비한다. 종래와 마찬가지로 이와 같은 구성의 펄스생성부(230)는 동작 주파수가 점점 높아질수록 제대로 동작하지 않는 경우가 발생한다.
본 발명에서는 펄스생성부(230)에서 출력되는 제1 및 제2 클럭신호(CLK_PUL1, CLK_PUL2)를 입력받아 제1 및 제2 구동제어신호(CTR_PDR1, CTR_PDR2)를 생성하는 구동제어신호 생성부(250)를 추가하였으며, 이로 인하여 제1 구동제어신호(CTR_PDR1)의 활성화 구간과 제2 구동제어신호(CTR_PDR2)의 활성화 구간이 겹치는 현상을 막아 줄 수 있다.
구동제어신호 생성부(250)는 제1 및 제2 클럭신호(CLK_PUL1, CLK_PUL2)를 입력받아 서로 다른 활성화 구간을 가지는 제1 및 제2 구동제어신호(CTR_PDR1, CTR_PDR2)를 생성하기 위한 것으로, 제2 클럭신호(CLK_PUL2)의 비활성화 구간으로 제1 클럭신호(CLK_PUL1)의 활성화 구간을 제한하여 제1 구동제어신호(CTR_PDR1)를 생성하기 위한 제1 구동제어신호 생성부(252)와, 제1 클럭신호(CLK_PUL1)의 비활성화 구간으로 제2 클럭신호(CLK_PUL2)의 활성화 구간을 제한하여 제2 구동제어신호(CTR_PDR2)를 생성하기 위한 제2 구동제어신호 생성부(254)를 구비할 수 있다.
여기서, 제1 구동제어신호 생성부(252)는 제1 클럭신호(CLK_PUL1)를 반전하는 제1 인버터(INV1)와, 제2 클럭신호(CLK_PUL2)와 제1 인버터(INV1)의 출력신호를 입력받아 제1 구동제어신호(CTR_PDR1)로서 출력하는 제1 노아 게이트(NOR1)를 구비 할 수 있으며, 제2 구동제어신호 생성부(254)는 제2 클럭신호(CLK_PUL2)를 반전하는 제2 인버터(INV2)와, 제1 클럭신호(CLK_PUL1)와 제2 인버터(INV2)의 출력신호를 입력받아 제2 구동제어신호(CTR_PDR2)로서 출력하는 제2 노아 게이트(NOR2)를 구비할 수 있다.
한편, 프리 드라이빙부(270)는 제1 및 제2 구동제어신호(CTR_PDR1, CTR_PDR2)에 응답하여 입력되는 제1 및 제2 데이터(DAT1, DAT2)를 래칭하고 출력하며, 메인 드라이빙부(290)는 프리 드라이빙부(270)에서 출력되는 제1 및 제2 데이터(DAT1, DAT2)에 응답하여 출력단(DQ)을 구동한다.
여기서, 프리 드라이빙부(270)는 제1 및 제2 구동제어신호(CTR_PDR1, CTR_PDR2)에 응답하여 제1 및 제2 데이터(DAT1, DAT2)를 입력받아 출력하는 제1 및 제2 프리 드라이빙부(272, 274)를 구비하며, 메인 드라이빙부(290)는 제1 프리 드라이빙부(152)의 출력신호에 응답하여 출력단(DQ)을 풀 업 구동하는 풀 업 구동부(292)와, 제2 프리 드라이빙부(274)의 출력신호에 응답하여 출력단(DQ)을 풀 다운 구동하는 풀 다운 구동부(294)를 구비한다.
간단한 동작을 설명하면, 지연고정루프(210)에서 생성되는 라이징 DLL 클럭신호(RCLK_DLL)와 폴링 DLL 클럭신호(FCLK_DLL)는 각각 제1 및 제2 펄스생성부(232, 234)에 입력되어 제1 및 제2 클럭신호(CLK_PUL1, CLK_PUL2)를 생성한다. 이때, 제1 클럭신호(CLK_PUL1)와 제2 클럭신호(CLK_PUL2)의 활성화 구간은 서로 겹치는 현상이 발생할 수 있다.
이어서, 제1 구동제어신호 생성부(252)는 제2 클럭신호(CLK_PUL2)와 제1 클 럭신호(CLK_PUL1)를 반전한 신호를 이용하여 제1 구동제어신호(CTR_PDR1)를 생성하고, 제2 구동제어신호 생성부(254)는 제1 클럭신호(CLK_PUL1)와 제2 클럭신호(CLK_PUL2)를 반전한 신호를 이용하여 제2 구동제어신호(CTR_PDR2)를 생성한다.
도 3은 도 2의 제1 및 제2 클럭신호(CLK_PUL1, CLK_PUL2)와 제1 및 제2 구동제어신호(CTR_PDR1, CTR_PDR2)를 설명하기 위한 타이밍도이다.
도 3을 참조하면, 반도체 소자의 동작 주파수가 점점 높아져 제1 및 제2 펄스생성부(232, 234)가 제대로 동작하지 않거나, PVT 변화에 영향을 받거나, 라이징 DLL 클럭신호(RCLK_DLL)와 폴링 DLL 클럭신호(FCLK_DLL)가 틀어지거나, 라이징 DLL 클럭신호(RCLK_DLL)의 전달 라인과 폴링 DLL 클럭신호(FCLK_DLL)의 전달 라인의 로딩 차이가 발생하는 경우, 제1 클럭신호(CLK_PUL1)의 활성화 구간과 제2 클럭신호(CLK_PUL2)의 활성화 구간은 겹쳐지게 된다. 다시 말하면, 제1 클럭신호(CLK_PUL1)의 논리'하이'구간과 제2 클럭신호(CLK_PUL2)의 논리'하이'구간이 겹쳐지게 된다.
한편, 제1 구동제어신호(CTR_PDR1)의 활성화 시점은 제2 클럭신호(CLK_PUL2)와 제1 클럭신호(CLK_PUL1)를 반전한 신호 중 위상이 뒤서는 신호에 응답하여 결정된다. 즉, 제2 클럭신호(CLK_PUL2)와 제1 클럭신호(CLK_PUL1)를 반전한 신호가 모두 논리'로우'가 되면 활성화된다. 그리고 제1 구동제어신호(CTR_PDR1)의 비활성화 시점은 제2 클럭신호(CLK_PUL2)와 제1 클럭신호(CLK_PUL1)를 반전한 신호 중 위상이 앞서는 신호에 응답하여 결정된다. 즉, 제2 클럭신호(CLK_PUL2)와 제1 클럭신호(CLK_PUL1)를 반전한 신호 중 어느 하나가 논리'하이'가 되면 비활성화된다.
또한, 제2 구동제어신호(CTR_PDR2)의 활성화 시점은 제1 클럭신호(CLK_PUL1)와 제2 클럭신호(CLK_PUL2)를 반전한 신호 중 위상이 뒤서는 신호에 응답하여 결정된다. 즉, 제1 클럭신호(CLK_PUL1)와 제2 클럭신호(CLK_PUL2)를 반전한 신호가 모두 논리'로우'가 되면 활성화된다. 그리고 제2 구동제어신호(CTR_PDR2)의 비활성화 시점은 제1 클럭신호(CLK_PUL1)와 제2 클럭신호(CLK_PUL2)를 반전한 신호 중 위상이 앞서는 신호에 응답하여 결정된다. 즉, 제1 클럭신호(CLK_PUL1)와 제2 클럭신호(CLK_PUL2)를 반전한 신호 중 어느 하나가 논리'하이'가 되면 비활성화된다.
도 3에서 볼 수 있듯이, 제1 구동제어신호(CTR_PDR1)와 제2 구동제어신호(CTR_PDR2)의 활성화 구간 즉, 논리'하이'구간은 서로 겹치지 않게 된다.
다시 도 2를 참조하면, 제1 프리 드라이빙부(272)에서는 서로 다른 활성화 구간을 가지는 제1 구동제어신호(CTR_PDR1)와 제2 구동제어신호(CTR_PDR2)로 인하여 제1 및 제2 데이터(DAT1, DAT2)가 서로 충돌하지 않게 된다. 제2 프리 드라이빙부(274) 역시 제1 및 제2 데이터(DAT1, DAT2)가 서로 충돌하지 않게 된다. 때문에, 제1 데이터(DAT1)와 제2 데이터(DAT2)간의 충돌로 인하여 불필요한 전류 경로가 생성되지 않는다.
그래서, 메인 드라이빙부(290)가 제1 데이터(DAT1)에 응답하여 출력단(DQ)을 풀 업 또는 풀다운 구동할 때 제2 데이터(DAT2)의 영향을 받지 않게 되며, 마찬가지로 제2 데이터(DAT2)에 응답하여 출력단(DQ)을 풀 업 또는 풀다운 구동할 때 제1 데이터(DAT2)의 영향을 받지 않게 된다. 즉, 메인 드라이빙부(290)에서 제1 데이터(DAT1)에 의한 풀 업 및 풀 다운 동작과, 제2 데이터(DAT2)에 의한 풀 업 및 풀 다운 동작이 서로 독립적으로 이루질 수 있다.
다시 도 2와 도 3을 참조하면, 본 발명에서는 제1 구동제어신호(CTR_PDR1)의 활성화 구간과 제2 구동제어신호(CTR_PDR2)의 활성화 구간이 서로 겹치지 않게 펄스 폭이 조절된다. 그래서, 제1 구동제어신호(CTR_PDR1)의 활성화 구간과 제2 구동제어신호(CTR_PDR2)의 활성화 구간 사이에 ΔDM만큼의 추가 타이밍을 얻을 수 있게 된다.
그래서, 제1 구동제어신호(CTR_PDR1) 또는 제2 구동제어신호(CTR_PDR2)를 상황에 맞게 ΔDM만큼 더 지연시켜 줄 수 있다.
다시 설명하면, 프리 드라이빙부(270)는 제1 구동제어신호(CTR_PDR1)의 활성화 시점에서 제1 데이터(DAT1)를 래칭하여 출력하고, 메인 드라이빙부(290)는 제1 데이터(DAT1)에 응답하여 출력단(DQ)에 풀 업 및 풀 다운 구동을 수행한다. 이후, 프리 드라이빙부(270)는 제1 구동제어신호(CTR_PDR1)가 비활성화되고 제2 구동제어신호(CTR_PDR2)의 활성화 시점에서 제2 데이터(DAT2)를 래칭하여 출력하고, 메인 드라이빙부(290)는 제2 데이터(DAT2)에 응답하여 출력단(DQ)에 풀 업 및 풀 다운 구동을 수행한다.
그래서, 도 3에서처럼 제1 데이터(DAT1)에 응답하여 메인 드라이빙부(290)를 구동하는 구간(D1)이 제2 데이터(DAT2)에 응답하여 메인 드라이빙부(290)가 구동하는 구간(D2)보다 짧은 경우, 제2 구동제어신호(CTR_PDR2)를 ΔDM만큼의 마진을 두고 지연시켜 주는 것이 가능하다. 이는 제1 데이터(DAT1)에 의해 메인 드라이빙부(290)를 구동하는 구간(D1)과 제2 데이터(DAT2)에 의해 메인 드라이빙부(290)를 구동하는 구간(D2)을 거의 동일하게 가져갈 수 있으며, 출력단(DQ)으로 출력되는 데이터의 안정적인 데이터 유효 구간을 확보함과 동시에 데이터의 듀티 비를 50:50으로 조절할 수 있음을 의미한다.
도 4는 도 3의 제2 구동제어신호(CTR_PDR2)를 예정된 시간만큼 지연시키는 회로를 설명하기 위한 회로도로서, 활성화신호(EN)에 응답하여 제2 구동제어신호(CTR_PDR2)를 예정된 시간만큼 지연시키는 신호 지연부(410)와, 활성화신호(EN)를 생성하는 활성화신호 생성부(430)가 도시되어 있다.
신호 지연부(410)는 활성화신호(EN)에 응답하여 동작하는 PMOS 타입 커패시터(PMC)와, NMOS 타입 커패시터(NMC)를 구비할 수 있다. 그래서, PMOS 타입 커패시터(PMC)와 NMOS 타입 커패시터(NMC)가 동작하면 제2 구동제어신호(CTR_PDR2)를 예정된 지연시간(ΔDM 마진이내)만큼 지연시킬 수 있다.
여기서는 활성화신호(EN)에 응답하여 동작하는 PMOS 타입 커패시터(PMC)와, NMOS 타입 커패시터(NMP)를 구성하는 경우를 일례로 들어 설명하였으나, 본 발명은 커패시터(capacitor)나 저항(resistor) 또는 인버터(inverter)등과 같은 지연 소자를 구성하는 다른 경우에도 적용할 수 있다. 또한, 다수 개의 지연 소자를 구비하여 제2 구동제어신호(CTR_PDR2)를 세분화하여 지연시키는 것도 가능할 것이며, 이 는 본 발명에 속하는 기술분야에서 종사하는 자에게 자명하므로, 구체적인 설명은 생략하기로 한다.
한편, 활성화신호 생성부(430)는 테스트모드시 활성화되는 테스트신호(TM) 또는 퓨즈(FUS)에 프로그래밍된 상태에 대응하는 신호에 응답하여 활성화신호(EN)를 생성한다. 예컨대, 테스트신호(TM)를 논리'로우'로 하고 퓨즈(FUS)를 컷팅(cutting)하지 않으면, 활성화신호(EN)가 논리'로우'로 비활성화되고 신호 지연부(410)가 동작하지 않게 되어 제2 구동제어신호(CTR_PDR2)가 지연되지 않는다. 이어서, 테스트신호(TM)를 논리'하이'로 만들거나 퓨즈(FUS)를 컷팅하면, 활성화신호(EN)가 논리'하이'로 활성화되고 신호 지연부(410)가 동작하여 제2 구동제어신호(CTR_PDR2)가 지연된다.
도 5는 도 4의 신호 지연부(410)를 이용하여 제2 구동제어신호(CTR_PDR2)를 예정된 지연시간(ΔDM 마진이내)만큼 지연시킨 타이밍도이다.
도 5를 참조하면, 제2 구동제어신호(CTR_PDR2)를 예정된 지연시간(ΔDM 마진이내)만큼 지연시켰다. 도 3과 비교하여 알 수 있듯이, 도 5에서는 'D1' 구간과 'D2' 구간이 거의 동일하게 될 수 있다. 이는 출력단(DQ)으로 출력되는 데이터(DAT)가 보다 안정적인 데이터 유효 구간을 확보함과 동시에 데이터(DAT)의 듀티 비를 50:50으로 조절할 수 있음을 의미한다.
참고적으로, 제2 구동제어신호(CTR_PDR2)의 논리'하이'구간과 제1 구동제어신호(CTR_PDR1)의 논리'하이'구간은 서로 겹치지 않게 제2 구동제어신호(CTR_PDR2)의 지연량을 결정하는 것이 바람직하다.
전술한 바와 같이, 제1 구동제어신호(CTR_PDR1)와 제2 구동제어신호(CTR_PDR2)는 서로 다른 활성화 구간을 가지게 됨으로써, 제1 데이터(DAT1)에 의한 풀 업 및 풀 다운 구동하는데 있어서 제2 데이터(DAT2)에 의한 영향을 받지 않게 되고 제2 데이터(DAT2)에 의한 풀 업 및 풀 다운 구동 역시 제1 데이터(DAT1)에 의한 영향을 받지 않게 되어, 출력단(DQ)에서 출력되는 데이터는 안정적인 데이터 유효 구간을 가진다.
또한, 제1 데이터(DAT1)와 제2 데이터(DAT2)의 충돌로 인하여 불필요하게 소모되던 전류를 최소화할 수 있다.
또한, 제1 데이터(DAT1)에 의한 메인 드라이빙부(290) 구동 구간(D1)과 제2 데이터(DAT2)에 의한 메인 드라이빙부(290) 구동 구간(D2)을 동일하게 가져갈 수 있음으로써, 출력단(DQ)에서 출력되는 데이터의 듀티 비를 50:50으로 맞추어 주는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
또한, 전술한 실시예에서는 제2 구동제어신호(CLK_PDR2)를 지연하는 경우를 일례로 들어 설명하였으나, 본 발명은 제1 구동제어신호(CTR_PDR1)를 지연하는 경우도 적용할 수 있다.
도 1은 종래의 반도체 소자의 일부 구성을 설명하기 위한 도면.
도 2는 본 발명에 따른 반도체 소자의 일부 구성을 설명하기 위한 도면.
도 3은 도 2의 제1 및 제2 클럭신호와 제1 및 제2 구동제어신호를 설명하기 위한 타이밍도.
도 4는 도 3의 제2 구동제어신호를 예정된 시간만큼 지연시키는 회로를 설명하기 위한 회로도.
도 5는 도 3의 제2 구동제어신호를 예정된 지연시간만큼 지연시킨 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
210 : 지연고정루프 230 : 펄스생성부
250 : 구동제어신호 생성부 270 : 프리 드라이빙부
290 : 메인 드라이빙부

Claims (25)

  1. 외부 클럭신호를 입력받아 그 라이징 에지에 대응하는 제1 클럭신호와 그 폴링 에지에 대응하는 제2 클럭신호를 생성하기 위한 클럭 생성수단;
    상기 제2 클럭신호의 비활성화 구간으로 상기 제1 클럭신호의 활성화 구간을 제한한 제1 구동제어신호와, 상기 제1 클럭신호의 비활성화 구간으로 상기 제2 클럭신호의 활성화 구간을 제한한 제2 구동제어신호를 생성하기 위한 구동제어신호 생성수단; 및
    상기 제1 및 제2 구동제어신호에 응답하여 출력 데이터로 출력단을 구동하기 위한 출력 구동수단
    을 구비하는 반도체 소자.
  2. 제1항에 있어서,
    활성화신호에 응답하여 상기 제1 및 제2 구동제어신호 중 어느 하나를 예정된 시간만큼 지연시키는 신호 지연수단을 더 구비하는 반도체 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 구동제어신호 생성수단은,
    상기 제1 및 제2 클럭신호에 응답하여 제1 구동제어신호를 생성하는 제1 구동제어신호 생성부와,
    상기 제1 및 제2 클럭신호에 응답하여 제2 구동제어신호를 생성하는 제2 구동제어신호 생성부를 구비하는 것을 특징으로 하는 반도체 소자.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 구동제어신호와 상기 제2 구동제어신호는 서로 다른 활성화 구간을 가지는 것을 특징으로 하는 반도체 소자.
  5. 제3항에 있어서,
    상기 제1 구동제어신호 생성부는,
    상기 제1 클럭신호를 반전하는 제1 신호 반전부와,
    상기 제2 클럭신호와 상기 제1 신호 반전부의 출력신호를 입력받아 상기 제1 구동제어신호로서 출력하는 제1 신호 출력부를 구비하는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서,
    상기 제1 구동제어신호는 상기 제2 클럭신호와 상기 제1 신호 반전부의 출력신호 중 위상이 뒤서는 신호에 응답하여 활성화되고, 상기 제2 클럭신호와 상기 제1 신호 반전부의 출력신호 중 위상이 앞서는 신호에 응답하여 비활성화되는 것을 특징으로 하는 반도체 소자.
  7. 제3항에 있어서,
    상기 제2 구동제어신호 생성부는,
    상기 제2 클럭신호를 반전하는 제2 신호 반전부와,
    상기 제1 클럭신호와 상기 제2 신호 반전부의 출력신호를 입력받아 상기 제2 구동제어신호로서 출력하는 제2 신호 출력부를 구비하는 것을 특징으로 하는 반도체 소자.
  8. 제7항에 있어서,
    상기 제2구동제어신호는 상기 제1 클럭신호와 상기 제2 신호 반전부의 출력신호 중 위상이 뒤서는 신호에 응답하여 활성화되고, 상기 제1 클럭신호와 상기 제2 신호 반전부의 출력신호 중 위상이 앞서는 신호에 응답하여 비활성화되는 것을 특징으로 하는 반도체 소자.
  9. 제2항에 있어서,
    상기 활성화신호는 상기 제1 구동제어신호를 상기 예정된 시간만큼 지연시키는 제1 활성화신호와 상기 제2 구동제어신호를 상기 예정된 시간만큼 지연시키는 제2 활성화신호를 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제9항에 있어서,
    상기 신호 지연수단은,
    상기 제1 활성화신호에 응답하여 상기 제1 구동제어신호를 상기 예정된 시간만큼 지연시키는 제1 신호 지연부와,
    상기 제2 활성화신호에 응답하여 상기 제2 구동제어신호를 상기 예정된 시간만큼 지연시키는 제2 신호 지연부를 구비하는 것을 특징으로 하는 반도체 소자.
  11. 제2항에 있어서,
    퓨즈 프로그래밍 상태 또는 테스트 모드에 대응하여 상기 활성화신호를 생성하는 활성화신호 생성수단을 더 구비하는 반도체 소자.
  12. 제1항 또는 제2항에 있어서,
    상기 클럭 생성수단은,
    상기 외부 클럭신호에 동기되는 소오스 클럭신호를 생성하는 클럭 동기화부와,
    상기 소오스 클럭신호를 입력받아 펄스 신호로서 상기 제1 및 제2 클럭신호를 생성하는 펄스 생성부를 구비하는 것을 특징으로 하는 반도체 소자.
  13. 제1항 또는 제2항에 있어서,
    상기 출력 구동수단은,
    상기 제1 및 제2 구동제어신호에 응답하여 상기 출력 데이터를 래칭하고 출력하는 프리 드라이빙부와,
    상기 출력 데이터에 응답하여 상기 출력단을 구동하는 메인 드라이빙부를 구비하는 것을 특징으로 하는 반도체 소자.
  14. 외부 클럭신호를 입력받아 그 라이징 에지에 대응하는 제1 클럭신호와 그 폴링 에지에 대응하는 제2 클럭신호를 생성하는 단계;
    상기 제2 클럭신호의 비활성화 구간으로 상기 제1 클럭신호의 활성화 구간을 제한하여 제1 구동제어신호를 생성하는 단계;
    상기 제1 클럭신호의 비활성화 구간으로 상기 제2 클럭신호의 활성화 구간을 제한하여 제2 구동제어신호를 생성하는 단계; 및
    상기 제1 및 제2 구동제어신호에 응답하여 출력 데이터로 출력단을 구동하는 단계
    를 포함하는 반도체 소자의 구동 방법.
  15. 제14항에 있어서,
    활성화신호에 응답하여 상기 제1 및 제2 구동제어신호 중 어느 하나를 예정된 시간만큼 지연시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 구동 방법.
  16. 제14항 또는 제15항에 있어서,
    상기 제1 구동제어신호와 상기 제2 구동제어신호는 서로 다른 활성화 구간을 가지는 것을 특징으로 하는 반도체 소자의 구동 방법.
  17. 제14항 또는 제15항에 있어서,
    상기 제1 구동제어신호를 생성하는 단계는,
    상기 제1 클럭신호를 반전하는 단계와,
    상기 제2 클럭신호와 상기 반전된 제1 클럭신호를 입력받아 상기 제1 구동제어신호로서 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 구동 방법.
  18. 제17항에 있어서,
    상기 제1 구동제어신호는 상기 제2 클럭신호와 상기 반전된 제1 클럭신호 중 위상이 뒤서는 신호에 응답하여 활성화되고, 상기 제2 클럭신호와 상기 반전된 제1 클럭신호 중 위상이 앞서는 신호에 응답하여 비활성화되는 것을 특징으로 하는 반도체 소자의 구동 방법.
  19. 제14항 또는 제15항에 있어서,
    상기 제2 구동제어신호를 생성하는 단계는,
    상기 제2 클럭신호를 반전하는 단계와,
    상기 제1 클럭신호와 상기 반전된 제2 클럭신호를 입력받아 상기 제2 구동제어신호로서 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 구동 방법.
  20. 제19항에 있어서,
    상기 제2구동제어신호는 상기 제1 클럭신호와 상기 반전된 제2 클럭신호 중 위상이 뒤서는 신호에 응답하여 활성화되고, 상기 제1 클럭신호와 상기 반전된 제2 클럭신호 중 위상이 앞서는 신호에 응답하여 비활성화되는 것을 특징으로 하는 반도체 소자의 구동 방법.
  21. 제15항에 있어서,
    상기 활성화신호는 상기 제1 구동제어신호를 상기 예정된 시간만큼 지연시키는 제1 활성화신호와 상기 제2 구동제어신호를 상기 예정된 시간만큼 지연시키는 제2 활성화신호를 포함하는 것을 특징으로 하는 반도체 소자의 구동 방법.
  22. 제21항에 있어서,
    상기 제1 및 제2 구동제어신호 중 어느 하나를 예정된 시간만큼 지연시키는 단계는,
    상기 제1 활성화신호에 응답하여 상기 제1 구동제어신호를 상기 예정된 시간만큼 지연시키는 단계와,
    상기 제2 활성화신호에 응답하여 상기 제2 구동제어신호를 상기 예정된 시간 만큼 지연시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 구동 방법.
  23. 제15항에 있어서,
    퓨즈 프로그래밍 상태 또는 테스트 모드에 대응하여 상기 활성화신호를 생성하는 단계를 더 포함하는 반도체 소자의 구동 방법.
  24. 제14항 또는 제15항에 있어서,
    상기 제1 및 제2 클럭신호를 생성하는 단계는,
    상기 외부 클럭신호에 동기되는 소오스 클럭신호를 생성하는 단계와,
    상기 소오스 클럭신호를 입력받아 펄스 신호로서 상기 제1 및 제2 클럭신호를 생성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 구동 방법.
  25. 제14항 또는 제15항에 있어서,
    상기 출력 데이터로 출력단을 구동하는 단계는,
    상기 제1 및 제2 구동제어신호에 응답하여 상기 출력 데이터를 래칭하는 단계와,
    래칭된 상기 출력 데이터를 출력하는 단계를 포함하는 반도체 소자의 구동 방법.
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