NL8000606A - Inrichting voor het synchroniseren van de fase van een locaal kloksignaal met een ingangssignaal. - Google Patents
Inrichting voor het synchroniseren van de fase van een locaal kloksignaal met een ingangssignaal. Download PDFInfo
- Publication number
- NL8000606A NL8000606A NL8000606A NL8000606A NL8000606A NL 8000606 A NL8000606 A NL 8000606A NL 8000606 A NL8000606 A NL 8000606A NL 8000606 A NL8000606 A NL 8000606A NL 8000606 A NL8000606 A NL 8000606A
- Authority
- NL
- Netherlands
- Prior art keywords
- input
- trigger
- output
- inputs
- signal
- Prior art date
Links
- 238000001514 detection method Methods 0.000 claims description 18
- 230000001960 triggered effect Effects 0.000 claims description 6
- 239000013078 crystal Substances 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000008929 regeneration Effects 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
ΡΗΝ 9677 1 N.V. Philips' Gloeilampenfabrieken te Eindhoven Inrichting voor het synchroniseren van de fase van een locaal kloksignaal met een ingangssignaal.
De uitvinding heeft betrekking op een inrichting voor het synchroniseren van de fase van een locaal opgewekt kloksignaal op de fase van een ingangssignaal, bevattende een kloksignaalgenerator en eenvertragingslijn waarvan een 5 ingang is verbonden met de generator, welke vertragingslijn een aantal aftakkingen bevat, welke verdeeld zijn over de vertragingslijn.
Een dergelijke inrichting is bekend uit het Amerikaanse octrooischrift 3,024,417. In deze bekende in-10 richting wordt synchronisatie bereikt door het toevoegen of weglaten van hoogfrequente pulsen welke aan een puls-frequentiedeler worden aangeboden, waarbij het aantal pulsen dat wordt toegevoerd of weggelaten afhankelijk is van de mate waarin het systeem uit synchronisatie is. Deze 15 mate wordt bepaald in een fase vergelijker.
Een bezwaar van een dergelijke inrichting is dat een zekere inlooptijd noodzakelijk is, voordat de fase van de geregenereerde klok verkregen is en stabiel is. In deze tijd kan geen betrouwbaar datatransport plaatsvinden.
20 De uitvinding beoogt een inrichting te verschaf fen, waarmee zeer snel, in het bijzonder binnen de duur van één periode van het kloksignaal, acquisitie van de fase wordt bereikt en daarna behouden.
De uitvinding heeft daartoe het kenmerk, dat 25 elke aftakking van de vertragingslijn door een stuurbare enkelpolige schakelaar is verbonden met een uitgang van de inrichting, dat de inrichting verder een coïncidentiedetec-tieschakeling voorzien van ingangen en uitgangen bevat, waarvan telkens één ingang is aangesloten op één aftakking 30 van de vertragingslijn en telkens éên uitgang is aangesloten op één stuuringang van een der schakelaars en de coincident iedetectieschakeling verder is aangesloten op een in-gangsklem voor het toevoeren van het ingangssignaal voor het 8000606 PHN 9677 - 2 - bij de detectie van coïncidentie van een flank van het ingangssignaal met een flank van het signaal aan êên der aftakkingen van de vertragingslijn opwekken van een stuursignaal aan één van de uitgangen van de coïncidentiedetec-5 tieschakeling voor het sluiten van de schakelaar in de betreffende aftakking.
Een voordeel van de inrichting volgens de uitvinding is dat ten gevolge van de afwezigheid van tellers en delers de inrichting snel een kloksignaal kan synchroni-10 seren tot een bitfrequentie die gelijk is aan de maximale klokfrequentie van de gebruikte logica. Wordt bijvoorbeeld de logica in LOCMOS gerealiseerd, welke een maximale klokfrequentie van 20 MHz bezit dan kan tot een datasnel-heid van 20 Mbit/sec het kloksignaal worden geregenereerd.
15 Een voorkeursuitvoeringsvorm van een inrichting voor het synchroniseren van de fase van een locaal opgewekt kloksignaal overeenkomstig de uitvinding heeft het kenmerk, dat de coïncidentiedetectieschakeling een aantal bi-stabiele trekkerschakelingen, elk voorzien van trekkeringang, een 20 dataingang, een stel- en een terugstelingang en een uitgang bevat; dat telkens één van de trekkeringangen is verbonden met êên ingang van de coïncidentiedetectieschakeling dat de dataingangen allen zijn verbonden met de ingangsklem, dat de coïncidentiedetectieschakeling verder een combinato-25 risch netwerk voorzien van ingangen en uitgangen bevat, dat de ingangen van het combinatorisch netwerk zij-n aangesloten op de trekkerschakelingen voor het bepalen van de trekker-schakeling, welke als eerste wordt getriggerd en de uitgangen voor het combinatorisch netwerk zijn verbonden met 30 de uitgangen van de coïncidentiedetectieschakeling.
De uitvinding en haar voordelen zullen verder worden toegelicht aan de hand van de tekening.
Daarbij toont:
Figuur 1 een voorkeursuitvoeringsvorm van de 35 synchronisatie inrichting overeenkomstig de uitvinding.
Figuur 2 enkele tijddiagrammen ter illustratie van de werking van de synchronisatieinrichting volgens figuur 1.
8000606 é'·. +.
PHN 9677 - 3 -
In de in figuur 1 weergegeven voorkeursuitvoeringsvorm van de synchronisatieinrichting is een oscillator 1, bijvoorbeeld een kristaloscillator, aangesloten op een vertragingslijn 2, welke een aantal secties bevat. Deze 5 vertragingslijn 2 is, verdeeld over de lijn, voorzien van aftakkingen - in de Angelsaksische literatuur aangeduid met taps - 3-0, 3-1, 3-2 en 3-3. De vertragingstijd die elk der secties introduceert is gelijk en in dit voorbeeld zodanig gekozen dat op de taps 3-0, 3-1, 3-2 en 3-3 onderling 10 90° verschoven versies van het door de kristaloscillator 1 opgewekt kloksignaal aanwezig zijn en wel op tap 3-0 een fase van 0°, op tap 3-1 een fase van 90°, op tap 3-2 een fase van 180° en op tap 3-3 een fase van 270°.
De vertragingslijn 2 kan bijvoorbeeld bestaan 15 uit een kabel met aftakkingen,uit een cascadeschakeling van LC-netwerken of zoals in figuur 1 is weergegeven uit een cascadeschakeling van secties bestaande uit een weerstand 4 en een inverter 5. De aftakkingen 3-0, 3-1, 3-2 en 3-3 zijn door inverter 6 met de secties verbonden. De vertra-20 gingstijd van een sectie is opgebouwd uit de propagatietijd van de inverter 5 en de tijdconstante gevormd door de weerstand 4 en de ingangscapaciteit van de inverter 3. De aftakkingen 3-0, 3-1, 3-2 en 3-3 van de vertragingslijn 2 zijn elk via een bijbehorende bestuurde schakelaar 7-0, 25 7-1, 7-2 en 7-3 verbonden met een uitgang 8 van de inrich ting. Indien bijvoorbeeld schakelaar 7-0 gesloten is en de overige schakelaars (7-1, 7-2 en 7-3) open zijn dan is aan uitgang 8 het niet-vertraagde (een fase van 0° bezittend) kloksignaal afkomstig van oscillator 1 beschikbaar. Door 30 êén der andere schakelaars, stel 7-2 te sluiten en de overige schakelaars (7-0, 7-1 en 7-3) te openen wordt aan uitgang 8 het over 180° verschoven kloksignaal aangeboden. Op deze wijze kan aan uitgang 5 een kloksignaal met naar keuze êên van de fasen 0°, 90°, 180° en 270° worden geschakeld. De 35 keuze wordt bepaald op die fase, welke optimaal is ten aanzien van de detectie van het datasignaal. Optimaal is een kloksignaal waarvan de opgaande flank midden in het te detecteren bit van het datasignaal is gelegen.
8000606 PHN 9677 - 4 -
Het dan aan uitgang 8 beschikbare signaal is het gewenste geregeneerde' kloksignaal waarvan de fase binnen + 45° zal overeenstemmen met de optimale fase nodig voor detectie van het datasignaal. Het zal duidelijk zijn, dat een 5 kleinere fase-afwijking verkregen kan worden door meer dan de in figuur 1 weergegeven 4 aftakkingen op de vertragings-lijn aan te brengen en de vertragingstijd van elke sectie in verhouding hiermee te verkleinen.
Ten einde de schakelaars 4 te bedienen is de 10 inrichting voorzien van een coïncidentiedetectieschakeling.
De coïncidentiedetectieschakeling bevat een aantal trekker-schakelingen 9-0, 9-1, 9-2 en 9-3 van het D-type en een combinatorisch netwerk 10. Aan een ingang 11 van de inrichting wordt het ingangsdatasignaal toegevoerd. De D-in-15 gangen van de trekkerschakelingen 9 zijn allen met deze ingang 11 verbonden en de T-ingangen zijn verbonden met de respectievelijke aftakkingen 3-0, 3-1, 3-2 en 3-3 van de vertragingslijn 2. De Q-uitgang van elke trekkerschakeling 9 is verbonden met een overeenkomstige ingang 12 van het com-20 binatorisch netwerk 10. Derhalve is de Q-uitgang van de trekkerschakeling 9-0 met ingang 12-0 verbonden, Q-uitgang van 9-1 met ingang 12-1, Q-uitgang van 9-2 met 12-2 en de Q-uitgang van trekkerschakeling 9-3 met ingang 12-3 verbonden. Uitgangen 13 van het combinatorisch netwerk 10 zijn 25 verbonden met de stuuringangen 14 van de schakelaars 7.
Eenvoudigheidshalve is de verbinding tussen de uitgangen 13 en de stuuringangen 14 in figuur 1 niet nader weergegeven. Zo is evenwel uitgang 13-0 van het combinatorisch netwerk 10 verbonden met stuuringang 14-2, uitgang 30 13-1 met 14-3, uitgang 13-2 met 14-0 en uitgang 13-3 met stuuringang 1-41.
Het combinatorisch netwerk 10 kan bijvoorbeeld worden gerealiseerd met een zognaamde FPLA (£ield Programmable Logic Array) of zoals in figuur 1 is weergegeven 35 met afzonderlijke logica bouwstenen. Het combinatorisch netwerk zoals in figuur 1 is weergegeven, bevat een aantal EN-poorten 15, een aantal trekkerschakelingen 16 van het 8000606 W' % PHN 9677 - 5 - SR-type en een OF-poort 17. Eên ingang van de EN-poort 15-0 is met ingang 12-0 verbonden en de andere ingang met de Q-ingang van trekkerschakeling 9-3; êên ingang van de EN-poort 15-1 is met ingang 12-1 verbonden en de andere 5 ingang met de Q-ingang van trekkerschakeling 9-0; êên ingang van de EN-poort 15-2 is met ingang 12-2 verbonden en de andere ingang met de Q-uitgang van trekkerschakeling 9-1 en êén ingang van de EN-poort 15-3 is met ingang 12-3 en een andere ingang is met de Q-uitgang van trekkerschake-10 ling 9-2 verbonden. Een uitgang van de EN-poorten 15 is verbonden met de stelingang S van de bijbehorende trekkerschakeling 16. De uitgangen Q van deze trekkerschakelingen 16 zijn verbonden met de uitgangen 13 van het combinatorisch netwerk en met de ingangen van een QF-poort 17. De uitgang 15 18 van OF-poort 17 is verbonden met de S-ingangen van de trekkerschakelingen 9. De terugstelingangen R van de trekkerschakelingen 9 en 16 zijn met elkaar en met terugstelingangs-klem 19 verbonden.
De werking van de inrichting voor het synchroni-20 seren van de fase van een locaal opgewekt kloksignaal op de fase van een ingangssignaal volgens figuur 1 is - mede geïllustreerd aan de hand van de tijddiagrammen volgens figuur 2-als volgt.
De inrichting volgens figuur 1 wordt door een 25 terugstelsignaal RST,dat in figuur 2b is weergegeven,in de nultoestand gebracht. Het ingangsdatasignaal IN dat aan ingangsklem 11 wordt aangeboden is weergegeven in figuur 2a. De door oscillator 1 opgewekte kloksignalen hebben een vorm zoals weergegeven in figuur 2c. Figuur 2c geeft 30 eveneens het kloksignaal weer zoals dat aan aftakking 3-0 wordt aangeboden. De telkenmale over 90° verschoven versies van het kloksignaal, zoals die worden aangeboden aan de aftakkingen 3-1, 3-2 en 3-3 zijn weergegeven in respectievelijk figuren 2d, 2e en 2f. Het ingangsdatasignaal 35 IN wordt parallel aangeboden aan de data-ingang D van de trekkerschakelingen 9-0 9-1, 9-2 en 9-3 die elk door een andere fase van het kloksignaal Cl worden getriggerd op ingang T.
8000606 • ν· ΡΗΝ 9677 - 6 -
Indien in het datasignaal de eerste flank volgt dan zal die trekkerschakeling 9 het eerst getriggerd worden, welke verbonden is met het kloksignaal Cl waarvan de opgaande flank het kortst volgt op die eerste opgaande flank van het datasig-5 naai. In figuren 2g, h, i, j is het Q-signaal weergegeven dat resulteert uit deze actie. De Q-uitgang van trekkerschakeling 9-1 zal het eerste geschakeld worden. Daarna trekker schakeling 9-2, vervolgens 9-3 en tenslotte 9-4.
Met het combinatorisch netwerk 10 wordt nu als volgt vast-10 gesteld, welke trekkerschakeling 9 het eerste wordt omgeschakeld. Daartoe is de Q-uitgang van elke trekkerschakeling 9 tesamen met de Q-uitgang van de voorafgaande trekkerschakeling verbonden met een EN-poort 15. In het voorbeeld van figuur 2 zal derhalve als eerste EN-poort 15-1 door het Q-15 signaal van trekkerschakeling 9-1 en het Q-signaal van 9-0 worden omgeschakeld en de met de uitgang van deze EN-poort 15-1 verbonden trekkerschakeling 16-1 stellen. De andere trekkerschakelingen namelijk 9-2, 9-3 en 9-0 zullen door de bijbehorende kloksignalen ook getriggerd worden, maar dat 20 vindt - in het in figuur 2 weergegeven voorbeeld - later plaats. De bijbehorende EN-poorten 15-2, 15-3 en 15-0 zullen evenwel geen uitgangssignaal (1) genereren, omdat de Q-signalen van de trekkerschakelingen reeds omgeschakeld zijn. Er zal dus nooit meer dan êên trekkerschakeling 16 25 worden omgeschakeld. Nadat één der trekkerschakelingen 16 is omgeschakeld zal 0F-poort 17 worden omgeschakeld waardoor de trekkerschakelingen 9 worden gesteld (signaal ST, Figuur 2k) en gesteld blijven, totdat eventueel opnieuw een terugstelsignaal op ingang 19 wordt aangeboden. De 30 Q-uitgang van trekkerschakeling 16-1 zal op het ogenblik dat deze omgeschakeld een signaal leveren aan de hiermede verbonden stuuringang 14-3. Daardoor wordt schakelaar 7-3 gesloten en wordt het van de oscillator 1 afkomstige, door de vertragingslijn 2 vertraagde, geregenereerde kloksignaal 35 aan de uitgang 8 aangeboden (signaal OUT, Fig. 2l).
Een voordeel van de inrichting is dat in tegenstelling tot andere klokregeneratiecircuits,welke snelle 8000606 PHN 9677 - 7 - aquisitie bereiken door de cyclus van een teller of een schuifregister te synchroniseren, het kloksignaal snel kan worden geregenereerd tot een bitfrequentie van het datasignaal die gelijk is aan de maximale klokfrequentie van de 5 gebruikte logica. Wordt bijvoorbeeld LOCMOS-logica gebruikt met een maximale klokfrequentie van 20 MHz dan kan een bitfrequentie van 20 Mbit/sec worden verwerkt.
Met behulp van het geregeneerde kloksignaal kan verder ook het datasignaal gedetecteerd worden. In figuur 10 1 is bijvoorbeeld daartoe een verdere trekkerschakeling 20 weergegeven, waarvan de D-ingang op het datasignaal is aangesloten en de trekkeringang T op het geregenereerde kloksignaal. Uitgang 21 verschaft het gedetecteerde datasignaal.
In het in figuur 2 gekozen voorbeeld was het 15 trekkerschakeling 9-1, welke het eerste getriggerd werd, namelijk door het 90° verschoven kloksignaal Cl(90). Dat uiteindelijk schakelaar 7-3 werd omgeschakeld en daarmee het onder 270° verschoven kloksignaal Cl(270) aan uitgang Q wordt aangeboden, wordt veroorzaakt doordat het kloksignaal 20 wordt benut waarvan de opgaande flank midden in het te detecteren bit van het datasignaal is gelegen. Dit wordt bereikt door een extra vertraging van een halve klokperiode (of 180°).
In plaats van de in figuur 1 weergegeven D-type trekkerschakelingen 9 kunnen ook JK-trekkerschakelingen 25 benut worden en in plaats van de in figuur 1 weergegeven SR-trekkerschakelingen 16 kunnen ook D-type of JK-type trekkerschakelingen worden benut.
De inrichting voor het sysnchroniseren van de fase van een locaal opgewekt kloksignaal op de fase van een 30 ingangssignaal is in het bijzonder geschikt indien het ingangssignaal uit datapakketten bestaat. In dat geval zal -indien de pakketlengte niet te groot is - de fase van de binnenkomende reeks niet significant gaan afwijken van de fase van de klok van de ontvanger zeker niet als zich in 35 datazender en data-ontvanger een kristalgestuurde oscillator bevindt. Met een eenmalige synchronisatie als hierboven beschreven kan dan worden volstaan. De uitvinding is hiertoe echter niet beperkt. Indien een continue datastroom wordt 8090606 PHN 9677 - 8 - aangeboden dan kan de veelal langzame drift van de fase van de kristaloscillator op overigens bekende wijze worden bijgeregeld.
De stuurbare enkelpolige schakelaars zijn in 5 de praktijk uitgevoerd als MOSFET transistoren, welke op de gates worden gestuurd.
10 15 20 { 25 30 35 8000606
Claims (3)
1. Inrichting voor het synchroniseren van de fase van een locaal opgewekt kloksignaal op de fase van een ingangssignaal bevattende een kloksignaalgenerator en een ver-tragingslijn waarvan een ingang is verbonden met de generator 5 welke vertragingslijn een aantal aftakkingen bevat, welke verdeeld zijn over de vertragingslijn, met het kenmerk, dat elke aftakking van de vertragingslijn door een stuurbare enkelpolige schakelaar is verbonden met een uitgang van de inrichting; dat de inrichting verder een coïncidentiedetectie-10 schakeling voorzien van ingangen en uitgangen bevat, waarvan telkens êên ingang is aangesloten op één aftakking van de vertragingslijn en telkens êên uitgang is aangesloten op één stuuringang van een der schakelaars en de coïncidentiedetec-tieschakeling verder is aangesloten op een ingangsklem voor 15 het toevoeren van het ingangssignaal voor het bij de detectie van een coïncidentie van een flank van het ingangssignaal met een flank van het signaal aan êên der aftakkingen van de vertragingslijn opwekken van een stuursignaal aan één van de uitgangen van de coïncidentiedetectieschakeling voor het nn sluiten van de schakelaar in de betreffende aftakking.
2. Inrichting voor het synchroniseren van de fase overeenkomstig conclusie 1, met het kenmerk, dat de coïncidentiedetectieschakeling een aantal bi-stabiele trekker-schakelingen elk voorzien van een trekkeringang, een data-ingang, een stel- en terugstelingang en een uitgang bevat; dat telkens êên van de trekkeringangen is verbonden met êên ingang van de coïncidentiedetectieschakeling, dat de dataingangen allen zijn verbonden met de ingangsklem,dat de coïncidentiedetectieschakeling verder een combinatorisch 30 netwerk voorzien van ingangen en uitgangen bevat, dat de ingangen van het combinatorisch netwerk zijn aangesloten op de trekkerschakelingen voor het bepalen van de trekker-schakeling welke als eerste wordt getriggerd en de uitgangen van het combinatorisch netwerk zijn verbonden met de 35 uitgangen van de coïncidnetiedetectieschakeling.
3. Inrichting voor het synchroniseren van de fase overeenkomstig conclusie 2, met het kenmerk, dat het combi- 3000606 PHN 9677 - 10 - ^ V natorisch netwerk een aantal EN-poorten en een aantal verdere trekkerschakelingen bevat, dat de EN-poorten elk een eerste en een tweede ingang en een uitgang bevatten waarbij de eerste ingang op een niet-inverterende uitgang van de bijbehorende 5 trekkerschakeling is aangesloten en de tweede ingang op een inverterende uitgang van de aan de genoemde trekkerschakeling voorafgaande trekkerschakeling is aangesloten en de uitgang van elke EN-poort is aangesloten op een stelingang van de bijbehorende trekkerschakeling en de uitgangen van 10 de verdere trekkerschakelingen zijn aangesloten op de uitgangen van het combinatorisch netwerk en op de ingangen van een OF-poort waarvan een uitgang is verbonden met de stel-ingangen van de trekkerschakelingen en dat terugstelingangen van de verdere trekkerschakelingen en de terugstelingangen 15 van de trekkerschakelingen met elkaar en met een terugstel-ingangsklem zijn verbonden. 20 25 30 35 80 ü 06 0 6
Priority Applications (10)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
NLAANVRAGE8000606,A NL183214C (nl) | 1980-01-31 | 1980-01-31 | Inrichting voor het synchroniseren van de fase van een lokaal opgewekt kloksignaal met de fase van een ingangssignaal. |
CA000369102A CA1155932A (en) | 1980-01-31 | 1981-01-22 | Arrangement for synchronizing the phase of a local clock signal with an input signal |
US06/227,892 US4386323A (en) | 1980-01-31 | 1981-01-23 | Arrangement for synchronizing the phase of a local clock signal with an input signal |
DE19813102447 DE3102447A1 (de) | 1980-01-31 | 1981-01-26 | Anordnung zum synchronisieren der phase eines oertlichen taktsignals mit einem eingangssignal |
FR8101381A FR2475318A1 (fr) | 1980-01-31 | 1981-01-26 | Dispositif pour la synchronisation de la phase d'un signal d'horloge local avec un signal d'entree |
SE8100527D SE8100527L (sv) | 1980-01-31 | 1981-01-28 | Anordning for synkronisering av fasleget for en lokal klocksignal med en insignal |
JP1032681A JPS56120227A (en) | 1980-01-31 | 1981-01-28 | Synchronizer circuit |
SE8100527A SE449941B (sv) | 1980-01-31 | 1981-01-28 | Anordning for synkronisering av fasleget for en lokal klocksignal med fasleget for en insignal |
GB8102580A GB2069263B (en) | 1980-01-31 | 1981-01-28 | Arrangement for synchronizing the phase of a local clock signal with an input signal |
BE0/203645A BE887296A (fr) | 1980-01-31 | 1981-01-29 | Dispositif pour la synchronisation de la phase d'un signal d'horloge local avec un signal d'entree |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
NL8000606 | 1980-01-31 | ||
NLAANVRAGE8000606,A NL183214C (nl) | 1980-01-31 | 1980-01-31 | Inrichting voor het synchroniseren van de fase van een lokaal opgewekt kloksignaal met de fase van een ingangssignaal. |
Publications (3)
Publication Number | Publication Date |
---|---|
NL8000606A true NL8000606A (nl) | 1981-09-01 |
NL183214B NL183214B (nl) | 1988-03-16 |
NL183214C NL183214C (nl) | 1988-08-16 |
Family
ID=19834765
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
NLAANVRAGE8000606,A NL183214C (nl) | 1980-01-31 | 1980-01-31 | Inrichting voor het synchroniseren van de fase van een lokaal opgewekt kloksignaal met de fase van een ingangssignaal. |
Country Status (9)
Country | Link |
---|---|
US (1) | US4386323A (nl) |
JP (1) | JPS56120227A (nl) |
BE (1) | BE887296A (nl) |
CA (1) | CA1155932A (nl) |
DE (1) | DE3102447A1 (nl) |
FR (1) | FR2475318A1 (nl) |
GB (1) | GB2069263B (nl) |
NL (1) | NL183214C (nl) |
SE (2) | SE8100527L (nl) |
Families Citing this family (57)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3173313D1 (en) * | 1980-09-25 | 1986-02-06 | Toshiba Kk | Clock synchronization signal generating circuit |
US4525674A (en) * | 1982-07-28 | 1985-06-25 | Reliance Electric Company | Circuit for synchronizing a switching power supply to a load clock |
JPS5986385A (ja) * | 1982-11-09 | 1984-05-18 | Toshiba Corp | サンプリングパルス生成回路 |
US4617679A (en) * | 1983-09-20 | 1986-10-14 | Nec Electronics U.S.A., Inc. | Digital phase lock loop circuit |
JPS60143017A (ja) * | 1983-12-29 | 1985-07-29 | Advantest Corp | クロツク同期式論理装置 |
US4575860A (en) * | 1984-03-12 | 1986-03-11 | At&T Bell Laboratories | Data clock recovery circuit |
JPS60204121A (ja) * | 1984-03-29 | 1985-10-15 | Fujitsu Ltd | 位相同期回路 |
DE3481472D1 (de) * | 1984-12-21 | 1990-04-05 | Ibm | Digitale phasenregelschleife. |
US4604582A (en) * | 1985-01-04 | 1986-08-05 | Lockheed Electronics Company, Inc. | Digital phase correlator |
US4635249A (en) * | 1985-05-03 | 1987-01-06 | At&T Information Systems Inc. | Glitchless clock signal control circuit for a duplicated system |
US4675612A (en) * | 1985-06-21 | 1987-06-23 | Advanced Micro Devices, Inc. | Apparatus for synchronization of a first signal with a second signal |
US4654599A (en) * | 1985-07-05 | 1987-03-31 | Sperry Corporation | Four phase clock signal generator |
US4787095A (en) * | 1987-03-03 | 1988-11-22 | Advanced Micro Devices, Inc. | Preamble search and synchronizer circuit |
US4791488A (en) * | 1987-08-12 | 1988-12-13 | Rca Licensing Corporation | Line-locked clock signal generation system |
US4757264A (en) * | 1987-10-08 | 1988-07-12 | American Telephone And Telegraph Company, At&T Bell Laboratories | Sample clock signal generator circuit |
JPH0795731B2 (ja) * | 1987-10-30 | 1995-10-11 | 株式会社ケンウッド | データ受信装置の最適クロック形成装置 |
US4868514A (en) * | 1987-11-17 | 1989-09-19 | International Business Machines Corporation | Apparatus and method for digital compensation of oscillator drift |
JPH01149516A (ja) * | 1987-12-04 | 1989-06-12 | Mitsubishi Electric Corp | クロック発生装置 |
US5022057A (en) * | 1988-03-11 | 1991-06-04 | Hitachi, Ltd. | Bit synchronization circuit |
ATE76706T1 (de) * | 1988-03-22 | 1992-06-15 | Siemens Ag | Verfahren und anordnung zur fortlaufenden anpassung der phase eines binaeren datensignals an einen takt. |
EP0339515B1 (de) * | 1988-04-29 | 1992-12-23 | Siemens Aktiengesellschaft | Verfahren und Anordnung zur Taktrückgewinnung aus einem Datensignal durch fortlaufende Anpassung eines örtlich erzeugten Taktes an ein Datensignal |
US5050189A (en) * | 1988-11-14 | 1991-09-17 | Datapoint Corporation | Multibit amplitude and phase modulation transceiver for LAN |
US5034967A (en) * | 1988-11-14 | 1991-07-23 | Datapoint Corporation | Metastable-free digital synchronizer with low phase error |
US5008879B1 (en) * | 1988-11-14 | 2000-05-30 | Datapoint Corp | Lan with interoperative multiple operational capabilities |
US5048014A (en) * | 1988-12-30 | 1991-09-10 | Datapoint Corporation | Dynamic network reconfiguration technique for directed-token expanded-address LAN |
US4908842A (en) * | 1989-02-14 | 1990-03-13 | Galen Collins | Flash synchronized gated sample clock generator |
ATE110505T1 (de) * | 1989-02-23 | 1994-09-15 | Siemens Ag | Verfahren und anordnung zum anpassen eines taktes an ein plesiochrones datensignal und zu dessen abtakten mit dem angepassten takt. |
US5424882A (en) * | 1989-03-13 | 1995-06-13 | Hitachi, Ltd. | Signal processor for discriminating recording data |
US5267267A (en) * | 1989-03-13 | 1993-11-30 | Hitachi, Ltd. | Timing extraction method and communication system |
JP2664249B2 (ja) * | 1989-03-13 | 1997-10-15 | 株式会社日立製作所 | タイミング抽出回路,それを利用した通信システム及びタイミング抽出方法並びに通信装置 |
JP2536929B2 (ja) * | 1989-07-21 | 1996-09-25 | 富士通株式会社 | 位相整合回路 |
DE3931259A1 (de) * | 1989-09-19 | 1991-03-28 | Siemens Ag | Verfahren zur fortlaufenden anpassung der phase eines digitalsignals an einen takt |
US4998264A (en) * | 1989-09-20 | 1991-03-05 | Data Broadcasting Corporation | Method and apparatus for recovering data, such as teletext data encoded into television signals |
DE3936901A1 (de) * | 1989-11-06 | 1991-05-23 | Ant Nachrichtentech | Halbleiterchip mit mehreren schieberegistern |
US5109394A (en) * | 1990-12-24 | 1992-04-28 | Ncr Corporation | All digital phase locked loop |
US5212716A (en) * | 1991-02-05 | 1993-05-18 | International Business Machines Corporation | Data edge phase sorting circuits |
JPH0778774B2 (ja) * | 1991-02-22 | 1995-08-23 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 短待ち時間データ回復装置及びメッセージデータの同期化方法 |
US5255292A (en) * | 1992-03-27 | 1993-10-19 | Motorola, Inc. | Method and apparatus for modifying a decision-directed clock recovery system |
EP0608578B1 (en) * | 1993-01-28 | 1998-08-26 | Alcatel | Synchronizing circuit |
US5412698A (en) * | 1993-03-16 | 1995-05-02 | Apple Computer, Inc. | Adaptive data separator |
EP0648033B1 (en) * | 1993-10-12 | 2002-09-25 | Alcatel | Synchronizing circuit |
JPH08111675A (ja) * | 1994-10-07 | 1996-04-30 | Mitsubishi Denki Eng Kk | 同期回路 |
US6239627B1 (en) * | 1995-01-03 | 2001-05-29 | Via-Cyrix, Inc. | Clock multiplier using nonoverlapping clock pulses for waveform generation |
US5646568A (en) * | 1995-02-28 | 1997-07-08 | Ando Electric Co., Ltd. | Delay circuit |
US6064707A (en) * | 1995-12-22 | 2000-05-16 | Zilog, Inc. | Apparatus and method for data synchronizing and tracking |
KR100197563B1 (ko) * | 1995-12-27 | 1999-06-15 | 윤종용 | 동기 지연라인을 이용한 디지탈 지연 동기루프 회로 |
WO1998004043A1 (en) * | 1996-07-23 | 1998-01-29 | Honeywell Inc. | High resolution digital synchronization circuit |
US6043694A (en) * | 1998-06-24 | 2000-03-28 | Siemens Aktiengesellschaft | Lock arrangement for a calibrated DLL in DDR SDRAM applications |
JP3394013B2 (ja) * | 1999-12-24 | 2003-04-07 | 松下電器産業株式会社 | データ抽出回路およびデータ抽出システム |
US7253671B2 (en) * | 2004-06-28 | 2007-08-07 | Intelliserv, Inc. | Apparatus and method for compensating for clock drift in downhole drilling components |
US9384818B2 (en) * | 2005-04-21 | 2016-07-05 | Violin Memory | Memory power management |
US9582449B2 (en) | 2005-04-21 | 2017-02-28 | Violin Memory, Inc. | Interconnection system |
JP2008537265A (ja) * | 2005-04-21 | 2008-09-11 | ヴァイオリン メモリー インコーポレイテッド | 相互接続システム |
US8452929B2 (en) * | 2005-04-21 | 2013-05-28 | Violin Memory Inc. | Method and system for storage of data in non-volatile media |
US8112655B2 (en) * | 2005-04-21 | 2012-02-07 | Violin Memory, Inc. | Mesosynchronous data bus apparatus and method of data transmission |
US9286198B2 (en) | 2005-04-21 | 2016-03-15 | Violin Memory | Method and system for storage of data in non-volatile media |
US8028186B2 (en) * | 2006-10-23 | 2011-09-27 | Violin Memory, Inc. | Skew management in an interconnection system |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL6715267A (nl) * | 1966-11-16 | 1968-05-17 | ||
GB1122790A (en) * | 1964-11-13 | 1968-08-07 | Thomson Houston Comp Francaise | Automatic phase control system |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3029389A (en) * | 1960-04-20 | 1962-04-10 | Ibm | Frequency shifting self-synchronizing clock |
US4169995A (en) * | 1970-01-21 | 1979-10-02 | The United States Of America As Represented By The Secretary Of The Air Force | Pulse repetition frequency tracker |
US3763317A (en) * | 1970-04-01 | 1973-10-02 | Ampex | System for correcting time-base errors in a repetitive signal |
FR2283592A1 (fr) * | 1974-08-27 | 1976-03-26 | Thomson Csf | Dispositif extracteur de synchronisation et systeme de transmission d'informations comportant un tel dispositif |
JPS5563123A (en) * | 1978-11-04 | 1980-05-13 | Sony Corp | Phase control circuit |
-
1980
- 1980-01-31 NL NLAANVRAGE8000606,A patent/NL183214C/nl not_active IP Right Cessation
-
1981
- 1981-01-22 CA CA000369102A patent/CA1155932A/en not_active Expired
- 1981-01-23 US US06/227,892 patent/US4386323A/en not_active Expired - Fee Related
- 1981-01-26 DE DE19813102447 patent/DE3102447A1/de active Granted
- 1981-01-26 FR FR8101381A patent/FR2475318A1/fr active Granted
- 1981-01-28 GB GB8102580A patent/GB2069263B/en not_active Expired
- 1981-01-28 SE SE8100527D patent/SE8100527L/xx not_active Application Discontinuation
- 1981-01-28 SE SE8100527A patent/SE449941B/sv not_active IP Right Cessation
- 1981-01-28 JP JP1032681A patent/JPS56120227A/ja active Pending
- 1981-01-29 BE BE0/203645A patent/BE887296A/fr not_active IP Right Cessation
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1122790A (en) * | 1964-11-13 | 1968-08-07 | Thomson Houston Comp Francaise | Automatic phase control system |
NL6715267A (nl) * | 1966-11-16 | 1968-05-17 |
Non-Patent Citations (1)
Title |
---|
TELECOMMUNICATIONS AND RADIO ENGINEERING, vol. 31/32, no. 8, 1977, pages 22 - 23, New York US, GEORGIYEV: 'A Synchronization System with Digital-Control in High-Speed Data Transmission' * |
Also Published As
Publication number | Publication date |
---|---|
BE887296A (fr) | 1981-07-29 |
CA1155932A (en) | 1983-10-25 |
DE3102447A1 (de) | 1981-11-19 |
FR2475318A1 (fr) | 1981-08-07 |
NL183214B (nl) | 1988-03-16 |
SE8100527L (sv) | 1981-08-01 |
SE449941B (sv) | 1987-05-25 |
NL183214C (nl) | 1988-08-16 |
US4386323A (en) | 1983-05-31 |
DE3102447C2 (nl) | 1989-05-11 |
GB2069263B (en) | 1983-11-30 |
GB2069263A (en) | 1981-08-19 |
FR2475318B1 (nl) | 1984-05-11 |
JPS56120227A (en) | 1981-09-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
NL8000606A (nl) | Inrichting voor het synchroniseren van de fase van een locaal kloksignaal met een ingangssignaal. | |
US5920600A (en) | Bit phase synchronizing circuitry for controlling phase and frequency, and PLL circuit therefor | |
US5495205A (en) | Digital controlled oscillator and method thereof | |
US4633194A (en) | Digital frequency divider suitable for a frequency synthesizer | |
US7138837B2 (en) | Digital phase locked loop circuitry and methods | |
GB2331416A (en) | Continuously adjustable delay circuit | |
US4965814A (en) | Synchronizer for establishing synchronization between data and clock signals | |
US5805003A (en) | Clock frequency synthesis using delay-locked loop | |
US5012198A (en) | Digital PLL circuit having reduced lead-in time | |
US5640523A (en) | Method and apparatus for a pulsed tri-state phase detector for reduced jitter clock recovery | |
KR100400043B1 (ko) | 데이터 복원 회로 및 방법 | |
US3731219A (en) | Phase locked loop | |
US5197086A (en) | High speed digital clock synchronizer | |
US5574757A (en) | Phase-locked loop circuit having a timing holdover function | |
JPH0918525A (ja) | 識別・タイミング抽出回路 | |
EP0247720A2 (en) | Clock signal extraction apparatus | |
JPH02285832A (ja) | 直列データ受信器 | |
WO2002039652A1 (en) | An arrangement for capturing data | |
SU1465974A2 (ru) | Устройство дл вычитани близких частот двух импульсных последовательностей | |
SU1073896A1 (ru) | Устройство дл фазировани электронного стартстопного регенератора | |
JPS6037665B2 (ja) | 位相同期方式 | |
JP3368971B2 (ja) | 周波数同期装置及びクロック信号再生装置 | |
JPH02203622A (ja) | 多元周波数位相同期回路 | |
SU558422A1 (ru) | Устройство избирательного вызова абонентов | |
NL7907949A (nl) | Digitale synchronisatiesignaalgenerator met variabele pulsbreedte. |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A1B | A search report has been drawn up | ||
BC | A request for examination has been filed | ||
A85 | Still pending on 85-01-01 | ||
V1 | Lapsed because of non-payment of the annual fee |