JP2008537265A - 相互接続システム - Google Patents
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Abstract
【解決手段】 データメモリシステム、コンピュータシステム、又はデータ経路がシステムの電力消費及びデータスキュー特性を制御するように配置されて作動される通信システムとすることができる、ネットワークにおいて要素を配置するための相互接続システム、装置、及び方法。構成可能なスイッチング要素を使用して、ノードでの相互接続を形成することができ、制御信号及び他の情報を使用して、構成可能なスイッチング要素の他の態様の電力ステータスが管理される。ネットワークのノード間で送信されているデータの時間遅延スキューは、ネットワークの1つ又はそれよりも多くのノードでデータの論理的及び物理的ライン割当てを交換することによって変更することができる。また、トレース経路指定の複雑さを低減する相互接続マザーボードを配置する方法も開示する。
【選択図】 図76
Description
(a)リンクの全てが第1の側の接続インタフェースから離れていくように第1から第3リンクが配置される、
(b)上端に最も近いラインを有するリンクが接続インタフェースの第1の側から離れていき、2つの残りのリンクが接続インタフェースの第2の側から離れていき、かつ接続インタフェースの第2の側から離れていくリンクが隣接して配置されるように、第1から第3リンクが配置される、
(c)下端に最も近いラインを有するリンクが接続インタフェースの第2の側から離れていき、2つの残りのリンクが接続インタフェースの第1の側から離れていき、かつ接続の第1の側から離れていくリンクが隣接して配置されるように、第1から第3リンクが配置される、
(d)上端に最も近いラインを有するリンク及び下端に最も近いラインを有するリンクが接続インタフェースの第1の側から離れていき、かつ最初の2つのリンク間の中間に配置されたラインを有するリンクが接続インタフェースの第2の側から離れていくように、第1から第3リンクが配置される、かつ
(e)、(f)、(g)、及び(h)、ここで(e)、(f)、(g)、及び(h)は、(a)、(b)、(c)、及び(d)であり、上端及び下端は、コネクタに直交する軸の周りに180度ずつ(a)、(b)、(c)、及び(d)のパターンを回転させることによって相互に交換される。
(a)リンクの全てが第1の側の接続インタフェースから離れていくように第1から第3リンクが配置される、
(b)上端に最も近いラインを有するリンクが接続インタフェースの第1の側から離れていき、2つの残りのリンクが接続インタフェースの第2の側から離れていき、かつ接続インタフェースの第2の側から離れていくリンクが隣接して配置されるように、第1から第3リンクが配置される、
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(d)上端に最も近いラインを有するリンク及び下端に最も近いラインを有するリンクが接続インタフェースの第1の側から離れていき、かつ最初の2つのリンク間の中間に配置されたラインを有するリンクが接続インタフェースの第2の側から離れていくように、第1から第3リンクが配置される、かつ
(e)、(f)、(g)、及び(h)、ここで(e)、(f)、(g)、及び(h)は、(a)、(b)、(c)、及び(d)であり、上端及び下端は、コネクタに直交する軸の周りに180度ずつ(a)、(b)、(c)、及び(d)のパターンを回転させることによって相互に交換される。
L0は、別々のデータライン30及び制御ライン40を表し、ラインの各セットは、等しい幅の別々のノースバウンド及びサウスバウンド一方向ラインを有する、
L1は、等しくない幅の別々のノースバウンド及びサウスバウンド一方向データライン30a、b、M1からM0へのノースバウンド制御ライン40a及びMCからM1へのサウスバウンド制御ライン40b及びM1からMCへのノースバウンドデータライン30cを表す、
L2は、M1とM2間のノースバウンド及びサウスバウンド一方向データライン30d及び制御ライン40c並びにM1とM2間の別々の双方向制御ライン40d、また、M1からM3へのサウスバウンド一方向制御ライン40eを表す、かつ
L3は、M3からM2への結合ノースバウンド一方向データライン30e及び制御ライン40f、MC及びM3間の双方向サウスバウンド制御ライン40g及びM2からM3への一方向サウスバウンド及びノースバウンドデータライン30f、gを表している。
MCからM1(40b)、M1からM3(40e)の制御ラインのような制御ラインスキッピング隣接モジュールは、各ホップを通って送信される場合よりも少ない待ち時間で、M1からMC(30c)のようなデータラインと同様に制御信号を送信するのに使用することができる。「データ」又は「制御」というラベルを備えたラインは、単に「大抵は」データ又は制御ラインであるだけで、これらは、他のタイプの信号を運ぶのに使用することもできる。すなわち、制御信号をデータラインで運ぶことができ、データ信号を制御ラインで運ぶことができる。従って、データ及び制御ラインは、コンテキストに応じて論理的又は物理的とすることができる。
クロック信号は、シングルエンドクロックライン又は2つ又はそれよりも多くのモジュール間に接続した差異クロックを使用して、クロック生成回路から直接様々な構成要素及びモジュールに分配することができる。高速クロックはまた、データ又は制御信号と結合させることができる。
R 受信接続
T 送信接続
Claims (81)
- 入力リンク又は出力リンクの少なくとも一方を有するポートを各ノードが有し、各リンクが第1レーン及び第2レーンを更に含む複数のノードと、
複数のコネクタ付きメモリモジュールと、
各コネクタが前記複数のメモリモジュールの1つにインタフェースで接続した複数のコネクタを有するマザーボードと、
を含み、
前記複数のメモリモジュールの1つは、前記複数のノードの少なくとも1つと通信し、
各レーンは、信号受信器又は信号送信器の少なくとも一方を更に含み、
第1ノードの第1レーンは、第1信号を送信し、第2ノードは、該第2ノードの第1レーン上で受信した該第1信号が、該第2ノードの第2レーンの未来時電力ステータス信号を制御するように構成されている、
ことを特徴とする相互接続システム。 - 前記複数のノードのノードが、前記メモリモジュールに装着されていることを特徴とする請求項1に記載のシステム。
- 前記第2ノードは、第1ポート及び第2ポートを有し、該第2ノードの前記第1レーン及び該第2ノードの前記第2レーンは、異なるポートに関連付けられていることを特徴とする請求項1に記載のシステム。
- 前記未来時は、相互接続システムの前記ノードの位置に依存する時間、又は前記制御信号に包含された時間値のうちの一方である値を有することを特徴とする請求項1に記載のシステム。
- 複数の第2レーンの各々に関連する前記未来時値は、別々に指定されることを特徴とする請求項1に記載のシステム。
- 前記複数のノードの各々に関連する前記未来時値は、設定可能であることを特徴とする請求項1に記載のシステム。
- 第1ポートによって受信した前記第1信号は、第2ポートのステータスを制御することを特徴とする請求項1に記載のシステム。
- 前記第1ポートの出力レーンのステータスは、前記第1信号によって判断された未来時で変更されることを特徴とする請求項7に記載のシステム。
- 各ノードは、前記データ第2信号が、該ノードによって受信されたデータの宛先を制御するように構成されていることを特徴とする請求項1に記載のシステム。
- 前記宛先は、ローカルからノード、又はポートのうちの一方から選択されることを特徴とする請求項9に記載のシステム。
- 第1ポートによって受信された前記第1信号は、該第1ポートの出力レーンのステータスを制御することを特徴とする請求項1に記載のシステム。
- 入力リンク又は出力リンクの少なくとも一方を有するポートを各ノードが有し、各リンクが複数のレーンを更に含む複数のノードと、
複数のコネクタ付きメモリモジュールと、
前記複数のメモリモジュールにインタフェースで接続するための複数のコネクタを有するマザーボードと、
を含み、
前記ノードは、第1信号が、前記複数のレーンの選択されたレーン上で受信されるように構成可能である、
ことを特徴とする相互接続システム。 - 前記複数のノードのノードが、前記複数のメモリモジュールのメモリモジュールに装着されていることを特徴とする請求項12に記載の相互接続システム。
- 第2信号が、前記複数のレーンの別のレーン上で受信されることを特徴とする請求項12に記載の相互接続システム。
- 前記第1信号及び前記第2信号は、前記複数のレーンの別々のレーン上で受信されることを特徴とする請求項13に記載の相互接続システム。
- 前記ノード構成は、再構成可能であることを特徴とする請求項12に記載の相互接続システム。
- 前記第1信号及び前記第2信号は、デジタルデータであることを特徴とする請求項12に記載の相互接続システム。
- 入力リンク又は出力リンクの少なくとも一方を有するポートを各ノードが有し、各リンクが第1レーン及び第2レーンを更に含む複数のノードと、
複数のメモリモジュールにインタフェースで接続するための複数のコネクタを有し、前記第1レーンによって受信された信号に基づいて第2レーンの機能の未来時ステータスを制御するマザーボードと、
を含むことを特徴とする相互接続システム。 - 前記ステータス変更は、電源オン、電源オフ、又は待機のうちの1つから選択された状態の間で行われることを特徴とする請求項18に記載の相互接続システム。
- 前記ステータス変更は、電源オン又は電源オフの一方から選択された状態の間で行われることを特徴とする請求項19に記載の相互接続システム。
- 前記電源オン状態は、前記第1又は前記第2信号の送信又は受信の少なくとも一方を可能にし、前記待機状態は、該電源オン状態よりも低い電力消費を有し、前記電源オフ状態は、該待機状態に比べてより低い電力消費条件を有することを特徴とする請求項19に記載の相互接続システム。
- 各レーンが、データワードのビットを含むデータ信号の送信又は受信の少なくとも一方が可能である複数の信号レーン、
を含み、
前記データワードは、第1ビット及び第2ビットを有し、該第1ビット及び該第2ビットの各々は、該第1ビットと該第2ビット間の時間遅延差が、該ワードが前記信号レーンの遠位端で受信された時に変更されるように、2つの信号ライン間で論理的に交換される、
ことを特徴とする相互接続システム。 - 前記論理的交換は、前記信号ラインの近位端で行われることを特徴とする請求項22に記載の相互接続システム。
- 前記論理的交換の割当ては、前記信号ラインの前記遠位端で行われることを特徴とする請求項22に記載の相互接続システム。
- 前記遠位端でのビットの前記論理的割当ては、該ビットが前記近位端におけるものと同じ論理的順序になるように変更されることを特徴とする請求項22に記載の相互接続システム。
- レーンを有するリンクによって接続されたネットワークを形成する複数のノードと、
複数のメモリモジュールにインタフェースで接続するための複数のコネクタを有するマザーボードと、
を含み、
第1ノードが、データの送信元であり、第2ノードが、データの宛先であり、該第1ノード又は該第2ノードの少なくとも一方は、レーンへのデータの論理的割当てを該第2ノードでの該レーン上のデータの到着時間の差が変更されるように交換するように構成されている、
ことを特徴とする相互接続システム。 - 前記複数のノードのノードが、前記複数のメモリモジュールのメモリモジュールに装着されていることを特徴とする請求項26に記載の相互接続システム。
- 前記データは、少なくとも2ビットを有するワードを含み、第1ビットが、第1レーンに割り当てられ、第2ビットが、第2レーンに割り当てられていることを特徴とする請求項22に記載の相互接続システム。
- 前記到着時間の差は、前記データが読み取られる前記第2ノードのロケーションで変更されることを特徴とする請求項22に記載の相互接続システム。
- 前記到着時間の差は、前記データが脱スキューされる前記第2ノードのロケーションで変更されることを特徴とする請求項22に記載の相互接続システム。
- モジュールコントローラを更に含み、
前記第1ノードへの前記入力でのワードのビットのレーンへの前記論理的割当ては、該ビットが前記第2ノードで所定の論理的順序で受信されるようなものである、
ことを特徴とする請求項26に記載の相互接続システム。 - 前記モジュールコントローラ、前記第1ノード、又は前記第2ノードのうちの少なくとも1つは、該第2ノードでの前記受信データが、該モジュールコントローラ又は該第1ノードの一方への入力におけるものと同じ論理的順序を有するように構成されていることを特徴とする請求項22に記載の相互接続システム。
- 前記論理的割当ては、前記リンクの送信側で行われることを特徴とする請求項22に記載の相互接続システム。
- 前記論理的割当ては、前記リンクの受信側で行われることを特徴とする請求項22に記載の相互接続システム。
- 前記論理的割当ては、前記第1ノードと前記第2ノードの間に配置された第3ノードで行われることを特徴とする請求項22に記載の相互接続システム。
- 各々が複数のラインを有する入力ポート及び出力ポートと、
複数の入力ラインの各々が複数の出力ラインの1つに接続可能であり、それによって該複数の出力ライン上の信号間の時間スキューが、第1であるノードの前記出力ポートからの該出力ラインの遠位端と通信する入力ラインを有する入力ポートを有する第2ノードで測定された時に変更されるように構成されたスイッチと、
を含むことを特徴とするノード。 - レーンを有するリンクによって接続されたネットワークを形成する複数のノードと、
信号の送信元である第1ノード及び信号の宛先である第2ノードと、
前記第1ノードと前記第2ノード間の2つ又はそれよりも多くのレーン上の信号間の時間遅延差を低減するための手段と、
を含むことを特徴とする相互接続システム。 - 読取−書込メモリデバイスと、
構成可能なスイッチング要素(CSE)と、
を含み、
前記構成可能なスイッチング要素(CSE)は、
信号の受信又は送信の少なくとも一方のための、複数の信号レーンを有する第1ポート、
を更に含み、
前記CSEは、受信信号を解釈して、未来時での前記複数の信号レーンの信号レーンの状態の変更、及び前記読取−書込メモリデバイス又は第2ポートの一方への受信信号の経路指定のうちの少なくとも一方を実行するように構成可能である、
ことを特徴とするメモリモジュール。 - 前記未来時は、前記制御信号によって判断された時間値又は構成可能な値の一方である値を有することを特徴とする請求項38に記載のメモリモジュール。
- 前記複数のレーンの各々に関連する前記未来時の値は、別々に指定されることを特徴とする請求項39に記載のメモリモジュール。
- 前記複数のノードの各々に関連する前記未来時の値は、構成可能であることを特徴とする請求項38に記載のメモリモジュール。
- 前記複数の信号ラインの各々の状態は、電源アップ又は電源ダウンの一方であることを特徴とする請求項38に記載のメモリモジュール。
- 前記複数の信号ラインの各々の状態は、電源アップ、電源ダウン、又は待機のうちの1つであることを特徴とする請求項38に記載のメモリモジュール。
- 前記CSEは、前記受信信号ラインによって受信された論理データ割当てと、前記送信信号ラインによって送信されるデータの論理的割当てとが変更可能であるように構成可能であることを特徴とする請求項38に記載のメモリモジュール。
- 第3ポートを更に含み、
前記CSEは、前記第1、前記第2、又は前記第3ポートのいずれかの信号ライン上で受信した信号が、該第1、該第2、又は該第3ポートの前記信号レーンの少なくとも1つで送信されるように構成可能である、
ことを特徴とする請求項38に記載のメモリモジュール。 - 前記複数の前記送信及び受信信号ラインの少なくとも1つは、受信又は送信信号ラインとしてそれぞれ再構成可能であることを特徴とする請求項38に記載のメモリモジュール。
- 信号が、固定時間間隔の間に前記レーンの少なくとも1つで送信されることを特徴とする請求項38に記載のメモリモジュール。
- 前記固定時間間隔は、データエッジトラッキング、クロック、クロック位相、又はフレーム同期のうちの少なくとも1つが維持されるように判断されることを特徴とする請求項46に記載のメモリモジュール。
- データを記憶するための手段と、
入力又は出力インタフェースの1つ又はそれよりも多くの未来時ステータスを制御するための手段と、
前記出力インタフェース又は前記データを記憶するための手段の少なくとも一方にデータを経路指定するための手段と、
を含むことを特徴とするメモリモジュール。 - 前記データを経路指定するための手段は、構成可能なスイッチング要素(CSE)であることを特徴とする請求項49に記載のメモリモジュール。
- 第1メモリモジュールの出力インタフェース上の論理信号間の時間遅延差が、第2メモリモジュールの入力インタフェースで測定された時に変更されるように、信号に対する論理及び物理的インタフェース割当てを交換するための手段、
を更に含むことを特徴とする請求項49に記載のメモリモジュール。 - 少なくとも2つの信号レーンと、
第1信号を受信するように構成された第1信号レーンと、
制御可能な状態を有する第2信号レーンと、
第1の第2信号レーンと第2の第2信号レーン間でデータを交換するための手段と、
を含むことを特徴とする構成可能なスイッチング要素(CSE)。 - 第2レーンの前記状態は、電源オン、電源オフ、又は待機のうちの1つであることを特徴とする請求項52に記載のCSE。
- 第2レーンの前記状態は、電源オン又は電源オフの一方であることを特徴とする請求項52に記載のCSE。
- 前記第1信号レーンによって受信された前記第1信号は、前記第2信号レーンの前記状態を制御することを特徴とする請求項52に記載のCSE。
- 第2信号が、前記第1信号レーン上で受信され、前記第2信号レーン上で受信された第2信号は、別の信号レーン又はメモリインタフェースの少なくとも一方に経路指定されることを特徴とする請求項52に記載のCSE。
- 前記メモリインタフェースは、データを記憶するための手段に接続可能であることを特徴とする請求項56に記載のCSE。
- 複数の信号レーンを有する、信号の受信又は送信の少なくとも一方のための第1ポート、
を含み、
受信した第1信号を解釈して、
前記受信した第1信号に基づいて前記複数の信号レーンの少なくとも1つの状態を変更すること、又は受信した第2信号をインタフェースに経路指定すること、
のうちの少なくとも一方を実行するように構成可能である、
ことを特徴とする、構成可能なスイッチング要素(CSE)。 - 前記インタフェースは、メモリインタフェースであることを特徴とする請求項58に記載のCSE。
- 前記受信した第2信号を第2ポートに経路指定するように構成可能であることを特徴とする請求項58に記載のCSE。
- 前記複数の信号ラインの各々の前記状態は、電源アップ、電源ダウン、又は待機のうちの1つであることを特徴とする請求項58に記載のCSE。
- 前記複数の信号ラインの各々の前記状態は、電源アップ又は電源ダウンの一方であることを特徴とする請求項61に記載のCSE。
- 受信信号ライン上のデータの論理的割当てと送信信号ラインへのデータの論理的割当てとの間の論理的データ交換が行われるように構成可能であることを特徴とする請求項58に記載のCSE。
- 第3ポートを有し、前記第1、前記第2、又は前記第3ポートのいずれかのいずれかの信号ライン上で受信された信号が、該第1、該第2、又は該第3ポートの前記複数の信号ラインのいずれかで送信されるように構成可能であることを特徴とする請求項58に記載のCSE。
- 前記複数の前記送信及び受信信号ラインの1つ又はそれよりも多くは、受信又は送信信号ラインとしてそれぞれ再構成可能であることを特徴とする請求項53に記載のCSE。
- 入力又は出力インタフェースの1つ又はそれよりも多くの未来時ステータスを制御するための手段と、
データを前記出力インタフェース又はデータを記憶するための手段に経路指定するための手段と、
を含むことを特徴とする、構成可能なスイッチング要素(CSE)。 - 第1出力インタフェース及び第2出力インタフェース上の信号間の時間遅延差が、第2CSEの第2インタフェースで測定された時に変更されるように、信号に対する論理及び物理的インタフェースデータ割当てを交換するための手段、
を更に含むことを特徴とする請求項66に記載のCSE。 - マザーボード上のネットワークにノードを収容するための相互接続ネットワークであって、
上端及び下端を有し、第1、第2、及び第3リンク接続を形成する複数の信号ラインを含む接続インタフェースと、
前記接続インタフェースを結合する前記第1、第2、又は第3リンクの1つ又はそれよりも多くによって形成されたネットワークと、
を含み、
(a)前記第1から第3リンクが、該リンクの全てが第1の側の前記接続インタフェースから離れていくように配置され、
(b)前記第1から第3リンクが、前記上端に最も近いラインを有するリンクが前記接続インタフェースの前記第1の側から離れていき、2つの残りのリンクが該接続インタフェースの第2の側から離れていき、かつ該接続インタフェースの該第2の側から離れていく該リンクが隣接して配置されるように配置され、
(c)前記第1から第3リンクが、前記下端に最も近いラインを有するリンクが前記接続インタフェースの前記第2の側から離れていき、2つの残りのリンクが該接続インタフェースの前記第1の側から離れていき、かつ該接続の該第1の側から離れていく該リンクが隣接して配置されるように配置され、
(d)前記第1から第3リンクが、前記上端に最も近いラインを有するリンク及び前記下端に最も近いラインを有するリンクが前記接続インタフェースの前記第1の側から離れていき、かつ最初の2つのリンク間の中間に配置されたラインを有するリンクが該接続インタフェースの前記第2の側から離れていくように配置され、かつ
(e)、(f)、(g)、及び(h)、ここで、(e)、(f)、(g)、及び(h)は、(a)、(b)、(c)、及び(d)であり、前記上端及び下端は、前記コネクタに直交する軸の周りに180度ずつ(a)、(b)、(c)、及び(d)のパターンを回転させることによって相互に交換される、
前記接続インタフェースの以上の構成の少なくとも2つは、トレースによって結合されている、
ことを特徴とする相互接続ネットワーク。 - 前記構成(a)から(h)の少なくとも3つを含むことを特徴とする請求項68に記載の相互接続ネットワーク。
- 前記リンクは、平坦なプリント配線アセンブリで配置されていることを特徴とする請求項68に記載の相互接続ネットワーク。
- 前記リンクは、基板の層で導電性金属要素として配置されていることを特徴とする請求項68に記載の相互接続ネットワーク。
- 少なくともメモリ回路が、前記基板上に配置されていることを特徴とする請求項68に記載の相互接続ネットワーク。
- 少なくとも3つのコネクタインタフェースが、互いに並行に配置されていることを特徴とする請求項68に記載の相互接続ネットワーク。
- ネットワーク相互接続を配置する方法であって、
複数の接続インタフェースを、該接続インタフェースの上部が互いに対向して位置決めされ、かつ該接続インタフェースの下部が互いに対向して位置決めされるように配置する段階と、
(a)第1から第3リンクが、該リンクの全てが第1の側の前記接続インタフェースから離れていくように配置され、
(b)前記第1から第3リンクが、前記上端に最も近いラインを有するリンクが前記接続インタフェースの前記第1の側から離れていき、2つの残りのリンクが該接続インタフェースの第2の側から離れていき、かつ該接続インタフェースの該第2の側から離れていく該リンクが隣接して配置されるように配置され、
(c)前記第1から第3リンクが、前記下端に最も近いラインを有するリンクが前記接続インタフェースの前記第2の側から離れていき、2つの残りのリンクが該接続インタフェースの前記第1の側から離れていき、かつ該接続の該第1の側から離れていく該リンクが隣接して配置されるように配置され、
(d)前記第1から第3リンクが、前記上端に最も近いラインを有するリンク及び前記下端に最も近いラインを有するリンクが前記接続インタフェースの前記第1の側から離れていき、かつ最初の2つのリンク間の中間に配置されたラインを有するリンクが該接続インタフェースの前記第2の側から離れていくように配置され、かつ
(e)、(f)、(g)、及び(h)、ここで、(e)、(f)、(g)、及び(h)は、(a)、(b)、(c)、及び(d)であり、前記上端及び下端は、前記コネクタに直交する軸の周りに180度ずつ(a)、(b)、(c)、及び(d)のパターンを回転させることによって相互に交換される、
以上の接続インタフェース構成の少なくとも2つが使用される、前記複数の接続インタフェース間に接続のネットワークを形成する段階と、
を含むことを特徴とする方法。 - コンピュータと通信する第1インタフェースと、
ノードと通信するためのリンクを有する第2インタフェースと、
第1ノードと第2ノード間に配置されたリンクのレーン上の信号間の時間遅延差を判断するための手段、及び第1及び第2ノード間で通信するレーンに論理信号を割当て、該第2ノードで受信された該論理信号間の該時間遅延差を変更するための手段と、
を含むことを特徴とするネットワークコントローラ。 - コンピュータインタフェースと、
信号を送信及び受信することができる第1データインタフェースと、
前記第1データインタフェースによって送信するためのアドレス値を発生するように構成され、かつ少なくとも2つの信号ラインの遅延差が受信側デバイスで受信した時に変更されるように、データ値を信号ラインに論理的に割り当てるように更に構成されたプロセッサと、
を含むことを特徴とするネットワークコントローラ。 - 各々が複数のラインを有する入力ポート及び出力ポートと、
複数の入力ラインの各々が複数の出力ラインの1つに選択的に接続され、それによって該複数の出力ライン上の信号間のスキューが、前記出力ポートから該ラインの遠位端と通信する入力ポートを有する第2ノードで測定された時に変更されるように構成されたスイッチと、
を含むことを特徴とするノード。 - 第1及び第2出力ポートを更に含み、該第1出力ポートは、メモリに接続するように構成されていることを特徴とする請求項77に記載のノード。
- 複数のラインとメモリを取り付けるための手段とを有するリンクを各ノードが有するノードのツリーと、
複数のメモリモジュールにインタフェースで接続するための複数のコネクタを有するマザーボードと、
を含み、
前記リンクは、第1ライン及び第2ラインを更に含み、該第1ラインは、制御データを送信することができ、前記ノードは、制御データが該第2ラインの電力ステータスを制御することができるように構成されている、
ことを特徴とする相互接続システム。 - 前記ノードは、前記制御データが、前記第2ライン上の前記ノードによって受信されたデータの宛先を判断するように構成されていることを特徴とする請求項79に記載のシステム。
- 複数の信号ラインと、
複数のメモリモジュールにインタフェースで接続するための複数のコネクタを有するマザーボードと、
を含み、
少なくとも2つの信号ラインに関連した第1ビット及び第2ビットを有するワードには、該2つの信号ラインの各々が、その時間遅延差が該信号ラインの遠位端で受信されたビットに対して変更されるように論理的に割り当てられる、
ことを特徴とする相互接続システム。
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