CN1219014A - 漏电截止装置 - Google Patents

Abstract

一种漏电截止装置,特别是可将集成电路中待机线路输出级上拉晶体管的漏电截止的装置。包括:一电压检测装置,其具有一低压启动装置和一致能启动装置,该电压检测装置检测输出级输出端的电压并根据所检测的电压大小和一由该集成电路所送出的待机信号而决定一启动信号的输出;以及一电压提升装置,当接收到该启动信号时即开始将输出级输出端的电压提升,使得该上拉晶体管关闭而把漏电截止。其中该漏电截止装置只有当接收到该待机信号之后才可执行动作。

Description

漏电截止装置

本发明系有关于一种漏电(leakage)截止装置，特别是有关于可将集成电路中待机(standby)线路输出级上拉晶体管的漏电截止的装置。

在集成电路中并非所有的线路皆同时处于操作的状态，例如以存储器而言，唯有例如是CPU定址所在位置的存储器单元(memory cell)才会有实质上的操作和输出，而其它未定址到的存储器单元则处于所谓的待机状态(standby)，通常电路本身有一待机信号于待机状态时产生用以使待机部分的线路失能(disable)，进而降低功率损耗以及增进电路的效能。一般如存储器单元的输出级架构大都为由两个晶体管串连构成的推挽式(push-pull)架构。图1系表示一典型的存储器单元的输出级架构10，其中N1和N2分别表示输出级的上拉(pull-up)NMOS晶体管和下拉(pull down)NMOS晶体管，N1的漏极、栅极和源极分别与电源电压V_DD、存储单元的输出DATA以及N2的漏极相耦接，N2的栅极和源极分别与存储单元的输出DATA以及参考接地V_SS相耦接，而SOP为输出级的输出。于实际电路应用时输出级的输出可能耦接于数据总线上，其上亦有其他的周边元件的输入端耦接在上，所以当存储器单元处于待机状态时，而在总线上的周边元件的逻辑输入范围有可能出现低至-1-1.5V的情形发生，由于输出极当处于待机状态时DATA和DATA都被设定成0V左右的电位，所以上拉晶体管的栅极与源极之间电压差将使得上拉晶体管导通而流过相当大的漏电流。如此将造成集成电路的功率损耗以及发热而降低集成电路的效能和寿命。

有鉴于此，本发明的目的系为提供一种漏电截止装置用以将集成电路中待机线路输出级上拉晶体管的漏电截止的装置。

图2系显示依据本发明的漏电截止装置的功能方框图，及其与输出级的配置关系。此一漏电截止装置20包括：一电压检测装置30，包括一低压启动装置40和一致能启动装置50，此一电压检测装置检测输出级输出端的电压并根据所检测的输出级输出端电压的大小和一由该集成电路所送出的待机信号STB而决定一启动信号SW的输出；以及一电压提升装置60，当接收到该启动信号SW时即开始动作将输出级输出端的电压提升，使得该上拉晶体管关闭(turn off)而把漏电截止；其中该漏电截止装置只有当接收到该待机信号之后才可执行动作。

根据本发明的漏电截止装置系配置在集成电路的输出级上，其在电路正常动作时是处于失能状态(disable)故不影响电路操作，唯有当电路待机时且输出级的输出因为其他线路影响而降低使得上拉晶体管导通而发生漏电时，本发明的装置将迅速反应以截止漏电。如此便能有效降低额外的功率损耗和增进电路的效能和寿命。

为使本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，做详细说明如下：

附图简要说明：

图1是表示一典型的存储器单元的输出级架构；

图2是显示依据本发明的漏电截止装置的功能方框图；以及

图3是显示依据本发明的漏电截止装置的一较佳实施例。

在所有附图中相同的数字、符号皆代表相同的元件和信号。

实施例：

请参照图3，图3系显示依据本发明的漏电截止装置的一较佳实施例，其中10为图1所示的输出级架构其输出端的电压为SOP；20系显示依据本发明的一漏电截止装置，其中30为电压检测装置，SW为其输出的启动信号，电压检测装置30系由一低压启动装置40和一作为致能启动装置(图2中的装置50)的“或非”门NORl(NORgate)所构成，STB表示待机信号为“或非”门之一输入信号；N4为一NMOS晶体管作为电压提升装置(图2中的装置60)，其漏极耦接至输出级上拉晶体管N1的输入端。低压启动装置40系由一栅极接参考接地GND的NMOS晶体管N3和一漏极与栅极相耦接的PMOS晶体管P1所构成，N3的源极与N4的源极和输出级输出端相耦接，其漏极和P1的漏极和“或非”门另一输入端(其输入信号表示为IN1)相耦接；P1的源极耦接至电源电压V_DD。

当电路正常动作时，线路所输出的待机信号STB在此实施例中为逻辑“1”故“或非”门失能，信号SW为正逻辑的“0”所以无法使电压提升装置N4动作，故漏电截止装置于电路正常操作时并不会动作而影响其电路的动作。

当待机时由电路发出一待机信号STB，在此实施例中为逻辑“0”，如此致能(enable)“或非”门，故漏电截止装置可以动作，此时输出级数据输入DTAT以及DATA接被设定约为0V左右的电压。当输出级输出端电压因为其他线路之故而降低至约-1-1.5V以下时，N3的栅极和源极间的电压差大于N3的临界电压(threshold voltage)，故N3将导通使得原本为逻辑“1”的信号IN1被拉低成为逻辑“0”的信号。于是“或非”门输出的信号SW为逻辑“1”，将会使N4导通，进而使上拉晶体管N1的栅级和源极间的电压差异缩小，使N1关闭而无漏电流的产生。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟悉本项技术者，在不脱离本发明的精神和范围内，当可做些许的更动和润饰，因此本发明的保护范围当视本发明的权利要求所界定者为准。

Claims (8)

1．一种漏电截止装置，用于防止当集成电路待机中的线路输出级的上拉晶体管其输出端电压由于其他电路动作的电压输入范围变动而引起变成过低负值，并导致该上拉晶体管导通而使漏电的情形发生，该漏电截止装置包括：

一电压检测装置，其检测该输出级输出端的电压并根据所检测的该输出端电压的大小和一由该集成电路所送出的待机信号而决定一启动信号的输出；以及

一电压提升装置，当接收到该启动信号时即开始动作将该输出端的电压提升，使得该上拉晶体管关闭而把漏电电流截止；其中该漏电截止装置只有当接收到该待机信号之后才可执行动作。

2．如权利要求1所述的一种漏电截止装置，其中，该电压检测装置包括：

一低压启动装置，当检测到该输出级的输出端电压低于一负标称电压时则开始动作而将该低压启动装置的输出信号的电平改变而成为一预动信号；以及

一致能启动装置，其接收该低压启动装置的输出信号以及一待机信号而决定输出该启动信号至该电压提升装置。

3．如权利要求2所述的一种漏电截止装置，其中，该致能启动装置必须有收到该待机信号才能根据该预动信号而送出该启动信号至电压提升装置。

4．如权利要求3所述的一种漏电截止装置，其中，该低压启动装置包括一NMOS晶体管以及一上拉负载，其中该NMOS晶体管的栅极接至该集成电路的参考接地，源极耦接该输出级的输出端，漏极耦接该上拉负载的一端和该致能启动装置之一输入端，该上拉负载的另外一端则耦接至该集成电路的电源节点。

5．如权利要求4所述的一种漏电截止装置，其中，该电压提升装置为一NMOS晶体管，其栅极接收该致能启动装置的该启动信号输出，源极耦接该输出级的输出端，漏极耦接该上拉晶体管的输入端，当该电压提升装置的栅极接收到该启动信号后，该NMOS导通而使得该上拉晶体管的输入端电压与输出级输出电压的差异降低，使得该上拉晶体管关闭而截止漏电电流。

6．如权利要求5所述的一种漏电截止装置，其中，该上拉负载为一PMOS晶体管，其栅极与漏极相耦接并和该致能启动装置的一输入端以及该低压启动装置的该漏极相耦接，该PMOS的源极则耦接该集成电路的电源节点。

7．如权利要求6所述的一种漏电截止装置，其中，该致能启动装置为一“或非”门。

8．如权利要求2所述的一种漏电截止装置，其中，该负标称电压范围介于-1V至-1.5V。

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