JPS6227913Y2 - - Google Patents

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JPS6227913Y2
JPS6227913Y2 JP9784086U JP9784086U JPS6227913Y2 JP S6227913 Y2 JPS6227913 Y2 JP S6227913Y2 JP 9784086 U JP9784086 U JP 9784086U JP 9784086 U JP9784086 U JP 9784086U JP S6227913 Y2 JPS6227913 Y2 JP S6227913Y2
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signal
melody
logical
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Description

【考案の詳細な説明】 本考案はメロデイ動作の期間中に於ける論理緩
急の動作に関するものである。
ここにいう論理緩急とは、時間標準源側に近い
分周器であるカウンタに、標準信号とは別の独立
したデータを直接セツトするか、否かによつて故
意的にカウンタの分周数を変えてやり、時計の基
準信号の周期を微妙に変化させ時間緩急を行う方
法である。
通常、電子時計システムの各ブロツクは標準信
号を分周した任意の分周信号を基準として動作し
ている。従つて時計システムの主機能である計時
は勿論のこと、ストツプウオツチ、タイマー、メ
ロデイなどの補助機能を動作せしめる場合に於い
ても、原則的に分周信号はその周波数、及びデユ
ーテイフアクタ(以下D/Fとする)が変化して
はならない。但し論理緩急の動作を行うと必然的
に分周数が変わるため、分周信号の周波数、及び
D/Fは変化してもよいことになる。しかし論理
緩急の動作状態に於いて、仮にメロデイ動作をさ
せようとするとメロデイ制御用のクロツク周波
数、及びD/Fが変化してしまい、論理緩急の停
止状態に於けるメロデイ音との間に、微妙な音の
変化をきたす要因となつていた。
本考案はかかる欠点を除去したもので、その目
的は、メロデイ動作中の期間中に於ける論理緩急
の動作を禁止することでメロデイ制御用のクロツ
クの安定化を図ることにより、正確なメロデイ音
を発生させることにある。
以下、実施例の内容について図により詳しく説
明する。
第1図は本考案の一実施例であり、水晶などの
時間標準源101と、その信号を受けて発振、及
び波形整形をする発振器102と、発振器出力1
25を分周するカウンタ群103〜108と、論
理緩急の制御を行うリセツト、セツトタイプのフ
リツプフロツプ(以下R−SF/Fとする)用
NANDゲート110〜111、及びR−SF/F
の出力134を分周信号126の1/2クロツク分
遅延、反転させるラツチタイプのF/F112、
及び遅延時間だけのパルスを形成させるANDゲ
ート113、及びインバータ114よりなるタイ
ミング制御回路152と、論理緩急のデータ設定
回路120と、論理緩急データをセツトするか、
否かを選択するANDゲート115〜117より
なる禁止ゲート153と、メロデイ制御回路12
4とより構成されている。
以下第2図も含め説明を加える。説明をわかり
易くするために初期状態を仮定すると、論理緩急
のスタート信号133、カウンタ103〜108
の出力126〜131、R−SF/F用のNAND
ゲート111の出力135、論理緩急のデータ設
定回路120の出力143〜145、及びメロデ
イ制御回路の動作中信号150全てが論理レベル
「0」にセツトされているとする。この状態に於
いて論理緩急のスタート信号133が周期的なタ
イミングでR−SF/F用のNANDゲート110
のセツト信号として入力すると、NANDゲート1
11のリセツト信号142が論理レベル「1」の
ため、ラツチ状態は変化せずNANDゲート110
の出力134は論理レベル「1」、一方のNAND
ゲート111の出力135は論理レベル「0」で
安定状態となつている。時間の経過によりカウン
タ103〜107のカウントアツプが進みカウン
タ107の出力130が論理レベル「0」から
「1」になると、インバータ119を介してR−
SF/F用のNANDゲート111のリセツト信号
142が論理レベル「0」となる。更にこの状態
に於いて論理緩急のスタート信号133が論理レ
ベル「1」で入力していれば、NANDゲート11
0の出力134が論理レベル「1」から「0」
に、NANDゲート111の出力135は論理レベ
ル「0」から「1」へと変化し初期状態とは逆の
安定状態に入る。この状態に於いてNANDゲート
110の出力134が遅延タイプのF/F112
の端子に入力すると、カウンタ103の分周出
力126の1/2クロツク分遅延したところでトリ
ガーし、NANDゲート110の出力134に追従
しながら反転された出力136が発生する。この
出力とNANDゲート110の出力134をAND
ゲート113、及びインバータ114を介して論
理緩急データのセツトタイミング信号137を形
成する。また論理緩急スタート信号133が論理
レベル「1」から「0」に変化した状態に於いて
カウンタ107の分周出力130が論理レベル
「0」から「1」になるとR−SF/F用のNAND
ゲート110、及び111の出力134,135
が反転し初期状態の安定状態となる。
次に第3,4図を加え論理緩急の動作を説明す
る。まずメロデイスタート信号149が入力する
とメロデイ制御回路124の動作中信号150は
論理レベル「0」から「1」に変わり、ANDゲ
ート115〜117を介して論理緩急データ14
6〜148のセツトを禁止する。メロデイ制御回
路124が休止状態にあると動作中信号150は
論理レベル「0」のため、論理緩急データ146
〜148のセツトを可能にする。この状態に於い
て論理緩急のデータ設定回路120の出力143
〜145全てを論理レベル「0」にセツトする
と、論理緩急データのセツトタイミング信号13
7が発生してもANDゲート115〜117が形
成されず、論理緩急の動作は行なわれない。
従つてカウンタ104〜108の分周数が変化
しないので通常の分周比となる。この状態変化を
表わしたものが第3図である。
次に論理緩急のデータ設定回路120の出力1
43〜144を論理レベル「1」、145を論理
レベル「0」にセツトすると、インバータ121
〜123を介して論理緩急データ146〜147
が論理レベル「0」、148が論理レベル「1」
となり、この状態に於いて論理緩急データのセツ
トタイミング信号137が発生すると、ANDゲ
ート115〜117のうち115〜116が形成
され論理緩急データのセツトタイミング信号13
7を反転した論理緩急のセツト信号138〜13
9が得られる。このためカウンタ104〜105
が強制的にセツトされ、通常のカウントアツプよ
りも3状態先にカウントセツトされる。これは通
常のカウントアツプの2状態を抜くことにより分
周時間を速め、結果的に1秒の時間周期を短かく
することになる。この状態変化を表わしたものが
第4図であり、第3図と比較するとカウンタ10
8の出力131がtF3の時間、短縮されているこ
とがわかる。
以上論理緩急データのセツト例二つを説明した
が、本来は論理緩急のデータ設定回路120の出
力143〜145が3ビツトのため、8通りの論
理緩急のデータセツトが可能である。
そこで前記した二つの例を第3図、及び第4図
を参照にしながらメロデイ制御回路124に加え
られるカウンタ104〜105の分周信号127
〜128で比較すると、まず通常の分周状態と全
く同じである論理緩急のデータ設定回路120の
出力143〜145全てが論理レベル「0」、つ
まり第3図の状態に於いては分周信号127〜1
28のD/Fがそれぞれ50%であり、基本的には
この信号をメロデイ制御回路124に加えなけれ
ばならない。しかし通常の分周状態とでは違いが
生じてくる論理緩急のデータ設定状態の場合、第
4図の如くD/Fが連続して50%ではない分周信
号127〜128がメロデイ制御回路124に加
わることになる。従つて前記したようにメロデイ
の動作期間中は、論理緩急のデータセツトをロツ
クすることにより、メロデイ制御回路124へ
D/F50%の分周信号127〜128を供給でき
ることが可能となり、正確なメロデイ音の発生を
提供でき、又、回路としてはANDゲート115
〜117によつて実施しているので、回路的にも
非常に簡単化されており、回路の占有面積も少な
くて済むものである。
叙上の如く、本考案は時間標準信号を分周した
任意の分周信号をメロデイ制御用のクロツクに用
いた電子時計に於いて、メロデイ動作中は論理緩
急を行なわないようにすることで、前記メロデイ
制御用のクロツクを安定させ、正確なメロデイ音
の発生を提供するものである。
尚、メロデイ動作中に論理緩急を行なわないこ
とによる影響は、実際の使用に於いては問題とな
るものではない。
また、本考案は電子時計に限らず、電子時計付
の電子卓上計算機等にも応用できるものである。
【図面の簡単な説明】
第1図…本発明の論理緩急、及びメロデイ制御
回路図1、第2図…第1図の回路に於ける動作タ
イミング線図、第3図…第1図の回路に於ける論
理緩急のセツトデータ「000」時の動作タイミン
グ線図、第4図…第1図の回路に於ける論理緩急
のセツトデータ「110」時の動作タイミング線
図。

Claims (1)

    【実用新案登録請求の範囲】
  1. 時間標準源と、前記時間標準源からの信号を受
    けて発振及び波形整形を行なう発振器と、前記発
    振器の出力を分周するカウンタ群と、論理緩急量
    を記憶し、論理緩急データを出力するデータ設定
    回路と、論理緩急のスタート信号により論理緩急
    のセツトタイミング信号を出力するタイミング制
    御回路と、メロデイスタート信号を検知し、メロ
    デイ動作中信号を出力するメロデイ制御回路と、
    前記論理緩急データ、前記セツトタイミング信
    号、及び前記メロデイ動作中信号を入力し、前記
    セツトタイミング信号のタイミングで前記論理緩
    急データを出力し、前記メロデイ動作中信号を受
    けて前記論理緩急データの出力を禁止する禁止ゲ
    ートとを備え、前記禁止ゲートの出力を前記カウ
    ンタ群のセツト入力端子に入力することを特徴と
    する電子時計回路。
JP9784086U 1986-06-26 1986-06-26 Expired JPS6227913Y2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9784086U JPS6227913Y2 (ja) 1986-06-26 1986-06-26

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Application Number Priority Date Filing Date Title
JP9784086U JPS6227913Y2 (ja) 1986-06-26 1986-06-26

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Publication Number Publication Date
JPS6216495U JPS6216495U (ja) 1987-01-31
JPS6227913Y2 true JPS6227913Y2 (ja) 1987-07-17

Family

ID=30965210

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JP9784086U Expired JPS6227913Y2 (ja) 1986-06-26 1986-06-26

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Publication number Priority date Publication date Assignee Title
JPH0720415Y2 (ja) * 1988-04-18 1995-05-15 日本トムソン株式会社 薄肉形クロスローラ軸受

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JPS6216495U (ja) 1987-01-31

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