JP2012231290A - 電子回路及びそのタイミング調整方法 - Google Patents
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Abstract
【解決手段】クロック信号CLKに同期してテストパターンTPを出力する送信側フリップフロップFFt1〜FFt3と、テストパターンTPを遅延させる遅延回路41〜43と、遅延回路41〜43から出力されたテストパターンTPをラッチすると共に、テストパターンTPを出力する受信側フリップフロップFFr1〜FFr3と、受信側フリップフロップFFr1〜FFr3から出力されたテストパターンTPと期待値とを比較して、それらが一致するか否かを示す比較信号Sp1〜Sp3を出力する比較器46と、比較信号Sp1〜Sp3によってテストパターンTPと期待値とが一致していないときに、遅延回路41〜43の遅延時間を調整するタイミング調整器45とを有する電子回路による。
【選択図】図3
Description
図3は、本実施形態に係る電子回路の回路図である。
前記送信側フリップフロップから出力された前記テストパターンを所定の遅延時間だけ遅延させて出力する遅延回路と、
前記遅延回路から出力された前記テストパターンをラッチすると共に、前記クロック信号に同期して前記テストパターンを出力する受信側フリップフロップと、
前記受信側フリップフロップから出力された前記テストパターンと、該テストパターンの期待値とを比較して、前記テストパターンと前記期待値とが一致するか否かを示す比較信号を出力する比較器と、
前記比較信号が入力され、該比較信号によって前記テストパターンと前記期待値とが一致していないことが判った場合に、前記遅延回路における前記遅延時間を調整するタイミング調整器と、
を有することを特徴とする電子回路。
制御信号に基づいて、前記受信側フリップフロップのいずれか一の出力を選択して前記比較器に出力する第1のセレクタと、
前記第1のセレクタに対して前記制御信号を出力する第1のカウンタとを更に有することを特徴とする付記1に記載の電子回路。
前記比較器は、前記テストパターンの各々のビットをラッチする複数のフリップフロップを備え、
前記複数のフリップフロップの全てに前記テストパターンの全てのビットがラッチされたときに「1」となり、それ以外のときに「0」となる状態信号を出力するステートカウンタとを更に有し、
前記第1のカウンタは、前記状態信号を計数し、該計数結果を前記制御信号として出力することを特徴とする付記2に記載の電子回路。
複数の前記比較信号の論理和をとる論理和回路と、
前記論理和回路の出力と前記状態信号との論理積をとる第1の論理積回路と、
複数の前記受信側フリップフロップの全てが前記テストパターンを受けたときに1だけインクリメントして、計数結果が予め定められた予定回数になったときに「1」になる計数信号を出力する第2のカウンタと、
前記第1の論理積回路の出力と前記計数信号との論理積を通知信号として外部に出力する第2の論理積回路とを更に有することを特徴とする付記3に記載の電子回路。
前記制御信号が出力される第2の端子とを更に有することを特徴とする付記4に記載の電子回路。
前記第3のカウンタの計数結果が前記タイミング指定信号として前記第2のセレクタに出力されることを特徴とする付記6に記載の電子回路。
診断モード時に前記テストパターンを生成するテストパターン生成器と、
前記通常モード時に前記通常データを選択して前記送信側フリップフロップに出力し、前記診断モード時に前記テストパターンを選択して前記送信側フリップフロップに出力する第3のセレクタと、
前記通常モード時において、前記受信側フリップフロップから出力された前記通常データが入力される第2の論理回路とを更に有することを特徴とする付記1〜7のいずれかに記載の電子回路。
前記配線基板に実装された第1の半導体素子と第2の半導体素子とを更に有し、
前記第1の半導体素子に前記送信側フリップフロップが設けられ、
前記第2の半導体素子に、前記遅延回路、前記受信側フリップフロップ、前記比較器、及び前記タイミング調整器が設けられたことを特徴とする付記1〜8のいずれかに記載の電子回路。
クロック信号に同期して前記受信側フリップフロップから出力された前記テストパターンと、該テストパターンの期待値とが一致するか否かを調べるステップと、
前記テストパターンと前記期待値とが一致しないことが判った場合に、前記遅延回路における前記遅延時間を調整するステップと、
を有することを特徴とする電子回路のタイミング調整方法。
Claims (5)
- クロック信号に同期してテストパターンを出力する送信側フリップフロップと、
前記送信側フリップフロップから出力された前記テストパターンを所定の遅延時間だけ遅延させて出力する遅延回路と、
前記遅延回路から出力された前記テストパターンをラッチすると共に、前記クロック信号に同期して前記テストパターンを出力する受信側フリップフロップと、
前記受信側フリップフロップから出力された前記テストパターンと、該テストパターンの期待値とを比較して、前記テストパターンと前記期待値とが一致するか否かを示す比較信号を出力する比較器と、
前記比較信号が入力され、該比較信号によって前記テストパターンと前記期待値とが一致していないことが判った場合に、前記遅延回路における前記遅延時間を調整するタイミング調整器と、
を有することを特徴とする電子回路。 - 前記受信側フリップフロップが複数設けられ、
制御信号に基づいて、前記受信側フリップフロップのいずれか一の出力を選択して前記比較器に出力する第1のセレクタと、
前記第1のセレクタに対して前記制御信号を出力するカウンタとを更に有することを特徴とする請求項1に記載の電子回路。 - 前記テストパターンはシリアルデータであり、
前記比較器は、前記テストパターンの各々のビットをラッチする複数のフリップフロップを備え、
前記複数のフリップフロップの全てに前記テストパターンの全てのビットがラッチされたときに「1」となり、それ以外のときに「0」となる状態信号を出力するステートカウンタとを更に有し、
前記カウンタは、前記状態信号を計数し、該計数結果を前記制御信号として出力することを特徴とする請求項2に記載の電子回路。 - 前記遅延回路は、前記テストパターンが入力される直列に接続された複数のバッファと、タイミング指定信号によって複数の前記バッファの各々の出力のいずれか一を選択して前記受信側フリップフロップに出力する第2のセレクタとを有することを特徴とする請求項1乃至請求項3のいずれか1項に記載の電子回路。
- 送信側フリップフロップが遅延回路にテストパターンを出力して、前記遅延回路において所定の遅延時間だけ遅延された前記テストパターンを受信側フリップフロップがラッチするステップと、
クロック信号に同期して前記受信側フリップフロップから出力された前記テストパターンと、該テストパターンの期待値とが一致するか否かを調べるステップと、
前記テストパターンと前記期待値とが一致しないことが判った場合に、前記遅延回路における前記遅延時間を調整するステップと、
を有することを特徴とする電子回路のタイミング調整方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014168195A (ja) * | 2013-02-28 | 2014-09-11 | Renesas Sp Drivers Inc | 受信装置及び送受信システム |
US10184984B2 (en) | 2015-06-30 | 2019-01-22 | Samsung Electronics Co., Ltd. | Integrated circuit and electronic apparatus including integrated circuit |
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