JP2010175437A - 半導体集積回路とテスト方法 - Google Patents

Abstract

【課題】セットアップおよびホールド時間を高精度に測定することができる半導体集積回路の提供。
【解決手段】順序回路（１３）のテストを行うテスト回路（１００）が、第１の信号を入力とする第１の遅延回路（１１１、１１３）と、第１の遅延回路（１１１、１１３）の出力である第２の信号を入力とする第２の遅延回路（１１２、１１４）と、第１の信号（１）と、第２の遅延回路（１１２、１１４）の出力である第３の信号（３）を入力とし第１の信号（１）の遷移と第３の信号（３）の遷移との間の期間に、２値の一方の論理レベルとされる第４の信号（Ｉｎｔ．ＣＡｉ−ｊ）を生成する変調回路（１４）を備え、第１遅延回路（１１１、１１３）の出力である第２の信号が順序回路（１３）のクロック端子に入力され、変調回路（１４）からの第４の信号（Ｉｎｔ．ＣＡｉ−ｊ）が順序回路（１３）の入力端子に供給される。
【選択図】図１

Description

本発明は、半導体集積回路装置に関し、特にセットアップ／ホールド時間の測定に好適な半導体集積回路装置とテスト方法に関する。

半導体集積回路デバイスの動作周波数が高速になるに従って入力信号のタイミングも短くなっている。デバイスのＡＣタイミング測定（例えばセットアップ時間、ホールド時間）を行うためには、高周波数で動作するテスタで高精度の測定が必要となる。なお、セットアップ時間は、ラッチ、フリップフロップ等の順序回路においてデータを確実にサンプルするために、クロックの立ち上がりエッジ（又は立ち下がりエッジ）以前にデータ信号を安定させておかなければならない最小時間であり、ホールド時間は、クロックの立ち上がりエッジ（又は立ち下がりエッジ）の後にデータ信号を保持しておかなければならない最小時間をいう。

図１１は、ウェハテストの接続状態を模式的に示す図である。テスタ（ＴＥＳＴＥＲ）３０からのクロック信号（差動クロックＣＫ、／ＣＫ）は、接点Ａから、不図示のプローブカード、針（ブローブ針）を介して、デバイスのクロック（ＣＬＫ）初段回路１１’に入力される。特に制限されないが、図１１の例では、クロック初段回路１１’は、差動で入力されたクロックＣＫ、／ＣＫを受け、差動内部クロックＩｎｔ．ＣＫ、Ｉｎｔ．／ＣＫを出力する差動の受信回路（受信バッファ）を含む。

テスタ３０からの外部入力信号（外部コマンド／アドレス信号）Ｅｘｔ．ＣＡｉ−ｊは、アドレス／コマンド（ＡＤＤ／ＣＭＤ）初段回路１２’に入力され、アドレス／コマンド・ラッチ（ＡＤＤ／ＣＭＤ Ｌａｔｃｈ）回路１３は、クロック初段回路１１’からのクロックに同期して、アドレス／コマンド初段回路１２’の出力をサンプルする。なお、外部入力信号Ｅｘｔ．ＣＡｉ−ｊは、時間的に前後して入力されるｉ番目のＣＡｉからｊ番目のＣＡｊの各ビットを表している。ＣＡ（コマンド／アドレス）は、アドレス信号の所定のビットに設定されるコマンド情報であり、アドレス／コマンド・ラッチ回路１３でサンプルされ、後段の回路で利用される（ＣＡについては例えばＬｏｗ Ｐｏｗｅｒ ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）２の仕様等が参照される）。なお、アドレス／コマンド初段回路１２’と、アドレス／コマンド・ラッチ回路１３を備えたアドレス／コマンド入力回路ブロック１０’は、ＣＡ（コマンド／アドレス）のビット幅に対応して並置されており、複数のアドレス／コマンド入力回路ブロック１０’のアドレス／コマンド初段回路１２’に、複数ビットのＥｘｔ．ＣＡｉがパラレルに入力される。クロック初段回路１１’は複数のアドレス／コマンド入力回路ブロック１０’に対して１つ設けられる。

なお、特許文献１には、基準クロックを第１の設定信号に対応させて第１の遅延時間遅延させ第１のクロックを生成する第１の遅延回路と、基準クロックを第２の設定信号に対応させて第２の遅延時間遅延させ第２のクロックを生成する第２の遅延回路と、第２のクロックに基づいて生成したダミーデータを第１のクロックに基づいて作成したダミークロックのタイミングで取り込むダミー入力ラッチを備えた構成が開示されている。また特許文献２には、入力信号の位相関係を判定する構成が開示されている。また、特許文献３には、遅延制御部の遅延時間を調整して入力回路のセットアップ、ホールドを変化させ、最適なセットアップ、ホールドマージンを有する入力データを作成する構成が開示されている。

特開２００１−６４００号公報 特開２００１−１６１９０号公報 特開２００１−３１９４７５号公報

以下に本発明による分析を与える。

図１２は、図１１において、テスタ３０の出力波形（接点Ａの波形）、デバイス入力（接点Ｂの波形）と、高速動作時のデバイス入力波形（接点Ｂの波形）を示す図である。接点Ｂの波形は、プローブカード（不図示）の配線負荷、プローブ針（不図示）と被試験デバイスの電極パッドとの接触抵抗、多並列測定（複数のデバイスの該当パッドに対して共通に一つの針から信号が供給される）による負荷の多重化等により、信号波形が鈍る。

被試験デバイスを高速で動作させる場合、テスタでは高速動作に対応可能であっても、プローブカード、プローブ針経由で、被試験デバイスの電極パッドに印加される信号波形は、図１２の「デバイス入力（接点Ｂ）高速入力時」のようにつぶれる。例えばＬｏｗからＨｉｇｈの立ち上がり波形が鈍りＨｉｇｈに立ち上がる前にＬｏｗに立ち下がってしまい、矩形パルスとはならない。

ウェハ試験においては、プローブカードによる波形の鈍りやテスタ仕様等により、測定に限界がある。しかしながら、ウェハ試験において、単に、ＤＣ試験だけでなく、ウェハ状態で、被試験デバイスを高速動作させた上で良／不良を判定し製品出荷する場合もあり、ウェハ試験において、被試験デバイスの高速動作測定（ファンクショナル試験、ＡＣ試験等）を行う必要がある。この場合、図１２に示したように、高速動作時に、被試験デバイスの電極パッドに印加される信号波形はつぶれてしまい、このような入力信号を用いて、例えばセットアップ時間／ホールド時間を高精度に測定することはできない。

本発明は、上記問題点の少なくとも１つを解決するものである。

本発明によれば、順序回路を含む半導体集積回路のテストにあたり、第１の信号を第１の遅延時間遅延させた第２の信号と、前記第２の信号を第２の遅延時間遅延させた第３の信号を生成し、
前記第１の信号の遷移と前記第３の信号の遷移との間の期間、２値の一方の値とされる第４の信号を生成し、
前記順序回路が、前記第４の信号を入力し、前記第１の信号と前記第３の信号の遷移の時間間隔の間に遷移する前記第２の信号に基づき、サンプルする、上記工程を含む方法が提供される。本発明において、テスト装置側から、第１の遅延時間、第２の遅延時間を順次可変させ、前記半導体集積回路の良不良判定を行うことで、前記順序回路のセットアップ時間、ホールド時間の試験を行う。

本発明によれば、順序回路と、前記順序回路のテストを行うテスト回路を備え、前記テスト回路は、第１信号を入力とする第１の遅延回路と、前記第１の遅延回路の出力である第２信号を入力とする第２の遅延回路と、前記第１信号と、前記第２の遅延回路の出力である第３信号を入力とし、前記第１信号の遷移と前記第３信号の遷移との間の期間に、２値の一方の論理レベルとされる第４信号を生成する変調回路と、を備え、前記第１遅延回路の出力である第２信号が前記順序回路のクロック端子に入力され、前記変調回路からの前記第４信号が前記順序回路の入力端子に入力される装置が提供される。

本発明によれば、デバイス内の順序回路のセットアップ及びホールドを高精度に測定することができる。

本発明の一実施例の構成を示す図である。 本発明の一実施例のセットアップ／ホールド時間・変調回路の構成を示す図である。 （Ａ）、（Ｂ）は本発明の一実施例のタイミング動作を説明する図である。 本発明の一実施例のタイミング動作を説明する図である。 本発明の別の実施例の構成を示す図である。 本発明の別の実施例のセットアップ／ホールド時間・変調回路の構成を示す図である。 （Ａ）、（Ｂ）は本発明の別の実施例のタイミング動作を説明する図である。 本発明の別の実施例のタイミング動作を説明する図である。 （Ａ）、（Ｂ）は本発明の一実施例の遅延回路の制御回路と動作を説明する図である。 （Ａ）、（Ｂ）は本発明の別の実施例の遅延回路の制御回路と動作を説明する図である。 比較例を説明する図である。 比較例の動作を説明するタイミング図である。

本発明の実施の形態を以下に説明する。本発明においては、半導体集積回路は、順序回路（１３／２３）と、前記順序回路のテストを行うテスト回路（１００）と、を備え、テスト時、テスト回路（１００）は、第１の信号（１）を入力とする第１の遅延回路（１１１、１１３）と、前記第１の遅延回路（１１１、１１３）の出力である第２の信号（２）を入力とする第２の遅延回路（１１２、１１４）と、前記第１の信号（１）と前記第２の遅延回路（１１２、１１４）の出力である第３の信号（３）とを入力し、前記第１の信号（１）の遷移と前記第３の信号（３）の遷移との間の期間に２値の一方の論理レベルとされる第４の信号（Ｉｎｔ．ＣＡｉ−ｊ／Ｉｎｔ．ＤＱｉ）を生成する変調回路（１４／２４）とを備えている。前記第２の信号（２）は、前記順序回路（１３／２３）のクロック端子に入力され、前記変調回路から出力される前記第４の信号は、前記順序回路（１３／２３）の入力端子に入力される。第１の遅延回路（１１１、１１３）の遅延時間、第２の遅延回路（１１２、１１４）の遅延時間を可変させ、半導体集積回路の良不良判定を行うことで、前記順序回路（１３／２３）のセットアップ時間、ホールド時間の試験を行う。

デバイスに入力される信号は、様々な要因で波形なまりが生じるが、本発明によれば、一つの外部信号を基準として、デバイス内部で信号波形を生成することで、外部要因でのなまり等によるずれの影響はなくなる。また本発明によれば、複数の被試験デバイスを同時に試験する並列試験において、遅延値をデバイス毎に設定可能とされ、高精度なセットアップ／ホールド時間の試験が可能になる。さらに本発明によれば、入力信号のセットアップ時間及びホールド時間をウェハ測定や低速テスタでも高精度で測定可能である。以下具体的な実施例に即して説明する。なお、以下では、順序回路を備えた半導体集積回路装置として、クロック同期型メモリ（ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）を例に説明するが、本発明は、メモリデバイスに限定されるものでないことは勿論である。

図１は、本発明の一実施例の半導体集積回路装置の構成を示す図である。図１を参照すると、テスト回路１００は、いずれも不図示のテスタからプローブカード、プローブ針を介して供給されるクロック信号ＣＬＫｌを受ける基準クロック（ＣＬＫ）発生回路１０１と、セットアップ／ホールド時間・変調・遅延発生回路（ｔＳ／ｔＨ Ｍｏｄｕｌａｔｉｏｎ Ｄｅｌａｙ発生回路）１１０と、いずれも不図示のテスタからプローブカード、プローブ針を介して供給されるクロック信号ＣＬＫ２を受ける基準クロック（ＣＬＫ）発生回路１０２と、セットアップ／ホールド時間・変調・遅延（ｔＳ／ｔＨ Ｍｏｄｕｌａｔｉｏｎ Ｄｅｌａｙ）発生回路１２０と、を備えている。

アドレス／コマンド入力回路ブロック１０は、アドレス／コマンド（ＡＤＤ／ＣＭＤ）初段回路１２と、アドレス／コマンド・ラッチ（ＡＤＤ／ＣＭＤ Ｌａｔｃｈ）回路１３と、セットアップ／ホールド時間・変調（ｔＳ／ｔＨ Ｍｏｄｕｌａｔｉｏｎ）回路１４を備えている。

基準クロック発生回路１０１、１０２と、セットアップ／ホールド時間・変調・遅延発生回路１１０、１２０からなる回路は、複数のアドレス／コマンド入力回路ブロック１０に対して、１セット設けられている。

セットアップ／ホールド時間・変調回路１４は、複数のアドレス／コマンド入力回路ブロック１０の夫々に備えられる。このセットアップ／ホールド時間・変調回路１４は、テスタ、プローブカード、プローブ針を介して、個々のアドレス／コマンド・ラッチ（ＡＤＤ／ＣＭＤ Ｌａｔｃｈ）回路１３に対応した外部コマンド／アドレス信号Ｅｘｔ．ＣＡｉからＣＡｊ（「Ｅｘｔ．ＣＡｉ−ｊ」と表記する）がパラレルに入力され、内部コマンド／アドレス信号Ｉｎｔ．ＣＡｉ、Ｉｎｔ．ＣＡｊ（「Ｉｎｔ．ＣＡｉ−ｊ」と表記する）を生成出力する。この構成を用いて、個々のアドレス／コマンド・ラッチ（ＡＤＤ／ＣＭＤ Ｌａｔｃｈ）回路１３に対するセットアップ時間及びホールド時間の測定が可能となる。

アドレス／コマンド初段回路１２には、通常動作時は、外部コマンド／アドレス信号Ｅｘｔ．ＣＡｉ−ｊが入力され、テスト時には、セットアップ／ホールド時間・変調回路１４から出力される内部アドレス／コマンド信号Ｉｎｔ．ＣＡｉ−ｊが入力される。アドレス／コマンド初段回路１２において、通常動作時とテスト時におけるＥｘｔ．ＣＡｉ−ｊと、Ｉｎｔ．ＣＡｉ−ｊの切替は、例えばテスタより与えられるテスト制御信号により切替スイッチ（不図示）で行うようにしてもよい。

アドレス／コマンド・ラッチ回路１３は、クロック初段回路１１からのクロックに応答して、アドレス／コマンド初段回路１２の出力をラッチする。クロック初段回路１１は、複数のアドレス／コマンド入力回路ブロック１０に対して共通に内部クロック信号を供給する。

基準クロック発生回路１０１は、テスタからのクロック信号ＣＬＫ１を入力し、第１信号（１）を出力する入力バッファ回路で構成される。基準クロック発生回路１０２は、テスタからのクロック信号ＣＬＫ２を入力し、第４信号（４）を出力する入力バッファ回路で構成される。ＣＬＫ１、ＣＬＫ２は、テスト時に、不図示のテスタから供給される任意の外部信号を用いることが可能であり、例えば相補のクロック信号ＣＫ、／ＣＫが入力される。特に制限されないが、例えば本実施例において、テスタ側から、プローブカード、プローブ針を介して、ＣＬＫ１のクロックパルスを、テスト回路１００の基準クロック発生回路１０１に供給する。このとき、テスタはＣＬＫ２を例えばＬｏｗレベルとする。次に、テスタから、プローブカード、プローブ針を介して、ＣＬＫ２のクロックパルスを基準クロック発生回路１０２に供給する。このとき、テスタは、ＣＬＫ１を例えばＬｏｗレベルとする。これにより、基準クロック発生回路１０１へクロック信号ＣＬＫ１を供給し、クロック信号ＣＬＫ１を遅延させた信号の立ち上がりエッジに対するセットアップ／ホールド時間を測定し、さらに、基準クロック発生回路１０２へのクロック信号ＣＬＫ２を供給し、クロック信号ＣＬＫ２を遅延させた信号の立ち上がりエッジに対するセットアップ／ホールド時間を測定することが可能となる。なお、詳細については後述する。

セットアップ／ホールド時間・変調・遅延発生回路１１０は、基準クロック発生回路１０１の出力である第１信号（１）を入力する遅延回路（Ｄｅｌａｙ１）１１１と、遅延回路（Ｄｅｌａｙ１）１１１の出力を入力する微調遅延回路（Ｔｕｎｉｎｇ Ｆｉｎｅ Ｄｅｌａｙ１）１１３と、微調遅延回路１１３の出力である第２信号（２）を入力する遅延回路（Ｄｅｌａｙ２）１１２と、遅延回路１１２の出力を入力する微調遅延回路（Ｔｕｎｉｎｇ Ｆｉｎｅ Ｄｅｌａｙ１）１１４とを備えている。

セットアップ／ホールド時間・変調・遅延発生回路１１０の微調遅延回路１１４から第３信号（３）が生成される。生成された第３信号（３）は、セットアップ／ホールド時間・変調回路１４に入力される。

セットアップ／ホールド時間・変調回路１４は、第１信号（１）、第３信号（３）を入力として、その論理出力である内部アドレス／コマンド信号Ｉｎｔ．ＣＡｉ−ｊを出力する。そして、この内部アドレス／コマンド信号Ｉｎｔ．ＣＡｉ−ｊは、テスタ、プローブカード、プローブ針からの外部アドレス／コマンド信号Ｅｘｔ．ＣＡｉ−ｊの論理値に依存して、位相が反転する信号である。さらに、例えばセットアップ／ホールド時間・変調回路１４は、第１信号（１）の遷移エッジ（例えば立ち上がり遷移エッジ）と第３信号（３）の遷移エッジ（例えば立ち上がり遷移エッジ）で、内部アドレス／コマンド信号Ｉｎｔ．Ｃａｉ−ｊの値を反転させる。

セットアップ／ホールド時間・変調・遅延発生回路１２０は、基準クロック発生回路１０２の出力である第４信号（４）を入力する遅延回路（Ｄｅｌａｙ３）１２１と、遅延回路（Ｄｅｌａｙ１）１２１の出力を入力する微調遅延回路（Ｔｕｎｉｎｇ Ｆｉｎｅ Ｄｅｌａｙ１）１２３と、微調遅延回路１２３の出力である第５信号（５）を入力する遅延回路（Ｄｅｌａｙ１）１２２と、遅延回路１２２の出力を入力する微調遅延回路（Ｔｕｎｉｎｇ Ｆｉｎｅ Ｄｅｌａｙ１）１２４とを備えている。

セットアップ／ホールド時間・変調・遅延発生回路１２０の微調遅延回路（Ｆｉｎｅ Ｄｅｌａｙ１）１２４から第６信号（６）が生成される。第６信号（６）は、セットアップ／ホールド時間・変調回路１４に入力される。

セットアップ／ホールド時間・変調回路１４は、第４信号（４）、第６信号（６）を入力として、その論理出力である内部アドレス／コマンド信号Ｉｎｔ．ＣＡｉ−ｊを出力する。そして、この内部アドレス／コマンド信号Ｉｎｔ．ＣＡｉ−ｊは、テスタ、プローブカード、プローブ針からの外部アドレス／コマンド信号Ｅｘｔ．ＣＡｉ−ｊの論理値に依存して、位相が反転する信号である。さらに、例えばセットアップ／ホールド時間・変調回路１４は、第４信号（４）の遷移エッジ（例えば立ち上がり遷移エッジ）と第６信号（６）の遷移エッジ（例えば立ち上がり遷移エッジ）で、内部アドレス／コマンド信号Ｉｎｔ．Ｃａｉ−ｊの値を反転させる。

セットアップ／ホールド時間・変調・遅延発生回路１１０の微調遅延回路（Ｆｉｎｅ Ｄｅｌａｙ１）１１３から第２信号（２）が生成される。生成された第２信号（２）は、クロック初段回路１１に入力される。クロック初段回路１１は、通常動作時には、外部から入力される差動クロック（ＣＫ、／ＣＫ）を受けて差動の内部クロック信号（Ｉｎｔ．ＣＫ、Ｉｎｔ．／ＣＫ）として個々のアドレス／コマンド・ラッチ（ＡＤＤ／ＣＭＤ Ｌａｔｃｈ）回路１３に出力する。クロック初段回路１１は、テスト時に第２信号（２）が入力されるように切り替える切替スイッチ（不図示）を備えている。テスト時には、この第２信号（２）を受け、内部クロック信号（Ｉｎｔ．ＣＫ、Ｉｎｔ．／ＣＫ）として個々のアドレス／コマンド・ラッチ（ＡＤＤ／ＣＭＤ Ｌａｔｃｈ）回路１３に出力する。なお、クロック初段回路１１は、テスト時に、第２信号（２）から内部クロック信号を差動で出力するようにしてもよい。

第１信号（１）と第２信号（２）の遷移エッジ（例えば立ち上がりエッジ）間の遅延時間（Ｄｅｌａｙ１）が、アドレス／コマンド・ラッチ回路１３のｔＳ（セットアップ時間）に相当し、第２信号（２）と第３信号（３）の間の遷移エッジ（例えば立ち上がりエッジ）の遅延時間（Ｄｅｌａｙ２）が、アドレス／コマンド・ラッチ回路１３のｔＨ（ホールド時間）に相当する。

セットアップ／ホールド時間・変調・遅延発生回路１２０の微調遅延回路（Ｆｉｎｅ Ｄｅｌａｙ１）１２３から第５信号（５）が生成される。生成された第５信号（５）は、クロック初段回路１１に入力される。クロック初段回路１１は、通常動作時には、上述したように、外部から入力される差動クロック（ＣＫ、／ＣＫ）を受けて差動の内部クロック信号（Ｉｎｔ．ＣＫ、Ｉｎｔ．／ＣＫ）として個々のアドレス／コマンド・ラッチ（ＡＤＤ／ＣＭＤ Ｌａｔｃｈ）回路１３に出力する。そして、クロック初段回路１１は、テスト時に第５信号（５）が入力されるように切り替える切替スイッチ（不図示）を備えている。テスト時には、この第５信号（５）を受け、内部クロック信号（Ｉｎｔ．ＣＫ、Ｉｎｔ．／ＣＫ）として個々のアドレス／コマンド・ラッチ（ＡＤＤ／ＣＭＤ Ｌａｔｃｈ）回路１３に出力する。なお、クロック初段回路１１は、テスト時に、第５信号（５）から、内部クロック信号を差動で出力する構成としてもよい。

クロック初段回路１１の上記切替スイッチ（不図示）は、通常動作時は、差動クロック（ＣＫ、／ＣＫ）が入力されるように選択し、テスト時には、第２信号（２）又は第５信号（５）のいずれが入力されるように選択し、内部クロック信号（Ｉｎｔ．ＣＫ、Ｉｎｔ．／ＣＫ）として出力する。

第４信号（４）と第５の信号（５）の遷移エッジ（例えば立ち上がりエッジ）間の遅延時間（Ｄｅｌａｙ３）が、アドレス／コマンド・ラッチ回路１３のｔＳ（セットアップ時間）に相当し、第５の信号（５）と第６信号（６）の遷移エッジ（例えば立ち上がりエッジ）間の遅延時間（Ｄｅｌａｙ４）が、アドレス／コマンド・ラッチ回路１３のｔＨ（ホールド時間）に相当する。

微調遅延回路１１３、１１４、１２３、１２４の遅延時間は可変とされ、例えば４ビットのコードで１６段階の調整可能とされる。微調遅延回路１１３、１１４、１２３、１２４において遅延時間を可変する時間分解能は、遅延回路１１１、１１２、１２１、１２２の時間分解能よりも、短時間とされる。特に制限されないが、微調遅延回路１１３、１１４、１２３、１２４は、遅延回路１１１、１１２、１２１、１２２の単位遅延時間を、さらに１６通りの分解能で微調整する構成としてもよい。

遅延回路１１１、１１２、１２１、１２２及び微調遅延回路１１３、１１４、１２３、１２４は、一般的に電源電圧依存性を持つので、これら遅延回路及び微調遅延回路を定電圧電源で駆動することにより、精度の高い遅延を生成することができる。また、定電圧電源の出力電圧を制御することによっても、高精度の遅延時間を得ることができる。

図２は、図１におけるセットアップ／ホールド時間・変調回路１４の構成例である。図３（Ａ）、図３（Ｂ）は、図１の実施例のテスト時の動作を説明するタイミング図である。

図２のセットアップ／ホールド時間・変調回路１４は、
外部コマンド／アドレス信号Ｅｘｔ．ＣＡｉ−ｊ（代表として一つを示す）を入力とするインバータ１５１と、
第１信号（１）と第３信号（３）とを入力とする排他的論理和（ＥＸＯＲ）回路１５２と、
第４信号（１）と第６信号（６）とを入力とする排他的論理和（ＥＸＯＲ）回路１５３と、
排他的論理和（ＥＸＯＲ）回路１５２の出力と、排他的論理和（ＥＸＯＲ）回路１５３の出力とを入力とする論理和（ＯＲ）回路１５４と、
インバータ１５１の出力とＯＲ回路１５４の出力とを入力とする排他的論理和（ＥＸＯＲ）回路１５５と、を備えている。

図３（Ａ）、図３（Ｂ）には、夫々、クロック信号ＣＬＫ１による試験とクロック信号ＣＬＫ２による試験の動作が示されている。図３（Ａ）を参照すると、クロック信号ＣＬＫ１、第１信号（１）、第２信号（２）、第３信号（３）、外部アドレス／コマンド信号Ｅｘｔ．ＣＡｉ−ｊ（代表として一つを示す）、内部アドレス／コマンド信号Ｉｎｔ．ＣＡｉ−ｊ（代表として一つを示す）の信号波形が示されている。テスタから与えられるＥｘｔ．ＣＡｉ−ｊはＬｏｗとされている。ここで、まずセットアップ／ホールド時間・変調回路１４に入力される第１信号（１）、第３信号（３）、第４信号（１）及び第６信号（６）の全てがＬｏｗであることから、内部アドレス／コマンド信号Ｉｎｔ．ＣＡｉ−ｊは、Ｈｉｇｈレベルに初期設定される。内部アドレス／コマンド信号Ｉｎｔ．ＣＡｉは、第１信号（１）の立ち上がり遷移でＨｉｇｈからＬｏｗとなり、第３信号（３）の立ち上がり遷移までの期間、Ｌｏｗとされ、第３信号（３）の立ち上がり遷移でＨｉｇｈに設定される。

アドレス／コマンド・ラッチ回路１３は、第２信号（２）の立ち上がりエッジに応答して、内部アドレス／コマンド信号Ｉｎｔ．ＣＡｉ−ｊをラッチする。

つまり、この第１信号（１）の立ち上がりエッジから第２信号（２）の立ち上がりエッジまでの遅延が、内部アドレス／コマンド信号Ｉｎｔ．ＣＡｉ−ｊがＨｉｇｈからＬｏｗへ遷移するときのアドレス／コマンド・ラッチ回路１３のセットアップ時間（ｔＳ）に対応する。また、第２信号（２）の立ち上がりエッジから第３信号（３）の立ち上がりエッジまでの遅延が、内部アドレス／コマンド信号Ｉｎｔ．ＣＡｉ−ｊがＬｏｗからＨｉｇｈへ遷移するときのアドレス／コマンド・ラッチ回路１３のホールド時間（ｔＨ）に対応する。

図３（Ｂ）を参照すると、ＣＬＫ２、第４乃至第６信号、Ｈｉｇｈレベルとされた外部アドレス／コマンド信号Ｅｘｔ．ＣＡｉ−ｊ、内部アドレス／コマンド信号Ｉｎｔ．ＣＡｉ−ｊの信号波形が示されている。図３（Ａ）と異なり、ここではテスタから与えられるＥｘｔ．ＣＡｉ−ｊがＨｉｇｈとされていることから、図２のセットアップ／ホールド時間・変調回路１４により、その出力である内部アドレス／コマンド信号Ｉｎｔ．ＣＡｉ−ｊはＬｏｗレベルに初期設定されている。

第４信号（４）の立ち上がりエッジに応答して内部アドレス／コマンド信号Ｉｎｔ．ＣＡ−ｊが反転してＨｉｇｈに立ち上がり、第６信号（６）の立ち上がりエッジに応答して内部アドレス／コマンド信号Ｉｎｔ．ＣＡｉ−ｊが反転してＬｏｗに立ち下がる。

アドレス／コマンド・ラッチ回路１３は、第５信号（５）の立ち上がりエッジで内部アドレス／コマンド信号Ｉｎｔ．ＣＡｉ−ｊをラッチする。

この第４信号（４）の立ち上がりエッジから第５信号（５）の立ち上がりエッジまでの遅延が、内部アドレス／コマンド信号Ｉｎｔ．ＣＡｉ−ｊがＬｏｗからＨｉｇｈへ遷移するときのアドレス／コマンド・ラッチ回路１３のセットアップ時間（ｔＳ）に対応する。また、第５信号（５）の立ち上がりエッジから第６信号（６）の立ち上がりエッジまでの遅延が、内部アドレス／コマンド信号Ｉｎｔ．ＣＡｉ−ｊがＨｉｇｈからＬｏｗへ遷移するときのアドレス／コマンド・ラッチ回路１３のホールド時間（ｔＨ）に対応する。

図４は、図１（及び図２）に示した本実施例の構成において、外部アドレス／コマンド信号Ｅｘｔ．ＣＡｉ−ｊがＬｏｗレベル及びＨｉｇｈレベルの夫々について、クロック信号ＣＬＫ１とＣＬＫ２とを連続してテスト回路１００に入力し、夫々のクロックに対するセットアップ時間とホールド時間をテストする場合のタイミング図である。

図４のタイミング図を参照して、まず、ｔＳ／ｔＨ区間１(ＣＬＫ１)において、 第１信号（１）の立ち上がりエッジから第２信号（２）の立ち上がりエッジまでの遅延が、アドレス／コマンド・ラッチ回路１３のセットアップ時間（ｔＳ）に対応する。また、第２信号（２）の立ち上がりエッジから第３信号（３）の立ち上がりエッジまでの遅延が、アドレス／コマンド・ラッチ回路１３のホールド時間（ｔＨ）に対応する。

ここで、外部アドレス／コマンド信号Ｅｘｔ．ＣＡｉ−ｊがＬｏｗレベルとされている場合、このセットアップ時間（ｔＳ）は、内部アドレス／コマンド信号Ｉｎｔ．ＣＡｉ−ｊがＨｉｇｈからＬｏｗへ遷移するに当たり、内部クロック信号（Ｉｎｔ．ＣＫ、Ｉｎｔ．／ＣＫ）である第２信号（２）の立ち上がりエッジに対してセットアップに要する時間である。また、このホールド時間（ｔＨ）は、内部アドレス／コマンド信号Ｉｎｔ．ＣＡｉ−ｊがＬｏｗからＨｉｇｈへ遷移するに当たり、内部クロック信号（Ｉｎｔ．ＣＫ、Ｉｎｔ．／ＣＫ）である第２信号（２）の立ち上がりエッジに対してホールドしておくべき時間である。

そして、外部アドレス／コマンド信号Ｅｘｔ．ＣＡｉ−ｊがＨｉｇｈレベルとされている場合、このセットアップ時間（ｔＳ）は、内部アドレス／コマンド信号Ｉｎｔ．ＣＡｉ−ｊがＬｏｗからＨｉｇｈへ遷移するに当たり、内部クロック信号（Ｉｎｔ．ＣＫ、Ｉｎｔ．／ＣＫ）である第２信号（２）の立ち上がりエッジに対してセットアップに要する時間である。

また、このホールド時間（ｔＨ）は、内部アドレス／コマンド信号Ｉｎｔ．ＣＡｉ−ｊがＨｉｇｈからＬｏｗへ遷移するに当たり、内部クロック信号（Ｉｎｔ．ＣＫ、Ｉｎｔ．／ＣＫ）である第２信号（２）の立ち上がりエッジに対してホールドしておくべき時間である。

次に、ｔＳ／ｔＨ区間２(ＣＬＫ２)において、第４信号（４）の立ち上がりエッジから第５信号（５）の立ち上がりエッジまでの遅延が、アドレス／コマンド・ラッチ回路１３のセットアップ時間（ｔＳ）に対応する。また、第５信号（５）の立ち上がりエッジから第６信号（６）の立ち上がりエッジまでの遅延が、アドレス／コマンド・ラッチ回路１３のホールド時間（ｔＨ）に対応する。

ここで、外部アドレス／コマンド信号Ｅｘｔ．ＣＡｉ−ｊがＬｏｗレベルとされている場合、このセットアップ時間（ｔＳ）は、内部アドレス／コマンド信号Ｉｎｔ．ＣＡｉ−ｊがＨｉｇｈからＬｏｗへ遷移するに当たり、内部クロック信号（Ｉｎｔ．ＣＫ、Ｉｎｔ．／ＣＫ）である第５信号（５）の立ち上がりエッジに対してセットアップに要する時間である。また、このホールド時間（ｔＨ）は、内部アドレス／コマンド信号Ｉｎｔ．ＣＡｉ−ｊがＬｏｗからＨｉｇｈへ遷移するに当たり、内部クロック信号（Ｉｎｔ．ＣＫ、Ｉｎｔ．／ＣＫ）である第５信号（５）の立ち上がりエッジに対してホールドしておくべき時間である。

そして、外部アドレス／コマンド信号Ｅｘｔ．ＣＡｉ−ｊがＨｉｇｈレベルとされている場合、このセットアップ時間（ｔＳ）は、内部アドレス／コマンド信号Ｉｎｔ．ＣＡｉ−ｊがＬｏｗからＨｉｇｈへ遷移するに当たり、内部クロック信号（Ｉｎｔ．ＣＫ、Ｉｎｔ．／ＣＫ）である第５信号（５）の立ち上がりエッジに対してセットアップに要する時間である。

また、このホールド時間（ｔＨ）は、内部アドレス／コマンド信号Ｉｎｔ．ＣＡｉ−ｊがＨｉｇｈからＬｏｗへ遷移するに当たり、内部クロック信号（Ｉｎｔ．ＣＫ、Ｉｎｔ．／ＣＫ）である第５信号（５）の立ち上がりエッジに対してホールドしておくべき時間である。

本実施例によれば、ウェハ試験時、テスタから被試験デバイスのテスト回路１００に供給される制御信号により、セットアップ／ホールド時間・変調・遅延発生回路１１０、１２０の遅延時間を設定する。例えばテスタから、クロックＣＬＫ１、外部アドレス／コマンド信号Ｅｘｔ．ＣＡｉ−ｊを被試験デバイスに与える。このとき、テスタからのＣＬＫ２はＬｏｗとされる。ファンクションショナル・テスト（例えばレジスタ等に外部アドレス／コマンド信号が正しく設定されたか否かをデバイスのパス／フェイルでチェック）を行うことで、アドレス／コマンド・ラッチ回路１３のセットアップ時間、ホールド時間の測定が行われる。

例えば、被試験デバイスがパスしていた状態から遅延回路１１１の遅延時間（Ｄｅｌａｙ１）を順次短くして行き、被試験デバイスがフェイルした時点の遅延時間（Ｄｅｌａｙ１）がセットアップ時間となる。また被試験デバイスがパスしていた状態から遅延回路１１２の遅延時間（Ｄｅｌａｙ２）を順次短くして行き、被試験デバイスがフェイルした時点の遅延時間（Ｄｅｌａｙ２）がホールド時間となる。

次に、テスタからＣＬＫ１をＬｏｗとし、ＣＬＫ２と、外部アドレス／コマンド信号Ｅｘｔ．ＣＡｊをテスタから与える。ＣＬＫ２によるセットアップ時間、ホールド時間のテストを行う。あるいは、例えばＣＬＫ１に正相クロックＣＫ、ＣＬＫ２に逆相クロック／ＣＫ（ＣＫの相補信号）を与え、ＣＬＫ１では、ＣＫの立ち上がりエッジに対応するセットアップ、ホールド時間をテストし、ＣＬＫ２では、／ＣＫの立ち上がりエッジ（ＣＫの立ち下がりエッジ）に対応するセットアップ、ホールド時間のテストを行うようにしてもよい。

なお、本実施例では、外部アドレス／コマンド信号Ｅｘｔ．ＣＡｉ−ｊをラッチするためのアドレスコマンドラッチ回路のセットアップ時間／ホールド時間を測定する場合に適用した例を示したが、外部データ信号Ｅｘｔ．ＤＱｉをラッチするためのＤＱラッチ回路を含む他の保持回路のセットアップ時間／ホールド時間を測定する場合に適用できるのは当然である。

次に、本発明の別の実施例を説明する。図５は、本実施例の構成を示す図である。テスト回路１００の基準クロック発生回路１０１、１０２、セットアップ／ホールド時間・変調・遅延発生回路１１０、１２０の構成は、前記実施例と同一とされ、前記実施例と同様、測定対象のセットアップ／ホールド時間（Ｄｅｌａｙ値）を可変に設定する。

データ入力回路ブロック２０は、ＤＱｉ初段回路２２、ＤＱラッチ（Ｌａｔｃｈ）回路２３、セットアップ／ホールド時間・変調（ｔＳ／ｔＨ Ｍｏｄｕｌａｔｉｏｎ）回路２４を備えている。

ＤＱｉ初段回路２２は、通常動作時は、外部入力されるデータ信号（「外部データ信号」という）Ｅｘｔ．ＤＱｉが入力され、テスト時は、セットアップ／ホールド時間・変調回路２４で生成される内部データ信号Ｉｎｔ．ＤＱｉが入力される。ＤＱｉ初段回路２２において、通常動作時とテスト時におけるＥｘｔ．ＤＱｉと、Ｉｎｔ．ＤＱｉの切替は、例えばテスタより与えられるテスト制御信号により切替スイッチ（不図示）で行うようにしてもよい。

ＤＱラッチ回路２３は、ＤＱＳｉ初段回路２１からの内部データストローブ信号Ｉｎｔ．ＤＱＳｉに応答して、ＤＱｉ初段回路２２の出力信号をラッチする。

ＤＱＳｉ初段回路２１は、通常動作時には、入力データストローブ信号ＤＱＳｉ、／ＤＱＳｉが入力され、テスト時には、セットアップ／ホールド時間・変調・遅延発生回路１１０又は１２０からの第２信号（２）又は第５信号（５）が入力されるように切り替えるスイッチを備えている。なお、ＤＱＳｉ初段回路２１は複数のデータ入力回路ブロック２０に対して、共通に内部データストローブ信号Ｉｎｔ．ＤＱＳｉを与える。

本実施例では、セットアップ／ホールド時間・変調回路２４は、複数のデータ入力回路ブロック２０の夫々に備えられる。このセットアップ／ホールド時間・変調回路２４は、例えば、テスタ、プローブカード、プローブ針を介して、個々のＤＱラッチ回路２3に対応した外部データ信号Ｅｘｔ．ＤＱｉがパラレルに入力され、内部データ信号Ｉｎｔ．ＤＱｉを生成出力する。この構成を用いて、個々のＤＱラッチ回路２3に対するセットアップ時間及びホールド時間の測定が可能となる。

図６は、図５におけるセットアップ／ホールド時間・変調回路２４の構成例である。図７（Ａ）、図７（Ｂ）は、図５の実施例のテスト時の動作を説明するタイミング図である。

図６のセットアップ／ホールド時間・変調回路２４は、
第１信号（１）と第３信号（３）とを入力とする論理積（ＡＮＤ）回路１６１と、
第１信号（１）と第３信号（３）とを入力とする排他的論理和（ＥＸＯＲ）回路１６５と、
第４信号（４）と第６信号（６）とを入力とする排他的論理和（ＥＸＯＲ）回路１６６と、
論理積（ＡＮＤ）回路１６１の出力を入力とするインバータ１６２と、
インバータ１６２の出力を入力とし遅延させて出力する遅延回路（Ｄｅｌａｙ）１６３と、
外部データ信号Ｅｘｔ．ＤＱｉ（代表として一つを示す）と、遅延回路１６３の出力とを入力とする排他的論理和（ＥＸＯＲ）回路１６４と、
排他的論理和（ＥＸＯＲ）回路１６５の出力と排他的論理和（ＥＸＯＲ）回路１６６の出力とを入力とする論理和（ＯＲ）回路１６７と、
排他的論理和（ＥＸＯＲ）回路１６４の出力と論理和（ＯＲ）回路１６７の出力とを入力とし出力端子からＩｎｔ．ＤＱｉを出力する排他的論理和（ＥＸＯＲ）回路１６８と、を備えている。

図７（Ａ）、図７（Ｂ）には、夫々、クロック信号ＣＬＫ１とＣＬＫ２による試験動作が示されている。図７（Ａ）を参照すると、ＣＬＫ１、第１乃至第３信号、Ｌｏｗレベルの外部データ信号Ｅｘｔ．ＤＱｉ（代表として一つを示す）、内部データ信号Ｉｎｔ．ＤＱｉ（代表として一つを示す）の信号波形が示されている。なお、図７（Ａ）において、テスタからのクロック信号ＣＬＫ２及び外部データ信号Ｅｘｔ．ＤＱｉはＬｏｗとされる。

まず、セットアップ／ホールド時間・変調回路２４に入力される第１信号（１）、第３信号（３）、第４信号（４）及び第６信号（６）の全てがＬｏｗであることから、内部デーダ信号Ｉｎｔ．ＤＱｉは、Ｈｉｇｈレベルに初期設定される。次に、内部データ信号Ｉｎｔ．ＤＱｉは、第１信号（１）の立ち上がりエッジに応答して反転してＬｏｗに立ち下がり、第３信号（３）の立ち上がりエッジに応答してＨｉｇｈに立ち上がる。ＤＱラッチ回路２３は、第２信号（２）の立ち上がりエッジで内部データ信号Ｉｎｔ．ＤＱｉをラッチする。

第１信号（１）の立ち上がりエッジから第２信号（２）の立ち上がりエッジまでの遅延が、内部デーダ信号Ｉｎｔ．ＤＱｉがＨｉｇｈからＬｏｗへ遷移するときのセットアップ時間（ｔＳ）に対応する。

また、第２信号（２）の立ち上がりエッジから第３信号（３）の立ち上がりエッジまでの遅延が、内部デーダ信号Ｉｎｔ．ＤＱｉがＬｏｗからＨｉｇｈへ遷移するときのホールド時間（ｔＨ）に対応する。

セットアップ／ホールド時間・変調回路２４は、第３信号（３）のＬｏｗからＨｉｇｈへの遷移後、ディレイ回路１６３による所定の遅延時間（Ｄｅｌａｙ）経過後、Ｉｎｔ．ＤＱｉをＨｉｇｈからＬｏｗへと、元の論理レベルに遷移させる。なお、図７（Ａ）に示すように、テスタからのＣＬＫ１はＬｏｗからＨｉｇｈへ遷移する波形パタンが供給される（ＣＬＫをＨｉｇｈからＬｏｗに落とさなくてもよい）。

図７（Ｂ）を参照すると、ＣＬＫ２、第４乃至第６信号、Ｌｏｗレベルの外部データ信号Ｅｘｔ．ＤＱｉ、内部データ信号Ｉｎｔ．ＤＱｉの信号波形が示されている。Ｉｎｔ．ＤＱｉは、図７（Ａ）のＩｎｔ．ＤＱｉと反転している。第４信号（４）の立ち上がりエッジに応答して内部データ信号Ｉｎｔ．ＤＱｉがＬｏｗからＨｉｇｈに立ち上がり、第６信号（６）の立ち上がりエッジに応答して内部データ信号Ｉｎｔ．ＤＱｉがＨｉｇｈからＬｏｗに立ち下がる。ＤＱラッチ回路２３は、第５信号（５）の立ち上がりエッジで内部データ信号Ｉｎｔ．ＤＱｉをラッチする。

第４信号（４）の立ち上がりエッジから第５信号（５）の立ち上がりエッジまでの遅延が、内部デーダ信号Ｉｎｔ．ＤＱｉがＬｏｗからＨｉｇｈへ遷移するときのセットアップ時間（ｔＳ）に対応する。

また、第５信号（５）の立ち上がりエッジから第６信号（６）の立ち上がりエッジまでの遅延が、内部デーダ信号Ｉｎｔ．ＤＱｉがＨｉｇｈからＬｏｗへ遷移するときのホールド時間（ｔＨ）に対応する。

図８は、図５（及び図６）に示した本実施例の構成において、外部データ信号Ｅｘｔ．ＤＱｉがＬｏｗレベル及びＨｉｇｈレベルの夫々について、クロック信号ＣＬＫ１とＣＬＫ２とを連続してテスト回路１００に入力し、夫々のクロックに対するセットアップ時間とホールド時間をテストする場合のタイミング図である。

図８のタイミング図を参照して、まず、ｔＳ／ｔＨ区間１(ＣＬＫ１)において、 第１信号（１）の立ち上がりエッジから第２信号（２）の立ち上がりエッジまでの遅延が、ＤＱラッチ回路２３のセットアップ時間（ｔＳ）に対応する。また、第２信号（２）の立ち上がりエッジから第３信号（３）の立ち上がりエッジまでの遅延が、ＤＱラッチ回路２３のホールド時間（ｔＨ）に対応する。

ここで、外部データ信号Ｅｘｔ．ＤＱｉがＬｏｗレベルとされている場合、このセットアップ時間（ｔＳ）は、内部データ信号Ｉｎｔ．ＤＱｉがＨｉｇｈからＬｏｗへ遷移するに当たり、内部データストローブ信号Ｉｎｔ．ＤＱＳｉである第２信号（２）の立ち上がりエッジに対してセットアップに要する時間である。また、このホールド時間（ｔＨ）は、内部データ信号Ｉｎｔ．ＤＱｉがＬｏｗからＨｉｇｈへ遷移するに当たり、内部データストローブ信号Ｉｎｔ．ＤＱＳｉである第２信号（２）の立ち上がりエッジに対してホールドしておくべき時間である。

そして、外部データ信号Ｅｘｔ．ＤＱｉがＨｉｇｈレベルとされている場合、このセットアップ時間（ｔＳ）は、内部データ信号Ｉｎｔ．ＤＱｉがＬｏｗからＨｉｇｈへ遷移するに当たり、内部データストローブ信号Ｉｎｔ．ＤＱＳｉである第２信号（２）の立ち上がりエッジに対してセットアップに要する時間である。また、このホールド時間（ｔＨ）は、内部データ信号Ｉｎｔ．ＤＱｉがＨｉｇｈからＬｏｗへ遷移するに当たり、内部データストローブ信号Ｉｎｔ．ＤＱＳｉである第２信号（２）の立ち上がりエッジに対してホールドしておくべき時間である。

次に、ｔＳ／ｔＨ区間２(ＣＬＫ２)において、第４信号（４）の立ち上がりエッジから第５信号（５）の立ち上がりエッジまでの遅延が、ＤＱラッチ回路２３のセットアップ時間（ｔＳ）に対応する。また、第５信号（５）の立ち上がりエッジから第６信号（６）の立ち上がりエッジまでの遅延が、ＤＱラッチ回路２３のホールド時間（ｔＨ）に対応する。

ここで、外部データ信号Ｅｘｔ．ＤＱｉがＬｏｗレベルとされている場合、このセットアップ時間（ｔＳ）は、内部データ信号Ｉｎｔ．ＤＱｉがＬｏｗからＨｉｇｈへ遷移するに当たり、内部データストローブ信号Ｉｎｔ．ＤＱＳｉである第５信号（５）の立ち上がりエッジに対してセットアップに要する時間である。

また、このホールド時間（ｔＨ）は、内部データ信号Ｉｎｔ．ＤＱｉがＨｉｇｈからＬｏｗ遷移するに当たり、内部データストローブ信号Ｉｎｔ．ＤＱＳｉである第５信号（５）の立ち上がりエッジに対してホールドしておくべき時間である。

そして、外部データ信号Ｅｘｔ．ＤＱｉがＨｉｇｈレベルとされている場合、このセットアップ時間（ｔＳ）は、内部データ信号Ｉｎｔ．ＤＱｉがＨｉｇｈからＬｏｗへ遷移するに当たり、内部データストローブ信号Ｉｎｔ．ＤＱＳｉである第５信号（５）の立ち上がりエッジに対してセットアップに要する時間である。

また、このホールド時間（ｔＨ）は、内部データ信号Ｉｎｔ．ＤＱｉがＬｏｗからＨｉｇｈへ遷移するに当たり、内部データストローブ信号Ｉｎｔ．ＤＱＳｉである第５信号（５）の立ち上がりエッジに対してホールドしておくべき時間である。

本実施例において、ウェハ試験時、テスタから被試験デバイスのテスト回路１０に供給される制御信号により、セットアップ／ホールド時間・変調・遅延発生回路１１０、１２０の遅延時間を設定する。例えばテスタから、クロックＣＬＫ１、外部データ信号Ｅｘｔ．ＤＱｉを与える。このとき、テスタからのＣＬＫ２はＬｏｗとされる。データをメモリセルアレイ（不図示）に書き込み後、該データの読み出しを行い、書き込みデータ（期待値）と比較することで、パス／フェイルをチェックし、ＤＱラッチ回路２３のセットアップ時間、ホールド時間の測定が行われる。

なお、本実施例では、外部データ信号Ｅｘｔ．ＤＱｉをラッチするためのＤＱラッチ回路のセットアップ時間／ホールド時間を測定する場合に適用した例を示したが、外部アドレス／コマンド信号Ｅｘｔ．ＣＡｉ−ｊをラッチするためのアドレスコマンドラッチ回路を含む他の保持回路のセットアップ時間／ホールド時間を測定する場合に適用できるのは当然である。

図９（Ａ）は、図１又は図５のセットアップ／ホールド時間・変調・遅延発生回路１１０、１２０の遅延時間を制御する制御回路の構成の一例を示す図である。この制御回路は、デバイス内に組み込まれる。なお、図９（Ａ）には、例として、セットアップ／ホールド時間・変調・遅延発生回路１１０における、遅延回路１１１と、微調遅延回路１１３の遅延時間の制御の例が図示されているが、遅延回路１１２、微調遅延回路１１４の遅延制御に対しても同様の構成が適用される。さらに、セットアップ／ホールド時間・変調・遅延発生回路１２０における、遅延回路１２１及び微調遅延回路１２３、並びに、遅延回路１２２及び微調遅延回路１２４も同様の構成が適用される。

図９を参照すると、この制御回路は、テスタから供給される第１のテストモード信号（Ｔｅｓｔ Ｍｏｄｅ信号１）に応答してカウント動作するカウンタ回路１２１を備える。カウンタ回路１２１のカウント出力は定電圧電源１２３に入力される。定電圧電源１２３は、例えば、カウンタ回路１２１のカウント出力を受けるデジタルアナログ変換器（不図示）と、該デジタルアナログ変換器のアナログ出力電圧を受け電圧を出力するボルテージフォロワ回路等を備えて構成され、カウンタ回路１２１のカウンタ値により、遅延回路１１１の駆動電源電圧を可変される。遅延回路１１１は、定電圧電源１２３によってその電源電圧が設定され、遅延時間が可変される。微整遅延回路１１３も定電圧電源１２３によって駆動される。

さらに、テスタから供給される第２のテストモード信号（Ｔｅｓｔ Ｍｏｄｅ信号２）に応答してカウントするカウンタ回路１２２を備え、カウンタ回路１２２のカウント出力（例えば４ビット）で微整遅延回路１１３の遅延時間を１６段階に可変させる。微整遅延回路１１３から遅延クロックＣＬＫ１＿Ｄが出力される。図９（Ａ）の遅延回路１１１として、与えられた電源電圧で遅延が可変する任意の遅延回路を用いることができ、例えば偶数段のインバータで構成される。あるいは、インバータと電源間に能動負荷素子を備え、能動負荷素子のバイアス電圧を可変させる構成としてもよい。インバータは差動回路で構成してもよいし、ＣＭＯＳインバータで構成してもよい。微調整遅延回路１１３は、カウント出力（例えば４ビット）に基づき、信号波形の遷移の遅延を調整するインターポレータで構成してもよい。

ＣＬＫ１＿Ｉは、図１の基本ＣＬＫ発生回路１０１の出力である第１信号である。ＣＬＫ１＿ＤはＣＬＫ１＿Ｉが遅延回路１１１と微調整遅延回路１１３を通った遅延信号であり、例えば図１の第２信号（２）である。

カウンタ回路１２１、１２２をカウントアップ又はカウントダウン動作させる第１、第２のテストモード信号（Ｔｅｓｔ Ｍｏｄｅ信号２）をテスタから与えることにより、遅延回路１１１、微調遅延回路１１３の遅延時間を可変させ、ＣＬＫ１＿Ｉに対するＣＬＫ１＿Ｄの遅延時間を可変させる（図９（Ｂ）参照）。

図１０（Ａ）は、図１又は図５の遅延回路の遅延を制御する制御回路の構成の一例を示す図である。図１０（Ｂ）は、図１０（Ａ）の回路の動作を説明するための波形図である。テスタ等から供給されるテストモード信号（Ｔｅｓｔ Ｍｏｄｅ信号）に応答してカウントするカウンタ回路１３５を有し、カウンタ回路１３５の出力は、定電圧電源１３４に入力され、カウンタ値により遅延回路１３１の電源電圧が設定され、遅延が調整される。微整遅延回路１３２も定電圧電源で駆動される。遅延回路１３１、１３２は、図１、図５の例えば遅延回路１１１、微整遅延回路１１３のレプリカ回路であり、同一チップ内に搭載される。微調遅延回路１３２の出力ＣＬＫ１＿Ｄを入力し、ＣＬＫ２＿Ｉ（基本ＣＬＫ発生回路１０２の出力）の立ち上がりエッジでサンプルするラッチ回路１３３を備え、ラッチ回路１３３の出力ＣＬＫ＿ＯＵＴは、カウンタ回路１３５に入力される。ラッチ回路１３３は、カウンタ１３５の出力を受け、０で初期化され、その出力ＣＬＫ＿ＯＵＴはＬｏｗとされる。ＣＬＫ＿ＯＵＴは、カウンタ回路１３５に入力され、ＣＬＫ＿ＯＵＴ＝Ｈｉｇｈのとき、テストモード（Ｔｅｓｔ Ｍｏｄｅ）信号の入力によらず、カウントの値は固定される（ＣＬＫ＿ＯＵＴがＨｉｇｈとなる直前のカウント値に固定される）。なお、微調遅延回路には、カウンタ回路の下位４ビットが入力され、定電圧電源１３４には上位ビットを入力する構成としてもよい。ラッチ回路１３３は、カウンタ回路１３５のカウント出力０で初期化（リセット）され、ＣＬＫ＿ＯＵＴはＬｏｗとなる。

カウンタ回路１３５のカウント値で遅延が可変されるＣＬＫ１＿ＤとＣＬＫ２＿Ｉの立ち上がりエッジが時間軸上で一致した場合、すなわち、設定したい遅延値（Ｄｅｌａｙ値）（図１０（Ｂ）参照）の条件になったときに、ＣＬＫ＿ＯＵＴがＨｉｇｈとなる。

ＣＬＫ＿ＯＵＴは、カウンタ回路１３５に入力され、カウンタ回路１３５のカウント動作の停止・許可を制御するカウントイネーブル信号として用いられる。ＣＬＫ＿ＯＵＴ＝Ｈｉｇｈとなったときは、カウンタ回路１３５は、テストモード信号（ＴｅｓｔＭｏｄｅ信号）を受けても、カウントアップ動作は行わず（カウント・ディセーブル状態）、現状のカウンタ値を保持する。したがって、遅延回路１３１、１３２は設定された遅延値を維持する。

ＣＬＫ＿ＯＵＴは、セットアップ／ホールド時間・変調回路１４（２４）にも入力されＣＬＫ＿ＯＵＴ＝Ｌｏｗのとき、つまり、設定したい遅延（Ｄｅｌａｙ）が見つからなかった場合、セットアップ／ホールド時間・変調回路１４（２４）は、非活性状態となり、内部信号Ｉｎｔ．ＣＡｉ−ｊ（Ｉｎｔ．ＤＱｉ）を固定値（例えばＬｏｗ固定値）とする。これにより、外部入力される信号Ｅｘｔ．ＣＡｉ−ｊ（Ｅｘｔ．ＤＱｉ）が無視され（内部信号に伝達されない）、テストを行うと、テスト結果は、不良（Ｆａｉｌ）となる。この結果、セットアップ／ホールド時間の遅延の調整ができなかったことが判別できる。

また、遅延調整の１段階において（最初の段階で）、ＣＬＫ１＿ＤとＣＬＫ２＿Ｉが一致した場合には、ラッチ回路１３３の出力ＣＬＫ＿ＯＵＴとして、Ｌｏｗを出力するようにする。ＣＬＫｌ＿ＤとＣＬＫ２＿Iが正しく判定されていない可能性があるためである。

実際の試験では、遅延値（Ｄｅｌａｙ）の設定は、遅延回路１３２の遅延の可変数をｍ、定電圧電源１３４の電圧の可変数をｎとすると、ｍ×ｎ通り（ｍ＝１６、ｎ＝８であれば１２８回）あり、カウンタ回路１３５を回してして、セットアップ／ホールド時間（ｔＳ／ｔＨ）の試験を行うことになる。ｍ＝１６、ｎ＝８の場合、カウンタ回路１３５は７ビットカウンタで構成あれ、カウント０から１２７までカウント動作が行われる。

本実施例によれば、複数の被試験デバイスを同時に試験する並列試験において、遅延値（Ｄｅｌａｙ）は、デバイス毎に自動に設定可能とされる。このため、高精度なセットアップ／ホールド時間の試験が可能になる。

デバイスに入力される信号は、様々な要因で波形なまりが生じるが、一つの外部信号基準として、デバイス内部で生成すれば、外部要因でのなまり等によるずれの影響はなくなる。また、並列試験においてもデバイス個別に、遅延値を設定することができるので高精度で測定できる。

なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１〜６ 第１〜第６信号
１０、１０’ アドレスコマンド入力回路ブロック
１１、１１’ クロック初段回路（ＣＬＫ初段回路）
１２、１２’ アドレスコマンド初段回路（ＡＤＤ／ＣＭＤ初段回路）
１３ アドレスコマンドラッチ回路（ＡＤＤ／ＣＭＤ Ｌａｔｃｈ回路）
１４、２４ セットアップ／ホールド時間・変調回路（ｔＳ／ｔＨ Ｍｏｄｕｌａｔｉｏｎ 回路）
２０ データ入力回路ブロック
２１ ＤＱＳｉ初段回路
２２ ＤＱｉ初段回路
２３ ＤＱラッチ回路（ＤＱｉ Ｌａｔｃｈ回路）
３０ テスタ
１００ テスト回路（Ｔｅｓｔ回路）
１０１、１０２ 基準ＣＬＫ発生回路
１１０、１２０ セットアップ／ホールド時間変調遅延発生回路（ｔＳ／ｔＨ Ｍｏｄｕｌａｔｉｏｎ Ｄｅｌａｙ発生回路）
１１１、１１２、１２１、１２２ 遅延回路
１１３、１１４、１２３、１２４ 微調遅延回路
１２１、１２２、１３５ カウンタ回路（Ｃｏｕｎｔｅｒ回路）
１２３、１３４ 定電圧電源
１３３ ラッチ回路（Ｌａｔｃｈ回路）
１５１、１６２ インバータ
１５２、１５３、１５５、１６４、１６５、１６６、１６８ 排他的論理和（ＥＸＯＲ）回路
１５４、１６７ オア回路
１６１ 論理積（ＡＮＤ）回路
１６３ 遅延回路（Ｄｅｌａｙ）

Claims (13)

1. 順序回路と、
   前記順序回路のテストを行うテスト回路と、
   を備え、
   前記テスト回路は、
   第１の信号を入力とする第１の遅延回路と、
   前記第１の遅延回路の出力である第２の信号を入力とする第２の遅延回路と、
   前記第１の信号と前記第２の遅延回路の出力である第３の信号とを入力し、前記第１の信号の遷移と前記第３の信号の遷移との間の期間に２値の一方の論理レベルとされる第４の信号を生成する変調回路と、
   を備え、
   前記第１遅延回路の出力である前記第２の信号が、前記順序回路のクロック端子に入力され、前記変調回路から出力される前記第４の信号が、前記順序回路の入力端子に入力される、ことを特徴とする半導体集積回路。
2. 前記第１遅延回路及び第２遅延回路は、それぞれの遅延時間が可変とされ、
   前記第１遅延回路の遅延時間が、前記順序回路のセットアップ時間に対応し、
   前記第２遅延回路の遅延時間が、前記順序回路のホールド時間に対応する、ことを特徴する請求項１に記載の半導体集積回路。
3. 前記第１の信号がクロック信号である、ことを特徴とする請求項１又２に記載の半導体集積回路。
4. 順序回路と、
   前記順序回路のテストを行うテスト回路と、
   を備え、
   前記テスト回路は、
   第１の信号を入力する第１遅延回路と、
   前記第１の遅延回路の出力である第２の信号を入力とする第２遅延回路と、
   を有し、
   前記第１遅延回路の出力である前記第２の信号は、前記順序回路のクロック端子に入力され、
   前記第１遅延回路に入力される第１の信号の遷移と、前記第２遅延回路の出力である第３の信号の遷移との間の期間に２値の一方の論理レベルとされる第４の信号が、前記順序回路の入力端子に入力され、
   前記第１遅延回路は遅延時間が可変とされ、
   前記順序回路の前記第１の信号に対する前記第４の信号のセットアップ時間に対応する遅延時間を与え、
   前記第２遅延回路は遅延時間が可変とされ、前記順序回路の前記第１の信号に対する前記第４の信号のホールド時間に対応する遅延時間を与える、ことを特徴とする半導体集積回路。
5. 前記第１、第２の遅延回路の各遅延回路が、
   可変遅延回路と、
   前記可変遅延回路よりも細かい時間分解能で遅延時間が可変な微調遅延回路と、
   を備えている、ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
6. 前記変調回路が、前記第４の信号を、前記第１の信号の遷移時に２値の他方の論理レベルから前記一方の論理レベルに遷移させ、前記第３の信号の遷移時に前記一方の論理レベルから前記他方の論理レベルに遷移させる、ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
7. 前記第１、第２の遅延回路の少なくとも１つの遅延回路に対して、
   制御信号に基づきカウント動作するカウンタ回路と、
   前記カウンタ回路の出力に基づき電圧を可変させる電圧源と、
   を備え、
   前記電圧源の出力に基づき、前記遅延回路の遅延時間が可変制御される、ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
8. 第１の制御信号に基づきカウント動作する第１のカウンタ回路と、
   前記第１のカウンタ回路のカウント出力に基づき電圧を可変させる電圧源と、
   第２の制御信号に基づきカウント動作する第２のカウンタ回路と、
   を備え、
   前記可変遅延回路は、前記第１のカウンタ回路で電圧が可変される前記電圧源からの電圧に基づき、遅延時間が可変に制御され、
   前記微調遅延回路は、前記第２のカウンタ回路のカウント出力に基づき、遅延時間が選択される、ことを特徴とする請求項５に記載の半導体集積回路。
9. 前記第１、第２の遅延回路の少なくとも１つの遅延回路に対して、
   前記遅延回路のレプリカをなし前記遅延回路と共通に前記第１の信号を入力するレプリカ遅延回路と、
   前記レプリカ遅延回路の出力が、基準となる信号に対して予め定められた所定の遅延値を有するか否かを検出する回路と、
   を備え、
   前記レプリカ遅延回路の出力が、所定の遅延値を有する場合、前記遅延回路を前記遅延値に固定する、ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
10. 制御信号に基づきカウント動作するカウンタ回路を備え、
    前記レプリカ遅延回路の遅延時間は前記カウンタ回路のカウント出力に基づき、可変され、
    前記レプリカ遅延回路の出力を前記基準となる信号でラッチするラッチ回路を備え、
    前記ラッチ回路が所定の値のとき、前記カウンタ回路のカウント動作を停止させ、前記カウント値を固定させる、ことを特徴とする請求項９に記載の半導体集積回路。
11. 前記ラッチ回路の出力が前記所定の値の以外のとき、前記変調回路を非活性状態とし、
    前記ラッチ回路の出力が前記所定の値のとき、前記変調回路の動作を活性化させる、ことを特徴とする請求項１０に記載の半導体集積回路。
12. 順序回路を含む半導体集積回路のテストにあたり、第１の信号を第１の遅延時間遅延させた第２の信号と、前記第２の信号を第２の遅延時間遅延させた第３の信号を生成し、
    前記第１の信号の遷移と前記第３の信号の遷移との間の期間、２値の一方の値とされる第４の信号を生成し、
    前記順序回路が、前記第４の信号を入力し、前記第１の信号と前記第３の信号の遷移の時間間隔の間に遷移する前記第２の信号に基づき、サンプルする、ことを特徴とする半導体集積回路のテスト方法。
13. テスト装置側から、前記第１の遅延時間及び／又は前記第２の遅延時間を可変させ、前記半導体集積回路の良不良判定を行うことで、前記順序回路のセットアップ時間及び／又はホールド時間の試験を行う、ことを特徴とする請求項１２に記載の半導体集積回路のテスト方法。

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