KR100903753B1

KR100903753B1 - 반도체 메모리 테스터

Info

Publication number: KR100903753B1
Application number: KR1020070059499A
Authority: KR
Inventors: 히사키 아라사와
Original assignee: 요코가와 덴키 가부시키가이샤
Priority date: 2006-06-26
Filing date: 2007-06-18
Publication date: 2009-06-18
Also published as: JP2008004237A; KR20070122373A; US20070297255A1; JP4957092B2; US7644324B2

Abstract

과제

고속 메모리의 테스트를, 복잡한 프로그램 처리를 수반하지 않고 디바이스의 파라미터대로 프로그램함으로써 효율적으로 실시할 수 있는 반도체 메모리 테스터를 실현하는 것.

해결 수단

테스트 대상 메모리 디바이스의 양부 판정을 실시하는 반도체 메모리 테스터 로서, 상기 테스트 대상 메모리 디바이스가 출력하는 클록에 기초하는 타이밍에서 상기 테스트 대상 메모리 디바이스의 출력과 기대값을 비교하는 측정부를 갖는 것을 특징으로 하는 것.

반도체 메모리, 분배 유닛, 콤퍼레이터, SDRAM

Description

반도체 메모리 테스터{SEMICONDUCTOR MEMORY TESTER}

도 1 은 본 발명의 일 실시예를 나타내는 블록도.

도 2 는 DUT (200) 의 구성예를 나타내는 블록도.

도 3 은 도 1 의 신호 측정부 (B) 만을 나타낸 블록도.

도 4 는 분주 분배 유닛 (151) 의 구체예를 나타내는 블록도.

도 5 는 분배 유닛 (152) 의 구체예를 나타내는 블록도.

도 6 은 분배 유닛 (152) 의 다른 구체예를 나타내는 블록도.

도 7 은 도 4 의 동작을 설명하는 타이밍 차트.

도 8 은 DDR SDRAM 테스터에 있어서의 타이밍 차트의 일례.

도 9 는 DDR2-400 의 타이밍 차트의 일례.

도 10 은 DDR3-800 의 타이밍 차트의 일례.

도 11 은 DDR3-1600 의 타이밍 차트의 일례.

*도면의 주요 부분에 대한 부호의 설명*

100 : 테스터

200 : DUT

111 ∼ 11n : 타이밍 발생부

121 ∼ 12n : 포맷터

131 ∼ 13n : 드라이버

141 : 리시버

142 ∼ 14n : 콤퍼레이터

151 : 분주 분배 유닛

152 ∼ 15n : 분배 유닛

161 ∼ 16n : 페일 판정부

171 ∼ 17n : 타이밍 발생부

[특허 문헌 1] 일본 공개특허공보 2002-230999호

본 발명은, 반도체 메모리 테스터 (이하, 테스터라고 한다) 에 관한 것으로, 상세하게는, DDR SDRAM (Double Data Rate Synchronous Dynamic Random Access Memory) 의 테스트 개선에 관한 것이다.

컴퓨터의 메인 메모리에 사용되는 반도체 메모리의 일종으로, 더블 데이터 레이트 (DDR) 모드라는 고속의 데이터 전송 기능을 가진 DDR SDRAM 이 있다.

SDRAM 은, 외부 버스 인터페이스가 일정 주기의 클록 신호에 동기하여 동작하도록 구성된 DRAM 이다. DRAM 은, 콘덴서와 트랜지스터에 의해 전하를 저장하도록 구성된 것으로, 읽고 쓰기를 자유롭게 실시할 수 있지만, 정보를 기억하는 전하가 시간과 함께 감소되기 때문에, 일정 시간마다 기억 유지를 위한 재기록 (리프레시) 이 실시된다. 컴퓨터의 전원을 끄면, 기억 내용은 소거된다.

DDR 은, 이러한 SDRAM 의 전송 속도를 통상의 2 배로 한 것이다. 구체적으로는, 컴퓨터 내부에서 각 회로 사이의 동기를 취하기 위한 클록 신호의 상승시와 하강시 모두에서 데이터의 읽기쓰기가 실시되도록 동기 타이밍을 강화하고 있다.

DDR SDRAM 에서는, 종래부터 데이터 (DQS) 가 유효하다라고 하여 데이터의 존재를 상대에게 통지하는 수법이 취해져 왔지만, DDR2 까지는 대부분 유효하게 기능하고 있지 않았다. 이것은 클록이 비교적 저속이며, 클록 기준에서도 데이터나 DQS 의 시험이 용이했었기 때문이다.

이것에 대하여, DDR3, 차세대 DDR-DRAM 등 고속의 데이터를 사용하는 SDRAM 의 인터페이스에서는, 테스터로부터 공급되는 클록의 주파수를 테스트 대상인 반도체 메모리 (이하, DUT 라고 한다) 내부에서 예를 들어, PLL (Phase Locked Loop) 을 사용하여 체배 (遞倍) 함으로써 고속의 클록 (예를 들어, 참조 클록 133MHz 를 디바이스 내부에서 24 체배하여 3200MHz 를 얻는다) 을 생성하고, 그 고속화한 클록을 사용하여 DUT 내부를 구동하고, 추가로 DUT 내부의 동작 타이밍을 취하기 위하여 DLL (Delay Locked Loop) 등을 사용하여 클록의 정합을 취하는 것이 실시되고 있다.

상기 특허 문헌 1 의 단락 0035 이후에는, DDR SDRAM 의 구조와 테스트에 관한 기술이 있다.

종래의 이들 DDR SDRAM 의 시험을 실시하는 일반적인 테스터에서는, 테스터 내부의 기준 타이밍을 기본으로 하여 DUT 로부터의 입력 신호에 대한 시간을 설정하고, 입력 신호를 샘플로 하여 그 값을 논리 비교함으로써 패스 / 페일을 판정하고 있다. 이것은, DUT 가 테스터로부터 공급되는 기본적인 타이밍 (클록) 에 완전히 동기하여 동작하는 것을 전제로 하고 있다.

도 8 은, 이러한 DDR SDRAM 테스터에 있어서의 타이밍 차트의 일례이다. 도 8(a) 는 테스터로부터 입력되는 기준 클록에 기초하여 DUT 의 내부에서 생성되는 시스템 클록이다. 도 8(b) 는 DUT 로부터 출력되는 차동 데이터 스트로브 (DQS) 이다. 도 8(c) 는 복수의 스트로브 (도 8 의 예에서는 16 개) 로 이루어지는 멀티 스트로브이며, DQS 의 전이점이 어디쯤에 존재하는지를 찾기 위한 스트로브이다. 도 8(d) 는 히스토그램이며, 멀티 스트로브에 의해 DQS 를 샘플링하여 구한다. 이 히스토그램의 피크 위치로부터 DQS 의 전이점을「이쯤」이라고 특정한다. 도 8(e) 는 DUT 로부터 출력되는 데이터 (DQ) 이다. 도 8(f) 는 DQ 를 샘플링하기 위한 스트로브이며, 히스토그램의 피크 위치에 대하여 디바이스가 요구하는 오프셋 시간 (Tos) 을 부가한다는 조작을 실시하고 있다.

도 9 는 DDR2-400 의 타이밍 차트의 일례이고, 도 8 과 공통되는 부분에는 동일 부호를 붙였다. 도 9(a) 는 DUT 의 내부에서 생성되는 시스템 클록, 도 9(b) 는 DUT 로부터 출력되는 차동 데이터 스트로브 (DQS), 도 9(c) 는 멀티 스트로브, 도 9(d) 는 DUT 로부터 출력되는 데이터 (DQ) 이다. 차동 데이터 스트로브 (DQS) 의 주목 영역을 시스템 클록의 전이점을 중심으로 한 ±500ps 이내로 정 의하고, 데이터 (DQ) 의 스트로브 위치를 차동 데이터 스트로브 (DQS) 의 크로스점으로부터 350ps 로 정의하고, 데이터 (DQ) 의 주목 영역은 시스템 클록의 상승을 중심으로 한 경우 ±600ps 이내로 정의하고 있다.

도 10 은 DDR3-800 의 타이밍 차트의 일례이고, 도 9 와 공통되는 부분에는 동일 부호를 붙였다. 도 10 에서는, 데이터 (DQ) 의 스트로브 위치를 차동 데이터 스트로브 (DQS) 의 크로스점으로부터 200ps 로 정의하고, 데이터 (DQ) 의 주목 영역은 시스템 클록의 상승을 중심으로 한 ±150ps 이내로 정의하고 있다.

도 11 은 DDR3-1600 의 타이밍 차트의 일례이며, 도 9 및 도 10 과 공통되는 부분에는 동일 부호를 붙였다. 도 11 에서는, 데이터 (DQ) 의 스트로브 위치를 차동 데이터 스트로브 (DQS) 의 크로스점으로부터 100ps 로 정의하고, 데이터 (DQ) 의 주목 영역은 시스템 클록의 상승을 중심으로 한 ±150ps 이내로 정의하고 있다.

그런데, 테스터로부터 입력되는 클록에 대하여 내부에서 생성되는 고속 클록의 위상 관계를 항상 정확하게 유지하는 것은 곤란하고, 차동 데이터 스트로브 (DQS) 와 데이터 (DQ) 의 관계가 전후 (前後) 되어 버리는 경우가 있다.

또, PLL 이나 DLL 의 동작은, 회로 노이즈, 전원 변동, 디바이스의 온도 등 디바이스의 환경 조건에서 상이하여, 주파수나 지연량이 변화되어 버린다. 이 결과, 1kbit 를 초과하는 긴 데이터열의 버스트 판독 출력의 경우에는, 테스터로부터 공급되고 있는 클록에 대하여 일정한 관계를 유지할 수 없게 된다.

따라서, 종래의 테스터에서는, 상기 기술한 바와 같이 DQS 의 전이점을 얻기 위하여 본래의 DRAM 시험과는 상이한 패턴을 주행시켜 데이터를 취득하도록 프로그램하고 있지만, 이 시간은 전체 시험 시간 40 분 정도에 대하여 약 5 분이 소요되고, 전체 시험 시간의 10％ 이상의 시간을 필요로 하게 된다.

또, 상기 기술한 바와 같이 멀티 스트로브의 스트로브 간격이 20 ∼ 100ps 이상으로 비교적 넓기 때문에, 미세한 시간을 판정하는 데에 있어서는 스트로브 발생점을 조금씩 어긋나게 하는 조작이 필요하고, 시간이 걸림과 함께, 얻어지는 데이터는 어디까지나 빈도 데이터이기 때문에 정확하지 않다.

또한, 한 번은 데이터를 샘플하지만, 그 후의 디바이스 동작이 일정하다는 보증이 없기 때문에, 고정 타이밍에서 측정하는 테스터에 의해 페일을 검출해도, 실제의 메모리와 대상 디바이스 사이의 프로토콜에서는 아무런 문제가 없을 가능성이 있어, 양품임에도 불구하고 불량품으로 판정해 버리게 된다. 이 경향은 데이터 레이트가 고속이 될수록 강하다.

이들 문제를 해결하기 위해서는, 사용자는 DQS 에 대하여 DQ 가 성립하고 있는 시간을 시험하려는 것뿐인데, 가(假)패턴을 주행시켜 데이터의 연산을 실시하고, 오프셋 시간을 발생시켜 전체 타이밍 보정을 실시하도록 프로그램하지 않으면 안 되어, 테스터 프로그램의 번잡화는 피할 수 없다는 문제가 있다.

본 발명의 과제는, 고속 메모리의 테스트를 복잡한 프로그램 처리를 수반하지 않고 디바이스의 파라미터대로 프로그램함으로써 효율적으로 실시할 수 있는 반도체 메모리 테스터를 실현하는 것이다.

과제를 해결하기 위한 수단

상기 과제를 해결하는 청구항 제 1 항에 기재된 발명은, 테스트 대상 메모리 디바이스의 양부 판정을 실시하는 반도체 메모리 테스터로서, 상기 테스트 대상 메모리 디바이스가 출력하는 클록에 기초하는 타이밍에서 상기 테스트 대상 메모리 디바이스의 출력과 기대값을 비교하는 측정부를 갖는 것을 특징으로 한다.

청구항 제 2 항에 기재된 발명은, 청구항 제 1 항에 기재된 반도체 메모리 테스터에 있어서, 상기 측정부는, 상기 테스트 대상 메모리 디바이스의 출력 데이터가 입력되는 콤퍼레이터와, 이 콤퍼레이터의 출력을 비교 타이밍에서 샘플링하는 샘플링부와, 이 샘플링부의 출력과 기대값을 비교하여 테스트 대상 메모리 디바이스의 양부 판정을 실시하는 페일 판정부를 갖는 것을 특징으로 한다.

청구항 제 3 항에 기재의 발명은, 청구항 제 1 항 또는 청구항 제 2 항에 기재된 반도체 메모리 테스터에 있어서, 상기 측정부는, 상기 테스트 대상 메모리 디바이스의 출력 데이터의 지연 시간을 설정하는 가변 지연 소자를 갖는 것을 특징으로 한다.

청구항 제 4 항에 기재된 발명은, 청구항 제 1 항 내지 청구항 제 3 항 중 어느 한 항에 기재된 반도체 메모리 테스터에 있어서, 상기 측정부는, 테스트 대상 메모리 디바이스가 출력하는 클록을 분주하여 비교 타이밍을 생성하는 분주 수단을 갖는 것을 특징으로 한다.

청구항 제 5 항에 기재된 발명은, 청구항 제 1 항 내지 청구항 제 4 항 중 어느 한 항에 기재된 반도체 메모리 테스터에 있어서, 상기 테스트 대상 메모리 디 바이스는, 내부에서 클록을 생성하는 것을 특징으로 한다.

발명을 실시하기 위한 최선의 형태

이하, 도면을 참조하여, 본 발명의 실시 형태에 대하여 설명한다.

도 1 은 본 발명의 실시 형태의 일례를 나타내는 블록도이다. 테스터 (100) 는 DUT (200) 에 대하여 각종 시험 신호를 부여하고, DUT (200) 는 테스터 (100) 로부터 입력되는 시험 신호에 기초한 응답 신호를 테스터 (100) 에 대하여 출력한다. 그리고, 테스터 (100) 는, DUT (200) 로부터 입력되는 응답 신호가 미리 설정되어 있는 소정의 시간 관계를 만족하고 있는 것인지의 여부를 판단하여 양부 판정을 실시한다.

테스터 (100) 는, 신호 발생부 (A) 와 신호 측정부 (B) 로 크게 나눌 수 있다.

신호 발생부 (A) 에는, DUT (200) 에 부여하는 프레임 패턴을 출력 프레임 패턴으로서 포맷터 (123 ∼ 12n) 에 입력함과 함께 DUT (200) 로부터 출력되는 프레임의 양부 판단의 기준이 되는 기대값 프레임 패턴을 입력 프레임 패턴으로서 신호 측정부 (B) 의 페일 판정부에 입력하는 프레임 패턴 발생부 (101), 타이밍 발생부 (111) 와 포맷터 (121) 와 드라이버 (131) 로 구성되는 기준 클록의 출력 계통, 타이밍 발생부 (112) 와 포맷터 (122) 와 드라이버 (132) 로 구성되는 DQS 입력핀의 출력 계통, 타이밍 발생부 (113 ∼ 11n) 와 포맷터 (123 ∼ 12n) 와 드라이버 (133 ∼ 13n) 로 구성되는 소정의 패킷 프레임을 출력하기 위한 복수의 커맨드/어드레스/데이터핀의 출력 계통이 형성되어 있다.

신호 측정부 (B) 에는, 리시버 (141) 와 분주 분배 유닛 (151) 과 페일 판정부 (161) 와 타이밍 발생부 (171) 로 구성되는 DQS 클록핀 계통, 콤퍼레이터 (142 ∼ 14n) 와 분배 유닛 (152 ∼ 15n) 과 페일 판정부 (162 ∼ 16n) 와 타이밍 발생부 (172 ∼ 17n) 로 구성되는 복수의 DQ 측정 계통이 형성되어 있다.

타이밍 발생부 (111 ∼ 11n) 는, 각 출력 신호 계통에 따라 설정되어 있는 소정의 시간 관계의 타이밍 신호를 후단의 포맷터 (121 ∼ 12n) 에 출력한다.

포맷터 (121 ∼ 12n) 는, 프레임 패턴 발생부 (101) 로부터 입력되는 프레임 패턴 신호 및 타이밍 발생부 (111 ∼ 11n) 로부터 입력되는 타이밍 신호에 기초하여, 각 출력 신호 계통에 따라 설정되어 있는 리턴 제로 (RZ) 나 논리턴 제로 (NRZ) 등의 소정의 신호 형식으로 포맷된 신호를, 후단의 드라이버 (131 ∼ 13n) 에 출력한다. 포맷터 (121) 는 기준 클록의 신호 형식으로 포맷하고, 포맷터 (122) 는 DQS 입력의 신호 형식 (RZ) 으로 포맷하고, 포맷터 (123 ∼ 12n) 는 예를 들어, 6 비트폭 18 워드로 커맨드/어드레스/데이터와 에러 검출 비트를 포함하는 패킷 프레임을 출력하기 위한 신호 형식 (NRZ) 으로 포맷한다.

드라이버 (131 ∼ 13n) 는, DUT (200) 의 소정의 핀에 대하여 차동 신호를 출력하도록 구성되어 있다.

리시버 (141) 는, DUT (200) 의 DQS 클록을 차동 형태로 수신하여 분주 분배 유닛 (151) 에 차동 신호를 출력한다.

분주 분배 유닛 (151) 은, 리시버 (141) 를 통해 입력되는 DQS 클록을 분주하여 다른 분배 유닛 (152 ∼ 15n) 에 클록으로서 출력함과 함께, 페일 판정부 (161) 의 일방의 입력 단자에도 출력한다.

타이밍 발생부 (171) 는, 페일 판정부 (161) 의 타방의 입력 단자에, DUT (200) 로부터 출력되는 DQS 클록의 시간 관계에 대하여, 기대값 패턴이 나타내는 소정의 사양을 만족하고 있는지의 여부를 판정하기 위한 기준이 되는 타이밍 신호를 출력한다.

페일 판정부 (161) 는, 프레임 패턴 발생부 (101) 로부터 입력되는 기대값 프레임 패턴 및 타이밍 발생부 (171) 의 타이밍 신호에 기초하여, 분주 분배 유닛 (151) 의 출력 신호에 대한 양부 판정을 실시한다.

콤퍼레이터 (142 ∼ 14n) 는, 윈도우형의 콤퍼레이터로서 구성된 것으로서, DUT (200) 의 출력 데이터 (DQ) 의 값이 소정의 상한값 (H) 및 하한값 (L) 에 대하여 어떠한 대소 관계에 있는지를 비교하여 그 비교 결과를 분배 유닛 (152 ∼ 15n) 에 출력한다.

분배 유닛 (152 ∼ 15n) 은, 콤퍼레이터 (142 ∼ 14n) 의 출력 신호를 분주 분배 유닛 (151) 에서 분주된 클록에 기초하여 샘플링하고, 페일 판정부 (162 ∼ 16n) 의 일방의 입력 단자에 출력한다.

타이밍 발생부 (172 ∼ 17n) 는, 페일 판정부 (162 ∼ 16n) 의 타방의 입력 단자에, 분배 유닛 (152 ∼ 15n) 에서 샘플링된 DUT (200) 의 출력 데이터 (DQ) 의 시간 관계에 대하여, 기대값 패턴이 나타내는 소정의 사양을 만족하고 있는지의 여부를 판정하기 위한 기준이 되는 타이밍 신호를 출력한다.

페일 판정부 (162 ∼ 16n) 는, 프레임 패턴 발생부 (101) 로부터 입력되는 기대값 프레임 패턴 및 타이밍 발생부 (172 ∼ 17n) 의 타이밍 신호에 기초하여, 분배 유닛 (152 ∼ 15n) 에서 샘플링된 DUT (200) 의 출력 데이터 (DQ) 에 대한 양부 판정을 실시한다.

도 2 는 DUT (200) 의 구성예를 나타내는 블록도이다.

내부 클록 발생 회로 (201) 는, 테스터 (100) 로부터 입력되는 기준 클록 (예를 들어, 133MHz) 을 체배 (예를 들어, 24 배) 하여 소정 주파수 (예를 들어, 3200MHz) 의 내부 클록 (DQS) 을 생성하고, 입력 클록 동기 회로 (202) 의 일방의 입력 단자 및 출력 클록 회로 (203) 에 출력한다.

입력 클록 동기 회로 (202) 의 타방의 입력 단자에는 기록 클록이 입력되고, 내부 클록에 동기한 기록 클록으로서 커맨드 디코드 입력 데이터 어드레스 회로 (204) 에 출력한다.

출력 클록 회로 (203) 는, 외부에 판독 출력 클록으로서 출력함과 함께, 출력 데이터 회로 (207) 에도 판독 출력 클록을 출력한다.

커맨드 디코드 입력 데이터 어드레스 회로 (204) 는, 입력 클록 동기 회로 (202) 로부터 입력되는 기록 클록에 기초하여 외부로부터 입력되는 패킷 프레임 형식의 커맨드/어드레스/입력 데이터를 받아들이고, 라인 버퍼 (205) 를 통하여 메모리 코어 (206) 에 기입한다.

메모리 코어 (206) 에 기입된 데이터는, 라인 버퍼 (205) 를 통하여 출력 데이터 회로 (207) 에 판독 출력되고, 출력 클록 회로 (203) 로부터 출력되는 판독 출력 클록에 기초하여 출력 데이터로서 외부에 출력된다.

도 3 은 도 1 의 신호 측정부 (B) 만을 나타낸 블록도이다. DUT (200) 로부터 출력되는 DQS 클록을 분주 분배 유닛 (151) 에 의해 분주함으로써 테스터 (100) 의 필요 주파수 대역을 제한할 수 있게 되어, 각 DQ 핀 계통에서 이들 분주된 클록을 사용하여 데이터 (DQ) 를 샘플한다.

도 4 는 분주 분배 유닛 (151) 의 구체예를 나타내는 블록도로서, 도 1 및 도 3 과 공통되는 부분에는 동일한 부호를 붙였다. 리시버 (141) 의 비반전 출력은, 비반전 입력 1 / 4 분주기 (151a) 와 반전 입력 1 / 4 분주기 (151b) 에 입력됨과 함께, 플립플롭 (151e) 의 비반전 입력 단자 (D) 와 플립플롭 (151f) 의 반전 입력 단자 (D) 에 입력되어 있다. 리시버 (141) 의 반전 출력은, 비반전 입력 1 / 4 분주기 (151c) 와 반전 입력 1 / 4 분주기 (151d) 에 입력됨과 함께, 플립플롭 (151g) 의 비반전 입력 단자 (D) 와 플립플롭 (151h) 의 반전 입력 단자 (D) 에 입력되어 있다.

비반전 입력 1 / 4 분주기 (151a) 의 출력은 가변 지연 소자 (151j) 를 통하여 플립플롭 (151e) 의 클록 단자에 입력됨과 함께 출력 버퍼 (151n) 에 입력되고, 반전 입력 1 / 4 분주기 (151b) 의 출력은 가변 지연 소자 (151k) 를 통하여 플립플롭 (151f) 의 클록 단자에 입력됨과 함께 출력 버퍼 (151n) 에 입력되고, 비반전 입력 1 / 4 분주기 (151c) 의 출력은 가변 지연 소자 (151l) 를 통하여 플립플롭 (151g) 의 클록 단자에 입력됨과 함께 출력 버퍼 (151n) 에 입력되고, 반전 입력 1 / 4 분주기 (151d) 의 출력은 가변 지연 소자 (151m) 를 통하여 플립플롭 (151h) 의 클록 단자에 입력됨과 함께 출력 버퍼 (151n) 에 입력되어 있다.

플립플롭 (151e ∼ 151h) 의 Q 출력은 페일 판정부 (161) 에 입력되어 있다.

분주 분배 유닛 (151) 에 형성되어 있는 가변 지연 소자 (151j ∼ 151m) 의 각 지연 시간에 의해, DUT (200) 로 정의되는 DQS 와 데이터 (DQ) 의 상대적인 지연 시간을 설정할 수 있다. 여기서, 샘플 클록으로서 DUT (200) 의 출력을 사용하기 때문에, 만일 DUT (200) 측의 이유로 클록 주파수 (DQS) 가 변화했다고 해도 그에 따라 생성되는 데이터 (DQ) 와의 관계가 변화되지 않고, 안정적으로 데이터 (DQ) 를 취득할 수 있다.

또한 분배 유닛 (152 ∼ 15n) 은, 분주 분배 유닛 (151) 과 동일 구성의 반도체 칩을 사용하고, 그 분배 기능만을 이용하도록 해도 된다.

도 5 는 분배 유닛 (152) 의 구체예를 나타내는 블록도로서, 도 1 및 도 3 과 공통되는 부분에는 동일 부호를 붙였다. 도 5 에 있어서, 콤퍼레이터 (142) 의 상한값 H 측 출력은 플립플롭 (152e) 의 비반전 입력 단자 (D) 와 플립플롭 (152f) 의 반전 입력 단자 (D) 에 입력되고, 콤퍼레이터 (142) 의 하한값 L 측 출력은 플립플롭 (152g) 의 비반전 입력 단자 (D) 와 플립플롭 (152h) 의 반전 입력 단자 (D) 에 입력되어 있다.

입력 버퍼 (152i) 에는 분주 분배 유닛 (151) 의 출력 버퍼 (151n) 로부터 분주 신호가 입력되고, 이들 분주 신호는 출력 버퍼 (152n) 를 통하여 다음 단의 입력 버퍼에 출력되어 있다. 비반전 입력 1 / 4 분주기 (151a) 의 출력 계통은 가변 지연 소자 (152j) 를 통하여 플립플롭 (152e) 의 클록 단자에 입력됨과 함께 출력 버퍼 (152n) 에 입력되고, 반전 입력 1 / 4 분주기 (151b) 의 출력 계통은 가 변 지연 소자 (152k) 를 통하여 플립플롭 (152f) 의 클록 단자에 입력됨과 함께 출력 버퍼 (152n) 에 입력되고, 비반전 입력 1 / 4 분주기 (151c) 의 출력은 가변 지연 소자 (152l) 를 통하여 플립플롭 (152g) 의 클록 단자에 입력됨과 함께 출력 버퍼 (152n) 에 입력되고, 반전 입력 1 / 4 분주기 (151d) 의 출력은 가변 지연 소자 (152m) 를 통하여 플립플롭 (152h) 의 클록 단자에 입력됨과 함께 출력 버퍼 (152n) 에 입력되어 있다.

플립플롭 (152e ∼ 152h) 의 Q 출력은 페일 판정부 (162) 에 입력되어 있다.

분배 유닛 (152) 에 형성되어 있는 가변 지연 소자 (152j ∼ 152m) 의 각 지연 시간에 의해, DUT (200) 에서 정의되는 DQS 와 데이터 (DQ) 의 상대적인 지연 시간을 설정할 수 있다. 여기서, 샘플 클록으로서 DUT (200) 의 출력을 사용하기 때문에, 만일 DUT (200) 측의 이유로 클록 주파수 (DQS) 가 변화했다고 해도 그에 따라 생성되는 데이터 (DQ) 와의 관계가 변화되는 경우는 없고, 안정적으로 데이터 (DQ) 를 취득할 수 있다.

또한, 도 5 에서는 DUT (200) 의 출력 데이터 (DQ) 를 윈도우형의 콤퍼레이터 (142) 를 통하여 입력하는 예를 나타내었지만, 용도에 따라 도 6 에 나타내는 바와 같이 도 4 와 동일한 차동 구성의 리시버 (142') 를 통하여 입력해도 된다.

도 7 은 도 4 의 동작을 설명하는 타이밍 차트이다. 도 7(a) 는 DUT 의 내부에서 생성되는 클록 (DQS), 도 7(b) 는 클록 (DQS) 을 1 / 4 로 분주한 분주 클록, 도 7(c) 는 DUT 로부터 출력되는 데이터 (DQ), 도 7(d) 는 플립플롭 (151e ∼ 151h) 에 의해 스트로브되는 페일 판정 대상 데이터이다. 도 7 에 나타내는 바와 같이, 페일 판정 대상 데이터로서 4 클록분이 유지된다.

이것에 의해, 디바이스로부터 출력되는 클록 (DQS) 이 변화해도 데이터 (DQ) 와의 상대 관계가 무너지지 않는 한 항상 데이터 (DQ) 를 올바르게 스트로브할 수 있는 트랙킹 기능을 실현할 수 있다.

그리고, 테스터의 프로그램에 있어서, 종래와 같은 도래하는 클록의 측정, 변위의 검출, 타이밍의 재프로그램이 불필요하게 되어, 디바이스의 파라미터대로 프로그램할 수 있다.

또한, 상기 실시예에서는, 클록을 분주하는 예에 관하여 설명하였지만, 클록을 분주하지 않고 그대로 필요한 핀으로 테스터 내부에서 분배하도록 해도 된다.

또, 가변 지연 소자는, 클록에 추종 동기하는 PLL 을 사용하여, 그 제어 전압으로 데이터의 지연을 제어하도록 해도 된다.

또, 타임 인터벌 애널라이저 등의 미소 시간폭 측정 수단을 사용하여 클록의 타이밍값을 측정하고, 그 측정 결과에 기초하여 추종 제어를 실시해도 된다.

이상에서 설명한 바와 같이, 본 발명에 의하면, 상기 기술한 바와 같은 회로 노이즈, 전원 변동, 디바이스의 온도 등, 디바이스의 환경 조건의 영향에 의한 주파수나 지연량의 변화가 발생해도, 종래 필요하다고 여겨진 스트로브 위치를 검출하여 전체 데이터의 샘플 타이밍을 계산하고, 재설정했던 복잡한 조작을 실시하지 않고, 테스터측에서 데이터를 취득할 수 있고, 디바이스의 사양값을 그대로 사용할 수 있어, 고속 메모리의 테스트를 효율적으로 실시할 수 있는 반도체 메모리 테스터를 실현할 수 있다.

본 발명에 의하면, 고속 메모리의 테스트를, 종래와 같은 복잡한 프로그램 처리를 수반하지 않고 효율적으로 실시할 수 있다.

Claims

테스트 대상 메모리 디바이스의 양부 판정을 실시하는 반도체 메모리 테스터 로서,

상기 테스트 대상 메모리 디바이스가 출력하는 클록에 기초하는 타이밍에서 상기 테스트 대상 메모리 디바이스의 출력과 기대값을 비교하는 측정부를 갖고,

상기 측정부는,

상기 테스트 대상 메모리 디바이스의 출력 데이터가 입력되는 콤퍼레이터와,

이 콤퍼레이터의 출력을 비교 타이밍에서 샘플링하는 샘플링부와,

이 샘플링부의 출력과 기대값을 비교하여 테스트 대상 메모리 디바이스의 양부 판정을 실시하는 페일 판정부를 갖는 것을 특징으로 하는 반도체 메모리 테스터.
삭제
제 1 항에 있어서,

상기 측정부는,

상기 테스트 대상 메모리 디바이스의 출력 데이터의 지연 시간을 설정하는 가변 지연 소자를 갖는 것을 특징으로 하는 반도체 메모리 테스터.
제 1 항에 있어서,

상기 측정부는,

테스터 대상 메모리 디바이스가 출력하는 클록을 분주하여 비교 타이밍을 생성하는 분주 수단을 갖는 것을 특징으로 하는 반도체 메모리 테스터.
제 1 항에 있어서,

상기 테스트 대상 메모리 디바이스는, 내부에서 클록을 생성하는 것을 특징으로 하는 반도체 메모리 테스터.