TWI229342B - Delay locked loop for use in semiconductor memory device - Google Patents

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TWI229342B
TWI229342B TW090116136A TW90116136A TWI229342B TW I229342 B TWI229342 B TW I229342B TW 090116136 A TW090116136 A TW 090116136A TW 90116136 A TW90116136 A TW 90116136A TW I229342 B TWI229342 B TW I229342B
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Hynix Semiconductor Inc
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Description

1229342 A7 B7 五、發明説明q 曼Ife疇 上^發明係關一種半導體記憶裝置；特別係關一種具有微 凋旎力之延遲鎖定迴路因而可減少抖動。 為了於半導體記憶裝置達成高速操作，已經發展出一種 同步動悲Ik機存取記憶體（SDRAM)。SDRAM係與外部時脈 L號同步操作。SDRAM包括單一資料速率（SDR) 、 雙貧料速率（DDR) SDRAM等。 通常當資料與外部時脈信號同步輸出時，外部時脈信號 了輸出資料間出現偏差。於SDRAM，延遲鎖定迴路（dll) 可用於補償外部時脈信號與輸出資料間或外部時脈信號與 内部時脈信號間的偏差。 圖1為習知延遲鎖定迴路之方塊圖。參照圖丨，所示習知 延遲鎖定迴路包括時脈緩衝器100、延遲監視器n〇、相位 偵測器120、移位暫存器13〇以及數位延遲線14()。 蚪脈緩衝态1 〇〇接收外部時脈EXT — CLK而產生内部時脈 CLK —IN。延遲監視器11〇接收延遲鎖定迴路時脈 DLL —CLK換言之延遲鎖定迴路輸出而從事監視操作，以及 加上預定延遲量用以決定内部時脈CLKJN延遲量。延遲監 視态1 1 0之輪出回授給相位偵測器1 2 〇。 ’ 相位偵測器12〇比對内部時脈clk__IN與延遲監視器1 1 0 輸出間的相位差異，而依據需要較少或較多延遲而定，產 生左移信號SHF —L或右移信號5]9[1： —R作為控制信號。 移位暫存器130回應於左移信號shf_l減少延遲量，以
X 297公釐) 1229342 A7 B7 五、發明) " 及回應於右移信號SHF一R而增加延遲量。數位延遲線J 4〇 根據移位暫存器130的輸出延遲内部時脈clk__IN而產生延 遲鎖定迴路時脈DLL —CLK。 圖2顯示有三個延遲單元概略表示為230，231及232之數 位延遲線之略圖。如圖2所示，所示數位延遲線丨4 〇包括控 制單元2 0 0 ,用以回應於第一、第二及第三移位控制信號概 略顯不為SL1 ’SL2及SL3而傳輸内部時脈CLK —IN通過多 個延遲單元230，231，232。數位延遲線140也包括延遲 單元210，延遲單元210用以於控制單元2〇〇的控制之下進 行時間延遲操作。數位延遲線丨4〇進一步包括輸出單元 220，輸出單元220用以接收延遲單元21〇的輸出俾產生延 遲鎖定迴路時脈DLL —CLK。 當只有第一移位控制信號S L 1為邏輯高時，數位延遲線 140產生延遲鎖定迴路時脈dll__CLK，該DLL-CLK係經 由僅通過第一延遲單元230延遲内部時脈CLK_IN獲得。然 後延遲鎖定迴路時脈DLL-CLK經由延遲監視器u〇傳輸給 相位偵測器1 2 〇 ’相位偵測器丨2 〇比對延遲鎖定迴路時脈 DLL — CLK相位與内部時脈CLK一IN相位。 若内部時脈CLKJN需要進一步延遲，則相位偵測器12〇 激活右移信號S HF —R。結果第一及第二移位控制信號5 l 1 及SL2分別設定為邏輯低及邏輯高。換言之，邏輯高由SL1 至S L 2向右側方向移位。 然後數位延遲線丨40產生經由藉兩個延遲單元23 〇及23 i 延遲内部時脈CLK-IN獲得的延遲鎖定迴路時脈 _____- 5 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) --一 1229342
dll_clk。延遲鎖定迴路時脈DLL_CLK^度經由延遲監 視器1 1 0回授給相位偵測器丨2 0。 同時’若需要較少延遲内部時脈CLK_IN，則相位偵測器 120激活左移信號SHF-L。結果邏輯高信號於向左方向移 位。 但因含於習知數位延遲線14〇之各個延遲單元係以兩個 NAND閘實施，故習知延遲鎖定迴路只可作相對較大的粗 调，例如約數個微微秒調整。因此隨著半導體記憶裝置的 以更快速的速度操作，需要有具有微調能力的延遲鎖定迴 路。 週_示之簡單說明 揭示裝置之方法之目的及特色參照附圖由後文較佳具體 實例之詳細說明將更為彰顯，附圖中： 圖1為習知延遲鎖定迴路（DLL)之方塊圖； 圖2為有三個延遲單元之數位延遲線之電路圖； 圖3為方塊圖說明根據本發明之教示組成的範例延遲鎖定 迴路； 圖4為電路圖說明圖3所示之第一延遲線及第二延遲線； 圖5A、5B及5C為電路圖說明延遲鎖定迴路之右移操作； 圖5D、5E及5F為對應於圖5A、53及5〇所示電路圖之真 值表； ^ 圖όΑ、6B及6C迴電路圖說明延遲鎖定迴路之左移操作； 圖6D、6E及6F為對應於圖6A、6B以及6C所示電路圖之 真值表；以及 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) ------------- 1229342
▲圖7為時序圖說明如圖5A所示延遲鎖定迴路之右移操作。 體實例之詳細說明 的參照圖3，揭示的延遲鎖定迴路（DLL)概略包括時脈緩衝 态3 00、延遲監視器3丨〇、相位偵測器3 2〇、第一移位暫存 态330、第一延遲線34〇、第二移位暫存器35〇以及第二延 遲線3 60。 時脈緩衝器300接收外部時脈EXT_CLK而產生内部時脈 clk_in。延遲監視器31〇接收延遲鎖定迴路時脈 dll_clk換言之延遲鎖定迴路輸出俾執行確定内部時脈 CLK_IN延遲量的監視操作。延遲監視器31〇的輸出回 相位偵測器32〇。 相位偵測器320比對内部時脈clkjN與延遲監視器31〇 輸出間的相位差，而依據需要較少或較多延遲而產生第一 左移k號SHF —L1以及第一右移信號shf —R1之一。 第一移位暫存器3 3 0回應於第一左移信號SHF — M而減少 内部時脈CLK一IN的延遲量，以及回應於第一右移信號 SHF — R1而增加延遲量。例如第一移位暫存器33〇輸出給第 一延遲線340的初態為邏輯組合000。若相位偵測器32〇產 生第一左移信號SHF_L1，則第一移位暫存器no的輸出由 邏輯組合000變成邏輯組合丨n，且同時第一移位暫存哭 3 3 0產生第二左移信號SHF — L2。但若相位偵測器32〇產生 第一右移信號SHF-R1，則第一移位暫存器wo的輸出由邏 輯組合0 0 0變成邏輯組合丨〇 〇。於另一實例，若當第一移位 暫存器3 3 0的輸出為邏輯組合丨丨〇，則相位債測器3 2 〇產生
1229342五、發明説明（5 A7 B7
第一右移信號SHF一R1，然後第一移位暫存器33〇的輪出由 邏輯組合ι1〇變成邏輯組合ηι。此外，若相位偵測器32〇 產生另一第一右移信號SHF_R1，則第一移位暫存器33〇的 輸出由邏輯組合111變成邏輯組合〇〇〇，且同時第一移位暫 存器3 3 0產生第二右移信號SHF_R2。但若當第一移位暫存 器33 0的輸出具有邏輯組合ηι時，相位偵測器32〇產生第 一左移信號SHF — L 1而非第一右移信號SHF —R〗，則第一移 位暫存态330的輸出由邏輯組合in返回邏輯組合。 第一延遲線340根據第一移位暫存器33〇的輸出延遲内部 時脈CLK — IN。第一延遲線340包括多個具有小量延遲的延 遲單元。 第二移位暫存器350回應於由第一移位暫存器33〇輸出的 第二左移信號SHF —L2以及第二右移信號SHF_R22一而控 制第一延遲線340輸出的延遲量。例如假設第二移位暫存器 350輸出給第二延遲線360的初態為邏輯組合〇1〇，若第一 移位暫存器330產生第二右移信號SHF — R2，則第二移位暫 存器350的輸出由邏輯組合〇1〇變成邏輯組合〇〇ι。但若第 一移位暫存器33 0產生第二左移信號SHF — L2，則第二移位 暫存器350的輸出由邏輯組合〇1〇變成邏輯組合1〇〇。換言 之’移位暫存态3 5 0係以類似前文就圖1及2說明的習知移位 暫存器130的方式操作。 第二延遲線360回應於第二移位暫存器350的輸出而延遲 第一延遲線340的輸出達預定延遲量。較佳第二延遲線36〇 的結構及操作係類似前文就圖1及2說明的延遲線丨4 〇的結構 本紙張尺度適财g國家標準(CNS) A4規格(21Qχ297公董) 1229342 A7 B7 五、發明説明（, 及操作。帛二延遲線則包括彡個延遲單元，料延遲單元 具有延遲量大於第-延遲線34G的多個延遲單元的延遲量。 結果，由於第一延遲線340的延遲量的增量比第二延遲線 3 60的延遲量增量小，故第_延遲線34〇對内部時脈 CLK —IN的延遲控制上提供較高精準度。 圖4為細節電路圖說明第一延遲線34〇及第二延遲線 360。參照圖4，第一延遲線340回應於第一、第二及第三 移位控制仏號FS L 1、FSL2及FSL3控制内部時脈CLK —IN 的延遲量。第二延遲線3 60分別回應於第四、第五及第六移 位控制信號CSL1、CSL2、CSL3控制第一延遲線34〇輸出 的延遲量。 苐一延遲線3 4 0包括第一反相器3 4 1用以反相内部時脈 CLK — IN。第一延遲線340也包括多個第一延遲單元概略表 示為342、343及344用以控制内部時脈CLK_IN的延遲 量。第一延遲線340進一步包括第二反相器3 48用以反相第 一反相器341的輸出。 各該第一延遲單元342、343、344分別係以NMOS電晶 體3 45、346及3 47以及電容器Cl、C2及C 3實施。如圖4所 示，NMOS電晶體345、346及347以及電容器Cl、C2及 C3分別彼此串聯耦合於第一反相器34 1之輸出端子與接地 端子GND間。例如NMOS電晶體 345 係串聯耦合至第一延 遲單元342的電容器C1。此外，NMOS電晶體345、346、 3 47個別的閘集分別接收第一、第二及第三移位控制信號 FSL1、FSL2 及 FSL3。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) A7 B7 1229342 五、發明説明（7 各該NM OS電晶體345、346、347回應於第一、第二及 第三移位控制信號FSL1、FSL2、FSL3而進行切換操作。 電容器Cl、C2、C3的電容選擇性傳輸至第二延遲線36〇， 讓内部時脈CLK 一 IN被延遲相對小的延遲量。例如若第一移 位控制信號FSL1為邏輯高，而第二及第三移位控制信號 FSL2、FSL3為邏輯低，則僅NM0S電晶體345被導通。結 果’内部時脈CLK_IN延遲量藉電容器ci的電容而增加。 同理，若第一及第二移位控制信號FSL1&FSL2為邏輯高而 第二移位控制信號F S L 3為邏輯低，則n Μ 0 S電晶體3 4 5、 3 46被導通。如此，内部時脈CLK — IN的延遲量藉電容器 C1及C2的電容而增加。 第二延遲線3 60概略包括多數NAND閘36 1、3 62、 363 ’多數第二延遲單元364、365、366以及一個輸出單 元3 74。NAND閘361、3 62、3 63分別耦合至第二延遲單 元364、365、366。輸出單元374包括NAND閘373，其係 耗合至第二延遲單元364之一的輸出。 N AND閘361、362、363以第一延遲線34〇的輸出 CLK 一 IN —D以及第四、第五及第六移位控制信號csli、 CSL2、CSL3分別進行邏輯n AND功能。NAND閘3 6 1、 362、363的輸出分別輸入第二延遲單元364、365、366。 例如NAND閘361的輸出輸入給第二延遲單元364。 各該第二延遲單元364、365、366分別包括一個第一 NAND 閘 3 68、3 70、3 72 以及一個第二NAND 閘 367、 369、371。於各§亥弟二延遲單元364、365、366，第一 -ίο - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝 η •i 1229342 A7 ________B7 五、發明説明（8 ) NAND閘3 68、3 70、372執行邏輯NAND功能。於第二延 遲單元3 64·，舉例言之，第一NAND閘3 68以對應NAND閘 361的輸出以及先前第二延遲單元365的輸出執行邏輯 NAND功能。同理，第二延遲單元3 65的第一NAND閘3 70 以對應NAND閘362的輸出以及先前第二延遲單元366的輸 出執行趣輯NAND的功能。但於第二延遲單元366，第一 N AN D閘3 7 2係使用對應N AN D閘3 6 3的輸出以及電源電位 VCC執行邏輯NAND功能。 於各該第二延遲單位364、365、366，第二NAND閘 367、369、371也分別與對應第一NAND閘368、370、 3 72的輸出以及電源電位VCC執行邏輯NAND功能。例 如’於第二延遲單元3 65，第二NAND閘3 69係與對應第一 NAND閘3 70的輸出以及電源電位Vcc執行邏輯NAND功 能。 輸出單元3 7 4包括N AN D閘3 7 3，N AN D閘經由執行電源 以及弟一延遲單元之一 364的輸出的邏輯NAND 功能而產生延遲鎖定迴路時脈DLL —CLK。換言之，輸出單 元3 74係作為反相器。 圖5A至5C為電路圖說明所揭示的延遲鎖定迴路之右移操 作。圖5D至5F分別為圖5A至5C所示電路圖之真值表。關 聯圖5A之時序圖顯示於圖7，圖7容後詳述。rFD(細延遲） 表示第一延遲單元342、343、344個別的延遲量，以及r cd(粗延遲）表示第二延遲單元345、346、347個別的延遲 量。tfd之值小於rCD。例如rCD較佳等於4rFD。 __ ___-11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公爱） 1229342 A7 __— ___B7 五、發明説明（9 ) 茶照圖5 A及5 D，第一、第二及第三移位控制信號 、FSL2、FSL3分別為邏輯高、邏輯高及邏輯低，換 5之第一移位暫存器330至第一延遲線340的輸出為邏輯組 合110。由於第一及第二移位控制信號為邏輯高，故第一延 遲單元342、343的NMOS電晶體345、346分別被導通。 如此’如熟諳技藝人士所知，第一延遲單元342、343之電 容器Cl、C2電容增加第一反相器341輸出的延遲量。
第二延遲線360接收第一延遲線CLK_IN —D的輸出以及 第四、第五及第六移位控制信號CSL1、CSL2、CSL3。本 例中，第四、第五及第六移位控制信號CSLi、CSL2、 CSL3分別為邏輯低、邏輯高及邏輯低（換言冬第二移位暫 存器350輸出邏輯組合010)。如前述，第二延遲線36〇的 NAND閘36 1、362、3 63各自接收第一延遲線CLK_IN_D 的輸出以及第四、第五及第六移位控制信號C s L 1、 CSL2、CSL3之一。例如，NAND閘36 i接收第一延遲線 CLK-IN —D的輸出以及第四移位控制信號CSL1其為邏輯 低。結果N AN D閘3 ό 1的輸出為邏輯高。如此，由於第四移 位控制信號CSL 1為邏輯低，故第一延遲線CLK —IN —D的輸 出與NAND閘36 1無關（換言之「不必顧及」）NAND閘 3 6 1。同理，由於第六移位控制信號c s L3為邏輯低，故第 一延遲線CLK — IN —D的輸出也與NAND閘3 63無關。 相反地，由於第五移位控制信號CSL2為邏輯高，故 NAND閘3 62的輸出係與第一延遲線CLKJN-D的輸出有 關。特別，當第一延遲線CLK_IN_D的輸出為邏輯高時， -12 - 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐) '一 1229342 NAND閘362的輸出為邏輯低。當第一延遲線CLK —in —d 的輸出為邏輯低時，NAND閘362的輸出為邏輯高―。因-此 NAND閘362提供輸出，該輸出為第一延遲線cLK_in_d 的反相輸出。 如前述，NAND閘3 63的輸出為邏輯高，結果第二延遲單 兀366的輸出換言之NANC^f]37l的輸出亦為邏輯高。如此 第二延遲單元365的輸出同NANc^g 362的輸出，但時間上 藉延遲單元3 65延遲。此外，NAND閘361的輸出為邏輯 南，故第二延遲單元364的輸出為經由第二延遲單元364延 遲的第二延遲單元3 65的輸出。輸出單元3 74反相第二延遲 單元364的輸出而提供延遲鎖定迴路時脈〇[乙一〔乙〖。如 此’延遲鎖定迴路時脈DLL一CLK為第一延遲線 <：1^〖_11^_〇經由兩個第二延遲單元364、3 65延遲後的輸 出。因此，輸出單元3 74的輸出為延遲鎖定迴路時脈 DLL_CLK,其為經由第一延遲線34〇的兩個第一延遲單元 342、343 (亦即2rFD)以及第二延遲線36〇的兩個第二延遲 單兀364、365(亦即2rCD)延遲的内部時脈CLK —m。結 果，總延遲量等於（2rFD + 2i：CD)亦即ίο、。
F D 參照圖5 B及5 E，當相位偵測器3 2 0產生第一右移信號 SHF一R1時’第一、第二及第三移位控制信號fsli、 FSL2、FSL3皆變成邏輯高，換言之第一移位暫存器33〇至 第一延遲線3 4 0的輸出為邏輯組合1 1 1。特別，若相位積測 器320產生第一右移信號SHF —R1，則如圖5八及51)所示， 第一移位暫存器330的輸出由邏輯組合11〇變成邏輯組合 -13 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1229342 A7 B7 五、發明説明（u ill。由於第一、第二及第三移位控制信號FSL1、fsl2、 FSL3皆為邏輯高’故延遲單元342、343、…的讀仍電 晶體345、346、347被導通。延遲單元342、343、344的 電容器Cl、C2、C3的電容分別增加第一反相器341的輸出 延遲i達延遲量3 rFD。如此，第一延遲線CLK —IN —D的輸 出為被延遲3 ttfd的内部時脈CLK_IN。 第四、第五及第六移位控制信號CSL1、CSL2、CSL3維持 相同，換言之如圖5A所示分別為邏輯低、邏輯高及邏輯 低。如此，輸出單元374的輸出為延遲鎖定迴路時脈 DLL-CLK ’其為經由第一延遲線340的三個第一延遲單元 341 342、343 (換吕之3rFD)以及第二延遲線3 的兩個第二 延遲單元364、365 (換言之2 r cd)延遲後的内部時脈 CLK—ΓΝ。故總延遲量等於[(2rFD+2rcD)+rFD]亦即u
Γ U 參照圖5C及5F，當相位偵測器320再度產生第一右移信 號SHF 一 R1時，並無額外延遲單元用以進一步增加第一延遲 線340的延遲量。但因4 rFD= r 以及經由激活第二延遲線 3 60的又一個延遲單元（亦即加1以及斷路第一延遲線 340的全部三個延遲單元342、343、344 (亦即減3 r F D ) 」 達成對應多一個Γ FD的延遲增加，故第一移位暫存器33〇的 輸出切換至邏輯組成000(亦即FSL1、FSL2&FSL3為邏輯 低）。此種邏輯態的改變（由i丨丨至000)造成第一移位暫存器 3 3 0產生第二右移信號shf —R2。 如前述’第二移位暫存器35〇經由將邏輯高信號移向右一 階（亦即由CSL2至CSL3)第二移位暫存器3 50對右移信號 _____ - 14 - 本紙張尺度適财@ g家標準(CNS) Μ規格( χ挪公爱) 1229342
五、發明説明（ 12 SHF — R2作回應。相反地，若第一移位暫存器33〇是於其最 低·怒（換言之FSL1、FSL2、FSL3皆為0)以及接收左移信號 SHF —L1，則移位暫存器33〇由邏輯組合〇〇〇改成邏輯組合 1 1 1 (換言之加3 rFD)，以及產生左移信號SHF—L2。第二移 位暫存器350回應於左移信號SHF — L2，移動邏輯高信號向 左一階（亦即由C S L2至C S L 1)藉此扣除1 r CD，故延遲共減 少1 tfd (3 rFD-l rCD = -l i：FD)。 回頭參照已經產生第二右移信號SHF —R2實例，第二移位 暫存态3 5 0進行右移操作。如此，第四、第五及第六移位控 制k號CSL1、CSL2、CSL3分別為邏輯低、邏輯低及邏輯 高，換言之由邏輯組合010移位至邏輯組合〇〇1。由於第六 移位控制信號CSL3為邏輯高，故NAND閘3 63的輸出為第 一延遲線CLK 一 IN — D的反相輸出。結果，第二延遲單元 366的輸出為NAN D閘363經由第二延遲單元366延遲後的 輸出。第五控制信號C S L 2為邏輯低，故第一延遲線 CLK —IN —D的輸出不必考慮NAND閘3 62，換言之「無 關」。如此NAND閘362的輸出為邏輯高而與CLKJN D 的態無關。結果，第二延遲單元365的輸出為NAND閘363 經由兩個第二延遲單元365、366延遲後的輸出。第四控制 信號CSL1為邏輯低，故第一延遲線CLK一 IN_D的輸出不必 考慮N AN D閘3 6 1，換言之「無關」。因此N AN D閘3 6 1的 輸出為邏輯高。延遲單元364的輸出為NAND閘363經由三 個第二延遲單元364、365、366延遲後的輸出。輸出單元 374與電源電位VCC以及延遲單元364的輸出執行邏輯 -15 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1229342 A7 ___B7 五、發明説明（13 ) NAND功能而提供延遲鎖定迴路時脈。 DLL — CLK.為第一延遲線CLK —IN —D通過三個第:延遲單 元3 64、3 65、3 66延遲的輸出。如此輸出單元Μ的輸出 為延遲鎖定迴路時脈DLL —CLK，其為僅於第二延遲線36〇 經由三個第二延遲單元3 64、3 65、3 66延遲的内部時脈 CLK —IN亦即3 TcD。結果，内部時脈CLK JN被延遲高 達3 rCD=12 rFD。增加高達3倍^可經由將fsli、Μ。 及FSL3轉成邏輯高，讓全料能的延遲單元皆被激發而達 成總共15 r FD。 圖6A至6C為電路圖說明揭示的延遲鎖定迴路之左移操 作。圖6D至6F分別為對應於圖6八至6(：所示電路圖的真值 表。參照圖6A及6D，當只有第一及第五移位控制信號 FSL1及CSL2為邏輯高（換言之第一移位暫存器33〇至第一 延遲線340的輸出為邏輯組合1〇〇，以及第二移位暫存器 3 50至第二延遲線3 6〇的輸出為邏輯組合〇1〇)時，内部時脈 —IN經由第-延遲線34〇的一個第一延遲單元μ以及 第二延遲線3 60的兩個第一延遲單元364、3 65延遲。特別 NMOS電晶體345被導通，第一反相器川的輸出藉第一延 j線340的一個第一延遲單元342延遲。如前述，第一反相 态34 1的輸出為反相後的内部時脈clk — in。如此，第一延 遲線CLK — IN — D的輸出為藉一個第一個延遲單元延遲 後的内部時脈CLK_IN。 第二延遲線 3 60 接收第一延遲線的輸出（：]LKJN — D以及 第四、第五及第六移位控制信號CSL1、CSL2、CSL3。類 ____________- 16 - 本紙張尺度制中國國家標準(CNS) A4規格(noX撕公爱)----- 1229342 A7 B7 五、發明説明（14 似圖5A及5B，圖6A“、第五及第六移位控制信號 CSL1、CSL2、CSL3分別為邏輯低、邏輯高及邏輯低（換 吕之第一移位暫存為3 5 0輸出邏輯組合〇丨〇)。如此， N AND閘362的輸出被第二延遲線36〇的兩個第二延遲單元 364、365延遲。輸出單元374反相第二延遲單元364的輸 出而提供延遲鎖定迴路時脈DLL —CLK。延遲鎖定迴路時脈 DLL一CLK為經由一個第一延遲線34〇的第一延遲單元 3 42(亦即r fd)以及兩個第二延遲線36〇的第二延遲單元 364、3 65 (亦即2 τ CD)延遲的内部時脈CLK — IN。結果總 延遲量等於（rFD + 2 rCD)換言之9 。 參照圖6B及6E，當相位偵測器32〇產生第一左移信號 SHF —L 1枯，第一、第二及第三移位控制信號FSL j、 FSL2、FSL3皆變成邏輯低，換言之第一移位暫存器33〇至 第一延遲線340的輸出為邏輯組合〇〇〇。第一延遲單元 3 42、3 43、3 44 的 NMOS 電晶體345、346、347 皆未被導 通。如此，第一反相器341的輸出未經由第一延遲線34()的 第一延遲單元延遲。因此，第一延遲線的輸出clK_in—d 為不含任何第一延遲單元内部時脈CLK IN。 類似圖6 A ’圖6 B的第四、第五及第六移位控制信號 CSL1、CSL2、CSL3分別為邏輯低、邏輯高及邏輯低（換 言之邏輯組合010)。NAN D閘363的輸出為邏輯高，故第 二延遲單元366的輸出亦為邏輯高。NAN D閘362的輸出為 反相後第一延遲線的輸出CLK — IN —D。第二延遲單元365 的輸出為經由第二延遲單元3 65延遲的N AND閘362輸出。 -17 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1229342 A7 --—__B7 _._ 五、發明説明（15 ) NAND閘3 61的輸出為邏輯高，故第二延遲單元3 64的輸出 為經由兩個第二延遲單元364、365延遲的naND閘362的 輸出。輸出單元374反相延遲單元3 64的輸出而提供延遲鎖 定迴路時脈DLL —CLK。DLL —CLK為經由兩個第二延遲單 兀3 64、3 65延遲的第一延遲線輸出clk —IN —D。如前述， 圖6B之第一延遲線的輸出CLK —IN —D為不含任何第一延遲 單元的内部時脈CLK —IN。如此，延遲鎖定迴路時脈 DLL-CLK為經由第二延遲線36〇的兩個第二延遲單元 364、365延遲的内部時脈CLK —IN，換言之第二延遲量等 於2rCD。因此，總延遲量等於“⑶亦即 或8 rFD。 參照圖6 C及6 F，當相位偵測器3 2 〇再度產生第一左移信 號SHF 一L1時，並無進一步延遲單元用以進一步減少第一延 遲線340的延遲量（換言之並無已經由第一延遲線34〇產生的 延遲）。如此，第一、第二及第三移位控制信號fsl j、 FSL2、FSL3變成邏輯高，換言之第一移位暫存器33〇至第 一延遲線340的輸出由邏輯組合〇〇〇變成邏輯組合ηι，如 圖6B及6E所示。NM0S電晶體345、346、347皆被導通， 第一反相器341的輸出被經由三個第一延遲單元342、 343 ' 344延遲（換言之3 rFD)。因此，第一延遲線的輸出 CLKJN —D為經由三個第一延遲單元342、343、344延遲 的内部時脈CLKJN。 ⑽果，第一移位暫存态330產生左移信號SHF — L2。第二 移位暫存器350藉將邏輯高信號向左移一階回應:換言之第 -18- 1229342 A7 B7 五、發明説明（16 ) 四、第五及第六移位控制信號CSL1、CSL2、CSL3分別為 邏輯间、邏輯低及邏輯低。如此具有前文說明僅激發延遲 單元364的效果（換言之延遲單元365及366被斷路）。延遲 鎖定迴路時脈DLL — CLK為經由第二延遲單元364延遲的第 一延遲線CLK-IN —D。因此，延遲鎖定迴路時脈 DLL 一 CLK為經由第一延遲線34〇的三個第一延遲單元 342、343、344(換言之第一延遲量為3 τρ〇)以及第二延遲 線360的一個第二延遲單元3 64(換言之第二延遲量、延 遲的内部時脈CLK — IN。結果，内部時脈clk_in被延遲（3 rFD+ rCD)，換言之（2〜。或？ r⑺。 圖7為如圖5A電路圖所示延遲鎖定迴路右移操作的時序 Θ 如刚述，rFD表示第一延遲單元342、34S及；344各自 的延遲量，以及rCD表示第二延遲單元345、346及347各 自的延遲量。特別rCD等於4ttfd。 參照圖7，内部時脈CLK —IN藉第一延遲線34〇的第一反 相為3 4 1反相。本例中第一及第二移位控制信號fs l ι、 FSL2為邏輯高。如此，第一延遲單元342、343的nm〇s 電晶體345、346分別被導通。第一反相器341的輸出經由 第一延遲線340的兩個第一延遲單元342、343延遲，換言 之2rFD。·例如内部時脈CLKjN走高3 。内部時脈 CLK 一 IN藉第一反相器34][反相，經由兩個延遲單元、 343延遲換言之27：叩，以及經由第二反相器348反相而產生 第一延遲線輸出CLK_IN_D。 本例中，由於第四及第六移位控制信號CSL1、csl3為 ___ - 19 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 1229342 A7 B7 五、發明説明（17 ) 邏輯低而第五移位控制信號C S L 2為邏輯高，故第二延遲線 3 6 0只有第一及第二延遲單元3 6 4、3 6 5被激發。如此，第 二延遲單元365的輸出為經由第二延遲單元365延遲的 N AND閘362的輸出。如前述，第二延遲單元365的延遲量 為tcd，等於4rFD。因此，第二延遲單元365的輸出為經 由4t：fd延遲的NAND閘362的輸出。第二延遲單元364的輸 出係基於NAN D閘361的輸出以及第二延遲單元365的輸 出。第二延遲單元364也具有延遲量reD，換言之4 rFD。 結果，第二延遲單元364的輸出為延遲4 rFD的第二延遲單 元365的輸出，換言之延遲8 ^：FD的N AND閘362的輸出。 輸出單元374反相第二延遲單元364的輸出而提供延遲鎖定 迴路時脈DLL一CLK。延遲鎖定迴路時脈DLL_CLK為經由第 二延遲線360的兩個延遲單元364、365延遲，換言之8 7：
FD 的第一延遲線輸出CLK_IN_D。如此，延遲鎖定迴路時脈 DLL 一 CLK為經由第一延遲線340的兩個第一延遲單元342、 343延遲亦即2 i：FD以及第二延遲線360的兩個延遲單元 364、365延遲亦即8rFD的内部時脈CLK_IN。結果，内部 時脈CLKJN的總延遲量為1〇 。
γ U 如已知對於增減延遲量的請求經常係以於適當方向的細 延遲階t：fd予以回應。結果，内部時脈clk_IN的總延遲量 可以比較先前記憶裝置的較高精準度控制（換.言之r fd小於 rCD)。此外，由於最小延遲單位Tfd係依據第一延遲單元 所含電谷态電容決定，故經由適當設計電容器以及第一延 遲線340所含第一延遲單元數目，即使於低電源電壓之下仍 -20 - 本纸張尺度適用中國國家標準(CNS) A4規格(21〇 χ 297公釐)---- 1229342 A7 B7 五、發明説明（18 ) 可獲得預定延遲單位。 雖然此處已經說明根據本發明之教示構成某些裝置，但 本專利案之涵蓋範圍非僅囿限於此。相反地，本專利案涵 蓋就文詞上或相當例的教示落入隨附之申請專案範圍之範 圍内的本發明教示之全部具體實施例。 -21 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

Claims (1)

1229342 、申請專争Γ範圍 Α8 Β8 C8 D8 .一種延遲較迴路（dll)，其包含： 一個第一移位暫存 第-左移信號中之至;一者;可回應於第-右移信號心 而μ 延遲線’用以回應於第—移位暫存11的輪出 =遲内部時脈\其中第-延遲線包括多個第-延^ 。。於弟一移位暫存器’其可回應於來自第-移位暫丰 益輸出的第二右移信號以及第二左移信號中之至少' 者；以及 一條第二延遲線，用㈣應於第二移位暫存器的輪 延遲第-延遲料μ，其巾該帛二㈣.線包 二延遲單元。 · 弟 2.如申請專利範圍第丨項之延遲鎖定迴路，其進—步包含. 一個時脈緩衝器’用以接收外部時脈而產生内杳3時 脈； ^ 一個延遲監視器，用以接收第二延遲線的輸出俾對延 遲鎖 < 迴路的輸出加上預定量的延遲；以及 一個相位偵測器，用以比對内部時脈與延遲監視器的 輸出間的相位差異，該相位偵測器產生第一左移信號以 及第一右移信號之一。 3 ·如申凊專利範圍第1項之延遲鎖定迴路，其中該第_延遲 線包括： 一個第一反相器，用以反相内部時脈； 一個第二反相器，用以反相第一反相器的輸出。 -22 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐） 1229342 A8 B8 ______ C8 ---_- D8 Κ、申請專利範圍 4..如申料利範圍第3項之延遲較迴路，其中該多個第一 個延遲單元各包括： 一個電晶體’其有個閘極用以接收由第—移 出的控制信號；以及 一個電容器，其係與電晶體通訊。 5·如申請專利範圍第3項之延遲鎖定迴路，其中第二延遲線 包括夕個第一NAND閘，各個第一 NAND接收第一延遲 線的輸出以及第二移位暫存器的輸出，以及其中該第二 延遲早兀各包括（1)一個第二NAND閘其接收個別第一 NAND閘的輸出’以及⑺—個第三ναν〇閘其接收第二 NAND閘的輸出，料第二延遲單元係串聯連結。 6· ^申請專利範圍第丨項之延遲鎖定迴路，其中該第一延遲 皁元各適合延遲内部時脈達第一延遲量，該第二延遲單 元各適合延遲内部時脈達第二延遲量，以及第二延遲量 係大於第一延遲量。 7·如申請專利範圍第6項之延遲鎖定迴路，其中第二延遲量 為第一延遲量的整數倍數。 8·如申請專利範圍第7項之延遲鎖定迴路，其中經由激發多 數第延遲單元的全部第一延遲單元產生的總延遲係小 於第二延遲量。 .如申叫專利範圍第1項之延遲鎖定迴路，其中當全部第一 延遲單元皆被激發以及第一右移信號被接收於第一移位 暫存為時’產生第二右移信號。 10·如申請專利範圍第9項之延遲鎖定迴路，其中當全部第一 -23 -
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•延遲單元皆被激發且第一右移信號被接收於第一移位暫 存器時’第一延遲單元全部皆被去激發。 U.如申請專利範圍第9項之延遲鎖定迴路，其中當並無任何 第延遲單元被激發以及第一左移信號被接收於第一移 位暫存器時，產生第二左移信號。 2.如申明專利範圍第1 1項之延遲鎖定迴路，其中當並無任 何第延遲單元被激發且第一左移信號被接收於第一移 位暫存器時，全部第一延遲單元皆被激發。 13·如申請專利範圍第6項之延遲鎖定迴路，其中第_右移信 號結果導致第一延遲量的延遲增加。 14.如申請專利範圍第7項之延遲鎖定迴路，其宁第一左移信 號結果導致第一延遲量的延遲減少。 15·如申請專利範圍第1項之延遲鎖定迴路，其中若全部第一 延遲單元皆被激發且無需進一步延遲，則一個第二延遲 單元被激發。 16.—種用於半導體記憶體之延遲鎖定迴路，其包含： 一條第一延遲線，用以選擇性延遲接收得的信號俾發展 出一個延遲信號，第一個延遲線有多個延遲單元，該等 延遲單元中之至少一者包括一個電容器以及一個控制開 關’該控制開關可介於第一態與第二態間切換，第一態 中之電容器係聯結而延遲接收得的信號，第二態中之電 容器係被解除聯結；以及 一條第一延遲線，其係與第一延遲線通訊用以選擇性延 遲該經過延遲後的信號。 -24 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公爱)
裝 訂
1229342 、申請專利範: A8 B8 C8 D8 17’’如申請專利範圍第16項之延遲鎖定迴路，苴 對於接收得的信號未經延遲，、中政遲後 .ϋ申請專利範圍第16項之延遲鎖定迴路，其中該接收得 的信號包含内部時脈信號。 19·如申凊專利範圍第1 6項之延遲鎖定迴路，其中該第一延 遲線包含： 人 一個第一反相器用以反相接收得的信號；以及 一個第二反相器用以反相第一反相器的輸出。 2〇·如申請專利範圍第1 6項之延遲鎖定迴路，其中該控制開 關包含電晶體。 21’如申請專利範圍第1 6項之延遲鎖定迴路，，其中該第二延 遲線包含： 多條第二延遲線NAND閘；以及 多個第二個延遲單元彼此串聯連結。 22·如申請專利範圍第21項之延遲鎖定迴路，其中該第二延 遲單元各包含： 一個第一NAND閘，其係接收第二延遲線NAND閘之對 應者的輸出；以及 一個第二N AND閘，用以接收第一 NAND閘的輸出。 23·如申請專利範圍第2 1項之延遲鎖定迴路，其中該第二延 遲單元各包含： 一個第一 N AND閘，其係接收第二延遲線N AN D閘之對 應者的輸出；以及 一個反相器，用以反相第一 N A N D閘的輸出。 -25 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1229342
24·.如申請專利範圍第.16 含： 項之延遲鎖定迴路， 其進一步包 一：：移位暫存f，其係與第-延遲線通訊， ·以及 弟:移位暫存$，其係與第二個延遲線通訊， 二該：一移位暫存器回應於第一預定條件而觸發第 =就’以及回應於第二預定條件而觸發第一左移 移V::其中該第二移位暫存器係回應於右移信號及' 移k唬中之至少一者。 25.如申請專利範圍第24項之延遲鎖定迴路，立進一 + 含： - /丨 個相位比較器，其係耦合至第一移位暫存器； 個延遲L視為，其係|禺合至相位比較器。 26. 如申請專利範圍第16項之延遲鎖定迴路，其中各該第一 延遲線的延遲單元適合延遲接收的信號達第一延遲量， «亥第一延遲線包括多個第二延遲單元，各該第二延遲單 元適σ延遲该延遲信號達第一延遲量，以及該第二延遲 量係大於該第一延遲量。 27. 如申請專利範圍第2 6項之延遲鎖定迴路，其中該第二延 遲量為第一延遲量的整數倍數。 28. 如申請專利範圍第2 7項之延遲鎖定迴路，其中經由激發 第一延遲線的多個延遲單位的全部延遲單位產生的總延 遲係小於第二延遲量。 29. 如申請專利範圍第2 4項之延遲鎖定迴路，其中於第一延 遲線之各該延遲單元適合延遲接收的信號達第一延遲 -26 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐)
裝 線
1229342 A8 B8 C8 D8 六、申請專批範圍 .量，第二延遲線包括多數第二延遲單元，各該第二延遲 單元適合延遲延遲信號達第二延遲量，以及第二延遲量 係大於第一延遲量。 30·如申請專利範圍第25項之延遲鎖定迴路，其中當於第一 延遲線的全部延遲單元皆被激發以及第二右移信號於第 一移位暫存器接收時，產生第一右移信號。 31·如申請專利範圍第3〇項之延遲鎖定迴路，其中當全部延 遲單元皆被激發且當第二右移信號於第一移位暫存器被 接收時，第一延遲線的全部延遲單元皆被去激發。 32·如申請專利範圍第3 0項之延遲鎖定迴路，其中當第一延 ，線的延遲單元皆未被激發且第二左移信笨於第一移位 單元被接收時，產生第一左移信號。 33·如申請專利範圍第32項之延遲鎖定迴路，其中當第一延 遲線的延遲單元皆未被激發，且當第二左移信號於第一 移位暫存益被接收時，第一延遲線的全部延遲單元皆被 激發。 °4.如申請專利範圍第2 6項之延遲鎖定迴路，其中第一右移 化號結果導致第一延遲量的延遲增加。 35·如申請專利範圍第34項之延遲鎖定迴路，其中第一左移 信號結果導致第一延遲量的延遲減少。 36·如申請專利範圍第1 6項之延遲鎖定迴路，其中第二延遲 線^括多個第二延遲單元，以及若第一延遲線的全部延 遲單元皆被激發且需要更多延遲，則第二延遲單元被 發。 / -27 -
1229342 申清專利範圍
7:—種用於半導體的記憶體之延遲鎖定迴路，其包含： 一條第一延遲線’用以選擇性延遲接收得的信號俾發展 出延遲信號，該第一延遲線有多個第一延遲單元，各該 第一延遲單元適合選擇性延遲接收得的信號達第一延 量；以及 一條第二延遲線，其係於第一延遲線通訊用以選擇性延 遲延遲k號’該第二延遲線具有多數第二延遲單元，夂 該第二延遲單元適合選擇性延遲接收的信號達第二延遲 量’该第二延遲量係大於第一延遲量。 38·如申請專利範圍第3 7項之延遲鎖定迴路，其中該延遲後 的信號相對於接收得的信號未被延遲。 39·如申請專利範圍第3 7項之延遲鎖定迴路，其中該接收得 的化號包含内部時脈信號。 40·如申請專利範圍第3 7項之延遲鎖定迴路， '、甲该第一延 遲線包含： 一個第一反相器，其係用以反相接收得的信號； 一個第二反相器，其用以反相第一反相器的輪出。 41.如申請專利範圍第3 7項之延遲鎖定迴路，其中多個第一 延遲單元中之至少一者包括·· 一個經控制的開關；以及 一個電容器，其係與該經控制的開關通訊。 42·如申凊專利範圍第4 1項之延遲鎖定迴路，其中誃鲈护制 的開關包含一個電晶體。 43·如申凊專利範圍第;3 7項之延遲鎖定迴路，其# 一 /、"Τ' 5¾ 弟二延 -28 - 本紙張尺度適用中國國家標準(CNS) A4規格(21〇X297公釐) 1229342
•遲線進一步包含：· ，第一延遲線NAND閘，各該第二延遲線NAND閘係 與第二延遲單元之對應者通訊；以及 一個輸出單元。 44·如申請專利範圍第37項之延遲鎖定迴路，其中各該 延遲單元包含·· 固第邏輯元件，其係用以延遲接收得的信號；以及 個第一邏輯元件，其係用以延遲第一邏輯元件的輸 出。 45·如申請專利範圍第37項之延遲鎖定迴路，其進一步包 含： 第移位暫存為，其係與第一延遲線通訊；以及 一個第二移位暫存器，其係與第二延遲線通訊， /、中《亥第移位暫存為回應於第一預定條件而觸發第一 右移信號，以及回應於第二預定條件而觸發第二左移信 號以及其中该第二移位暫存器係回應於右移信號以及 左移信號中之至少一種者。 46. 如申請專利範圍第45項之延遲鎖定迴路，其進一步包 含： 一個相位比較器，其係耦合至第一移位暫存器；以及 一個延遲監視器，其係耦合至該相位比較器。 47. 如申請專利範圍第3 7項之延遲鎖定迴路，其中該第二延 遲1為第一延遲量之整數倍數。 48. 如申請專利範圍第47項之延遲鎖定迴路，其中經由激發 -29 - 本紙張尺度適用中國國豕標準(CMS) A4規格(210X297公爱） A B c D 1229342 六、申請專刹襄圍 王°卩第一延遲單元產生的總延遲係少於第二延遲量。 收如申料利範圍第45項之延遲鎖定迴路，其中當全 延遲早7L皆被激發且第=右移信號被接收於第 暫存器時，產生第一右移信號。 50.:申請專利範圍第49項之延遲鎖定迴路，其中當全部第 I延遲單it皆被激發且當第二右移信號於第—移位暫存 器被接收時，第一延遲單元皆被去激發。 曰 51·如申請專利範圍第45項之延遲鎖定迴路，其中當第一延 遲單兀皆未被激發以及第二左移信號於第一移位暫存界 被接收時，產生第一左移信號。 52·如申請專利範圍第5 1項之延遲鎖定迴路，.其中當第一延 遲單兀皆未被激發且當第二左移信號於第一移位暫存器 被接收時，第一延遲單元皆被激發。 53·如申請專利範圍第4 5項之延遲鎖定迴路，其中第一右移 信號結果導致第一延遲量的延遲增加。 54.如申睛專利範圍第5 3項之延遲鎖定迴路，其中第一左移 信號結果導致第一延遲量的延遲減少。 55·如申請專利範圍第3 7項之延遲鎖定迴路，其中若全部第 一延遲單元皆被激發且不再需要延遲，則第二延遲單元 被激發。 56·—種用於半導體記憶體之延遲鎖定迴路，其包含： 一條第一延遲線，其係用以選擇性延遲接收得的信號以 發展出延遲信號，該第一延遲線具有電容以及多數第一 延遲單元，第一延遲單元適合選擇性調整第一延遲線的 -30 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1229342 、申請專刮=範 A8 B8 C8 D8 圍 •電容；以及 一條第二延遲線，其係與第一延遲線通訊用以選擇性延 遲該經延遲的信號。 57.如申請專利範圍第5 6項之延遲鎖定迴路，其中該經延遲 的信號相對於接收得的信號未經延遲。 • ϋ甲請專利範圍第5 6項之延遲鎖定迴路，其中各該第一 延遲單元包含： —個經控制的開關；以及 ’其中該經控制 ，其中該第二延 ’其中各該第二 個電容器，其係與該經控制的開關通訊 59·如申凊專利範圍第5 8項之延遲鎖定迴路 的開關包含電晶體。 6〇·如申凊專利範圍第5 6項之延遲鎖定迴路 遲線包含多個串聯連結的第二延遲單元。 61·如申凊專利範圍第6 0項之延遲鎖定迴路 延遲單元包含： 個第一邏輯元件，其係用以延遲接收得的信號；以及 個第二邏輯元件，其係用以延遲第一邏輯元件的輸 出。 62·=申凊專利範圍第5 6項之延遲鎖定迴路，其進_步包 =個第一移位暫存器，其係與第一延遲線通訊；以及 一個第二移位暫存器，其係與第二延遲線通訊， 其中該第一移位暫存器回應於第一預定條件而觸發第一 右移U ’ Μ及回應於第：預定條件而觸發第二左移产 -31 - t張尺度適用 ---—
1229342 六、申請專利灰圍 …及其中該第二移位暫存器係回應於右移信號以及 左移信號中之至少一者。 63.如申請專利範圍第62項之#㈣$ ^㉟n 含： ' 個相位比較為，其係耦合至第一移位暫存器；以及 個延遲監視器，其係耦合至該相位比較器。 64·如申請專利範圍第6〇項之延遲鎖定迴路，其中各該第一 延遲單元適合延遲接收得的信號達第一延遲量，各該第 二延遲單元適合延遲延遲後的信號達第二延遲量，以及 该第二延遲量係大於第一延遲量。 65. 如申請專利範圍第64項之延遲鎖定迴路，其中該第二延 遲量為第一延遲量之整數倍數。 66. 如申請專利範圍第65項之延遲鎖定迴路，其中當全部第 L遲單元白被激發且第二右移信號被接收於第一移位 暫存器時，產生第一右移信號。 67·如申請專利範圍第62項之延遲鎖定迴路，其中該第二延 遲線包含多個第二延遲單元，各該第二延遲單元適合延 遲經延遲後的信號達第二延遲量，以及該第二延遲量係 大於第一延遲量。 68. 如申請專利範圍第67項之延遲鎖定迴路，其中當全部第 一延遲單元皆被激發且當第二右移信號於第一移位暫存 為被接收時，第一延遲單元皆被去激發。 69. 如申請專利範圍第6 8項之延遲鎖定迴路，其中當第一延 遲單元皆未被激發以及第二左移信號於第一移位暫存哭 -32 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 1229342 A8 B8 C8 D8 六、申請專封範圍 .被接收時，產生第一左移信號。 70·如申請專利範圍第6 8項之延遲鎖定迴路，其中當第一延 遲單元皆未被激發且當第二左移信號於第一移位暫存器 被接收時，第一延遲單元皆被激發。 71·如申請專利範圍第70項之延遲鎖定迴路，其中第一右移 k號結果導致第一延遲量的延遲增加。 72·如申請專利範圍第67項之延遲鎖定迴路，其中第一左移 k號結果導致第一延遲量的延遲減少。 73.如申請專利範圍第7 2項之延遲鎖定迴路，其中該第二延 遲線包括多個第二延遲單元，以及若全部第一延遲單元 皆被激發且需要更多延遲則一個第二延遲單元被激發。 74·如申請專利範圍第5 6項之延遲鎖定迴路，其中該第二延 遲線包括多個第二延遲單元，以及若全部第一延遲單元 皆被激發且需要更多延遲則一個第二延遲單元被激發。 75· —種用於半導體記憶體同步化内部時脈信號與外部時脈 信號之方法，該方法包含下列步驟： 選擇性調整第一延遲線之電容以延遲外部時脈信號俾發 展出一個延遲後的信號；以及 X 透過第二延遲線選擇性延遲經延遲後的信號俾發展出該 内部時脈信號。 ^ 76.如申請專利範圍第75項之方法，其中該經延遲後的信號 相對於接收得的信號未被延遲。 Τ7·如申請專利範圍第75項之方法，其中該選擇性調整第— 延遲線電容之步驟係以第一增量進行，各該第一增量係 -33 - A B c D 1229342 六、申請專利=範圍 ' 對應於第一延遲量。 78. 如申請專利範圍第77項之方法，其中該選擇性延遲經延 遲後信號之步驟係以第二增量進行，各該第二增量係對 應於第二延遲量。 79. 如申請專利範圍第77項之方法，其中該第二延遲量係大 於第一延遲量。 80. 如申請專利範圍第77項之方法，其中該第二延遲量為第 一延遲量的整數倍數。 -34 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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