JPS61147614A - アナログ遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、アナログ信号を高分解能で遅延することが
でき、かつ遅延時間の可変も容易なアナログ遅延回路に
関する。

〔従来の技術〕

電気回路の遅延回路は従来より様々なものが考えられて
おり、例えば物理的遅延線、分布定数回路からＢＢＤ　
（電荷転送素子）、Ｃ０Ｄ（電荷結合素子）やディジタ
ル系ではシフトレジスタあるいはＲＡＭを用いたプログ
ラム制御まで幅広く普及している。

ところで、遅延回路においては遅延時間を任意に変化さ
せたい技術的要求が様々な応用分野にあるが、遅延線や
分布定数回路などでは難しく、転送に電気的なりロック
パルスを使用するＢＢＤやＣＯＤあるいはシフトレジス
タ等を用゛いてそのクロックの周波数を制御するものが
一般的である。

ところが、ＢＢＤ、ＣＯＤ、シフトレジスタ等を用いて
遅延するものはクロックパルスを使用して信号を転送す
るものであるがゆえに、信号がクロックでサンプリング
されるため、時間軸の分解能がクロック周期により規定
され、歪率が高くなる欠点があった。これを解消するに
は、理論上はクロックを極めて速くして分解能を高めて
やればよいが、そうすると、目的とする遅延時間を得る
ためにはＢＢＤ、ＣＯＤ、シフトレジスタ等の素子の段
数を増やさなければならず、技術的にも難しくなる欠点
があった。

また、これらのものは、クロックの周期により遅延時間
を変化させることが可能であるが、分解能もそれに伴っ
て変化する欠点があった。

〔発明の解決しようとする問題点〕

この発明は、前記従来の技術における欠点を解決して、
高分解能でしたがって低歪率でアナログ信号の遅延がで
き、かつ分解能を変えずに遅延時間の連続可変が可能な
アナログ遅延回路を提供しようとするものである。

〔問題点を解決するための手段〕

この発明は、ＣＭＯＳゲートの信号遅延特性を利用して
信号遅延を行なうものである。すなわら、入力アナログ
信号をパルスＦＭ変調して−Ｈパルス信号に変換し、こ
れをＣＭＯＳゲートによる遅延回路に入力し、遅延回路
の出力をパルスＦＭ復調して遅延アナログ信号を得てい
る。

〔作　用〕

この発明の前記解決手段によれば、ＣＭＯＳゲートによ
る遅延はりＯツクを用いないので、高分解能が得られ、
かつＣＭＯＳゲートの電源電圧により遅延時間の連続制
御が可能である。

（実施例） はじめに、ＣＭＯＳゲートを利用した遅延回路について
説明する。

ＣＭＯＳゲート回路の一例を第２図に示す。これは、ｐ
チャネルＭＯ８−ＦＥＴ１２とｎチャネルＭＯ８−ＦＥ
Ｓ１４をゲートどうし、ドレインどうし互いにそれぞれ
接続し、ソースに電源電圧ＶＤＤ、ｖｓｓをそれぞれ印
加し、入力端子１３を介してゲートに信号を入力し、ド
レインから出力端子１５に入力信号の反転信号を出力す
るようにしたものである。

このＣＭＯＳインバータ１０においては、入力と出力間
に遅延時間が生じる。この遅延時間は、−■に 第３図に示すように、電源電圧■ＤＤ　　ｓｓ依存し、
電源電圧ＶＤＤ−Ｖｓｓが小さいほど遅延時間は大きく
、その変化率も大きい。これは、電源電圧■ＤＤ−ｖｓ
ｓによって素子のコンダクタンスを変化するためである
。したがって、この性質を利用して電源電圧■ＤＤ−■
ｓｓの大きさにより、遅延時間を制御すれば任意の遅延
時間に設定することができる。

また、このＣＭＯＳインバータ１０を第４図に示すよう
に多段接続すれば、より長い遅延時間を設定することが
できる。例えばＩｍ電圧■ＤＤ−■ｓｓが５■のときに
１段あたり約３．５ｎｓの遅延が得られるとすれば、８
０００段直列転接続すれば、 ８０００Ｘ３．５ｎｓ’：２８μｓ の遅延時間を得ることができる。また、８０段直列接続
した場合の電源電圧Ｖ、Ｄ−ｖ８８対遅延時間特性を第
５図に示す。

なお、ＣＭＯＳインバータ回路１０の遅延時間は、第３
図、第５図に示すように温度にも依存し、温度が高くな
るほど遅延時間は長くなる。

ＣＭＯＳインバータ回路１０を利用した遅延回路の一例
を第６図に示す。これは、ＣＭＯＳゲートとその電源間
遅延時間制御用素子を挿入したものである。

第６図において、ｐチャネルＭＯ３−ＦＥＴ１２とｎチ
ャネルＭＯ３−ＦＥＴＩ　４とはゲートどうしが互いに
それぞれ接続され、ゲートから被遅延信号が入力され、
ドレインから信号が出力される。ｐチャネルＭＯ８−Ｆ
ＥＴＩ　２のソースと電源■　　との間、ｎチャネルＭ
Ｏ８−ＦＥＴＤ １４のソースと電源■　　との間には、遅延時間Ｓ 制御用素子として、ｐチャネルＭＯ８−ＦＥＴ１６、ｎ
チ１１ネルＭＯ３−ＦＥＴ１８がぞれぞれ挿入されてい
る。ｐチャネルＭＯ３−ＦＥＴ１６゜ｎチャネルＭＯ３
−ＦＥＴ１８のゲートには端子ｃ１．ｃ２から制御電圧
Ｖ　　、Ｖｏ２がそれぞれ入力される。これら制御電圧
Ｖ。１．■ｏ２は基準電位■　　−■　　に対して対称
の電圧くいＤ　　ＳＳ いかえると、Ｖ　　　−Ｖ　　　＝ＶＣ２−Ｖ　　　）
ＤＤ　　　　　ｃｌ　　　　　　　　　　　ＳＳに設定
される。そして、ｉｔ、ＩＩ　ｔｉｌｌ電圧■、■ｃ１
　　　Ｃ２ の値を制御することにより、ＣＭＯＳインバータを構成
するｎチャネルＭＯＳ−ＦＥＴ１２、ｎチャネルＭＯＳ
−ＦＥＴ１４に印加される電圧が変化し、これによって
遅延時間が変化する。

第６図の回路のＩＣパターンの一例を第７図に示す。こ
のＩＣパターンによれば、多段接続も容易となる。

第８図の遅延回路は、ＣＭＯＳインバータ１０を複数段
縦続接続したものである。各ＣＭＯＳインバータ１０−
１乃至１０−ｎは、それぞれ前段のドレイン出力が次段
のゲートに入力されている。

電源電圧■　　、■　　は、制御用ｐチャネルＤ　　５
５ ＭＯＳ−ＦＥＴ１６、ｎチャネルＭＯＳ−ＦＥＴ１８を
介してＣＭＯＳインバータ１０−１乃至１０−ｎを構成
する各ｐチャネルＭＯ８−ＦＥＴ１２、ｎチャネルＭＯ
Ｓ−ＦＥＴＩ　４にそれぞれ供給されている。制御用Ｍ
Ｏ８−ＦＥＴＩ　６゜１８は、制御ＩＩ雷電圧。１．ｖ
ｏ２ニヨリｉＩｉ１１ｗＪすれて、各ＣＭＯＳインバー
タ１０−１乃至１０−ｎの印加電圧を共通に制御する。

このような構成によれば、共通の遅延時間制御用ＭＯ８
−ＦＥＴ１６．１８を用いて広い範囲での遅延時間の制
御が可能である。

第９図の遅延回路は、遅延時間制御用素子を２系統設け
たものである。すなわち、前記第６図の回路におけるｎ
チャネルＭＯＳ−ＦＥＴ１６、ｎチャネルＭＯＳ−ＦＥ
Ｔ１８にｎチャネルＭＯＳ−ＦＥＴ２４、ｎチャネルＭ
Ｏ８−ＦＥＴ２６をそれぞれ並列に接続したものである
。ｎチャネルＭＯＳ−ＦＥＴ２４、ｎチャネルＭＯＳ−
ＦＥＴ２６のゲートには、端子ｃ３．ｃ４から制ｔＩｌ
電圧■ｏ３．■ｏ４がそれぞれ入力される。端子ｃｌ。

Ｃ２に入力する電圧■。１．■　　と端子ｃ３゜Ｃ４に
入力する電圧■。３．ｖｏ４により、２系統で遅延時間
を制御することができる。これは、例えば後述するこの
発明の実施例（第１図）のように、一方の系統で電源電
圧■ＤＤ、■ｓｓの変動や温度変化に対する遅延時間の
安定化のための、制御を行ない、他方の系統で遅延時間
の可変制御を行なうのに利用することができる。

第１０図の遅延回路は、ＣＭＯＳインバータ１０を複数
段縦続接続すると共に、制御系統を２系統設けたもので
ある。すなわち、各ＣＭＯＳインバータは、ｎチャネル
ＭＯＳ−ＦＥＴ１２とｎチャネルＭＯＳ−ＦＥＴ１４と
で構成され、その内側に制御用ｐチャネルＭＯ８−ＦＥ
Ｔ１６と制御用ｎチャネルＭＯ３−ＦＥＴ１８を接続し
ている。また、その外側に制御用ｐチャネルＭＯ８−Ｆ
ＥＴ２４、ｎチャネルＭＯＳ−ＦＥＴ２６を全段共通に
接続している。この回路では、ＭＯＳ−ＦＥＴ１６．１
８のゲートに入力される電圧Ｖ　　　、Ｖ　　　ト、Ｍ
ＯＳ−ＦＥＴ２４，２６（７）ｃｌ　　　Ｃ２ ゲートに入力される電圧■。３”Ｃ４の２系統で遅延時
間が制御される。

以上、ＣＭＯＳインバータによる遅延回路について説明
したが、次にこの遅延回路を利用したこの発明の一実施
例を第１図に示す。第１図において、インバータはすべ
てＣＭＯＳインバータで構成され（以下単にインバータ
という）、同一の温度および電源■　　、■　　の条件
下（例えば同ＤＤ　　　ＳＳ −基板上）に設置されている。なお、第１図においては
、電源■ＤＤ、■ｓｓの図示は省略している。

遅延時間一定化電圧生成回路３０は、電源電圧ＶＤＤ、
■ｓｓや温度の変動にかかわらず、第１図の各インバー
タが一定の遅延時間を得るための制御電圧Ｖ。１．■ｏ
２を生成する回路である。

遅延時間一定化電圧生成回路３０において、リング発振
器３２は、インバータの遅延特性を利用したもので、奇
数個のインバータ３４．３６．３８を縦続接続し、終段
のインバータ３８の出力を初段のインバータ３４に帰還
して構成される。各インバータ３４，３６．３８は、例
えば前記第６図のように構成される。初段のインバータ
３４に１゛°または０′′が入力されると、各インバー
タ３４．３６．３８で遅延されて、所定時間経過後に終
段のインバータ３８から初段入力と逆レベルの信号が出
力され、これが初段入力に帰還される。したがって、初
段入力が反転して同様の動作が繰り返され、これによっ
て発振が生じる。リング発振器３２の発振周波数は、オ
ーブンループの遅延時間で決まる。インバータの遅延時
間は前述のように電源電圧で制御されるから、リング発
振器３２の発振周波数は、インバータ３４．３６゜３８
で制御される。

リング発揚器３２の発振出力は、インバータ４０で波形
成形された後コンパレータ４２に入力される。コンパレ
ータ４２は、インバータ４０の出力信号と、水晶発振器
４４の発掘信号を分周器４６で分周して得られる基準周
波数信号とを周波数および位相比較し、その差に応じた
幅のパルス信号を出力する。

制御電圧発生回路４８では、コンパレータ４２の出力パ
ルスを平滑して直流電圧Ｖ、■１　　Ｃ２ を発生させる。この直流電圧■　　、■　　が制ＣＩ　
　　Ｇ２ 御電圧として前記リング発振器３２を構成するインバー
タ３４，３６．３８の制御入力端子ｃｌ。

Ｃ２に入力され、その印加電圧を制御する。インバータ
３４，３６．３８の遅延特性は、前述のように印加電圧
によるので、以上のループによって負の帰還となるよう
に構成してやれば、いわゆるＰＬＬ　（フェイズ・ロッ
クド・ループ）となるので、リング発振器３２からは極
めて安定した発振周波数（基準周波数の精度）が得られ
る。つまり、電源電圧や温度の変動にかかわらず、各イ
ンバータ３４．３６．３８は一定の遅延時間に制御され
る。

制御ｌ電圧発生回路４８で得られる制御電圧Ｖ　　、■
　　をこれと同一の温度および電源型ｃｌ　　　Ｃ２ 圧■ＤＤ−ｖｓｓの条件下に置かれた他のインバータの
制御電圧として用いることにより、電源電圧■ＤＤ、■
ｓｓや温度の変動の影響のない遅延が得られる。

被遅延信号であるアナログ信号は、入力端子４９からＦ
Ｍ変調回路５０に入力される。ＦＭ変調回路５０は、イ
ンバータ５４．５６．５８を縦続接続し、終段のインバ
ータ５８の出力を初段のインバータ５４の入力に帰還し
て構成されるリング発振器５２を具えている。インバー
タ５４゜５６．５８は例えば前記第６図のように構成さ
れている。インバータ５４，５６．５８の制御端子Ｃ１
，Ｃ２（第６図参照）には、遅延時間安定化のための前
記制御電圧■。１．Ｖ。２が抵抗６０゜６２を介して入
力されている。入力端子４９から入力されたアナログ信
号は、アンプ６１およびコンデンサ６４．６６を介して
制御ｌ電圧■。１゜■ｏ２に重畳される。したがって、
インバータ５４．５６．５８の印加電圧は、入力アナロ
グ信号により変調を受けて、リング発振器５２からは、
入力アナログ信号のレベルに応じた周波数のパルス信号
が出力される。すなわち、リング発振器５２からは、入
力アナログ信号をパルスＦＭ変調した信号が出力される
。

リング発掘器５２の出力信号は、ＦＭ変調回路５０から
出力されて、遅延回路６８に入力される。

遅延回路６８は、複数のインバータ７０．７２゜・・・
、８０を縦続接続した２系統制御形で構成され、例えば
前記第１０図のものが用いられる。２つの制御系統のう
ち１系統は、前記制御電圧■６１゜Ｖｏ２による制御に
用いられ、遅延時間の安定化制御を行なう。他の１系統
は、遅延時間制御用電圧■。３により、遅延時間の制御
に用いられる。

遅延時間制御用電圧■。３は、そのままυ制御端子ｃ３
（第１０図参照）に入力される。また、この電圧Ｖ。３
を反転増幅器８２で電源電圧ＶＤＤ。

Ｃ４Ｃ４＝”ＤＤ＋■ＳＳ− 反転して電圧Ｖ　　　（Ｖ ■　　）を作成し、この電圧Ｖ。４を制御端子Ｃ４（第
１０図参照）に入力する。

このよう”にして、制御電圧■。３により遅延時間が連
続的に制御される。

遅延回路６８の出力信号は、ＦＭ復調回路（パルスカウ
ント検波回路）８４に入力される。ＦＭ復調回路８４は
、遅延回路６８から入力した被復調信号を偶数個（ここ
では４個）のインバータ８６．８８．９０．９２を縦列
接続した回路に入力し、終段９２の出力信号を排他的オ
ア回路９４に入力し、排他的オア回路９４の出力をロー
パスフィルタ９６で平滑して取り出しｔ出力端子９８に
復調信号として導くようにしたものである。制御電圧■
　　、■　　でインバータ８６乃至９２ＣＩ　　　Ｃ２ の印加電圧を制御することにより、歪の少ない正確なパ
ルスＦＭ復調を行なうことができる。

第１図の回路の動作をＭ１１図に示す。入力端子４９か
らは、第１１図（ａ）に示すようなアナログ信号が入力
される。この信号は、ＦＭ変調回路５０でパルスＦＭ変
調されて、第１１図（ｂ）に示すような電圧レベルに応
じた周波数を持つ信号に変調される。ＦＭ変調回路５０
の出力信号は、遅延回路６８で第１１図（Ｃ）のように
遅延される。この遅延信号はＦＭ復調回路８４でパルス
ＦＭ復調されて、出力端子９８からは第１１図（ｄ）に
示すような遅延されたアナ自グ信号が出力される。遅延
時間Ｔは制ｙａ電圧Ｖ。３により可変される。また、各
インバータは、制御電圧■ｏ１．■ｏ２により遅延時間
Ｔが温度や電源電圧の変動の影響を受けないようにＩＩ
Ｊ　ＩＩＩされているので、安定かつ正確に遅延が行な
われる。

〔発明の効果〕

以上説明したように、この発明によれば、アナログ信号
をパルスＦＭ変調→ＣＭＯＳゲートによる遅延→パルス
ＦＭＩＩＩを通過させることにより遅延することができ
る。これによれば、ＢＢＤやＣＯＤのようにクロックに
よるサンプリングをしないので、高い分解能でしたがっ
て低歪率で遅延を行なうことができる。また、ＣＭＯＳ
ゲートの印加電圧により遅延時間を連続的に可変するこ
とができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図である。 第２図は、ＣＭＯＳゲート回路を示す回路図である。 第３図は、第２図のＣＭＯＳゲート回路における電源電
圧−遅延時間特性を示す特性図である。 第４図は、第２図のＣＭＯＳインバータ１０を複数段縦
列接続して長い遅延時間を得る状態を示す回路図である
。 第５図は、第２図のＣＭＯＳインバータ１０を８０段縦
列接続した場合の電源電圧−遅延時間特性を示す特性図
である。 第６図は、ＣＭＯＳインバータを用いた遅延回路の一例
を示す回路図である。 第７図は、第６図のＣＭＯＳインバータのＩＣパターン
の一例である。 第８図乃至第１０図は、ＣＭＯＳインバータを用いた遅
延回路の他の例をそれぞれ示す回路図である。 第１１図は、第１図の回路の動作波形図である。 １０．３４，３６，３８，４０，５４．５６゜５８．７
０．７２．・・・、８０．８６．８８．９０゜９２　＝
　ＣＭ　ＯＳ　−１’　＞　バー　タ、１２・・・ＣＭ
ＯＳインバータを構成するｐチャネルＭＯ８−ＦＥＴ。 １４・・・ＣＭＯＳインバータを構成するｎチャネルＭ
Ｏ８−ＦＥＴ、１６．１８．２４．２６・・・制御用Ｍ
Ｏ３−ＦＥＴ、４９・・・アナログ入力端子、５０・・
・ＦＭ変調回路、６８・・・遅延回路、８４・・・ＦＭ
復調回路、９８・・・アナログ出力端子。 （は７）ｘ　　−１る　フ 区

Claims (1)

1. 【特許請求の範囲】 入力アナログ信号をパルスＦＭ変調するＦＭ変調回路と
   、 前記ＦＭ変調回路の出力信号を遅延する ＣＭＯＳゲートによる遅延回路と、 前記遅延回路の出力信号をパルスＦＭ復調するＦＭ復調
   回路と を具えたことを特徴とするアナログ遅延回路。