JPH02205116A - 接合型電界効果型トランジスタ集積回路 - Google Patents

接合型電界効果型トランジスタ集積回路

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Publication number
JPH02205116A
JPH02205116A JP1026016A JP2601689A JPH02205116A JP H02205116 A JPH02205116 A JP H02205116A JP 1026016 A JP1026016 A JP 1026016A JP 2601689 A JP2601689 A JP 2601689A JP H02205116 A JPH02205116 A JP H02205116A
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JP
Japan
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circuit
output
current
potential
fet
Prior art date
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Pending
Application number
JP1026016A
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English (en)
Inventor
Kimimasa Maemura
公正 前村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Publication of JPH02205116A publication Critical patent/JPH02205116A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、接合型電界効果型トランジスタ(以下J−
FETと略す)集積回路に係り、特にその出力電流の制
御および回路全体の消費電流の制御を行うことのできる
回路構成に関するものである。
〔従来の技術〕
第5図は出力電流と回路電流を制御可能とする従来のJ
−FET集積回路の一例を示す構成図である。この図に
おいて、1は電流切換回路(以下CML回路と略す)に
よる増幅器で、2は出力部回路である。J1□〜J2□
はJ−FETであり、R1、〜R21は抵抗体である。
RLはこの回路が駆動すべき外部負荷である。VDDは
電源、”rNI+VIN2は互いに反転の入力信号、V
C5I r VC82は回路の電流を変化させる制御信
号、vOUTは出力端子、N、、N2は接続点のノード
を表している。
この回路において、入力信号V INIがV 1N2よ
り高電位の場合、ノードN、の電位が高くなり、J−F
ETJ+a、Jssで構成されるレベルシフト回路を通
り、J−FETJ2zのゲート電極に信号が入力され、
ソース電極より出力が得られる。
ところで、一般に使用されているn型のJ−FETを用
いて定電流回路を形成するには、J−FETのドレイン
電圧1dが Id=β(Va −Vth) 2・・・・”  (1)
と表されるために、J  FETJlBおよびJI4は
第5図に示すように接続される。なお、第 (1)式に
おいて、VQはJ−FETのゲート・ソース間電圧、V
thはしきシ)・値電圧、βは伝達コンダクタンスパラ
メータである。
ここで、J−FETJta、Jtaにより第5図に示す
ように定電流源を構成すると、 VO”VCII           ・・・・・・ 
(2)となるため、ドレイン電圧1dは制御信号V C
11lが一定の場合、一定の値を保つ。しかし、出力部
においては、出力端子V。U?と接地との間に定電流源
を負荷して出力電流を可変とすることは、外付けされる
外部負荷RLが出力端子VOU?と接地との間に付加さ
れるために不可能である。そこで、出力部においては、
電源vDD側にFETを負荷して出力電流の制御を行っ
ている。この回路を用いると、制御信号V C1mの電
位を変化させることにより出力電流の制御が可能であり
、制御信号v08を変化させることにより内部回路の電
流が可変となる。
また、第6図は、第5図に示したものと等価な回路を示
す構成図であり、第5図と同一符号は同一のものを表し
ている。第6図に示した回路においで、第5図と異なる
のはJ−FETJ12のドレイン電極がJ−FETJ2
1のソース電極に接続されている点のみである。
〔発明が解決しようとする課□題〕
ところで、第5図に示した゛回路は、制御、信号vcs
t l vC82を低電位として回路電流を“OFF″
した状態ではJ−FETJssが高抵抗となるためにノ
ードN、の電位が高くなる。しかし、このノードN、の
電位が出力端子V。LITの電位に対シ”CJ−FET
J2217)ケート順方向電圧(V t2z)よりも高
くなると、ノードN、から出力端子V。UTへ電流が流
れてしまい、”OFF″FF上ならないという欠点があ
った。
また、第6図に示した回路は、制御信号V C’ll 
l +V C112を低電位とした4態ではノードシが
高くなり、このノードN2の!位が出力端子v0υ7の
電位に対してV f12 + V th22より高くな
ると(ただし、ココではV f12はJ−FETJ12
(7)ゲート順方向電圧、V th22はJ−FETJ
22のしきい値電圧を示す)、ノードN、より電流がJ
−FETJ 12= J −F E T J B=出力
端子v outへと電流が流れてしまうという欠点があ
った。
、この発明は、上記のような問題点を解決するためにな
されたもので、“OFF”時に出力バッフ1回路に出力
電流が流れることを防ぐことができるとともに、回路全
体において、消費電力の調整を可能とし、システムの低
消費電力化を可能とするJ−FET集積回路を得ること
を目的とする。
(i!題を解決するための手段) この発明に係るJ−FET集積回路は、出力部回路と別
に、その前段の回路にも電源との間に電流制限用のJ−
FETを付加したものである。
(作用) この発明においては、電流制限用のJ−Fil、Tによ
りJ−FETのゲート順方向電圧が低減され、“OFF
”時の出力型流動低減される。また、内部回路に定電流
源を用いて動作するCML回路を採用すれば、CML回
路の電流値と出力部の電源側に付加したJ−FETのゲ
ート電圧とを制御することで回路の消費電力の調整が可
能となる。
(実施例) 第1図はこの発明のJ−FET集積回路の=実施例を示
す構成図である。この図において、第5図、第6図と同
一符号は同一のものを示し、Jllは電流制限用のJ−
4ETであり1.ゲート電極には制御信号V Caxが
入力される。また、第4図はこの発明を説明するために
、第1図の増岬器1および出力部回路2を簡略に示した
ものである。7゜この回路構成では、入力信号VtSの
電等が高電位になっても制御信号V CJ2が低電位と
な?工いれば、入力信号VtSの電位が出力端子V O
UTの電位に対して2V、以上に高くならないと(Vr
はJ−FETのゲート順方向電圧)出力端子V。UTへ
は電流が流れない、すなわちV y > V thであ
るため、第5図に示した従来の構成に比べて出力電流の
低減が可能となる。
第3図はこの発明の他の実施例を示す構成図であり、第
5図、第6図に示した回路にこの発明を適用した例を示
している。
この実施例では、OFF”状態にしておけば人力信号V
IN2の電位が出力端子VOUTの電位に対して3V、
以上高くなった場合にのみ、VIN2→J−FETJI
S→J−FETJ12→J−FET2゜−V。LITと
電流が流れるだけで、従来回路に比べ約3倍の電流低減
が可能となっている。
第4図は回路全体の消費電力を可変としたこの発明の他
の実施例を示す構成図である。この図において、第3図
と同一符号は同一のものを示し、3は外部からの制御信
号■。Sにより制御信号V C5IおよびVC3□を同
時に得るための制御信号生成回路、4はCML回路で構
成した%分周回路である。J41NJS7はJ−FET
であり、特にJF E T J 47とJ−FETJS
7はCML回路の定電流源用で、それらのゲート電極に
は制御信号VC5Iが入力される。R3,’−wR,2
は抵抗体であり、CKTおよびCKTは分周信号入力用
端子である。
この実施例においては、制御信号VC3を高電位とする
ことで%分周動作を行わせることが可能であり、制御信
号VC3を低電位とすることで分周動作をストップさせ
て消費電力もほぼOとすることが可能となっている。
(発明の効果) この発明は以上説明したとおり、出力部回路と別に、そ
の前段の回路にも電源との間に電流制限用のJ−FET
を付加したので、J−FETのショットキ順方向電流が
流れることを防止して、出力電流の制御を行えるほか、
CML回路と組合せて回路を構成することで容易に回路
全体の消費電力を調整できるという効果がある。
【図面の簡単な説明】
第1図はこの発明のJ−FET集積回路の一実施例を示
す構成図、第2図は、第1図の動作を説明するための構
成図、第3図、第4図はこの発明の他の実施例を示す構
成図、第5図、第6図は従来のJ−FET集積回路の構
成図である。 図において、1は増幅器、2は出力部回路、3は制御信
号生成回路、4はCML回路で構成した%分周回路、J
ll〜J57はJ−FETSR,、〜R5゜は抵抗体、
RLは外部負荷、VOOは電源、■IN+ ■IN□+
”I82は入力信号、■CB+ ”C3l+V C52
は制御信号、CKT、CKTは分周信号人力用端子であ
る。 なお、各図中の同一符号は同一または相当部分を示す。 第3図 代理人 大 岩 増 雄    (外2名)第 図 Vo。 第6図 Vo。

Claims (1)

    【特許請求の範囲】
  1. 接合型電界効果型トランジスタにより構成される出力部
    回路と、この出力部回路への出力を生成する回路を有す
    る集積回路において、この回路および前記出力部回路の
    電源端子と電源間にそれぞれ、制御信号により電流を制
    御する電流制御用のトランジスタを備えたことを特徴と
    する接合型電界効果型トランジスタ集積回路。
JP1026016A 1989-02-02 1989-02-02 接合型電界効果型トランジスタ集積回路 Pending JPH02205116A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1026016A JPH02205116A (ja) 1989-02-02 1989-02-02 接合型電界効果型トランジスタ集積回路

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Publication Number Publication Date
JPH02205116A true JPH02205116A (ja) 1990-08-15

Family

ID=12181899

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JP1026016A Pending JPH02205116A (ja) 1989-02-02 1989-02-02 接合型電界効果型トランジスタ集積回路

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58137327A (ja) * 1982-02-10 1983-08-15 Toshiba Corp 半導体集積回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58137327A (ja) * 1982-02-10 1983-08-15 Toshiba Corp 半導体集積回路

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