JPH02205116A - 接合型電界効果型トランジスタ集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、接合型電界効果型トランジスタ（以下Ｊ−
ＦＥＴと略す）集積回路に係り、特にその出力電流の制
御および回路全体の消費電流の制御を行うことのできる
回路構成に関するものである。

〔従来の技術〕

第５図は出力電流と回路電流を制御可能とする従来のＪ
−ＦＥＴ集積回路の一例を示す構成図である。この図に
おいて、１は電流切換回路（以下ＣＭＬ回路と略す）に
よる増幅器で、２は出力部回路である。Ｊ１□〜Ｊ２□
はＪ−ＦＥＴであり、Ｒ１、〜Ｒ２１は抵抗体である。

ＲＬはこの回路が駆動すべき外部負荷である。ＶＤＤは
電源、”ｒＮＩ＋ＶＩＮ２は互いに反転の入力信号、Ｖ
Ｃ５Ｉ　ｒ　ＶＣ８２は回路の電流を変化させる制御信
号、ｖＯＵＴは出力端子、Ｎ、、Ｎ２は接続点のノード
を表している。

この回路において、入力信号Ｖ　ＩＮＩがＶ　１Ｎ２よ
り高電位の場合、ノードＮ、の電位が高くなり、Ｊ−Ｆ
ＥＴＪ＋ａ、Ｊｓｓで構成されるレベルシフト回路を通
り、Ｊ−ＦＥＴＪ２ｚのゲート電極に信号が入力され、
ソース電極より出力が得られる。

ところで、一般に使用されているｎ型のＪ−ＦＥＴを用
いて定電流回路を形成するには、Ｊ−ＦＥＴのドレイン
電圧１ｄが Ｉｄ＝β（Ｖａ　−Ｖｔｈ）　２・・・・”　　（１）
と表されるために、Ｊ　　ＦＥＴＪｌＢおよびＪＩ４は
第５図に示すように接続される。なお、第　（１）式に
おいて、ＶＱはＪ−ＦＥＴのゲート・ソース間電圧、Ｖ
ｔｈはしきシ）・値電圧、βは伝達コンダクタンスパラ
メータである。

ここで、Ｊ−ＦＥＴＪｔａ、Ｊｔａにより第５図に示す
ように定電流源を構成すると、 ＶＯ”ＶＣＩＩ　　　　　　　　　　　・・・・・・　
（２）となるため、ドレイン電圧１ｄは制御信号Ｖ　Ｃ
１１ｌが一定の場合、一定の値を保つ。しかし、出力部
においては、出力端子Ｖ。Ｕ？と接地との間に定電流源
を負荷して出力電流を可変とすることは、外付けされる
外部負荷ＲＬが出力端子ＶＯＵ？と接地との間に付加さ
れるために不可能である。そこで、出力部においては、
電源ｖＤＤ側にＦＥＴを負荷して出力電流の制御を行っ
ている。この回路を用いると、制御信号Ｖ　Ｃ１ｍの電
位を変化させることにより出力電流の制御が可能であり
、制御信号ｖ０８を変化させることにより内部回路の電
流が可変となる。

また、第６図は、第５図に示したものと等価な回路を示
す構成図であり、第５図と同一符号は同一のものを表し
ている。第６図に示した回路においで、第５図と異なる
のはＪ−ＦＥＴＪ１２のドレイン電極がＪ−ＦＥＴＪ２
１のソース電極に接続されている点のみである。

〔発明が解決しようとする課□題〕

ところで、第５図に示した゛回路は、制御、信号ｖｃｓ
ｔ　ｌ　ｖＣ８２を低電位として回路電流を“ＯＦＦ″
した状態ではＪ−ＦＥＴＪｓｓが高抵抗となるためにノ
ードＮ、の電位が高くなる。しかし、このノードＮ、の
電位が出力端子Ｖ。ＬＩＴの電位に対シ”ＣＪ−ＦＥＴ
Ｊ２２１７）ケート順方向電圧（Ｖ　ｔ２ｚ）よりも高
くなると、ノードＮ、から出力端子Ｖ。ＵＴへ電流が流
れてしまい、”ＯＦＦ″ＦＦ上ならないという欠点があ
った。

また、第６図に示した回路は、制御信号Ｖ　Ｃ’ｌｌ　
ｌ　＋Ｖ　Ｃ１１２を低電位とした４態ではノードシが
高くなり、このノードＮ２の！位が出力端子ｖ０υ７の
電位に対してＶ　ｆ１２　＋　Ｖ　ｔｈ２２より高くな
ると（ただし、ココではＶ　ｆ１２はＪ−ＦＥＴＪ１２
（７）ゲート順方向電圧、Ｖ　ｔｈ２２はＪ−ＦＥＴＪ
２２のしきい値電圧を示す）、ノードＮ、より電流がＪ
−ＦＥＴＪ　１２＝　Ｊ　−Ｆ　Ｅ　Ｔ　Ｊ　Ｂ＝出力
端子ｖ　ｏｕｔへと電流が流れてしまうという欠点があ
った。

、この発明は、上記のような問題点を解決するためにな
されたもので、“ＯＦＦ”時に出力バッフ１回路に出力
電流が流れることを防ぐことができるとともに、回路全
体において、消費電力の調整を可能とし、システムの低
消費電力化を可能とするＪ−ＦＥＴ集積回路を得ること
を目的とする。

（ｉ！題を解決するための手段） この発明に係るＪ−ＦＥＴ集積回路は、出力部回路と別
に、その前段の回路にも電源との間に電流制限用のＪ−
ＦＥＴを付加したものである。

（作用） この発明においては、電流制限用のＪ−Ｆｉｌ、Ｔによ
りＪ−ＦＥＴのゲート順方向電圧が低減され、“ＯＦＦ
”時の出力型流動低減される。また、内部回路に定電流
源を用いて動作するＣＭＬ回路を採用すれば、ＣＭＬ回
路の電流値と出力部の電源側に付加したＪ−ＦＥＴのゲ
ート電圧とを制御することで回路の消費電力の調整が可
能となる。

（実施例） 第１図はこの発明のＪ−ＦＥＴ集積回路の＝実施例を示
す構成図である。この図において、第５図、第６図と同
一符号は同一のものを示し、Ｊｌｌは電流制限用のＪ−
４ＥＴであり１．ゲート電極には制御信号Ｖ　Ｃａｘが
入力される。また、第４図はこの発明を説明するために
、第１図の増岬器１および出力部回路２を簡略に示した
ものである。７゜この回路構成では、入力信号ＶｔＳの
電等が高電位になっても制御信号Ｖ　ＣＪ２が低電位と
な？工いれば、入力信号ＶｔＳの電位が出力端子Ｖ　Ｏ
ＵＴの電位に対して２Ｖ、以上に高くならないと（Ｖｒ
はＪ−ＦＥＴのゲート順方向電圧）出力端子Ｖ。ＵＴへ
は電流が流れない、すなわちＶ　ｙ　＞　Ｖ　ｔｈであ
るため、第５図に示した従来の構成に比べて出力電流の
低減が可能となる。

第３図はこの発明の他の実施例を示す構成図であり、第
５図、第６図に示した回路にこの発明を適用した例を示
している。

この実施例では、ＯＦＦ”状態にしておけば人力信号Ｖ
ＩＮ２の電位が出力端子ＶＯＵＴの電位に対して３Ｖ、
以上高くなった場合にのみ、ＶＩＮ２→Ｊ−ＦＥＴＪＩ
Ｓ→Ｊ−ＦＥＴＪ１２→Ｊ−ＦＥＴ２゜−Ｖ。ＬＩＴと
電流が流れるだけで、従来回路に比べ約３倍の電流低減
が可能となっている。

第４図は回路全体の消費電力を可変としたこの発明の他
の実施例を示す構成図である。この図において、第３図
と同一符号は同一のものを示し、３は外部からの制御信
号■。Ｓにより制御信号Ｖ　Ｃ５ＩおよびＶＣ３□を同
時に得るための制御信号生成回路、４はＣＭＬ回路で構
成した％分周回路である。Ｊ４１ＮＪＳ７はＪ−ＦＥＴ
であり、特にＪＦ　Ｅ　Ｔ　Ｊ　４７とＪ−ＦＥＴＪＳ
７はＣＭＬ回路の定電流源用で、それらのゲート電極に
は制御信号ＶＣ５Ｉが入力される。Ｒ３，’−ｗＲ，２
は抵抗体であり、ＣＫＴおよびＣＫＴは分周信号入力用
端子である。

この実施例においては、制御信号ＶＣ３を高電位とする
ことで％分周動作を行わせることが可能であり、制御信
号ＶＣ３を低電位とすることで分周動作をストップさせ
て消費電力もほぼＯとすることが可能となっている。

（発明の効果） この発明は以上説明したとおり、出力部回路と別に、そ
の前段の回路にも電源との間に電流制限用のＪ−ＦＥＴ
を付加したので、Ｊ−ＦＥＴのショットキ順方向電流が
流れることを防止して、出力電流の制御を行えるほか、
ＣＭＬ回路と組合せて回路を構成することで容易に回路
全体の消費電力を調整できるという効果がある。

【図面の簡単な説明】

第１図はこの発明のＪ−ＦＥＴ集積回路の一実施例を示
す構成図、第２図は、第１図の動作を説明するための構
成図、第３図、第４図はこの発明の他の実施例を示す構
成図、第５図、第６図は従来のＪ−ＦＥＴ集積回路の構
成図である。 図において、１は増幅器、２は出力部回路、３は制御信
号生成回路、４はＣＭＬ回路で構成した％分周回路、Ｊ
ｌｌ〜Ｊ５７はＪ−ＦＥＴＳＲ，、〜Ｒ５゜は抵抗体、
ＲＬは外部負荷、ＶＯＯは電源、■ＩＮ＋　■ＩＮ□＋
”Ｉ８２は入力信号、■ＣＢ＋　”Ｃ３ｌ＋Ｖ　Ｃ５２
は制御信号、ＣＫＴ、ＣＫＴは分周信号人力用端子であ
る。 なお、各図中の同一符号は同一または相当部分を示す。 第３図 代理人　大　岩　増　雄　　　　（外２名）第 図 Ｖｏ。 第６図 Ｖｏ。

Claims (1)

【特許請求の範囲】
1. 接合型電界効果型トランジスタにより構成される出力部
   回路と、この出力部回路への出力を生成する回路を有す
   る集積回路において、この回路および前記出力部回路の
   電源端子と電源間にそれぞれ、制御信号により電流を制
   御する電流制御用のトランジスタを備えたことを特徴と
   する接合型電界効果型トランジスタ集積回路。