JP2000165224A - 半導体回路装置 - Google Patents
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 待機モード時の論理が不定の論理回路のリー
ク電流を低減する。 【解決手段】 待機モード時の出力論理レベルが互いに
同じになるインバータ３０をバッファ電源線２４とバッ
ファ接地線２８との間に接続し、待機モード時の出力論
理レベルが上記と異なるが互いに同じになるインバータ
３２をバッファ電源線２２とバッファ接地線２６の間に
接続し、ラッチ回路４４の出力信号に応じて電源セレク
タ３４，３６でバッファ電源線２２，２４をメイン電源
線１０かサブ電源線１２に接続し、電源セレクタ３８，
４０でバッファ接地線２６，２８をメイン接地線１６か
サブ接地線１８に接続する。
ク電流を低減する。 【解決手段】 待機モード時の出力論理レベルが互いに
同じになるインバータ３０をバッファ電源線２４とバッ
ファ接地線２８との間に接続し、待機モード時の出力論
理レベルが上記と異なるが互いに同じになるインバータ
３２をバッファ電源線２２とバッファ接地線２６の間に
接続し、ラッチ回路４４の出力信号に応じて電源セレク
タ３４，３６でバッファ電源線２２，２４をメイン電源
線１０かサブ電源線１２に接続し、電源セレクタ３８，
４０でバッファ接地線２６，２８をメイン接地線１６か
サブ接地線１８に接続する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体回路装置
に関し、さらに詳しくは、階層電源構成を有する半導体
回路装置に関する。
に関し、さらに詳しくは、階層電源構成を有する半導体
回路装置に関する。
【０００２】
【従来の技術】近年の半導体メモリにおいては、動作電
源電圧の低下に伴い、トランジスタのしきい値も低下さ
せる傾向にある。トランジスタのしきい値を低下させる
と、サブスレッショルドリーク電流が増大することにな
るが、これを防止するために、種々のＳＣＲＣ（Subthr
eshold Current Reduced Cntrol ）技術が開発されてい
る（たとえば特開平６−２３７１６４号公報参照）。
源電圧の低下に伴い、トランジスタのしきい値も低下さ
せる傾向にある。トランジスタのしきい値を低下させる
と、サブスレッショルドリーク電流が増大することにな
るが、これを防止するために、種々のＳＣＲＣ（Subthr
eshold Current Reduced Cntrol ）技術が開発されてい
る（たとえば特開平６−２３７１６４号公報参照）。
【０００３】一方、ＤＲＡＭ（ダイナミックランダムア
クセスメモリ）の内部制御はロウ系およびコラム系の動
作に分割されているが、近年の多バンク化や各バンクご
との独立動作化に伴い、バンク制御用の回路構成が複雑
になり、また、チップ全体としての回路数が増加し、そ
の結果、待機時のリーク電流が増加する傾向にある。
クセスメモリ）の内部制御はロウ系およびコラム系の動
作に分割されているが、近年の多バンク化や各バンクご
との独立動作化に伴い、バンク制御用の回路構成が複雑
になり、また、チップ全体としての回路数が増加し、そ
の結果、待機時のリーク電流が増加する傾向にある。
【０００４】上述したＳＣＲＣ技術によれば、このよう
な待機時におけるサブスレッショルドリーク電流を低減
するために、メイン電源線およびメイン接地線の他にサ
ブ電源線およびサブ接地線を設け、待機時にＨ（論理ハ
イ）レベルの信号を出力するＣＭＯＳインバータ回路の
ような論理回路をメイン電源線とサブ電源線との間に接
続し、Ｌ（論理ロー）レベルの信号を出力するＣＭＯＳ
インバータ回路のような論理回路をサブ電源線とメイン
接地線との間に接続し、待機時にサブ電源線およびサブ
接地線をそれぞれメイン電源線およびメイン接地線から
電気的に切離すようにした階層電源構成が提案されてい
る。
な待機時におけるサブスレッショルドリーク電流を低減
するために、メイン電源線およびメイン接地線の他にサ
ブ電源線およびサブ接地線を設け、待機時にＨ（論理ハ
イ）レベルの信号を出力するＣＭＯＳインバータ回路の
ような論理回路をメイン電源線とサブ電源線との間に接
続し、Ｌ（論理ロー）レベルの信号を出力するＣＭＯＳ
インバータ回路のような論理回路をサブ電源線とメイン
接地線との間に接続し、待機時にサブ電源線およびサブ
接地線をそれぞれメイン電源線およびメイン接地線から
電気的に切離すようにした階層電源構成が提案されてい
る。
【０００５】このような階層電源構成においては、Ｈレ
ベルの信号を出力するＣＭＯＳインバータ回路中のＰチ
ャネルＭＯＳトランジスタのソースはメイン電源線に接
続されているが、ＮチャネルＭＯＳトランジスタのソー
スはサブ接地線に接続されている。そのため、待機時に
はＮチャネルＭＯＳトランジスタのソース電位は接地電
位よりも高くなり、その結果、ＮチャネルＭＯＳトラン
ジスタのサブスレッショルドリーク電流が低減される。
一方、Ｌレベルの信号を出力するＣＭＯＳインバータ回
路中のＮチャネルＭＯＳトランジスタのソースはメイン
接地線に接続されているが、ＰチャネルＭＯＳトランジ
スタのソースはサブ電源線に接続されている。そのた
め、待機時にＰチャネルＭＯＳトランジスタのソース電
位は電源電位よりも低くなり、その結果、このＰチャネ
ルＭＯＳトランジスタのサブスレッショルドリーク電流
が低減される。
ベルの信号を出力するＣＭＯＳインバータ回路中のＰチ
ャネルＭＯＳトランジスタのソースはメイン電源線に接
続されているが、ＮチャネルＭＯＳトランジスタのソー
スはサブ接地線に接続されている。そのため、待機時に
はＮチャネルＭＯＳトランジスタのソース電位は接地電
位よりも高くなり、その結果、ＮチャネルＭＯＳトラン
ジスタのサブスレッショルドリーク電流が低減される。
一方、Ｌレベルの信号を出力するＣＭＯＳインバータ回
路中のＮチャネルＭＯＳトランジスタのソースはメイン
接地線に接続されているが、ＰチャネルＭＯＳトランジ
スタのソースはサブ電源線に接続されている。そのた
め、待機時にＰチャネルＭＯＳトランジスタのソース電
位は電源電位よりも低くなり、その結果、このＰチャネ
ルＭＯＳトランジスタのサブスレッショルドリーク電流
が低減される。
【０００６】
【発明が解決しようとする課題】待機時における出力信
号の論理レベルが定かな論理回路については上述した階
層電源構成を採用することができるが、定かでない論理
回路については階層電源構成を採用することができな
い。そのため、このような論理回路についてはメイン電
源線とメイン接地線との間に接続せざるを得ず、待機時
におけるサブスレッショルドリーク電流を低減すること
ができなかった。
号の論理レベルが定かな論理回路については上述した階
層電源構成を採用することができるが、定かでない論理
回路については階層電源構成を採用することができな
い。そのため、このような論理回路についてはメイン電
源線とメイン接地線との間に接続せざるを得ず、待機時
におけるサブスレッショルドリーク電流を低減すること
ができなかった。
【０００７】特にラッチ回路においては、待機時にいず
れの論理レベルの信号がラッチされるか定かでないた
め、上述した階層電源構成によりサブスレッショルドリ
ーク電流を低減することはできなかった。
れの論理レベルの信号がラッチされるか定かでないた
め、上述した階層電源構成によりサブスレッショルドリ
ーク電流を低減することはできなかった。
【０００８】この発明の目的は、待機時における出力信
号の論理レベルが不定の論理回路についてもサブスレッ
ショルドリーク電流を低減することが可能な半導体回路
装置を提供することである。
号の論理レベルが不定の論理回路についてもサブスレッ
ショルドリーク電流を低減することが可能な半導体回路
装置を提供することである。
【０００９】この発明のもう１つの目的は、ラッチ回路
におけるサブスレッショルドリーク電流を低減すること
が可能な半導体回路装置を提供することである。
におけるサブスレッショルドリーク電流を低減すること
が可能な半導体回路装置を提供することである。
【００１０】
【課題を解決するための手段】この発明の１つの局面に
従うと、動作モードおよび待機モードを有する半導体回
路装置は、メイン電源線と、サブ電源線と、第１のスイ
ッチング素子と、メイン接地線と、サブ接地線と、第２
のスイッチング素子と、第１のバッファ電源線と、第１
のバッファ接地線と、第２のバッファ電源線と、第２の
バッファ接地線と、複数の第１の論理回路と、複数の第
２の論理回路と、選択手段とを備える。メイン電源線
は、電源電圧を受ける。第１のスイッチング素子は、メ
イン電源線とサブ電源線との間に接続され、動作モード
時にオンになりかつ待機モード時にオフになる。メイン
接地線は、接地電圧を受ける。第２のスイッチング素子
は、メイン接地線とサブ接地線との間に接続され、動作
モード時にオンになりかつ待機モード時にオフになる。
第１の論理回路の各々は、第１のバッファ電源線と第１
のバッファ接地線との間に接続され、待機モード時に第
１の論理レベルの出力信号を供給する。第２の論理回路
の各々は、第２のバッファ電源線と第２のバッファ接地
線との間に接続され、待機モード時に第１の論理レベル
と相補的な第２の論理レベルの出力信号を供給する。選
択手段は、待機モード時に複数の第１の論理回路が第１
の論理レベルとして論理ハイレベルの信号を供給しかつ
複数の第２の論理回路が第２の論理レベルとして論理ロ
ーレベルの出力信号を供給するとき、第１のバッファ電
源線をメイン電源線に接続し、第１のバッファ接地線を
サブ接地線に接続し、第２のバッファ電源線をサブ電源
線に接続しかつ第２のバッファ接地線をメイン接地線に
接続する。選択手段はまた、待機モード時に複数の第１
の論理回路は第１の論理レベルとして論理ローレベルの
出力信号を供給しかつ複数の第２の論理回路が第２の論
理レベルとして論理ハイレベルの出力信号を供給すると
き、第１のバッファ電源線をサブ電源線に接続し、第１
のバッファ接地線をメイン接地線に接続し、第２のバッ
ファ電源線をメイン電源線に接続し、かつ第２のバッフ
ァ接地線をサブ接地線に接続する。
従うと、動作モードおよび待機モードを有する半導体回
路装置は、メイン電源線と、サブ電源線と、第１のスイ
ッチング素子と、メイン接地線と、サブ接地線と、第２
のスイッチング素子と、第１のバッファ電源線と、第１
のバッファ接地線と、第２のバッファ電源線と、第２の
バッファ接地線と、複数の第１の論理回路と、複数の第
２の論理回路と、選択手段とを備える。メイン電源線
は、電源電圧を受ける。第１のスイッチング素子は、メ
イン電源線とサブ電源線との間に接続され、動作モード
時にオンになりかつ待機モード時にオフになる。メイン
接地線は、接地電圧を受ける。第２のスイッチング素子
は、メイン接地線とサブ接地線との間に接続され、動作
モード時にオンになりかつ待機モード時にオフになる。
第１の論理回路の各々は、第１のバッファ電源線と第１
のバッファ接地線との間に接続され、待機モード時に第
１の論理レベルの出力信号を供給する。第２の論理回路
の各々は、第２のバッファ電源線と第２のバッファ接地
線との間に接続され、待機モード時に第１の論理レベル
と相補的な第２の論理レベルの出力信号を供給する。選
択手段は、待機モード時に複数の第１の論理回路が第１
の論理レベルとして論理ハイレベルの信号を供給しかつ
複数の第２の論理回路が第２の論理レベルとして論理ロ
ーレベルの出力信号を供給するとき、第１のバッファ電
源線をメイン電源線に接続し、第１のバッファ接地線を
サブ接地線に接続し、第２のバッファ電源線をサブ電源
線に接続しかつ第２のバッファ接地線をメイン接地線に
接続する。選択手段はまた、待機モード時に複数の第１
の論理回路は第１の論理レベルとして論理ローレベルの
出力信号を供給しかつ複数の第２の論理回路が第２の論
理レベルとして論理ハイレベルの出力信号を供給すると
き、第１のバッファ電源線をサブ電源線に接続し、第１
のバッファ接地線をメイン接地線に接続し、第２のバッ
ファ電源線をメイン電源線に接続し、かつ第２のバッフ
ァ接地線をサブ接地線に接続する。
【００１１】好ましくは、上記選択手段は、第１のセレ
クタと、第２のセレクタと、第３のセレクタと、第４の
セレクタとを含む。第１のセレクタは、メイン電源線ま
たはサブ電源線を選択して第１のバッファ電源線に接続
する。第２のセレクタは、メイン接地線またはサブ接地
線を選択して第１のバッファ接地線に接続する。第３の
セレクタは、メイン電源線またはサブ電源線を選択して
第２のバッファ電源線に接続する。第４のセレクタは、
メイン接地線またはサブ接地線を選択して第２のバッフ
ァ接地線に接続する。
クタと、第２のセレクタと、第３のセレクタと、第４の
セレクタとを含む。第１のセレクタは、メイン電源線ま
たはサブ電源線を選択して第１のバッファ電源線に接続
する。第２のセレクタは、メイン接地線またはサブ接地
線を選択して第１のバッファ接地線に接続する。第３の
セレクタは、メイン電源線またはサブ電源線を選択して
第２のバッファ電源線に接続する。第４のセレクタは、
メイン接地線またはサブ接地線を選択して第２のバッフ
ァ接地線に接続する。
【００１２】さらに好ましくは、上記第１のセレクタ
は、第１のＰチャネルＭＯＳトランジスタと、第２のＰ
チャネルＭＯＳトランジスタとを含む。第１のＰチャネ
ルＭＯＳトランジスタは、メイン電源線と第１のバッフ
ァ電源線との間に接続される。第２のＰチャネルＭＯＳ
トランジスタは、サブ電源線と第１のバッファ電源線と
の間に接続される。上記第２のセレクタは、第１のＮチ
ャネルＭＯＳトランジスタと、第２のＮチャネルＭＯＳ
トランジスタとを含む。第１のＮチャネルＭＯＳトラン
ジスタは、メイン接地線と第１のバッファ接地線との間
に接続される。第２のＮチャネルＭＯＳトランジスタ
は、サブ接地線と第１のバッファ接地線との間に接続さ
れる。上記第３のセレクタは、第３のＰチャネルＭＯＳ
トランジスタと、第４のＰチャネルＭＯＳトランジスタ
とを含む。第３のＰチャネルＭＯＳトランジスタは、メ
イン電源線と第２のバッファ電源線との間に接続され
る。第４のＰチャネルＭＯＳトランジスタは、サブ電源
線と第２のバッファ電源線との間に接続される。上記第
４のセレクタは、第３のＮチャネルＭＯＳトランジスタ
と、第４のＮチャネルＭＯＳトランジスタとを含む。第
３のＮチャネルＭＯＳトランジスタは、メイン接地線と
第２のバッファ接地線との間に接続される。第４のＮチ
ャネルＭＯＳトランジスタは、サブ接地線と第２のバッ
ファ接地線との間に接続される。
は、第１のＰチャネルＭＯＳトランジスタと、第２のＰ
チャネルＭＯＳトランジスタとを含む。第１のＰチャネ
ルＭＯＳトランジスタは、メイン電源線と第１のバッフ
ァ電源線との間に接続される。第２のＰチャネルＭＯＳ
トランジスタは、サブ電源線と第１のバッファ電源線と
の間に接続される。上記第２のセレクタは、第１のＮチ
ャネルＭＯＳトランジスタと、第２のＮチャネルＭＯＳ
トランジスタとを含む。第１のＮチャネルＭＯＳトラン
ジスタは、メイン接地線と第１のバッファ接地線との間
に接続される。第２のＮチャネルＭＯＳトランジスタ
は、サブ接地線と第１のバッファ接地線との間に接続さ
れる。上記第３のセレクタは、第３のＰチャネルＭＯＳ
トランジスタと、第４のＰチャネルＭＯＳトランジスタ
とを含む。第３のＰチャネルＭＯＳトランジスタは、メ
イン電源線と第２のバッファ電源線との間に接続され
る。第４のＰチャネルＭＯＳトランジスタは、サブ電源
線と第２のバッファ電源線との間に接続される。上記第
４のセレクタは、第３のＮチャネルＭＯＳトランジスタ
と、第４のＮチャネルＭＯＳトランジスタとを含む。第
３のＮチャネルＭＯＳトランジスタは、メイン接地線と
第２のバッファ接地線との間に接続される。第４のＮチ
ャネルＭＯＳトランジスタは、サブ接地線と第２のバッ
ファ接地線との間に接続される。
【００１３】上記半導体回路装置においては、論理回路
から供給されるべき出力信号の論理レベルに応じて論理
回路がメイン電源線とサブ接地線との間またはサブ電源
線とメイン接地線との間に選択的に接続されるため、待
機モード時における出力信号の論理レベルが不定の論理
回路であっても階層電源構成の採用によりサブスレッシ
ョルドリーク電流が低減される。
から供給されるべき出力信号の論理レベルに応じて論理
回路がメイン電源線とサブ接地線との間またはサブ電源
線とメイン接地線との間に選択的に接続されるため、待
機モード時における出力信号の論理レベルが不定の論理
回路であっても階層電源構成の採用によりサブスレッシ
ョルドリーク電流が低減される。
【００１４】この発明のもう１つの局面に従うと、動作
モードおよび待機モードを有する半導体回路装置は、メ
イン電源線と、サブ電源線と、第１のスイッチング素子
と、メイン接地線と、サブ接地線と、第２のスイッチン
グ素子と、複数の第１の論理回路と、複数の第２の論理
回路と、電圧供給手段とを備える。メイン電源線は、電
源電圧を受ける。第１のスイッチング素子は、メイン電
源線とサブ電源線との間に接続され、動作モード時にオ
ンになりかつ待機モード時にオフになる。メイン接地線
は、接地電圧を受ける。第２のスイッチング素子は、メ
イン接地線とサブ接地線との間に接続され、動作モード
時にオンになりかつ待機モード時にオフになる。第１の
論理回路の各々は、メイン電源線とサブ接地線との間に
接続され、待機モード時に第１の論理レベルの出力信号
を供給する。第２の論理回路の各々は、サブ電源線とメ
イン接地線との間に接続され、待機モード時に第１の論
理レベルと相補的な第２の論理レベルの出力信号を供給
する。電圧供給手段は、待機モード時に複数の第１の論
理回路が第１の論理レベルとして論理ローレベルの出力
信号を供給しかつ複数の第２の論理回路が第２の論理レ
ベルとして論理ハイレベルの出力信号を供給するとき接
地電圧よりも低い電圧をサブ接地線に供給する。電圧供
給手段はまた、待機モード時に複数の第１の論理回路が
第１の論理レベルとして論理ハイレベルの出力信号を供
給してかつ複数の第２の論理回路が第２の論理レベルと
して論理ローレベルの出力信号を供給するとき電源電圧
よりも高い電圧をサブ電源線に供給する。
モードおよび待機モードを有する半導体回路装置は、メ
イン電源線と、サブ電源線と、第１のスイッチング素子
と、メイン接地線と、サブ接地線と、第２のスイッチン
グ素子と、複数の第１の論理回路と、複数の第２の論理
回路と、電圧供給手段とを備える。メイン電源線は、電
源電圧を受ける。第１のスイッチング素子は、メイン電
源線とサブ電源線との間に接続され、動作モード時にオ
ンになりかつ待機モード時にオフになる。メイン接地線
は、接地電圧を受ける。第２のスイッチング素子は、メ
イン接地線とサブ接地線との間に接続され、動作モード
時にオンになりかつ待機モード時にオフになる。第１の
論理回路の各々は、メイン電源線とサブ接地線との間に
接続され、待機モード時に第１の論理レベルの出力信号
を供給する。第２の論理回路の各々は、サブ電源線とメ
イン接地線との間に接続され、待機モード時に第１の論
理レベルと相補的な第２の論理レベルの出力信号を供給
する。電圧供給手段は、待機モード時に複数の第１の論
理回路が第１の論理レベルとして論理ローレベルの出力
信号を供給しかつ複数の第２の論理回路が第２の論理レ
ベルとして論理ハイレベルの出力信号を供給するとき接
地電圧よりも低い電圧をサブ接地線に供給する。電圧供
給手段はまた、待機モード時に複数の第１の論理回路が
第１の論理レベルとして論理ハイレベルの出力信号を供
給してかつ複数の第２の論理回路が第２の論理レベルと
して論理ローレベルの出力信号を供給するとき電源電圧
よりも高い電圧をサブ電源線に供給する。
【００１５】好ましくは、上記電圧供給手段は、第１の
セレクタと、第２のセレクタとを含む。第１のセレクタ
は、サブ電源線を電源電圧よりも高い電圧を受けるノー
ドに選択的に接続する。第２のセレクタは、サブ接地線
を接地電圧よりも低い電圧を受けるノードに選択的に接
続する。
セレクタと、第２のセレクタとを含む。第１のセレクタ
は、サブ電源線を電源電圧よりも高い電圧を受けるノー
ドに選択的に接続する。第２のセレクタは、サブ接地線
を接地電圧よりも低い電圧を受けるノードに選択的に接
続する。
【００１６】さらに好ましくは、上記第１のセレクタ
は、電源電圧よりも高い電圧を受けるノードとサブ電源
線との間に接続されたＰチャネルＭＯＳトランジスタを
含む。上記第２のセレクタは、接地電圧よりも低い電圧
を受けるノードとサブ接地線との間に接続されたＮチャ
ネルＭＯＳトランジスタを含む。
は、電源電圧よりも高い電圧を受けるノードとサブ電源
線との間に接続されたＰチャネルＭＯＳトランジスタを
含む。上記第２のセレクタは、接地電圧よりも低い電圧
を受けるノードとサブ接地線との間に接続されたＮチャ
ネルＭＯＳトランジスタを含む。
【００１７】上記半導体回路装置においては、論理回路
から供給されるべき出力信号の論理レベルに応じて接地
電圧よりも低い電圧がサブ接地線に供給されたりまたは
電源電圧よりも高い電圧がサブ電源線に供給されたりす
るため、出力信号の論理レベルが不定な論理回路であっ
ても階層電源構成の採用によりサブスレッショルドリー
ク電流が低減される。
から供給されるべき出力信号の論理レベルに応じて接地
電圧よりも低い電圧がサブ接地線に供給されたりまたは
電源電圧よりも高い電圧がサブ電源線に供給されたりす
るため、出力信号の論理レベルが不定な論理回路であっ
ても階層電源構成の採用によりサブスレッショルドリー
ク電流が低減される。
【００１８】この発明のさらにもう１つの局面に従う
と、動作モードおよび待機モードを有する半導体回路装
置は、メイン電源線と、スイッチング素子と、メイン接
地線と、ラッチ固定電源線と、ラッチ固定接地線と、複
数の論理回路と、ラッチ回路と、遮断手段とを備える。
スイッチング素子は、電源電圧を受けるノードとメイン
電源線との間に接続され、動作モード時にオンになりか
つ待機モード時にオフになる。ラッチ固定電源線は、電
源電圧を受ける。ラッチ固定接地線は、接地電圧を受け
る。論理回路の各々は、メイン電源線とメイン接地線と
の間に接続される。ラッチ回路は、ラッチ固定電源線と
ラッチ固定接地線との間に接続される。遮断手段は、待
機モード時にラッチ回路への信号入力を遮断する。
と、動作モードおよび待機モードを有する半導体回路装
置は、メイン電源線と、スイッチング素子と、メイン接
地線と、ラッチ固定電源線と、ラッチ固定接地線と、複
数の論理回路と、ラッチ回路と、遮断手段とを備える。
スイッチング素子は、電源電圧を受けるノードとメイン
電源線との間に接続され、動作モード時にオンになりか
つ待機モード時にオフになる。ラッチ固定電源線は、電
源電圧を受ける。ラッチ固定接地線は、接地電圧を受け
る。論理回路の各々は、メイン電源線とメイン接地線と
の間に接続される。ラッチ回路は、ラッチ固定電源線と
ラッチ固定接地線との間に接続される。遮断手段は、待
機モード時にラッチ回路への信号入力を遮断する。
【００１９】好ましくは、上記遮断手段は、ラッチ駆動
電源線と、駆動手段と、インバータ回路とを含む。駆動
手段は、動作モード時に電源電圧をラッチ駆動電源線に
供給し、待機モード時に接地電圧またはそれよりも低い
電圧をラッチ駆動電源線に供給する。インバータ回路
は、ラッチ駆動電源線からの電圧を受け、ラッチ回路へ
の信号入力経路に挿入される。
電源線と、駆動手段と、インバータ回路とを含む。駆動
手段は、動作モード時に電源電圧をラッチ駆動電源線に
供給し、待機モード時に接地電圧またはそれよりも低い
電圧をラッチ駆動電源線に供給する。インバータ回路
は、ラッチ駆動電源線からの電圧を受け、ラッチ回路へ
の信号入力経路に挿入される。
【００２０】あるいは、上記遮断手段は、ラッチ駆動接
地線と、第１の駆動手段と、第１のトランジスタと、第
２のトランジスタとを含む。第１の駆動手段は、動作モ
ード時に接地電圧をラッチ駆動接地線に供給し、待機モ
ード時に接地電圧よりも高い電圧をラッチ駆動接地線に
供給する。第１のトランジスタは、ラッチ回路の一方の
入力ノードとラッチ駆動接地線との間に接続され、第１
の信号を受けるゲートを有する。第２のトランジスタ
は、ラッチ回路の当該他方の入力ノードとラッチ駆動接
地線との間に接続され、第１の信号と相補的な第２の信
号を受けるゲートを有する。
地線と、第１の駆動手段と、第１のトランジスタと、第
２のトランジスタとを含む。第１の駆動手段は、動作モ
ード時に接地電圧をラッチ駆動接地線に供給し、待機モ
ード時に接地電圧よりも高い電圧をラッチ駆動接地線に
供給する。第１のトランジスタは、ラッチ回路の一方の
入力ノードとラッチ駆動接地線との間に接続され、第１
の信号を受けるゲートを有する。第２のトランジスタ
は、ラッチ回路の当該他方の入力ノードとラッチ駆動接
地線との間に接続され、第１の信号と相補的な第２の信
号を受けるゲートを有する。
【００２１】さらに好ましくは、上記遮断手段はさら
に、第２の駆動手段と、第３の駆動手段とを含む。第２
の駆動手段は、動作モード時に電源電圧をラッチ固定電
源線に供給し、待機モード時に電源電圧よりも高い電圧
をラッチ固定電源線に供給する。第３の駆動手段は、動
作モード時に接地電圧をラッチ固定接地線に供給し、待
機モード時に接地電圧よりも高い電圧をラッチ固定接地
線に供給する。
に、第２の駆動手段と、第３の駆動手段とを含む。第２
の駆動手段は、動作モード時に電源電圧をラッチ固定電
源線に供給し、待機モード時に電源電圧よりも高い電圧
をラッチ固定電源線に供給する。第３の駆動手段は、動
作モード時に接地電圧をラッチ固定接地線に供給し、待
機モード時に接地電圧よりも高い電圧をラッチ固定接地
線に供給する。
【００２２】あるいは、上記遮断手段は、ラッチ駆動接
地線と、第１のトランジスタと、第２のトランジスタ
と、第１の駆動手段と、第２の駆動手段と、第３の駆動
手段とを含む。第１のトランジスタは、ラッチ回路の一
方の入力ノードとラッチ駆動接地線との間に接続され、
第１の信号を受けるゲートを有する。第２のトランジス
タは、ラッチ回路の当該他方の入力ノードとラッチ駆動
接地線との間に接続され、第１の信号と相補的な第２の
信号を受けるゲートを有する。第１の駆動手段は、動作
モードにおける第１および第２の信号の入力中に接地電
圧をラッチ駆動接地線に一時的に供給し、それ以外の時
に電源電圧をラッチ駆動接地線に供給する。第２の駆動
手段は、動作モード時に電源電圧をラッチ固定電源線に
供給し、待機モード時に電源電圧よりも高い電圧をラッ
チ固定電源線に供給する。第３の駆動手段は、動作モー
ドにおける第１および第２の信号の入力中に電源電圧を
ラッチ固定接地線に一時的に供給し、動作モードにおけ
るそれ以外の時に接地電圧をラッチ固定接地線に供給
し、待機モード時に接地電圧よりも高い電圧をラッチ固
定接地線に供給する。
地線と、第１のトランジスタと、第２のトランジスタ
と、第１の駆動手段と、第２の駆動手段と、第３の駆動
手段とを含む。第１のトランジスタは、ラッチ回路の一
方の入力ノードとラッチ駆動接地線との間に接続され、
第１の信号を受けるゲートを有する。第２のトランジス
タは、ラッチ回路の当該他方の入力ノードとラッチ駆動
接地線との間に接続され、第１の信号と相補的な第２の
信号を受けるゲートを有する。第１の駆動手段は、動作
モードにおける第１および第２の信号の入力中に接地電
圧をラッチ駆動接地線に一時的に供給し、それ以外の時
に電源電圧をラッチ駆動接地線に供給する。第２の駆動
手段は、動作モード時に電源電圧をラッチ固定電源線に
供給し、待機モード時に電源電圧よりも高い電圧をラッ
チ固定電源線に供給する。第３の駆動手段は、動作モー
ドにおける第１および第２の信号の入力中に電源電圧を
ラッチ固定接地線に一時的に供給し、動作モードにおけ
るそれ以外の時に接地電圧をラッチ固定接地線に供給
し、待機モード時に接地電圧よりも高い電圧をラッチ固
定接地線に供給する。
【００２３】上記半導体回路装置においては、待機モー
ド時にスイッチング素子がオフになるので、論理回路中
にサブスレッショルドリーク電流はほとんど流れない。
しかしながら、電源電圧および接地電圧はラッチ回路に
供給されるので、ラッチ回路は待機モード中も継続して
信号をラッチすることができる。しかも、待機モード時
にラッチ回路への信号入力は遮断されるので、ラッチ回
路がランダムな信号をラッチすることはない。
ド時にスイッチング素子がオフになるので、論理回路中
にサブスレッショルドリーク電流はほとんど流れない。
しかしながら、電源電圧および接地電圧はラッチ回路に
供給されるので、ラッチ回路は待機モード中も継続して
信号をラッチすることができる。しかも、待機モード時
にラッチ回路への信号入力は遮断されるので、ラッチ回
路がランダムな信号をラッチすることはない。
【００２４】さらに好ましくは、上記半導体回路装置
は、シンクロナスダイナミックランダムアクセスメモリ
である。上記ラッチ回路は、シンクロナスダイナミック
ランダムアクセスメモリにおけるロウ系のコマンド信号
をラッチする。
は、シンクロナスダイナミックランダムアクセスメモリ
である。上記ラッチ回路は、シンクロナスダイナミック
ランダムアクセスメモリにおけるロウ系のコマンド信号
をラッチする。
【００２５】あるいは、上記ラッチ回路は、シンクロナ
スダイナミックランダムアクセスメモリにおけるロウ系
のアドレス信号をラッチする。
スダイナミックランダムアクセスメモリにおけるロウ系
のアドレス信号をラッチする。
【００２６】あるいは、上記ラッチ回路は、シンクロナ
スダイナミックランダムアクセスメモリにおけるコラム
系のコマンド信号をラッチする。
スダイナミックランダムアクセスメモリにおけるコラム
系のコマンド信号をラッチする。
【００２７】あるいは、上記ラッチ回路は、シンクロナ
スダイナミックランダムアクセスメモリにおけるコラム
系のアドレス信号をラッチする。
スダイナミックランダムアクセスメモリにおけるコラム
系のアドレス信号をラッチする。
【００２８】上記シンクロナスダイナミックランダムア
クセスメモリにおいては、ラッチ回路は待機モード中も
継続してロウまたはコラム系のコマンドまたはアドレス
信号をラッチすることができる。
クセスメモリにおいては、ラッチ回路は待機モード中も
継続してロウまたはコラム系のコマンドまたはアドレス
信号をラッチすることができる。
【００２９】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明は繰返さない。
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明は繰返さない。
【００３０】［実施の形態１］図１は、この発明の実施
の形態１による半導体回路装置の構成を示す回路図であ
る。図１を参照して、この半導体回路装置は、メイン電
源線１０と、サブ電源線１２と、ＰチャネルＭＯＳトラ
ンジスタ１４と、メイン接地線１６と、サブ接地線１８
と、ＮチャネルＭＯＳトランジスタ２０と、バッファ電
源線２２，２４と、バッファ接地線２６，２８と、ＣＭ
ＯＳインバータ回路３０，３２と、電源セレクタ３４，
３６，３８，４０とを備える。
の形態１による半導体回路装置の構成を示す回路図であ
る。図１を参照して、この半導体回路装置は、メイン電
源線１０と、サブ電源線１２と、ＰチャネルＭＯＳトラ
ンジスタ１４と、メイン接地線１６と、サブ接地線１８
と、ＮチャネルＭＯＳトランジスタ２０と、バッファ電
源線２２，２４と、バッファ接地線２６，２８と、ＣＭ
ＯＳインバータ回路３０，３２と、電源セレクタ３４，
３６，３８，４０とを備える。
【００３１】メイン電源線１０は、電源電圧ＶＣＣを受
ける。トランジスタ１４は、メイン電源線１０とサブ電
源線１２との間に接続され、制御信号／ＳＣＲＣを受け
るゲートを有する。制御信号／ＳＣＲＣは、動作モード
時にＬレベルになり、待機モード時にＨレベルになる。
したがって、トランジスタ１４は、動作モード時にオン
になり、かつ待機モード時にオフになるスイッチング素
子である。トランジスタ２０は、メイン接地線１６とサ
ブ接地線１８との間に接続され、制御信号ＳＣＲＣを受
けるゲートを有する。制御信号ＳＣＲＣは上記制御信号
／ＳＣＲＣと相補的な信号であり、動作モード時にＨレ
ベルになり、待機モード時にＬレベルになる。したがっ
て、トランジスタ２０は、動作モード時にオンになり待
機モード時にオフになるスイッチング素子である。
ける。トランジスタ１４は、メイン電源線１０とサブ電
源線１２との間に接続され、制御信号／ＳＣＲＣを受け
るゲートを有する。制御信号／ＳＣＲＣは、動作モード
時にＬレベルになり、待機モード時にＨレベルになる。
したがって、トランジスタ１４は、動作モード時にオン
になり、かつ待機モード時にオフになるスイッチング素
子である。トランジスタ２０は、メイン接地線１６とサ
ブ接地線１８との間に接続され、制御信号ＳＣＲＣを受
けるゲートを有する。制御信号ＳＣＲＣは上記制御信号
／ＳＣＲＣと相補的な信号であり、動作モード時にＨレ
ベルになり、待機モード時にＬレベルになる。したがっ
て、トランジスタ２０は、動作モード時にオンになり待
機モード時にオフになるスイッチング素子である。
【００３２】各インバータ回路３２は、バッファ電源線
２２とバッファ接地線２６との間に接続され、待機モー
ド時に第１の論理レベルの信号を出力する。各インバー
タ回路３０は、バッファ電源線２４とバッファ接地線２
８との間に接続され、待機モード時に上記第１の論理レ
ベルと相補的な第２の論理レベルの信号を出力する。
２２とバッファ接地線２６との間に接続され、待機モー
ド時に第１の論理レベルの信号を出力する。各インバー
タ回路３０は、バッファ電源線２４とバッファ接地線２
８との間に接続され、待機モード時に上記第１の論理レ
ベルと相補的な第２の論理レベルの信号を出力する。
【００３３】電源セレクタ３４は、メイン電源線１０ま
たはサブ電源線１２を選択してバッファ電源線２２に接
続する。より具体的には、電源セレクタ３４は、動作モ
ード時にメイン電源線１０を選択してバッファ電源線２
２に接続し、待機モード時にインバータ回路３２がＨレ
ベルの信号を出力するときバッファ電源線２２をメイン
電源線１０に接続し、他方、待機モード時にインバータ
回路３２がＬレベルの信号を出力するときバッファ電源
線２２をサブ電源線１２に接続する。
たはサブ電源線１２を選択してバッファ電源線２２に接
続する。より具体的には、電源セレクタ３４は、動作モ
ード時にメイン電源線１０を選択してバッファ電源線２
２に接続し、待機モード時にインバータ回路３２がＨレ
ベルの信号を出力するときバッファ電源線２２をメイン
電源線１０に接続し、他方、待機モード時にインバータ
回路３２がＬレベルの信号を出力するときバッファ電源
線２２をサブ電源線１２に接続する。
【００３４】電源セレクタ３６は、メイン電源線１０ま
たはサブ電源線１２を選択してバッファ電源線２４に接
続する。より具体的には、電源セレクタ３６は、動作モ
ード時にサブ電源線１２を選択してバッファ電源線２４
に接続し、待機モード時にインバータ回路３０がＨレベ
ルの信号を出力するときバッファ電源線２４をメイン電
源線１０に接続し、他方、待機モード時にインバータ回
路３０がＬレベルの信号を出力するときバッファ電源線
２４をサブ電源線１２に接続する。
たはサブ電源線１２を選択してバッファ電源線２４に接
続する。より具体的には、電源セレクタ３６は、動作モ
ード時にサブ電源線１２を選択してバッファ電源線２４
に接続し、待機モード時にインバータ回路３０がＨレベ
ルの信号を出力するときバッファ電源線２４をメイン電
源線１０に接続し、他方、待機モード時にインバータ回
路３０がＬレベルの信号を出力するときバッファ電源線
２４をサブ電源線１２に接続する。
【００３５】電源セレクタ３８は、メイン接地線１６ま
たはサブ接地線１８を選択してバッファ接地線２６に接
続する。より具体的には、電源セレクタ３８は、動作モ
ード時にメイン接地線１６を選択してバッファ接地線２
６に接続し、待機モード時にインバータ回路３２がＨレ
ベルの信号を出力するときバッファ接地線２６をサブ接
地線１８に接続し、他方、インバータ回路３２がＬレベ
ルの信号を出力するときバッファ接地線２６をメイン接
地線１６に接続する。
たはサブ接地線１８を選択してバッファ接地線２６に接
続する。より具体的には、電源セレクタ３８は、動作モ
ード時にメイン接地線１６を選択してバッファ接地線２
６に接続し、待機モード時にインバータ回路３２がＨレ
ベルの信号を出力するときバッファ接地線２６をサブ接
地線１８に接続し、他方、インバータ回路３２がＬレベ
ルの信号を出力するときバッファ接地線２６をメイン接
地線１６に接続する。
【００３６】電源セレクタ４０は、メイン接地線１６ま
たはサブ接地線１８を選択してバッファ接地線２８に接
続する。より具体的には、電源セレクタ４０は、動作モ
ード時にサブ接地線１８を選択してバッファ接地線２８
に接続し、待機モード時にインバータ回路３０がＬレベ
ルの信号を出力するときバッファ接地線２８をメイン接
地線１６に接続し、他方、待機モード時にインバータ回
路３０がＨレベルの信号を出力するときバッファ接地線
２８をサブ接地線１８に接続する。
たはサブ接地線１８を選択してバッファ接地線２８に接
続する。より具体的には、電源セレクタ４０は、動作モ
ード時にサブ接地線１８を選択してバッファ接地線２８
に接続し、待機モード時にインバータ回路３０がＬレベ
ルの信号を出力するときバッファ接地線２８をメイン接
地線１６に接続し、他方、待機モード時にインバータ回
路３０がＨレベルの信号を出力するときバッファ接地線
２８をサブ接地線１８に接続する。
【００３７】この半導体回路装置はさらに、ＣＭＯＳイ
ンバータ回路４２と、ラッチ回路４４とを備える。この
インバータ回路４２は、待機モード時にかならずＬレベ
ルの入力信号に応答してＨレベルの信号を出力する。そ
のため、このインバータ回路４２はメイン電源線１０と
サブ接地線１８との間に接続される。一方、ラッチ回路
４４は待機時にＨまたはＬレベルの信号をラッチし、そ
の出力信号は１つに定まらない。そのため、ラッチ回路
４４はメイン電源線１０とメイン接地線１６との間に接
続される。
ンバータ回路４２と、ラッチ回路４４とを備える。この
インバータ回路４２は、待機モード時にかならずＬレベ
ルの入力信号に応答してＨレベルの信号を出力する。そ
のため、このインバータ回路４２はメイン電源線１０と
サブ接地線１８との間に接続される。一方、ラッチ回路
４４は待機時にＨまたはＬレベルの信号をラッチし、そ
の出力信号は１つに定まらない。そのため、ラッチ回路
４４はメイン電源線１０とメイン接地線１６との間に接
続される。
【００３８】ここで、インバータ回路３０，３２，４２
の各々は、ＰチャネルＭＯＳトランジスタ４６と、Ｎチ
ャネルＭＯＳトランジスタ４８とを含む。
の各々は、ＰチャネルＭＯＳトランジスタ４６と、Ｎチ
ャネルＭＯＳトランジスタ４８とを含む。
【００３９】図２は、電源セレクタ３６および４０の構
成を示す回路図である。図２を参照して、電源セレクタ
３６は、ＮＯＲ回路３６１と、インバータ回路３６２
と、ＰチャネルＭＯＳトランジスタ３６３および３６４
とを含む。電源セレクタ４０は、ＮＡＮＤ回路４０１
と、インバータ回路４０２と、ＮチャネルＭＯＳトラン
ジスタ４０３および４０４とを含む。
成を示す回路図である。図２を参照して、電源セレクタ
３６は、ＮＯＲ回路３６１と、インバータ回路３６２
と、ＰチャネルＭＯＳトランジスタ３６３および３６４
とを含む。電源セレクタ４０は、ＮＡＮＤ回路４０１
と、インバータ回路４０２と、ＮチャネルＭＯＳトラン
ジスタ４０３および４０４とを含む。
【００４０】ＮＯＲ回路３６１は、ラッチ回路４４の出
力信号（インバータ回路３０の入力信号）および制御信
号ＳＣＲＣを受ける。ＮＯＲ回路３６１の出力信号はイ
ンバータ回路３６２を介してトランジスタ３６３のゲー
トに与えられるとともに、直接トランジスタ３６４のゲ
ートに与えられる。したがって、制御信号ＳＣＲＣがＨ
レベルのとき、トランジスタ３６３はオフになり、トラ
ンジスタ３６４はオンになり、バッファ電源線２４はサ
ブ電源線１２に短絡される。一方、制御信号ＳＣＲＣが
Ｌレベルのとき、トランジスタ３６３および３６４はラ
ッチ回路４４の出力信号に応答して交互にオンまたはオ
フになる。より具体的には、ラッチ回路４４の出力信号
がＨレベルのとき、トランジスタ３６３はオフになり、
トランジスタ３６４はオンになる。一方、ラッチ回路４
４の出力信号がＬレベルのとき、トランジスタ３６３は
オンになり、トランジスタ３６４はオフになる。
力信号（インバータ回路３０の入力信号）および制御信
号ＳＣＲＣを受ける。ＮＯＲ回路３６１の出力信号はイ
ンバータ回路３６２を介してトランジスタ３６３のゲー
トに与えられるとともに、直接トランジスタ３６４のゲ
ートに与えられる。したがって、制御信号ＳＣＲＣがＨ
レベルのとき、トランジスタ３６３はオフになり、トラ
ンジスタ３６４はオンになり、バッファ電源線２４はサ
ブ電源線１２に短絡される。一方、制御信号ＳＣＲＣが
Ｌレベルのとき、トランジスタ３６３および３６４はラ
ッチ回路４４の出力信号に応答して交互にオンまたはオ
フになる。より具体的には、ラッチ回路４４の出力信号
がＨレベルのとき、トランジスタ３６３はオフになり、
トランジスタ３６４はオンになる。一方、ラッチ回路４
４の出力信号がＬレベルのとき、トランジスタ３６３は
オンになり、トランジスタ３６４はオフになる。
【００４１】また、ＮＡＮＤ回路４０１は、ラッチ回路
４４の出力信号（インバータ回路３０の入力信号）およ
び制御信号／ＳＣＲＣを受ける。ＮＡＮＤ回路４０１の
出力信号はインバータ回路４０２を介してトランジスタ
４０３のゲートに与えられるとともに、直接トランジス
タ４０４のゲートに与えられる。したがって、制御信号
／ＳＣＲＣがＬレベルのとき、トランジスタ４０３はオ
フになり、トランジスタ４０４はオンになる。一方、制
御信号／ＳＣＲＣがＬレベルのとき、トランジスタ４０
３および４０４はラッチ回路４４の出力信号に応答して
交互にオンまたはオフになる。より具体的には、ラッチ
回路４４の出力信号がＨレベルのとき、トランジスタ４
０３がオンになり、トランジスタ４０４がオフになる。
一方、ラッチ回路４４の出力信号がＬレベルのとき、ト
ランジスタ４０３はオフになり、トランジスタ４０４は
オンになる。
４４の出力信号（インバータ回路３０の入力信号）およ
び制御信号／ＳＣＲＣを受ける。ＮＡＮＤ回路４０１の
出力信号はインバータ回路４０２を介してトランジスタ
４０３のゲートに与えられるとともに、直接トランジス
タ４０４のゲートに与えられる。したがって、制御信号
／ＳＣＲＣがＬレベルのとき、トランジスタ４０３はオ
フになり、トランジスタ４０４はオンになる。一方、制
御信号／ＳＣＲＣがＬレベルのとき、トランジスタ４０
３および４０４はラッチ回路４４の出力信号に応答して
交互にオンまたはオフになる。より具体的には、ラッチ
回路４４の出力信号がＨレベルのとき、トランジスタ４
０３がオンになり、トランジスタ４０４がオフになる。
一方、ラッチ回路４４の出力信号がＬレベルのとき、ト
ランジスタ４０３はオフになり、トランジスタ４０４は
オンになる。
【００４２】電源セレクタ３４はこの電源セレクタ３６
と同様に構成され、電源セレクタ３８はこの電源セレク
タ４０と同様に構成される。
と同様に構成され、電源セレクタ３８はこの電源セレク
タ４０と同様に構成される。
【００４３】次に、上記のように構成された半導体回路
装置の動作について説明する。この半導体回路装置は、
動作モードおよび待機モードを有し、まず動作モードに
おいては制御信号ＳＣＲＣがＨレベルになり、制御信号
／ＳＣＲＣがＬレベルになる。そのため、トランジスタ
１４および２０がオンになり、サブ電源線１２およびサ
ブ接地線１８がそれぞれメイン電源線１０およびメイン
接地線１６に短絡される。
装置の動作について説明する。この半導体回路装置は、
動作モードおよび待機モードを有し、まず動作モードに
おいては制御信号ＳＣＲＣがＨレベルになり、制御信号
／ＳＣＲＣがＬレベルになる。そのため、トランジスタ
１４および２０がオンになり、サブ電源線１２およびサ
ブ接地線１８がそれぞれメイン電源線１０およびメイン
接地線１６に短絡される。
【００４４】また、電源セレクタ３４によりバッファ電
源線２２がサブ電源線１２に短絡され、電源セレクタ３
６によりバッファ電源線２４がサブ電源線１２に短絡さ
れる。また、電源セレクタ３８によりバッファ接地線２
６がサブ接地線１８に短絡され、電源セレクタ４０によ
りバッファ接地線２８がサブ接地線１８に短絡される。
源線２２がサブ電源線１２に短絡され、電源セレクタ３
６によりバッファ電源線２４がサブ電源線１２に短絡さ
れる。また、電源セレクタ３８によりバッファ接地線２
６がサブ接地線１８に短絡され、電源セレクタ４０によ
りバッファ接地線２８がサブ接地線１８に短絡される。
【００４５】動作モードにおいては上記の結果、バッフ
ァ電源線２２および２４は電源電圧ＶＣＣを受け、バッ
ファ接地線２６および２８は接地電圧ＶＳＳを受ける。
したがって、この半導体回路装置は通常どおり動作す
る。
ァ電源線２２および２４は電源電圧ＶＣＣを受け、バッ
ファ接地線２６および２８は接地電圧ＶＳＳを受ける。
したがって、この半導体回路装置は通常どおり動作す
る。
【００４６】一方、待機モードにおいては制御信号ＳＣ
ＲＣがＬレベルになり、制御信号／ＳＣＲＣがＨレベル
になる。そのため、トランジスタ１４および２０がオフ
になり、サブ電源線１２およびサブ接地線１８がそれぞ
れメイン電源線１０およびメイン接地線１６から電気的
に切離される。
ＲＣがＬレベルになり、制御信号／ＳＣＲＣがＨレベル
になる。そのため、トランジスタ１４および２０がオフ
になり、サブ電源線１２およびサブ接地線１８がそれぞ
れメイン電源線１０およびメイン接地線１６から電気的
に切離される。
【００４７】インバータ回路４２は待機モード時に常に
Ｌレベルの入力信号を受けるため、常にＨレベルの出力
信号をセット信号ＳＥＴとしてラッチ回路４４に供給す
る。ここで、インバータ回路４２中のＰチャネルＭＯＳ
トランジスタ４６のソースはメイン電源線１０に接続さ
れているため、Ｈレベルの出力信号として電源電圧ＶＣ
Ｃが出力される。一方、ＮチャネルＭＯＳトランジスタ
４８のソースはサブ接地線１８に接続されているため、
このトランジスタ４８中に流れるサブスレッショルドリ
ーク電流は低減される。
Ｌレベルの入力信号を受けるため、常にＨレベルの出力
信号をセット信号ＳＥＴとしてラッチ回路４４に供給す
る。ここで、インバータ回路４２中のＰチャネルＭＯＳ
トランジスタ４６のソースはメイン電源線１０に接続さ
れているため、Ｈレベルの出力信号として電源電圧ＶＣ
Ｃが出力される。一方、ＮチャネルＭＯＳトランジスタ
４８のソースはサブ接地線１８に接続されているため、
このトランジスタ４８中に流れるサブスレッショルドリ
ーク電流は低減される。
【００４８】ラッチ回路４４は待機モード時に常にＨレ
ベルのセット信号ＳＥＴを受けるが、リセット信号ＲＥ
ＳＥＴは１つに定まらない。そのため、ラッチ回路４４
は待機モード時にＨレベルの信号をラッチしたり、Ｌレ
ベルの信号をラッチしたりする。
ベルのセット信号ＳＥＴを受けるが、リセット信号ＲＥ
ＳＥＴは１つに定まらない。そのため、ラッチ回路４４
は待機モード時にＨレベルの信号をラッチしたり、Ｌレ
ベルの信号をラッチしたりする。
【００４９】待機モードにおけるラッチ回路４４の出力
信号のレベルが１つに定まらないため、待機モードにお
けるインバータ回路３０，３２の各々の出力信号の論理
レベルもまた１つに定まらない。より具体的には、ラッ
チ回路４４がＨレベルの信号を出力している場合は、各
インバータ回路３０はＬレベルの信号を出力し、各イン
バータ回路３２はＨレベルの信号を出力することにな
る。一方、ラッチ回路４４がＬレベルの信号を出力して
いる場合は、各インバータ回路３０はＨレベルの信号を
出力し、各インバータ回路３２はＬレベルの信号を出力
することになる。
信号のレベルが１つに定まらないため、待機モードにお
けるインバータ回路３０，３２の各々の出力信号の論理
レベルもまた１つに定まらない。より具体的には、ラッ
チ回路４４がＨレベルの信号を出力している場合は、各
インバータ回路３０はＬレベルの信号を出力し、各イン
バータ回路３２はＨレベルの信号を出力することにな
る。一方、ラッチ回路４４がＬレベルの信号を出力して
いる場合は、各インバータ回路３０はＨレベルの信号を
出力し、各インバータ回路３２はＬレベルの信号を出力
することになる。
【００５０】ラッチ回路４４がＨレベルの信号を出力し
ている場合は、電源セレクタ３６中のトランジスタ３６
３はオフになりかつトランジスタ３６４はオンになり、
これによりバッファ電源線２４はサブ電源線１２に短絡
される。また、電源セレクタ４０中のトランジスタ４０
３はオンになりかつトランジスタ４０４はオフになり、
これによりバッファ接地線２８がメイン接地線１６に短
絡される。
ている場合は、電源セレクタ３６中のトランジスタ３６
３はオフになりかつトランジスタ３６４はオンになり、
これによりバッファ電源線２４はサブ電源線１２に短絡
される。また、電源セレクタ４０中のトランジスタ４０
３はオンになりかつトランジスタ４０４はオフになり、
これによりバッファ接地線２８がメイン接地線１６に短
絡される。
【００５１】同様に、電源セレクタ３４によりバッファ
電源線２２がメイン電源線１０に短絡され、電源セレク
タ３８によりバッファ接地線２６がサブ接地線１８に短
絡される。
電源線２２がメイン電源線１０に短絡され、電源セレク
タ３８によりバッファ接地線２６がサブ接地線１８に短
絡される。
【００５２】上記の結果、Ｌレベルの信号を出力するイ
ンバータ回路３０はすべてサブ電源線１２とメイン接地
線１６との間に接続されることになり、Ｈレベルの信号
を出力するインバータ回路３２はすべてメイン電源線１
０とサブ接地線１８との間に接続されることになる。そ
のため、インバータ回路３０のＰチャネルＭＯＳトラン
ジスタ４６中に流れるサブスレッショルドリーク電流が
低減されるとともに、インバータ回路３２のＮチャネル
ＭＯＳトランジスタ４８中に流れるサブスレッショルド
リーク電流が低減される。
ンバータ回路３０はすべてサブ電源線１２とメイン接地
線１６との間に接続されることになり、Ｈレベルの信号
を出力するインバータ回路３２はすべてメイン電源線１
０とサブ接地線１８との間に接続されることになる。そ
のため、インバータ回路３０のＰチャネルＭＯＳトラン
ジスタ４６中に流れるサブスレッショルドリーク電流が
低減されるとともに、インバータ回路３２のＮチャネル
ＭＯＳトランジスタ４８中に流れるサブスレッショルド
リーク電流が低減される。
【００５３】一方、ラッチ回路４４がＬレベルの信号を
出力している場合は、電源セレクタ３６中のトランジス
タ３６３がオンになりかつトランジスタ３６４がオフに
なり、これによりバッファ電源線２４がメイン電源線１
０に短絡される。また、電源セレクタ４０中のトランジ
スタ４０３がオフになりかつトランジスタ４０４がオン
になり、これによりバッファ接地線２８がサブ接地線１
８に短絡される。同様に、電源セレクタ３４によりバッ
ファ電源線２２がサブ電源線１２に短絡され、電源セレ
クタ３８によりバッファ接地線２６がメイン接地線１６
に短絡される。
出力している場合は、電源セレクタ３６中のトランジス
タ３６３がオンになりかつトランジスタ３６４がオフに
なり、これによりバッファ電源線２４がメイン電源線１
０に短絡される。また、電源セレクタ４０中のトランジ
スタ４０３がオフになりかつトランジスタ４０４がオン
になり、これによりバッファ接地線２８がサブ接地線１
８に短絡される。同様に、電源セレクタ３４によりバッ
ファ電源線２２がサブ電源線１２に短絡され、電源セレ
クタ３８によりバッファ接地線２６がメイン接地線１６
に短絡される。
【００５４】上記の結果、Ｈレベルの信号を出力するイ
ンバータ回路３０はすべてメイン電源線１０とサブ接地
線１８との間に接続されることになり、Ｌレベルの信号
を出力するインバータ回路３２はすべてサブ電源線１２
とメイン接地線１６との間に接続されることになる。そ
のため、インバータ回路３０のＮチャネルＭＯＳトラン
ジスタ４８中に流れるサブスレッショルドリーク電流が
低減され、インバータ回路３２のＰチャネルＭＯＳトラ
ンジスタ４６中に流れるサブスレッショルドリーク電流
が低減される。
ンバータ回路３０はすべてメイン電源線１０とサブ接地
線１８との間に接続されることになり、Ｌレベルの信号
を出力するインバータ回路３２はすべてサブ電源線１２
とメイン接地線１６との間に接続されることになる。そ
のため、インバータ回路３０のＮチャネルＭＯＳトラン
ジスタ４８中に流れるサブスレッショルドリーク電流が
低減され、インバータ回路３２のＰチャネルＭＯＳトラ
ンジスタ４６中に流れるサブスレッショルドリーク電流
が低減される。
【００５５】ところで、ラッチ回路４４はメイン電源線
１０とメイン接地線１６との間に接続されているが、こ
のラッチ回路４４中に流れるサブスレッショルドリーク
電流を低減するために、このラッチ回路４４は以下のよ
うに構成されるのが望ましい。
１０とメイン接地線１６との間に接続されているが、こ
のラッチ回路４４中に流れるサブスレッショルドリーク
電流を低減するために、このラッチ回路４４は以下のよ
うに構成されるのが望ましい。
【００５６】図３は、ラッチ回路４４の構成を示す回路
図である。図３を参照して、このラッチ回路４４は、Ｒ
Ｓフリップフロップを形成するために相互に接続された
ＮＡＮＤ回路４４１および４４２と、ＮＡＮＤ回路４４
１の電源側に互いに並列に接続されたＰチャネルＭＯＳ
トランジスタ４４３および４４４と、ＮＡＮＤ回路４４
１の接地側に互いに並列に接続されたＮチャネルＭＯＳ
トランジスタ４４５および４４６と、ＮＡＮＤ回路４４
２の電源側に互いに並列に接続されたＰチャネルＭＯＳ
トランジスタ４４７および４４８と、ＮＡＮＤ回路４４
２の接地側に互いに並列に接続されたＮチャネルＭＯＳ
トランジスタ４４９および４５０と、ＮＡＮＤ回路４５
１と、インバータ回路４５２および４５３と、ＮＡＮＤ
回路４４１の出力ノードとメイン接地線１６との間に接
続されたＮチャネルＭＯＳトランジスタ４５４と、メイ
ン電源線１０とＮＡＮＤ回路４４２の出力ノードとの間
に接続されたＰチャネルＭＯＳトランジスタ４５５とを
含む。
図である。図３を参照して、このラッチ回路４４は、Ｒ
Ｓフリップフロップを形成するために相互に接続された
ＮＡＮＤ回路４４１および４４２と、ＮＡＮＤ回路４４
１の電源側に互いに並列に接続されたＰチャネルＭＯＳ
トランジスタ４４３および４４４と、ＮＡＮＤ回路４４
１の接地側に互いに並列に接続されたＮチャネルＭＯＳ
トランジスタ４４５および４４６と、ＮＡＮＤ回路４４
２の電源側に互いに並列に接続されたＰチャネルＭＯＳ
トランジスタ４４７および４４８と、ＮＡＮＤ回路４４
２の接地側に互いに並列に接続されたＮチャネルＭＯＳ
トランジスタ４４９および４５０と、ＮＡＮＤ回路４５
１と、インバータ回路４５２および４５３と、ＮＡＮＤ
回路４４１の出力ノードとメイン接地線１６との間に接
続されたＮチャネルＭＯＳトランジスタ４５４と、メイ
ン電源線１０とＮＡＮＤ回路４４２の出力ノードとの間
に接続されたＰチャネルＭＯＳトランジスタ４５５とを
含む。
【００５７】ここで、トランジスタ４４３〜４５０のし
きい値は、好ましくは、他のトランジスタ（たとえばＮ
ＡＮＤ回路４４１，４４２中のトランジスタ）のしきい
値よりも大きく設定される。
きい値は、好ましくは、他のトランジスタ（たとえばＮ
ＡＮＤ回路４４１，４４２中のトランジスタ）のしきい
値よりも大きく設定される。
【００５８】ＮＡＮＤ回路４５１はリセット信号ＲＥＳ
ＥＴおよびパワーオンリセット信号／ＰＯＲを受ける。
ＮＡＮＤ回路４５１の出力信号はインバータ４５２を介
してＮＡＮＤ回路４４２に与えられる。パワーオンリセ
ット信号／ＰＯＲは直接トランジスタ４５５のゲートに
与えられるとともに、インバータ４５３を介してトラン
ジスタ４５４のゲートに与えられる。このパワーオンリ
セット信号／ＰＯＲは電源投入時から所定期間だけＬレ
ベルになるので、トランジスタ４５４および４５５はと
もにオンになる。そのため、ＮＡＮＤ回路４４１はＬレ
ベルの信号を出力し、ＮＡＮＤ回路４４２はＨレベルの
信号を出力する。このようにラッチ回路４４は電源投入
時にリセットされる。
ＥＴおよびパワーオンリセット信号／ＰＯＲを受ける。
ＮＡＮＤ回路４５１の出力信号はインバータ４５２を介
してＮＡＮＤ回路４４２に与えられる。パワーオンリセ
ット信号／ＰＯＲは直接トランジスタ４５５のゲートに
与えられるとともに、インバータ４５３を介してトラン
ジスタ４５４のゲートに与えられる。このパワーオンリ
セット信号／ＰＯＲは電源投入時から所定期間だけＬレ
ベルになるので、トランジスタ４５４および４５５はと
もにオンになる。そのため、ＮＡＮＤ回路４４１はＬレ
ベルの信号を出力し、ＮＡＮＤ回路４４２はＨレベルの
信号を出力する。このようにラッチ回路４４は電源投入
時にリセットされる。
【００５９】また、動作モードにおいては制御信号ＳＣ
ＲＣがＨレベルになり、制御信号／ＳＣＲＣがＬレベル
になるので、トランジスタ４４４，４４６，４４８，４
５０かいずれもオンになる。ＮＡＮＤ回路４４１および
４４２には電源電圧ＶＣＣおよび接地電圧ＶＳＳが供給
されるため、このラッチ回路４４は通常どおり動作す
る。
ＲＣがＨレベルになり、制御信号／ＳＣＲＣがＬレベル
になるので、トランジスタ４４４，４４６，４４８，４
５０かいずれもオンになる。ＮＡＮＤ回路４４１および
４４２には電源電圧ＶＣＣおよび接地電圧ＶＳＳが供給
されるため、このラッチ回路４４は通常どおり動作す
る。
【００６０】一方、待機モードにおいては制御信号ＳＣ
ＲＣがＬレベルになり、制御信号／ＳＣＲＣがＨレベル
になるので、トランジスタ４４４，４４６，４４８，４
５０はいずれもオフになる。このラッチ回路４４がＨレ
ベルの信号を出力している場合、つまりＮＡＮＤ回路４
４１がＨレベルの信号を出力しかつＮＡＮＤ回路４４２
がＬレベルの信号を出力する場合、トランジスタ４４３
および４４９がオンになり、トランジスタ４４５および
４４７がオフになる。したがって、ＮＡＮＤ回路４４１
からはＨレベルの出力信号として電源電圧ＶＣＣが出力
されるが、ＮＡＮＤ回路４４１中に流れるサブスレッシ
ョルドリーク電流は低減される。また、ＮＡＮＤ回路４
４２からはＬレベルの出力信号として接地電圧ＶＳＳが
出力されるが、ＮＡＮＤ回路４４２中に流れるサブスレ
ッショルドリーク電流は低減される。
ＲＣがＬレベルになり、制御信号／ＳＣＲＣがＨレベル
になるので、トランジスタ４４４，４４６，４４８，４
５０はいずれもオフになる。このラッチ回路４４がＨレ
ベルの信号を出力している場合、つまりＮＡＮＤ回路４
４１がＨレベルの信号を出力しかつＮＡＮＤ回路４４２
がＬレベルの信号を出力する場合、トランジスタ４４３
および４４９がオンになり、トランジスタ４４５および
４４７がオフになる。したがって、ＮＡＮＤ回路４４１
からはＨレベルの出力信号として電源電圧ＶＣＣが出力
されるが、ＮＡＮＤ回路４４１中に流れるサブスレッシ
ョルドリーク電流は低減される。また、ＮＡＮＤ回路４
４２からはＬレベルの出力信号として接地電圧ＶＳＳが
出力されるが、ＮＡＮＤ回路４４２中に流れるサブスレ
ッショルドリーク電流は低減される。
【００６１】一方、このラッチ回路４４がＬレベルの信
号を出力している場合、つまりＮＡＮＤ回路４４１がＬ
レベルの信号を出力しかつＮＡＮＤ回路４４２がＨレベ
ルの信号を出力する場合は、トランジスタ４４５および
４４７がオンになり、トランジスタ４４３および４４９
がオフになる。したがって、ＮＡＮＤ回路４４１からは
Ｌレベルの出力信号として接地電圧ＶＳＳが出力される
が、ＮＡＮＤ回路４４１中に流れるサブスレッショルド
リーク電流は低減される。また、ＮＡＮＤ回路４４２か
らはＨレベルの出力信号として電源電圧ＶＣＣが出力さ
れるが、ＮＡＮＤ回路４４２中に流れるサブスレッショ
ルドリーク電流は低減される。
号を出力している場合、つまりＮＡＮＤ回路４４１がＬ
レベルの信号を出力しかつＮＡＮＤ回路４４２がＨレベ
ルの信号を出力する場合は、トランジスタ４４５および
４４７がオンになり、トランジスタ４４３および４４９
がオフになる。したがって、ＮＡＮＤ回路４４１からは
Ｌレベルの出力信号として接地電圧ＶＳＳが出力される
が、ＮＡＮＤ回路４４１中に流れるサブスレッショルド
リーク電流は低減される。また、ＮＡＮＤ回路４４２か
らはＨレベルの出力信号として電源電圧ＶＣＣが出力さ
れるが、ＮＡＮＤ回路４４２中に流れるサブスレッショ
ルドリーク電流は低減される。
【００６２】以上のようにこの実施の形態１によれば、
ラッチ回路４４の出力信号に応じてバッファ電源線２２
がメイン電源線１０またはサブ電源線１２に接続されか
つバッファ電源線２４がサブ電源線１２またはメイン電
源線１０に接続されるとともに、バッファ接地線２６が
サブ接地線１８またはメイン接地線１６に接続されかつ
バッファ接地線２８がメイン接地線１６またはサブ接地
線１８に接続されるので、待機モード時の出力信号の論
理レベルが１つに定まらないインバータ回路３０，３２
であっても、階層電源構成を採用することによりサブス
レッショルドリーク電流を低減することができる。
ラッチ回路４４の出力信号に応じてバッファ電源線２２
がメイン電源線１０またはサブ電源線１２に接続されか
つバッファ電源線２４がサブ電源線１２またはメイン電
源線１０に接続されるとともに、バッファ接地線２６が
サブ接地線１８またはメイン接地線１６に接続されかつ
バッファ接地線２８がメイン接地線１６またはサブ接地
線１８に接続されるので、待機モード時の出力信号の論
理レベルが１つに定まらないインバータ回路３０，３２
であっても、階層電源構成を採用することによりサブス
レッショルドリーク電流を低減することができる。
【００６３】また、ＮＡＮＤ回路４４１，４４２の出力
信号に応じてトランジスタ４４３，４４５，４４７，４
４９がオンまたはオフになるので、ラッチ回路４４中に
流れるサブスレッショルドリーク電流も低減することが
できる。
信号に応じてトランジスタ４４３，４４５，４４７，４
４９がオンまたはオフになるので、ラッチ回路４４中に
流れるサブスレッショルドリーク電流も低減することが
できる。
【００６４】［実施の形態２］図４は、この発明の実施
の形態２による半導体回路装置の構成を示す回路図であ
る。図４を参照して、この半導体回路装置は、上記図１
の構成に加えて、外部電源線５０と、負電源線５２と、
電圧ダウンコンバータ（ＶＤＣ）５４と、チャージポン
プ回路５６とを備える。電圧ダウンコンバータ５４は外
部電源電圧ＥＶＣＣを降圧し、外部電源電圧ＥＶＣＣよ
りも低い内部電源電圧ＩＶＣＣを発生してメイン電源線
１０に供給する。チャージポンプ回路５６は、接地電圧
ＶＳＳよりも低い負電圧ＶＢＢを発生して負電源線５２
に供給する。
の形態２による半導体回路装置の構成を示す回路図であ
る。図４を参照して、この半導体回路装置は、上記図１
の構成に加えて、外部電源線５０と、負電源線５２と、
電圧ダウンコンバータ（ＶＤＣ）５４と、チャージポン
プ回路５６とを備える。電圧ダウンコンバータ５４は外
部電源電圧ＥＶＣＣを降圧し、外部電源電圧ＥＶＣＣよ
りも低い内部電源電圧ＩＶＣＣを発生してメイン電源線
１０に供給する。チャージポンプ回路５６は、接地電圧
ＶＳＳよりも低い負電圧ＶＢＢを発生して負電源線５２
に供給する。
【００６５】この半導体回路装置は、図１の電源セレク
タ３４，３６，３８，４０に代えて、電源セレクタ５８
および６０を備える。電源セレクタ５８は、待機モード
時にインバータ回路３２がＨレベルの信号を出力すると
き、サブ電源線１２を外部電源線５０に接続することに
より内部電源電圧ＩＶＣＣよりも高い外部電源電圧ＥＶ
ＣＣをサブ電源線１２に供給する。電源セレクタ６０
は、インバータ回路３０がＬレベルの信号を出力すると
き、サブ接地線１８を負電源線５２に接続することによ
り接地電圧ＶＳＳよりも低い負電圧ＶＢＢをサブ接地線
１８に供給する。
タ３４，３６，３８，４０に代えて、電源セレクタ５８
および６０を備える。電源セレクタ５８は、待機モード
時にインバータ回路３２がＨレベルの信号を出力すると
き、サブ電源線１２を外部電源線５０に接続することに
より内部電源電圧ＩＶＣＣよりも高い外部電源電圧ＥＶ
ＣＣをサブ電源線１２に供給する。電源セレクタ６０
は、インバータ回路３０がＬレベルの信号を出力すると
き、サブ接地線１８を負電源線５２に接続することによ
り接地電圧ＶＳＳよりも低い負電圧ＶＢＢをサブ接地線
１８に供給する。
【００６６】この半導体回路装置は、図１に示されるよ
うなバッファ電源線２２，２４およびバッファ接地線２
６，２８を備えていない。そのため、待機モード時に第
１の論理レベルの信号を出力するインバータ回路３０は
メイン電源線１０とサブ接地線１８との間に接続され、
待機モード時に第１の論理レベルと相補的な第２の論理
レベルの信号を出力するインバータ回路３２はサブ電源
線１２とメイン接地線１６との間に接続される。このイ
ンバータ回路３０，３２は待機モード時にどのような論
理レベルの信号を出力するか定かではないが、とりあえ
ず上記のような態様で電源線１０，１２および接地線１
６，１８の間に接続される。
うなバッファ電源線２２，２４およびバッファ接地線２
６，２８を備えていない。そのため、待機モード時に第
１の論理レベルの信号を出力するインバータ回路３０は
メイン電源線１０とサブ接地線１８との間に接続され、
待機モード時に第１の論理レベルと相補的な第２の論理
レベルの信号を出力するインバータ回路３２はサブ電源
線１２とメイン接地線１６との間に接続される。このイ
ンバータ回路３０，３２は待機モード時にどのような論
理レベルの信号を出力するか定かではないが、とりあえ
ず上記のような態様で電源線１０，１２および接地線１
６，１８の間に接続される。
【００６７】図５は、電源セレクタ５８および６０の構
成を示す回路図である。図５を参照して、電源セレクタ
５８は、ＮＯＲ回路５８１と、インバータ回路５８２
と、ＰチャネルＭＯＳトランジスタ５８３とを含む。Ｎ
ＯＲ回路５８１は、ラッチ回路４４の出力信号（インバ
ータ回路３０の入力信号）および制御信号ＳＣＲＣを受
ける。ＮＯＲ回路５８１の出力信号はインバータ回路５
８２を介してトランジスタ５８３のゲートに与えられ
る。電源セレクタ６０は、ＡＮＤ回路６０１と、Ｎチャ
ネルＭＯＳトランジスタ６０２とを含む。ＡＮＤ回路６
０１は、ラッチ回路４４の出力信号（インバータ回路３
０の入力信号）および制御信号／ＳＣＲＣを受ける。Ａ
ＮＤ回路６０１の出力信号は直接トランジスタ６０２の
ゲートに与えられる。
成を示す回路図である。図５を参照して、電源セレクタ
５８は、ＮＯＲ回路５８１と、インバータ回路５８２
と、ＰチャネルＭＯＳトランジスタ５８３とを含む。Ｎ
ＯＲ回路５８１は、ラッチ回路４４の出力信号（インバ
ータ回路３０の入力信号）および制御信号ＳＣＲＣを受
ける。ＮＯＲ回路５８１の出力信号はインバータ回路５
８２を介してトランジスタ５８３のゲートに与えられ
る。電源セレクタ６０は、ＡＮＤ回路６０１と、Ｎチャ
ネルＭＯＳトランジスタ６０２とを含む。ＡＮＤ回路６
０１は、ラッチ回路４４の出力信号（インバータ回路３
０の入力信号）および制御信号／ＳＣＲＣを受ける。Ａ
ＮＤ回路６０１の出力信号は直接トランジスタ６０２の
ゲートに与えられる。
【００６８】したがって、制御信号ＳＣＲＣがＨレベル
でかつ制御信号／ＳＣＲＣがＬレベルのとき、トランジ
スタ５８３および６０２はともにオフになる。一方、制
御信号ＳＣＲＣがＬレベルでかつ制御信号／ＳＣＲＣが
Ｈレベルのとき、ラッチ回路４４の出力信号に応答して
トランジスタ５８３および６０２は交互にオンまたはオ
フになる。より具体的には、ラッチ回路４の出力信号が
Ｈレベルのとき、トランジスタ５８３はオフになり、ト
ランジスタ６０２はオンになる。そのため、サブ接地線
１８が負電源線５２に短絡される。一方、ラッチ回路４
４の出力信号がＬレベルのとき、トランジスタ５８３は
オンになり、トランジスタ６０２はオフになる。そのた
め、サブ電源線１２が外部電源線５０に短絡される。
でかつ制御信号／ＳＣＲＣがＬレベルのとき、トランジ
スタ５８３および６０２はともにオフになる。一方、制
御信号ＳＣＲＣがＬレベルでかつ制御信号／ＳＣＲＣが
Ｈレベルのとき、ラッチ回路４４の出力信号に応答して
トランジスタ５８３および６０２は交互にオンまたはオ
フになる。より具体的には、ラッチ回路４の出力信号が
Ｈレベルのとき、トランジスタ５８３はオフになり、ト
ランジスタ６０２はオンになる。そのため、サブ接地線
１８が負電源線５２に短絡される。一方、ラッチ回路４
４の出力信号がＬレベルのとき、トランジスタ５８３は
オンになり、トランジスタ６０２はオフになる。そのた
め、サブ電源線１２が外部電源線５０に短絡される。
【００６９】次に、上記のように構成された半導体回路
装置の動作について説明する。まず動作モードにおいて
は制御信号ＳＣＲＣがＨレベルになりかつ制御信号／Ｓ
ＣＲＣがＬレベルになるので、各サブ電源線１２および
各サブ接地線１８はそれぞれメイン電源線１０およびメ
イン接地線１６に短絡される。このときトランジスタ５
８３および６０２はオフになるので、サブ電源線１２お
よびサブ接地線１８はそれぞれ外部電源線５０および負
電源線５２に接続されることはない。その結果、この半
導体回路装置は通常どうり動作する。
装置の動作について説明する。まず動作モードにおいて
は制御信号ＳＣＲＣがＨレベルになりかつ制御信号／Ｓ
ＣＲＣがＬレベルになるので、各サブ電源線１２および
各サブ接地線１８はそれぞれメイン電源線１０およびメ
イン接地線１６に短絡される。このときトランジスタ５
８３および６０２はオフになるので、サブ電源線１２お
よびサブ接地線１８はそれぞれ外部電源線５０および負
電源線５２に接続されることはない。その結果、この半
導体回路装置は通常どうり動作する。
【００７０】一方、待機モードにおいては制御信号ＳＣ
ＲＣがＬレベルになりかつ制御信号／ＳＣＲＣがＨレベ
ルになるので、各サブ電源線１２および各サブ接地線１
８はそれぞれメイン電源線１０およびメイン接地線１６
から電気的に切離される。ただし、トランジスタ１４が
オフになってもトランジスタ１４のサブスレッショルド
リーク電流によりサブ電源線１２はわずかに充電され
る。同様に、トランジスタ２０がオフになってもトラン
ジスタ２０のサブスレッショルドリーク電流によりサブ
接地線１６はわずかに充電される。
ＲＣがＬレベルになりかつ制御信号／ＳＣＲＣがＨレベ
ルになるので、各サブ電源線１２および各サブ接地線１
８はそれぞれメイン電源線１０およびメイン接地線１６
から電気的に切離される。ただし、トランジスタ１４が
オフになってもトランジスタ１４のサブスレッショルド
リーク電流によりサブ電源線１２はわずかに充電され
る。同様に、トランジスタ２０がオフになってもトラン
ジスタ２０のサブスレッショルドリーク電流によりサブ
接地線１６はわずかに充電される。
【００７１】待機モードにおいてラッチ回路４４がＨレ
ベルの信号を出力する場合は、電源セレクタ６０により
サブ接地線１８が負電源線５２に短絡される。このと
き、インバータ回路３０のＮチャネルＭＯＳトランジス
タ４８はオンになるで、負電圧ＶＢＢがインバータ回路
３２のトランジスタ４６および４８のゲートに与えられ
る。インバータ回路３２のＮチャネルＭＯＳトランジス
タ４８のソース電圧は接地電圧ＶＳＳであるので、この
トランジスタ４８中に流れるサブスレッショルドリーク
電流が低減される。
ベルの信号を出力する場合は、電源セレクタ６０により
サブ接地線１８が負電源線５２に短絡される。このと
き、インバータ回路３０のＮチャネルＭＯＳトランジス
タ４８はオンになるで、負電圧ＶＢＢがインバータ回路
３２のトランジスタ４６および４８のゲートに与えられ
る。インバータ回路３２のＮチャネルＭＯＳトランジス
タ４８のソース電圧は接地電圧ＶＳＳであるので、この
トランジスタ４８中に流れるサブスレッショルドリーク
電流が低減される。
【００７２】一方、ラッチ回路４４の出力信号がＬレベ
ルの場合、電源セレクタ５８によりサブ電源線１２が外
部電源線５０に短絡される。このとき、インバータ回路
３０のＰチャネルＭＯＳトランジスタ４６がオンになる
ので、インバータ回路３２のトランジスタ４６および４
８のゲートには内部電源電圧ＩＶＣＣが与えられる。こ
のとき、インバータ回路３２のＮチャネルＭＯＳトラン
ジスタ４６のソース電圧は内部電源電圧ＩＶＣＣよりも
高い外部電源電圧ＥＶＣＣになるので、このトランジス
タ４６のサブスレッショルドリーク電流が低減される。
ルの場合、電源セレクタ５８によりサブ電源線１２が外
部電源線５０に短絡される。このとき、インバータ回路
３０のＰチャネルＭＯＳトランジスタ４６がオンになる
ので、インバータ回路３２のトランジスタ４６および４
８のゲートには内部電源電圧ＩＶＣＣが与えられる。こ
のとき、インバータ回路３２のＮチャネルＭＯＳトラン
ジスタ４６のソース電圧は内部電源電圧ＩＶＣＣよりも
高い外部電源電圧ＥＶＣＣになるので、このトランジス
タ４６のサブスレッショルドリーク電流が低減される。
【００７３】以上のようにこの実施の形態２によれば、
待機モード時にどのような論理レベルの信号を出力する
か定かでないインバータ回路３０，３２であってもラッ
チ回路４４の出力信号がＨレベルのとき接地電圧ＶＳＳ
よりも低い負電圧ＶＢＢがサブ接地線１８に供給され、
一方、ラッチ回路４４の出力信号がＬレベルのとき内部
電源電圧ＩＶＣＣよりも高い外部電源電圧ＥＶＣＣがサ
ブ電源線１２に供給されるため、インバータ回路３０，
３２中に流れるサブスレッショルドリーク電流を低減す
ることができる。
待機モード時にどのような論理レベルの信号を出力する
か定かでないインバータ回路３０，３２であってもラッ
チ回路４４の出力信号がＨレベルのとき接地電圧ＶＳＳ
よりも低い負電圧ＶＢＢがサブ接地線１８に供給され、
一方、ラッチ回路４４の出力信号がＬレベルのとき内部
電源電圧ＩＶＣＣよりも高い外部電源電圧ＥＶＣＣがサ
ブ電源線１２に供給されるため、インバータ回路３０，
３２中に流れるサブスレッショルドリーク電流を低減す
ることができる。
【００７４】［実施の形態３］図６は、この発明の実施
の形態３による半導体回路装置の構成を示す回路図であ
る。図６を参照して、この半導体回路装置は、上記図１
および図４の構成と異なり、電源電圧ＶＣＣを受けるノ
ードとメイン電源線１０との間に接続されたＰチャネル
ＭＯＳトランジスタ６２を備える。このトランジスタ６
２は、動作モード時にＬレベルの制御信号／ＳＣＲＣに
応答してオンになり、待機モード時にＨレベルの制御信
号／ＳＣＲＣに応答してオフになる。
の形態３による半導体回路装置の構成を示す回路図であ
る。図６を参照して、この半導体回路装置は、上記図１
および図４の構成と異なり、電源電圧ＶＣＣを受けるノ
ードとメイン電源線１０との間に接続されたＰチャネル
ＭＯＳトランジスタ６２を備える。このトランジスタ６
２は、動作モード時にＬレベルの制御信号／ＳＣＲＣに
応答してオンになり、待機モード時にＨレベルの制御信
号／ＳＣＲＣに応答してオフになる。
【００７５】この半導体回路装置はさらに、ＮＡＮＤ回
路６３を備える。この半導体回路装置は、図１および図
４に示されるようなサブ電源線１２およびサブ接地線１
８を備えていない。そのため、インバータ回路３０，３
２，４２、ＮＡＮＤ回路６３のような論理回路の各々
は、メイン電源線１０とメイン接地線１６との間に接続
される。
路６３を備える。この半導体回路装置は、図１および図
４に示されるようなサブ電源線１２およびサブ接地線１
８を備えていない。そのため、インバータ回路３０，３
２，４２、ＮＡＮＤ回路６３のような論理回路の各々
は、メイン電源線１０とメイン接地線１６との間に接続
される。
【００７６】この半導体回路装置はさらに、図１および
図４に示されたラッチ回路４４に代えてラッチ回路６８
を備える。この半導体回路装置はさらに、電源電圧ＶＣ
Ｃを常に受けるラッチ固定電源線６４と、接地電圧ＶＳ
Ｓを常に受けるラッチ固定接地線６６と、ラッチ駆動電
源線７０と、ラッチ駆動接地線７２と、ラッチ駆動電源
線７０に接続された駆動間７４とを備える。
図４に示されたラッチ回路４４に代えてラッチ回路６８
を備える。この半導体回路装置はさらに、電源電圧ＶＣ
Ｃを常に受けるラッチ固定電源線６４と、接地電圧ＶＳ
Ｓを常に受けるラッチ固定接地線６６と、ラッチ駆動電
源線７０と、ラッチ駆動接地線７２と、ラッチ駆動電源
線７０に接続された駆動間７４とを備える。
【００７７】ラッチ回路６８の各々は、メイン電源線１
０およびメイン接地線１６の間ではなく、ラッチ固定電
源線６４とラッチ固定接地線６６との間に接続される。
そのため、ラッチ回路６８は待機モードでも信号をラッ
チすることが可能である。
０およびメイン接地線１６の間ではなく、ラッチ固定電
源線６４とラッチ固定接地線６６との間に接続される。
そのため、ラッチ回路６８は待機モードでも信号をラッ
チすることが可能である。
【００７８】駆動回路７４は、動作モード時に電源電圧
ＶＣＣをラッチ駆動電源線７０に供給し、待機モード時
に接地電圧ＶＳＳをラッチ駆動電源線７０に供給する。
この実施の形態では、ラッチ駆動接地線７２には常に接
地電圧ＶＳＳが与えられる。
ＶＣＣをラッチ駆動電源線７０に供給し、待機モード時
に接地電圧ＶＳＳをラッチ駆動電源線７０に供給する。
この実施の形態では、ラッチ駆動接地線７２には常に接
地電圧ＶＳＳが与えられる。
【００７９】図７は、ラッチ回路６８および駆動回路７
４の構成を示す回路図である。図７を参照して、ラッチ
回路６８は、相互に接続された２つのＣＭＯＳインバー
タ回路からなるラッチ回路７６と、ＣＭＯＳインバータ
回路７８とを含む。ラッチ回路７６は、ＰチャネルＭＯ
Ｓトランジスタ７６１および７６２と、ＮチャネルＭＯ
Ｓトランジスタ７６３および７６４とを含む。ここで、
トランジスタ７６１および７６３が１つのＣＭＯＳイン
バータ回路を形成し、トランジスタ７６２および７６４
がもう１つのＣＭＯＳインバータ回路を形成する。ラッ
チ回路７６は、ラッチ固定電源線６４とラッチ固定接地
線６６との間に接続される。
４の構成を示す回路図である。図７を参照して、ラッチ
回路６８は、相互に接続された２つのＣＭＯＳインバー
タ回路からなるラッチ回路７６と、ＣＭＯＳインバータ
回路７８とを含む。ラッチ回路７６は、ＰチャネルＭＯ
Ｓトランジスタ７６１および７６２と、ＮチャネルＭＯ
Ｓトランジスタ７６３および７６４とを含む。ここで、
トランジスタ７６１および７６３が１つのＣＭＯＳイン
バータ回路を形成し、トランジスタ７６２および７６４
がもう１つのＣＭＯＳインバータ回路を形成する。ラッ
チ回路７６は、ラッチ固定電源線６４とラッチ固定接地
線６６との間に接続される。
【００８０】インバータ回路７８は、ＰチャネルＭＯＳ
トランジスタ７８１と、ＮチャネルＭＯＳトランジスタ
７８２とを含む。インバータ回路７８はラッチ駆動電源
線７０とラッチ駆動接地線７２との間に接続され、ラッ
チ回路７６への信号入力経路に挿入される。そのため、
ラッチ回路６８、より具体的にはインバータ回路７８
は、ラッチ駆動電源線７０およびラッチ駆動接地線７２
間の電位差により駆動される。また、ＮＡＮＤ回路６３
の出力信号はインバータ回路７８を介してラッチ回路７
６に入力される。
トランジスタ７８１と、ＮチャネルＭＯＳトランジスタ
７８２とを含む。インバータ回路７８はラッチ駆動電源
線７０とラッチ駆動接地線７２との間に接続され、ラッ
チ回路７６への信号入力経路に挿入される。そのため、
ラッチ回路６８、より具体的にはインバータ回路７８
は、ラッチ駆動電源線７０およびラッチ駆動接地線７２
間の電位差により駆動される。また、ＮＡＮＤ回路６３
の出力信号はインバータ回路７８を介してラッチ回路７
６に入力される。
【００８１】駆動回路７４は、動作モード時に電源電圧
ＶＣＣをラッチ駆動電源線７０に供給し、待機モード時
に接地電圧ＶＳＳをラッチ駆動電源線７０に供給する。
この駆動回路７４は、ＰチャネルＭＯＳトランジスタ７
４１と、ＮチャネルＭＯＳトランジスタ７４２とを含
む。動作モード時に制御信号／ＳＣＲＣがＬレベルにな
ると、トランジスタ７４１がオンになり、電源電圧ＶＣ
Ｃがラッチ駆動電源線７０に供給される。一方、待機モ
ード時に制御信号／ＳＣＲＣがＨレベルになると、トラ
ンジスタ７４２がオンになり、接地電圧ＶＳＳがラッチ
駆動電源線７０に供給される。
ＶＣＣをラッチ駆動電源線７０に供給し、待機モード時
に接地電圧ＶＳＳをラッチ駆動電源線７０に供給する。
この駆動回路７４は、ＰチャネルＭＯＳトランジスタ７
４１と、ＮチャネルＭＯＳトランジスタ７４２とを含
む。動作モード時に制御信号／ＳＣＲＣがＬレベルにな
ると、トランジスタ７４１がオンになり、電源電圧ＶＣ
Ｃがラッチ駆動電源線７０に供給される。一方、待機モ
ード時に制御信号／ＳＣＲＣがＨレベルになると、トラ
ンジスタ７４２がオンになり、接地電圧ＶＳＳがラッチ
駆動電源線７０に供給される。
【００８２】次に、上記のように構成された半導体回路
装置の動作について説明する。まず動作モードにおいて
は、制御信号／ＳＣＲＣがＬレベルになるので、トラン
ジスタ６２がオンになり、電源電圧ＶＣＣがメイン電源
線１０に供給される。これと同時にトランジスタ７４１
がオンになり、電源電圧ＶＣＣがラッチ駆動電源線７０
に供給される。ラッチ固定電源線６４には常に電源電圧
ＶＣＣが供給され、メイン接地線１６、ラッチ固定接地
線６６、およびラッチ駆動接地線７２には常に接地電圧
ＶＳＳが供給されているので、この半導体回路装置は通
常どおり動作する。
装置の動作について説明する。まず動作モードにおいて
は、制御信号／ＳＣＲＣがＬレベルになるので、トラン
ジスタ６２がオンになり、電源電圧ＶＣＣがメイン電源
線１０に供給される。これと同時にトランジスタ７４１
がオンになり、電源電圧ＶＣＣがラッチ駆動電源線７０
に供給される。ラッチ固定電源線６４には常に電源電圧
ＶＣＣが供給され、メイン接地線１６、ラッチ固定接地
線６６、およびラッチ駆動接地線７２には常に接地電圧
ＶＳＳが供給されているので、この半導体回路装置は通
常どおり動作する。
【００８３】一方、待機モードにおいては、制御信号／
ＳＣＲＣがＨレベルになるので、トランジスタ６２がオ
フになる。そのため、インバータ回路３０，３２，４２
およびＮＡＮＤ回路６３は動作せず、これらのサブスレ
ッショルドリーク電流が低減される。
ＳＣＲＣがＨレベルになるので、トランジスタ６２がオ
フになる。そのため、インバータ回路３０，３２，４２
およびＮＡＮＤ回路６３は動作せず、これらのサブスレ
ッショルドリーク電流が低減される。
【００８４】しかしながら、ラッチ固定電源線６４には
電源電圧ＶＣＣが常に供給されているので、ラッチ回路
７６は動作する。したがって、ラッチ回路７６はこの半
導体回路装置が待機モードになる直前にラッチしていた
論理レベルの信号を待機モード中もラッチし続けること
ができる。したがって、インバータ回路３０，３２，４
２およびＮＡＮＤ回路６３の電源は待機モード時に完全
に切れているが、この半導体回路装置が動作モードに復
帰したときには待機モードになる直前の状態を復活させ
ることができる。
電源電圧ＶＣＣが常に供給されているので、ラッチ回路
７６は動作する。したがって、ラッチ回路７６はこの半
導体回路装置が待機モードになる直前にラッチしていた
論理レベルの信号を待機モード中もラッチし続けること
ができる。したがって、インバータ回路３０，３２，４
２およびＮＡＮＤ回路６３の電源は待機モード時に完全
に切れているが、この半導体回路装置が動作モードに復
帰したときには待機モードになる直前の状態を復活させ
ることができる。
【００８５】待機モードでは上述したようにＮＡＮＤ回
路６３の電源が切られるため、ラッチ回路６８にランダ
ムな論理レベルの信号が入力されるおそれがある。しか
しながら、待機モードにおいては接地電圧ＶＳＳが駆動
回路７４からラッチ駆動電源線７０に供給されるため、
トランジスタ７８１および７８２はいずれもオフにな
る。そのため、待機モードにおいてはラッチ回路７６へ
の入力が遮断され、ランダムな信号がラッチ回路７６に
ラッチされることはない。
路６３の電源が切られるため、ラッチ回路６８にランダ
ムな論理レベルの信号が入力されるおそれがある。しか
しながら、待機モードにおいては接地電圧ＶＳＳが駆動
回路７４からラッチ駆動電源線７０に供給されるため、
トランジスタ７８１および７８２はいずれもオフにな
る。そのため、待機モードにおいてはラッチ回路７６へ
の入力が遮断され、ランダムな信号がラッチ回路７６に
ラッチされることはない。
【００８６】以上のようにこの実施の形態３によれば、
待機モード時にラッチ回路７６への信号入力が遮断され
るため、インバータ回路３０，３２，４２およびＮＡＮ
Ｄ回路６３の電源を切ってもラッチ回路７６はこの半導
体回路装置が待機モードになる直前にラッチしていた論
理レベルの信号を待機モードにおいても確実にラッチし
続けることができる。
待機モード時にラッチ回路７６への信号入力が遮断され
るため、インバータ回路３０，３２，４２およびＮＡＮ
Ｄ回路６３の電源を切ってもラッチ回路７６はこの半導
体回路装置が待機モードになる直前にラッチしていた論
理レベルの信号を待機モードにおいても確実にラッチし
続けることができる。
【００８７】この実施の形態３では駆動回路７４は待機
モード時に接地電圧ＶＳＳをラッチ駆動電源線７０に供
給しているが、これに代えて接地電圧ＶＳＳよりも低い
電圧をラッチ駆動電源線７０に供給する駆動回路を設け
ることもできる。また、ラッチ駆動接地線７２には接地
電圧ＶＳＳが常に供給されているが、動作モード時に接
地電圧ＶＳＳをラッチ駆動接地線７２に供給し、待機モ
ード時に接地電圧ＶＳＳよりも高い電圧（たとえば電源
電圧ＶＣＣ）をラッチ駆動接地線７２に供給する駆動回
路を設けることもできる。このような駆動回路を設けた
方がトランジスタ７８２は待機モード時により完全にオ
フになる。
モード時に接地電圧ＶＳＳをラッチ駆動電源線７０に供
給しているが、これに代えて接地電圧ＶＳＳよりも低い
電圧をラッチ駆動電源線７０に供給する駆動回路を設け
ることもできる。また、ラッチ駆動接地線７２には接地
電圧ＶＳＳが常に供給されているが、動作モード時に接
地電圧ＶＳＳをラッチ駆動接地線７２に供給し、待機モ
ード時に接地電圧ＶＳＳよりも高い電圧（たとえば電源
電圧ＶＣＣ）をラッチ駆動接地線７２に供給する駆動回
路を設けることもできる。このような駆動回路を設けた
方がトランジスタ７８２は待機モード時により完全にオ
フになる。
【００８８】また、この実施の形態３では待機モード時
にラッチ回路７６への信号入力を遮断するためにインバ
ータ回路７８を設けているが、これに代えて、トランジ
スタの数は増加するが、３状態バッファを設けることも
できる。
にラッチ回路７６への信号入力を遮断するためにインバ
ータ回路７８を設けているが、これに代えて、トランジ
スタの数は増加するが、３状態バッファを設けることも
できる。
【００８９】［実施の形態４］上記図７に示されたラッ
チ回路に代えて、図８に示されたラッチ回路を用いるこ
ともできる。この実施の形態４による半導体回路装置
は、ラッチ回路７６の他、ＮチャネルＭＯＳトランジス
タ８０および８２を備える。トランジスタ８０はラッチ
回路７６の一方の入力ノードとラッチ駆動接地線７２と
の間に接続され、信号ＡＡを受けるゲートを有する。ト
ランジスタ８２は、ラッチ回路７６の当該他方の入力ノ
ードとラッチ駆動接地線７２との間に接続され、信号Ａ
Ａと相補的な信号／ＡＡを受けるゲートを有する。信号
ＡＡおよび／ＡＡは、メイン電源線１０およびメイン接
地線１６の間に接続された論理回路８４から供給され
る。
チ回路に代えて、図８に示されたラッチ回路を用いるこ
ともできる。この実施の形態４による半導体回路装置
は、ラッチ回路７６の他、ＮチャネルＭＯＳトランジス
タ８０および８２を備える。トランジスタ８０はラッチ
回路７６の一方の入力ノードとラッチ駆動接地線７２と
の間に接続され、信号ＡＡを受けるゲートを有する。ト
ランジスタ８２は、ラッチ回路７６の当該他方の入力ノ
ードとラッチ駆動接地線７２との間に接続され、信号Ａ
Ａと相補的な信号／ＡＡを受けるゲートを有する。信号
ＡＡおよび／ＡＡは、メイン電源線１０およびメイン接
地線１６の間に接続された論理回路８４から供給され
る。
【００９０】この半導体回路装置はさらに、ラッチ駆動
接地線７２を駆動する駆動回路８６と、ラッチ固定電源
線６４を駆動する駆動回路８８と、ラッチ固定接地線６
６を駆動する駆動回路９０と、メイン電源線１０を駆動
する駆動回路９２とを備える。
接地線７２を駆動する駆動回路８６と、ラッチ固定電源
線６４を駆動する駆動回路８８と、ラッチ固定接地線６
６を駆動する駆動回路９０と、メイン電源線１０を駆動
する駆動回路９２とを備える。
【００９１】駆動回路８６はＰチャネルＭＯＳトランジ
スタ８６１とＮチャネルＭＯＳトランジスタ８６２とを
含み、制御信号ＳＣＲＣがＨレベルになる動作モード時
に接地電圧ＶＳＳをラッチ駆動接地線７２に供給し、制
御信号ＳＣＲＣがＬレベルになる待機モード時に接地電
圧ＶＳＳよりも高い電圧（ここでは電源電圧ＶＣＣ）を
ラッチ駆動接地線７２に供給する。
スタ８６１とＮチャネルＭＯＳトランジスタ８６２とを
含み、制御信号ＳＣＲＣがＨレベルになる動作モード時
に接地電圧ＶＳＳをラッチ駆動接地線７２に供給し、制
御信号ＳＣＲＣがＬレベルになる待機モード時に接地電
圧ＶＳＳよりも高い電圧（ここでは電源電圧ＶＣＣ）を
ラッチ駆動接地線７２に供給する。
【００９２】駆動回路８８は、昇圧電位発生回路８８１
と、レベル変換回路８８２および８８３と、Ｐチャネル
ＭＯＳトランジスタ８８４および８８５とを含む。昇圧
電位発生回路８８１は、電源電圧ＶＣＣよりも高い電圧
ＶＰＰを発生する。レベル変換回路８８２は、電源電圧
ＶＣＣおよび接地電圧ＶＳＳの間に変化する論理レベル
を、電圧ＶＰＰおよび電源電圧ＶＣＣの間で変化する論
理レベルに変換する。レベル変換回路８８３も同様に、
制御信号／ＳＣＲＣの論理レベルを変換する。したがっ
て、この駆動回路８８は、制御信号ＳＣＲＣがＨレベル
になりかつ制御信号／ＳＣＲＣがＬレベルになる動作モ
ード時に電源電圧ＶＣＣをラッチ固定電源線６４に供給
し、制御信号ＳＣＲＣがＬレベルになりかつ制御信号／
ＳＣＲＣがＨレベルになる待機モード時に電源電圧ＶＣ
Ｃよりも高い電圧ＶＰＰをラッチ固定電源線６４に供給
する。
と、レベル変換回路８８２および８８３と、Ｐチャネル
ＭＯＳトランジスタ８８４および８８５とを含む。昇圧
電位発生回路８８１は、電源電圧ＶＣＣよりも高い電圧
ＶＰＰを発生する。レベル変換回路８８２は、電源電圧
ＶＣＣおよび接地電圧ＶＳＳの間に変化する論理レベル
を、電圧ＶＰＰおよび電源電圧ＶＣＣの間で変化する論
理レベルに変換する。レベル変換回路８８３も同様に、
制御信号／ＳＣＲＣの論理レベルを変換する。したがっ
て、この駆動回路８８は、制御信号ＳＣＲＣがＨレベル
になりかつ制御信号／ＳＣＲＣがＬレベルになる動作モ
ード時に電源電圧ＶＣＣをラッチ固定電源線６４に供給
し、制御信号ＳＣＲＣがＬレベルになりかつ制御信号／
ＳＣＲＣがＨレベルになる待機モード時に電源電圧ＶＣ
Ｃよりも高い電圧ＶＰＰをラッチ固定電源線６４に供給
する。
【００９３】駆動回路９０は、中間電位発生回路９０１
と、ＰチャネルＭＯＳトランジスタ９０２と、Ｎチャネ
ルＭＯＳトランジスタ９０３とを含む。中間電位発生回
路９０１は、中間電圧ＶＣＣ／２を発生する。したがっ
て、この駆動回路９０は、制御信号ＳＣＲＣがＨレベル
になる動作モード時に接地電圧ＶＳＳをラッチ固定接地
線６６に供給し、制御信号ＳＣＲＣがＬレベルになる待
機モード時に接地電圧ＶＳＳよりも高い電圧（ここでは
中間電圧ＶＣＣ／２）をラッチ固定接地線６６に供給す
る。
と、ＰチャネルＭＯＳトランジスタ９０２と、Ｎチャネ
ルＭＯＳトランジスタ９０３とを含む。中間電位発生回
路９０１は、中間電圧ＶＣＣ／２を発生する。したがっ
て、この駆動回路９０は、制御信号ＳＣＲＣがＨレベル
になる動作モード時に接地電圧ＶＳＳをラッチ固定接地
線６６に供給し、制御信号ＳＣＲＣがＬレベルになる待
機モード時に接地電圧ＶＳＳよりも高い電圧（ここでは
中間電圧ＶＣＣ／２）をラッチ固定接地線６６に供給す
る。
【００９４】駆動回路９２はＰチャネルＭＯＳトランジ
スタ９２１とＮチャネルＭＯＳトランジスタ９２２とを
含み、制御信号／ＳＣＲＣがＬレベルになる動作モード
時に電源電圧ＶＣＣをメイン電源線１０に供給し、制御
信号／ＳＣＲＣがＨレベルになる待機モード時に接地電
圧ＶＳＳをメイン電源線１０に供給する。
スタ９２１とＮチャネルＭＯＳトランジスタ９２２とを
含み、制御信号／ＳＣＲＣがＬレベルになる動作モード
時に電源電圧ＶＣＣをメイン電源線１０に供給し、制御
信号／ＳＣＲＣがＨレベルになる待機モード時に接地電
圧ＶＳＳをメイン電源線１０に供給する。
【００９５】次に、上記のように構成された半導体回路
装置の動作を図９のタイミング図を参照して説明する。
装置の動作を図９のタイミング図を参照して説明する。
【００９６】まず動作モードにおいては、メイン電源線
１０の電圧Ｍ−ＶＣＣは電源電圧ＶＣＣになる。ラッチ
固定電源線６４の電圧Ｆ−ＶＣＣもまた電源電圧ＶＣＣ
になる。ラッチ固定接地線６６の電圧Ｆ−ＶＳＳは接地
電圧ＶＳＳになる。ラッチ駆動接地線７２の電圧Ｄ−Ｖ
ＳＳもまた接地電圧ＶＳＳになる。なお、メイン接地線
１６の電圧Ｍ−ＶＳＳは常に接地電圧ＶＳＳである。
１０の電圧Ｍ−ＶＣＣは電源電圧ＶＣＣになる。ラッチ
固定電源線６４の電圧Ｆ−ＶＣＣもまた電源電圧ＶＣＣ
になる。ラッチ固定接地線６６の電圧Ｆ−ＶＳＳは接地
電圧ＶＳＳになる。ラッチ駆動接地線７２の電圧Ｄ−Ｖ
ＳＳもまた接地電圧ＶＳＳになる。なお、メイン接地線
１６の電圧Ｍ−ＶＳＳは常に接地電圧ＶＳＳである。
【００９７】したがって、ラッチ回路７６は通常どおり
動作する。より具体的には、Ｈレベルの信号ＡＡおよび
Ｌレベルの信号／ＡＡが与えられると、トランジスタ８
０はオンになり、トランジスタ８２はオフになる。その
ため、ラッチ駆動接地線７２からの接地電圧ＶＳＳがＬ
レベルの信号／ＢＢとしてラッチ回路７６に入力され
る。ラッチ回路７６はこの信号をラッチし、信号ＢＢを
Ｈレベルにする。一方、Ｌレベルの信号ＡＡおよびＨレ
ベルの信号／ＡＡが与えられると、トランジスタ８０は
オフになり、トランジスタ８２はオンになる。そのた
め、ラッチ駆動接地線７２から接地電圧ＶＳＳがＬレベ
ルの信号ＢＢとしてラッチ回路７６に入力される。した
がって、ラッチ回路７６はこの信号をラッチし、信号／
ＢＢをＨレベルにする。
動作する。より具体的には、Ｈレベルの信号ＡＡおよび
Ｌレベルの信号／ＡＡが与えられると、トランジスタ８
０はオンになり、トランジスタ８２はオフになる。その
ため、ラッチ駆動接地線７２からの接地電圧ＶＳＳがＬ
レベルの信号／ＢＢとしてラッチ回路７６に入力され
る。ラッチ回路７６はこの信号をラッチし、信号ＢＢを
Ｈレベルにする。一方、Ｌレベルの信号ＡＡおよびＨレ
ベルの信号／ＡＡが与えられると、トランジスタ８０は
オフになり、トランジスタ８２はオンになる。そのた
め、ラッチ駆動接地線７２から接地電圧ＶＳＳがＬレベ
ルの信号ＢＢとしてラッチ回路７６に入力される。した
がって、ラッチ回路７６はこの信号をラッチし、信号／
ＢＢをＨレベルにする。
【００９８】一方、待機モードにおいては、メイン電源
線１０の電圧Ｍ−ＶＣＣは接地電圧ＶＳＳになる。ラッ
チ固定電源線６４の電圧Ｆ−ＶＣＣは電源電圧ＶＣＣよ
りも高い電圧ＶＰＰになる。ラッチ固定接地線６６の電
圧Ｆ−ＶＳＳは接地電圧ＶＳＳよりも高い中間電圧ＶＣ
Ｃ／２になる。ラッチ駆動接地線７２の電圧Ｄ−ＶＳＳ
は電源電圧ＶＣＣになる。
線１０の電圧Ｍ−ＶＣＣは接地電圧ＶＳＳになる。ラッ
チ固定電源線６４の電圧Ｆ−ＶＣＣは電源電圧ＶＣＣよ
りも高い電圧ＶＰＰになる。ラッチ固定接地線６６の電
圧Ｆ−ＶＳＳは接地電圧ＶＳＳよりも高い中間電圧ＶＣ
Ｃ／２になる。ラッチ駆動接地線７２の電圧Ｄ−ＶＳＳ
は電源電圧ＶＣＣになる。
【００９９】したがって、図９に示されるように信号Ｂ
ＢがＬレベルになりかつ信号／ＢＢがＨレベルになる場
合は、トランジスタ８２のドレイン電圧が中間電圧ＶＣ
Ｃ／２になりかつソース電圧が電源電圧ＶＣＣになるの
で、このトランジスタ８２のゲートに相対的に負バイア
スが印加され、リーク電流をゼロバイアス印加時に比べ
て削減することができる。
ＢがＬレベルになりかつ信号／ＢＢがＨレベルになる場
合は、トランジスタ８２のドレイン電圧が中間電圧ＶＣ
Ｃ／２になりかつソース電圧が電源電圧ＶＣＣになるの
で、このトランジスタ８２のゲートに相対的に負バイア
スが印加され、リーク電流をゼロバイアス印加時に比べ
て削減することができる。
【０１００】一方、信号ＢＢがＨレベルになりかつ信号
／ＢＢがＬレベルになる場合は、トランジスタ８０のド
レイン電圧が中間電圧ＶＣＣ／２になりかつソース電圧
が電源電圧ＶＣＣになるので、このトランジスタ８０の
ゲートにも相対的に負バイアスが印加され、リーク電流
をゼロバイアス印加時に比べて削減することができる。
／ＢＢがＬレベルになる場合は、トランジスタ８０のド
レイン電圧が中間電圧ＶＣＣ／２になりかつソース電圧
が電源電圧ＶＣＣになるので、このトランジスタ８０の
ゲートにも相対的に負バイアスが印加され、リーク電流
をゼロバイアス印加時に比べて削減することができる。
【０１０１】このように待機モード時にはトランジスタ
８０および８２がラッチ回路７６への信号入力を遮断す
るため、ランダムな信号がラッチ回路７６に入力される
ことはない。
８０および８２がラッチ回路７６への信号入力を遮断す
るため、ランダムな信号がラッチ回路７６に入力される
ことはない。
【０１０２】また、待機モード時には電圧ＶＰＰと中間
電圧ＶＣＣ／２との間に電位差がラッチ回路７６に与え
られるので、ラッチ回路７６はこの半導体回路装置が待
機モードになる直前の信号を待機モードにおいても確実
にラッチし続けることができる。
電圧ＶＣＣ／２との間に電位差がラッチ回路７６に与え
られるので、ラッチ回路７６はこの半導体回路装置が待
機モードになる直前の信号を待機モードにおいても確実
にラッチし続けることができる。
【０１０３】ここでの回路中、トランジスタ８０および
８２のしきい値は低く、トランジスタ７６１〜７６４の
しきい値は高く設定するのが望ましい。ラッチ回路７６
には信号を保持するために常時電圧が印加されており、
リーク電流が発生する。このようにしきい値を設定する
のは、このリーク電流を低減するためである。しかしな
がら、ＮチャネルＭＯＳトランジスタ７６３および７６
４については、待機モード時に電圧Ｆ−ＶＳＳが上昇す
ると基板バイアスが印加されることになり、しきい値が
上昇し、リーク電流が低減されるため、しきい値の低い
トランジスタを採用することも可能である。同様に、Ｐ
チャネルＭＯＳトランジスタ７６１および７６２につい
ては、待機モード時にウェル電圧を電圧ＶＰＰよりも高
い電圧に駆動することによりリーク電流を低減すれば、
しきい値の低いトランジスタを採用することも可能であ
る。これにより、ＰチャネルＭＯＳトランジスタおよび
ＮチャネルＭＯＳトランジスタすべてのしきい値を単一
にすることができ、しきい値設定のためのトランジスタ
チャネルプロファイル設定工程を削減することができ、
工程の簡略化が可能となる。
８２のしきい値は低く、トランジスタ７６１〜７６４の
しきい値は高く設定するのが望ましい。ラッチ回路７６
には信号を保持するために常時電圧が印加されており、
リーク電流が発生する。このようにしきい値を設定する
のは、このリーク電流を低減するためである。しかしな
がら、ＮチャネルＭＯＳトランジスタ７６３および７６
４については、待機モード時に電圧Ｆ−ＶＳＳが上昇す
ると基板バイアスが印加されることになり、しきい値が
上昇し、リーク電流が低減されるため、しきい値の低い
トランジスタを採用することも可能である。同様に、Ｐ
チャネルＭＯＳトランジスタ７６１および７６２につい
ては、待機モード時にウェル電圧を電圧ＶＰＰよりも高
い電圧に駆動することによりリーク電流を低減すれば、
しきい値の低いトランジスタを採用することも可能であ
る。これにより、ＰチャネルＭＯＳトランジスタおよび
ＮチャネルＭＯＳトランジスタすべてのしきい値を単一
にすることができ、しきい値設定のためのトランジスタ
チャネルプロファイル設定工程を削減することができ、
工程の簡略化が可能となる。
【０１０４】以上のようにこの実施の形態４によれば待
機モード時にトランジスタ８０および８２が完全にオフ
になるため、ランダムな信号がラッチ回路７６に入力さ
れることはない。また、待機モード時に所定電圧がラッ
チ回路７６に供給されるため、ラッチ回路７６は確実に
信号をラッチすることができる。
機モード時にトランジスタ８０および８２が完全にオフ
になるため、ランダムな信号がラッチ回路７６に入力さ
れることはない。また、待機モード時に所定電圧がラッ
チ回路７６に供給されるため、ラッチ回路７６は確実に
信号をラッチすることができる。
【０１０５】なお、この実施の形態４ではラッチ駆動接
地線７２の電圧Ｄ−ＶＳＳを待機モード時に電源電圧Ｖ
ＣＣにしているが、この電圧は接地電圧ＶＳＳよりも高
ければよい。また、電圧Ｆ−ＶＳＳを中間電圧ＶＣＣ／
２まで上昇させているが、トランジスタ８０および８２
がオフし、かつリーク電流を低減できる電圧であれば、
いずれの電圧まで上昇させてもよい。また、ここでは、
ラッチ信号を待機モード時に維持するために、ラッチ電
圧を確保し、電圧Ｆ−ＶＣＣを電源電圧ＶＣＣよりも高
い電圧ＶＰＰまで上昇させたが、ラッチ信号を維持でき
るのであれば、電圧Ｆ−ＶＣＣをあえて変化させる必要
はない。
地線７２の電圧Ｄ−ＶＳＳを待機モード時に電源電圧Ｖ
ＣＣにしているが、この電圧は接地電圧ＶＳＳよりも高
ければよい。また、電圧Ｆ−ＶＳＳを中間電圧ＶＣＣ／
２まで上昇させているが、トランジスタ８０および８２
がオフし、かつリーク電流を低減できる電圧であれば、
いずれの電圧まで上昇させてもよい。また、ここでは、
ラッチ信号を待機モード時に維持するために、ラッチ電
圧を確保し、電圧Ｆ−ＶＣＣを電源電圧ＶＣＣよりも高
い電圧ＶＰＰまで上昇させたが、ラッチ信号を維持でき
るのであれば、電圧Ｆ−ＶＣＣをあえて変化させる必要
はない。
【０１０６】［実施の形態５］上記図５に示された駆動
回路８６および９０に代えて、図１０に示された駆動回
路９４および９６を設けることができる。
回路８６および９０に代えて、図１０に示された駆動回
路９４および９６を設けることができる。
【０１０７】駆動回路９４は、ＰチャネルＭＯＳトラン
ジスタ９４１と、ＮチャネルＭＯＳトランジスタ９４２
とを含む。トランジスタ９４１および９４２のゲートに
はイネーブル信号ＥＮが与えられる。このイネーブル信
号ＥＮとしては、たとえば後述するＳＤＲＡＭ（シンク
ロナスダイナミックランダムアクセスメモリ）における
センスアンプを活性化するための信号を用いることがで
きる。したがって、この駆動回路９４は、図１１中の電
圧Ｄ−ＶＳＳに示されるように、動作モードにおける信
号ＡＡおよび／ＡＡの入力中に接地電圧ＶＳＳをラッチ
駆動接地線７２に一時的に供給し、それ以外のときに電
源電圧ＶＣＣをラッチ駆動接地線７２に供給する。
ジスタ９４１と、ＮチャネルＭＯＳトランジスタ９４２
とを含む。トランジスタ９４１および９４２のゲートに
はイネーブル信号ＥＮが与えられる。このイネーブル信
号ＥＮとしては、たとえば後述するＳＤＲＡＭ（シンク
ロナスダイナミックランダムアクセスメモリ）における
センスアンプを活性化するための信号を用いることがで
きる。したがって、この駆動回路９４は、図１１中の電
圧Ｄ−ＶＳＳに示されるように、動作モードにおける信
号ＡＡおよび／ＡＡの入力中に接地電圧ＶＳＳをラッチ
駆動接地線７２に一時的に供給し、それ以外のときに電
源電圧ＶＣＣをラッチ駆動接地線７２に供給する。
【０１０８】駆動回路９６は、ＰチャネルＭＯＳトラン
ジスタ９６１と、ＡＮＤ回路９６２と、ＮチャネルＭＯ
Ｓトランジスタ９６３と、中間電位発生回路９０１と、
ＰチャネルＭＯＳトランジスタ９６４とを含む。トラン
ジスタ９６１のゲートにはイネーブル信号／ＥＮが与え
られる。ＡＮＤ回路９６２はイネーブル信号／ＥＮおよ
び制御信号ＳＣＲＣを受け、その出力信号をトランジス
タ９６３のゲートに与える。トランジスタ９６４のゲー
トには制御信号ＳＣＲＣが与えられる。したがって、こ
の駆動回路９６は、図１１中の電圧Ｆ−ＶＳＳに示され
るように、制御信号ＳＣＲＣがＨレベルになる動作モー
ドにおいて、信号ＡＡおよび／ＡＡの入力中に電源電圧
ＶＣＣをラッチ固定接地線に一時的に供給し、それ以外
のとき接地電圧ＶＳＳをラッチ固定接地線６６に供給す
る。この駆動回路９６は、制御信号ＳＣＲＣがＬレベル
になる待機モードにおいては、接地電圧よりも高い電圧
（ここでは中間電圧ＶＣＣ／２）をラッチ固定接地線６
６供給する。
ジスタ９６１と、ＡＮＤ回路９６２と、ＮチャネルＭＯ
Ｓトランジスタ９６３と、中間電位発生回路９０１と、
ＰチャネルＭＯＳトランジスタ９６４とを含む。トラン
ジスタ９６１のゲートにはイネーブル信号／ＥＮが与え
られる。ＡＮＤ回路９６２はイネーブル信号／ＥＮおよ
び制御信号ＳＣＲＣを受け、その出力信号をトランジス
タ９６３のゲートに与える。トランジスタ９６４のゲー
トには制御信号ＳＣＲＣが与えられる。したがって、こ
の駆動回路９６は、図１１中の電圧Ｆ−ＶＳＳに示され
るように、制御信号ＳＣＲＣがＨレベルになる動作モー
ドにおいて、信号ＡＡおよび／ＡＡの入力中に電源電圧
ＶＣＣをラッチ固定接地線に一時的に供給し、それ以外
のとき接地電圧ＶＳＳをラッチ固定接地線６６に供給す
る。この駆動回路９６は、制御信号ＳＣＲＣがＬレベル
になる待機モードにおいては、接地電圧よりも高い電圧
（ここでは中間電圧ＶＣＣ／２）をラッチ固定接地線６
６供給する。
【０１０９】次に、上記のように構成された半導体回路
装置の動作を図１１のタイミング図を参照して説明す
る。
装置の動作を図１１のタイミング図を参照して説明す
る。
【０１１０】待機モードにおける動作は上記図８および
図９に示され実施の形態４と同じであるから、ここでは
動作モードにおける動作についてのみ説明する。
図９に示され実施の形態４と同じであるから、ここでは
動作モードにおける動作についてのみ説明する。
【０１１１】この実施の形態５では図１１に示されるよ
うに、動作モードにおいてもラッチ駆動接地線７２の電
圧は原則的に電源電圧ＶＣＣである。そのため、トラン
ジスタ８０および８２はオフになり、ランダムな信号が
ラッチ回路７６に入力されることはない。しかしなが
ら、この電圧Ｄ−ＶＳＳは、信号ＡＡおよび／ＡＡが与
えられるとき、一時的に接地電圧ＶＳＳになる。ラッチ
駆動接地線７２の電圧Ｄ−ＶＳＳが接地電圧ＶＳＳにな
ると、信号ＡＡおよび／ＡＡに応答して信号ＢＢおよび
／ＢＢがラッチ回路７６に入力される。
うに、動作モードにおいてもラッチ駆動接地線７２の電
圧は原則的に電源電圧ＶＣＣである。そのため、トラン
ジスタ８０および８２はオフになり、ランダムな信号が
ラッチ回路７６に入力されることはない。しかしなが
ら、この電圧Ｄ−ＶＳＳは、信号ＡＡおよび／ＡＡが与
えられるとき、一時的に接地電圧ＶＳＳになる。ラッチ
駆動接地線７２の電圧Ｄ−ＶＳＳが接地電圧ＶＳＳにな
ると、信号ＡＡおよび／ＡＡに応答して信号ＢＢおよび
／ＢＢがラッチ回路７６に入力される。
【０１１２】ラッチ駆動接地線７２の電圧Ｄ−ＶＳＳが
接地電圧ＶＳＳになると同時に、ラッチ固定接地線６６
の電圧Ｆ−ＶＳＳが電源電圧ＶＣＣになるので、最初、
信号ＢＢおよび／ＢＢはともに電源電圧ＶＣＣレベルに
ある。しかしながら、電圧Ｄ−ＶＳＳが電源電圧ＶＣＣ
になると同時に、電圧Ｆ−ＶＳＳが接地電圧ＶＳＳにな
るので、信号ＢＢおよび／ＢＢに応じて両入力ノードの
間に生じた電位差が増幅される。信号ＡＡがＨレベルで
ありかつ信号／ＡＡがＬレベルの場合は、信号ＢＢのレ
ベルが電源電圧ＶＣＣを維持し、信号／ＢＢのレベルが
接地電圧ＶＳＳになる。一方、信号ＡＡがＬレベルであ
りかつ信号／ＡＡがＨレベルの場合は、信号ＢＢのレベ
ルが接地電圧ＶＳＳになり、信号／ＢＢのレベルが電源
電圧ＶＣＣを維持する。
接地電圧ＶＳＳになると同時に、ラッチ固定接地線６６
の電圧Ｆ−ＶＳＳが電源電圧ＶＣＣになるので、最初、
信号ＢＢおよび／ＢＢはともに電源電圧ＶＣＣレベルに
ある。しかしながら、電圧Ｄ−ＶＳＳが電源電圧ＶＣＣ
になると同時に、電圧Ｆ−ＶＳＳが接地電圧ＶＳＳにな
るので、信号ＢＢおよび／ＢＢに応じて両入力ノードの
間に生じた電位差が増幅される。信号ＡＡがＨレベルで
ありかつ信号／ＡＡがＬレベルの場合は、信号ＢＢのレ
ベルが電源電圧ＶＣＣを維持し、信号／ＢＢのレベルが
接地電圧ＶＳＳになる。一方、信号ＡＡがＬレベルであ
りかつ信号／ＡＡがＨレベルの場合は、信号ＢＢのレベ
ルが接地電圧ＶＳＳになり、信号／ＢＢのレベルが電源
電圧ＶＣＣを維持する。
【０１１３】以上のようにこの実施の形態５によれば、
ラッチ駆動接地線７２の電圧Ｄ−ＶＳＳおよびラッチ固
定接地線６６の電圧Ｆ−ＶＳＳが信号ＡＡおよび／ＡＡ
の入力に同期して電源電圧ＶＣＣおよび接地電圧ＶＳＳ
の間で振幅するため、ラッチ回路７６が増幅機能を発揮
し、その結果、ラッチ回路７６は、この半導体回路装置
が待機モードになる直前における信号を確実にラッチす
ることができる。
ラッチ駆動接地線７２の電圧Ｄ−ＶＳＳおよびラッチ固
定接地線６６の電圧Ｆ−ＶＳＳが信号ＡＡおよび／ＡＡ
の入力に同期して電源電圧ＶＣＣおよび接地電圧ＶＳＳ
の間で振幅するため、ラッチ回路７６が増幅機能を発揮
し、その結果、ラッチ回路７６は、この半導体回路装置
が待機モードになる直前における信号を確実にラッチす
ることができる。
【０１１４】なお、上記実施の形態１〜５における電源
電圧ＶＣＣとしては、特に明記されない限り、外部電源
電圧を用いることもできるし、また、外部電源電圧より
も低い内部電源電圧を用いることもできる。同様に、接
地電圧ＶＳＳとしては、特に明記されない限り、外部接
地電圧を用いることもできるし、また、外部接地電圧よ
りも高い内部接地電圧を用いることもできる。
電圧ＶＣＣとしては、特に明記されない限り、外部電源
電圧を用いることもできるし、また、外部電源電圧より
も低い内部電源電圧を用いることもできる。同様に、接
地電圧ＶＳＳとしては、特に明記されない限り、外部接
地電圧を用いることもできるし、また、外部接地電圧よ
りも高い内部接地電圧を用いることもできる。
【０１１５】また、この実施の形態５においては電圧Ｆ
−ＶＳＳおよびＧ−ＶＳＳは動作モード時に相補的に動
作しているが、このような相補的動作は一例であり、要
求される動作仕様に応じて変更することが可能である。
たとえば、トランジスタ８０および８２による入力信号
ＡＡ，／ＡＡの増幅動作のマージンを大きくしたいな
ら、電圧Ｆ−ＶＳＳが接地電圧ＶＳＳに変化してからも
しばらくの間は接地電圧ＶＳＳを維持するようにしても
よい。重要なことは、入力信号ＡＡ，／ＡＡを増幅する
ラッチ回路７６がダイナミックに動作する点である。
−ＶＳＳおよびＧ−ＶＳＳは動作モード時に相補的に動
作しているが、このような相補的動作は一例であり、要
求される動作仕様に応じて変更することが可能である。
たとえば、トランジスタ８０および８２による入力信号
ＡＡ，／ＡＡの増幅動作のマージンを大きくしたいな
ら、電圧Ｆ−ＶＳＳが接地電圧ＶＳＳに変化してからも
しばらくの間は接地電圧ＶＳＳを維持するようにしても
よい。重要なことは、入力信号ＡＡ，／ＡＡを増幅する
ラッチ回路７６がダイナミックに動作する点である。
【０１１６】［実施の形態６］上記図８および図１０に
示された実施の形態４および５におけるラッチ回路は、
たとえばＳＤＲＡＭのロウプリデコーダに用いることが
できる。より具体的には、図１２および図１３に示され
るように、ロウ系のアドレス信号ＡＣＴ，ＰＣ，ＡＰ
Ｃ，ＥＱ，ＲＸＱ，ＳＥをラッチするラッチ回路９８を
図１４に示されるように構成する。他のラッチ回路２３
４，２４４も同様である。ラッチ回路９８においては、
図１４に示されるように、トランジスタ８０のゲートに
ＰチャネルＭＯＳトランジスタ９８１が接続され、トラ
ンジスタ８２のゲートにＰチャネルＭＯＳトランジスタ
９８２が接続される。このトランジスタ９８１のゲート
には、ワンショットパルス発生回路２０７により信号Ａ
ＣＴの活性時に生成されるワンショットパルス信号ＳＨ
ＯＴが与えられる。トランジスタ９８２のゲートには、
リセット時にワンショットパルスとして生成される信号
ＡＰＣが与えられる。したがって、信号ＥＱおよびＲＳ
Ｔの入力時以外は、トランジスタ８０および８２のゲー
ト電圧は接地電圧ＶＳＳになる。
示された実施の形態４および５におけるラッチ回路は、
たとえばＳＤＲＡＭのロウプリデコーダに用いることが
できる。より具体的には、図１２および図１３に示され
るように、ロウ系のアドレス信号ＡＣＴ，ＰＣ，ＡＰ
Ｃ，ＥＱ，ＲＸＱ，ＳＥをラッチするラッチ回路９８を
図１４に示されるように構成する。他のラッチ回路２３
４，２４４も同様である。ラッチ回路９８においては、
図１４に示されるように、トランジスタ８０のゲートに
ＰチャネルＭＯＳトランジスタ９８１が接続され、トラ
ンジスタ８２のゲートにＰチャネルＭＯＳトランジスタ
９８２が接続される。このトランジスタ９８１のゲート
には、ワンショットパルス発生回路２０７により信号Ａ
ＣＴの活性時に生成されるワンショットパルス信号ＳＨ
ＯＴが与えられる。トランジスタ９８２のゲートには、
リセット時にワンショットパルスとして生成される信号
ＡＰＣが与えられる。したがって、信号ＥＱおよびＲＳ
Ｔの入力時以外は、トランジスタ８０および８２のゲー
ト電圧は接地電圧ＶＳＳになる。
【０１１７】また、ロウ系のアドレス信号をラッチする
ラッチ回路１００（図１２に示される）を図１５に示さ
れるように構成する。このラッチ回路１００において
も、トランジスタ８０のゲートにＰチャネルＭＯＳトラ
ンジスタ１００１が接続され、トランジスタ８２のゲー
トにＰチャネルＭＯＳトランジスタ１００２が接続され
る。トランジスタ１００１および１００２のゲートに
は、ワンショットパルス発生回路２０４により生成され
るバンクヒット信号ＢＨが与えられる。したがって、ロ
ウアドレス信号ＲＡおよび／ＲＡの入力時以外は、トラ
ンジスタ８０および８２のゲート電圧は接地電圧ＶＳＳ
になる。
ラッチ回路１００（図１２に示される）を図１５に示さ
れるように構成する。このラッチ回路１００において
も、トランジスタ８０のゲートにＰチャネルＭＯＳトラ
ンジスタ１００１が接続され、トランジスタ８２のゲー
トにＰチャネルＭＯＳトランジスタ１００２が接続され
る。トランジスタ１００１および１００２のゲートに
は、ワンショットパルス発生回路２０４により生成され
るバンクヒット信号ＢＨが与えられる。したがって、ロ
ウアドレス信号ＲＡおよび／ＲＡの入力時以外は、トラ
ンジスタ８０および８２のゲート電圧は接地電圧ＶＳＳ
になる。
【０１１８】以上のようにこの実施の形態６によれば、
ラッチ回路９８は図１４に示されるように構成されてい
るため、ラッチ回路９８がコマンド信号をラッチした
後、電源をオフにしてもラッチ回路９８はそのコマンド
信号をラッチし続け、再び電源をオンにすればラッチ回
路９８はそのラッチしたコマンド信号を出力することが
できる。
ラッチ回路９８は図１４に示されるように構成されてい
るため、ラッチ回路９８がコマンド信号をラッチした
後、電源をオフにしてもラッチ回路９８はそのコマンド
信号をラッチし続け、再び電源をオンにすればラッチ回
路９８はそのラッチしたコマンド信号を出力することが
できる。
【０１１９】また、ラッチ回路１００は図１５に示され
るように構成されているため、アドレス信号をラッチし
た後、電源をオフにしてもラッチ回路１００はそのアド
レス信号をラッチし続ける。したがって、再び電源をオ
ンにすればラッチ回路１００はそのラッチしたアドレス
信号を出力することができる。
るように構成されているため、アドレス信号をラッチし
た後、電源をオフにしてもラッチ回路１００はそのアド
レス信号をラッチし続ける。したがって、再び電源をオ
ンにすればラッチ回路１００はそのラッチしたアドレス
信号を出力することができる。
【０１２０】［ＳＤＲＡＭおよびロウプリデコーダの詳
細］以下、実施の形態４および５におけるラッチ回路を
用いたＳＤＲＡＭおよびロウプリデコーダの詳細を参考
までに説明する。。
細］以下、実施の形態４および５におけるラッチ回路を
用いたＳＤＲＡＭおよびロウプリデコーダの詳細を参考
までに説明する。。
【０１２１】図２０は、このＳＤＲＡＭの全体構成を示
す概略ブロック図である。図２０を参照して、ＳＤＲＡ
Ｍ１０００は、外部制御信号入力端子群１０６を介して
与えられる外部制御信号／ＲＡＳ、／ＣＡＳ、／Ｗ、／
ＣＳ等を受けて、これをデコードし、内部制御信号を発
生するコントロール回路１０８と、コントロール回路１
０８から出力される内部制御信号を伝達するコマンドデ
ータバス５３ａおよび５３ｂと、メモリセルが行列状に
配列されるメモリセルアレイ１１０とを備える。
す概略ブロック図である。図２０を参照して、ＳＤＲＡ
Ｍ１０００は、外部制御信号入力端子群１０６を介して
与えられる外部制御信号／ＲＡＳ、／ＣＡＳ、／Ｗ、／
ＣＳ等を受けて、これをデコードし、内部制御信号を発
生するコントロール回路１０８と、コントロール回路１
０８から出力される内部制御信号を伝達するコマンドデ
ータバス５３ａおよび５３ｂと、メモリセルが行列状に
配列されるメモリセルアレイ１１０とを備える。
【０１２２】メモリセルアレイ１１０は、図２０に示す
とおり、全部で１６個のメモリセルブロック１００ａ〜
１００ｂに分割配置されている。たとえば、ＳＤＲＡＭ
１０００の記憶容量が１Ｇビットである場合、各メモリ
セルブロックは６４Ｍビットの容量を有する。各ブロッ
クは、独立にバンクとして動作し得る構成となってい
る。
とおり、全部で１６個のメモリセルブロック１００ａ〜
１００ｂに分割配置されている。たとえば、ＳＤＲＡＭ
１０００の記憶容量が１Ｇビットである場合、各メモリ
セルブロックは６４Ｍビットの容量を有する。各ブロッ
クは、独立にバンクとして動作し得る構成となってい
る。
【０１２３】ＳＤＲＡＭ１０００はさらに、クロック信
号入力端子１２に与えられる外部クロック信号Ｅｘｔ．
ＣＬＫを受け、コントロール回路１０８により制御され
て同期動作を開始し、内部クロック信号ｉｎｔ．ＣＬＫ
を出力する内部同期信号発生回路１１４を含む。
号入力端子１２に与えられる外部クロック信号Ｅｘｔ．
ＣＬＫを受け、コントロール回路１０８により制御され
て同期動作を開始し、内部クロック信号ｉｎｔ．ＣＬＫ
を出力する内部同期信号発生回路１１４を含む。
【０１２４】内部同期信号発生回路１１４は、たとえ
ば、ディレロックドループ回路（以下、ＤＬＬ回路と称
す）等により、外部クロック信号Ｅｘｔ．ＣＬＫに対し
て、同期した内部クロック信号ｉｎｔ．ＣＬＫを生成す
る。
ば、ディレロックドループ回路（以下、ＤＬＬ回路と称
す）等により、外部クロック信号Ｅｘｔ．ＣＬＫに対し
て、同期した内部クロック信号ｉｎｔ．ＣＬＫを生成す
る。
【０１２５】アドレス信号入力端子群１１６を介して与
えられる外部アドレス信号Ａ０〜Ａｉ（ｉ：自然数）
は、コントロール回路１０８の制御の下に、内部クロッ
ク信号ｉｎｔ．ＣＬＫに同期して、ＳＤＲＡＭ１０００
内に取込まれる。
えられる外部アドレス信号Ａ０〜Ａｉ（ｉ：自然数）
は、コントロール回路１０８の制御の下に、内部クロッ
ク信号ｉｎｔ．ＣＬＫに同期して、ＳＤＲＡＭ１０００
内に取込まれる。
【０１２６】外部アドレス信号Ａ０〜Ａｉのうち、所定
数のビット数のデータは、アドレスバス５１ａを介し
て、バンクデコーダ２２に与えられる。バンクデコーダ
１１８からは、アドレスバス５１ｂおよび５１ｃを介し
て、デコードされたバンクアドレスＢ０〜Ｂ７が、各バ
ンクに伝達される。
数のビット数のデータは、アドレスバス５１ａを介し
て、バンクデコーダ２２に与えられる。バンクデコーダ
１１８からは、アドレスバス５１ｂおよび５１ｃを介し
て、デコードされたバンクアドレスＢ０〜Ｂ７が、各バ
ンクに伝達される。
【０１２７】一方、アドレス信号入力端子群１１６に与
えられるその他の外部アドレス信号は、アドレスバス５
０ａおよび５０ｂを介して、アドレスドライバ１２０に
伝達される。アドレスドライバ１２０からさらに、アド
レスバス５０ｃを介して、アドレス信号は各バンク（メ
モリセルブロック）に伝達される。
えられるその他の外部アドレス信号は、アドレスバス５
０ａおよび５０ｂを介して、アドレスドライバ１２０に
伝達される。アドレスドライバ１２０からさらに、アド
レスバス５０ｃを介して、アドレス信号は各バンク（メ
モリセルブロック）に伝達される。
【０１２８】ＳＤＲＡＭ１０００はさらに、メモリセル
ブロックの対ごとに設けられ、コントロール回路１０８
の制御の下に、アドレスバス５０ｃにより伝達されたロ
ウアドレスをラッチし、プリデコードするロウプリデコ
ーダ３００と、ロウプリデコーダ３００からの出力をも
とに選択されたメモリセルブロックの対応する行（ワー
ド線）を選択するロウデコーダ１２２と、メモリセルブ
ロックごとに設けられ、コントロール回路１０８の制御
の下に、アドレスバス５０ｃにより伝達された列アドレ
スをラッチし、プリデコードするコラムプリデコーダ４
００と、コラムプリデコーダ４００からの出力を伝達す
るコラムプリデコーダ線１２４と、コラムプリデコーダ
線１２４からの出力をもとに選択されたメモリセルブロ
ックの対応する列（ビット線対）を選択するコラムデコ
ーダ１２６とを含む。
ブロックの対ごとに設けられ、コントロール回路１０８
の制御の下に、アドレスバス５０ｃにより伝達されたロ
ウアドレスをラッチし、プリデコードするロウプリデコ
ーダ３００と、ロウプリデコーダ３００からの出力をも
とに選択されたメモリセルブロックの対応する行（ワー
ド線）を選択するロウデコーダ１２２と、メモリセルブ
ロックごとに設けられ、コントロール回路１０８の制御
の下に、アドレスバス５０ｃにより伝達された列アドレ
スをラッチし、プリデコードするコラムプリデコーダ４
００と、コラムプリデコーダ４００からの出力を伝達す
るコラムプリデコーダ線１２４と、コラムプリデコーダ
線１２４からの出力をもとに選択されたメモリセルブロ
ックの対応する列（ビット線対）を選択するコラムデコ
ーダ１２６とを含む。
【０１２９】ＳＤＲＡＭ１０００はさらに、チップ中央
部の長辺方向に沿う領域であって、外部制御信号入力端
子群１０６およびアドレス信号入力端子群１１６が設け
られる領域の外側に、それぞれ配置されるデータ入力端
子ＤＱ０〜ＤＱ１５およびＤＱ１６〜ＤＱ３１と、デー
タ入出力端子ＤＱ０〜ＤＱ３１にそれぞれ対応して設け
られる入出力バッファ回路１４ａ〜１４ｆと、入出力バ
ッファと対応するメモリセルブロックとの間でデータの
伝達を行なうデータバス１２８と、メモリセルブロック
１００ａ〜１００ｂにそれぞれ対応して設けられ、デー
タバス１２８と選択されたメモリセル列との間でデータ
の授受を行なうリード／ライトアンプ１３０とを含む。
部の長辺方向に沿う領域であって、外部制御信号入力端
子群１０６およびアドレス信号入力端子群１１６が設け
られる領域の外側に、それぞれ配置されるデータ入力端
子ＤＱ０〜ＤＱ１５およびＤＱ１６〜ＤＱ３１と、デー
タ入出力端子ＤＱ０〜ＤＱ３１にそれぞれ対応して設け
られる入出力バッファ回路１４ａ〜１４ｆと、入出力バ
ッファと対応するメモリセルブロックとの間でデータの
伝達を行なうデータバス１２８と、メモリセルブロック
１００ａ〜１００ｂにそれぞれ対応して設けられ、デー
タバス１２８と選択されたメモリセル列との間でデータ
の授受を行なうリード／ライトアンプ１３０とを含む。
【０１３０】外部制御信号入力端子群１０６へ与えられ
る信号／ＲＡＳは、ＳＤＲＡＭ１０００の内部動作を開
始させ、かつ内部動作の活性期間を決定するロウアドレ
スストローブ信号である。この信号／ＲＡＳの活性化に
応じて、ロウデコーダ１２２等のメモリセルアレイ１１
０の行を選択する動作と関連する回路は活性状態とされ
る。
る信号／ＲＡＳは、ＳＤＲＡＭ１０００の内部動作を開
始させ、かつ内部動作の活性期間を決定するロウアドレ
スストローブ信号である。この信号／ＲＡＳの活性化に
応じて、ロウデコーダ１２２等のメモリセルアレイ１１
０の行を選択する動作と関連する回路は活性状態とされ
る。
【０１３１】外部制御信号入力端子群１０６へ与えられ
る信号／ＣＡＳは、コラムアドレスストローブ信号であ
り、メモリセルアレイ１１０における列を選択する回路
を活性状態とする。
る信号／ＣＡＳは、コラムアドレスストローブ信号であ
り、メモリセルアレイ１１０における列を選択する回路
を活性状態とする。
【０１３２】外部制御信号入力端子群１０６へ与えられ
る信号／ＣＡＳは、このＳＤＲＡＭ１０００が選択され
ることを示すチップセレクト信号であり、信号／Ｗは、
ＳＤＲＡＭ１０００の書込動作を指示する信号である。
る信号／ＣＡＳは、このＳＤＲＡＭ１０００が選択され
ることを示すチップセレクト信号であり、信号／Ｗは、
ＳＤＲＡＭ１０００の書込動作を指示する信号である。
【０１３３】信号／ＣＳ、信号／ＲＡＳ、信号／ＣＡＳ
および信号／Ｗの取込動作は、内部クロック信号ｉｎ
ｔ．ＣＬＫに同期して行なわれる。
および信号／Ｗの取込動作は、内部クロック信号ｉｎ
ｔ．ＣＬＫに同期して行なわれる。
【０１３４】また、アドレス信号入力端子群１１６に与
えられるアドレス信号の取込動作や、データ入出力端子
ＤＱ０〜ＤＱ３１を介してのデータの授受も内部クロッ
ク信号ｉｎｔ．ＣＬＫに同期して行なわれる。
えられるアドレス信号の取込動作や、データ入出力端子
ＤＱ０〜ＤＱ３１を介してのデータの授受も内部クロッ
ク信号ｉｎｔ．ＣＬＫに同期して行なわれる。
【０１３５】図１２は、ＳＤＲＡＭにおけるロウプリデ
コーダ３００の構成を示す概略ブロック図である。
コーダ３００の構成を示す概略ブロック図である。
【０１３６】コマンドバス５３ｂは、ロウ系の回路動作
を活性化することを指示する信号Ｒｏｗ、コラム系の回
路動作を活性化することを指示する信号Ｃｌｍ、内部回
路の回路動作の活性化を指示する信号ＡＣＴ、バンクの
リセット（プリチャージ）を指示する信号ＰＣ、すべて
のバンクのプリチャージを指示する信号ＡＰＣ、ビット
線等のイコライズが解除されることや、不使用ビット線
をセンスアンプより切り離す作業を行なうことを指示す
る信号ＥＱ、ワード線の活性化を指示する信号ＲＸＴ、
センスアンプの活性化を指示する信号ＳＥ等の伝達を行
なう。
を活性化することを指示する信号Ｒｏｗ、コラム系の回
路動作を活性化することを指示する信号Ｃｌｍ、内部回
路の回路動作の活性化を指示する信号ＡＣＴ、バンクの
リセット（プリチャージ）を指示する信号ＰＣ、すべて
のバンクのプリチャージを指示する信号ＡＰＣ、ビット
線等のイコライズが解除されることや、不使用ビット線
をセンスアンプより切り離す作業を行なうことを指示す
る信号ＥＱ、ワード線の活性化を指示する信号ＲＸＴ、
センスアンプの活性化を指示する信号ＳＥ等の伝達を行
なう。
【０１３７】バンクアドレスバス５１ｃは、バンクデコ
ーダによりデコードされたバンクアドレス信号Ｂ０〜Ｂ
３を伝達する。アドレスバス５０ｃは、アドレスドライ
バからのロウアドレス信号の伝達を行なう。
ーダによりデコードされたバンクアドレス信号Ｂ０〜Ｂ
３を伝達する。アドレスバス５０ｃは、アドレスドライ
バからのロウアドレス信号の伝達を行なう。
【０１３８】バンクアドレス信号のうち、たとえばビッ
トデータＢ３が活性状態となり、かつ信号Ｒｏｗが活性
状態となると、ＡＮＤ回路２０３からは活性状態の信号
が出力され、これに応じてワンショットパルス発生回路
２０４から活性なバンクヒットＢＨが出力される。
トデータＢ３が活性状態となり、かつ信号Ｒｏｗが活性
状態となると、ＡＮＤ回路２０３からは活性状態の信号
が出力され、これに応じてワンショットパルス発生回路
２０４から活性なバンクヒットＢＨが出力される。
【０１３９】これに応じて、ドライバ回路２０６が活性
化され、信号ＡＣＴのレベルが取込まれて、レベル保持
回路２０８にそのレベルが保持される。一方、ドライバ
回路２０６からの出力を受けて、ワンショットパルス発
生回路２０７はワンショットパルス信号ＳＨＯＴを出力
する。
化され、信号ＡＣＴのレベルが取込まれて、レベル保持
回路２０８にそのレベルが保持される。一方、ドライバ
回路２０６からの出力を受けて、ワンショットパルス発
生回路２０７はワンショットパルス信号ＳＨＯＴを出力
する。
【０１４０】同様にワンショットパルス発生回路２０４
からのバンクヒット信号ＢＨに応じて、ドライバ回路２
１０が活性化し、信号ＰＣのレベルを受けて、レベル保
持回路２１２がそのレベルを保持する。一方、ドライバ
回路２１０からの出力を受けて、ワンショットパルス発
生回路２１４は、レベル保持回路２０８に対してリセッ
ト信号ＲＳＴを出力する。インバータ２２０は、レベル
保持回路２０８からの出力信号に応じて、活性化され、
信号ＥＱを受けて出力する。一方、インバータ２２２は
信号ＡＰＣに応答して活性化され、ワンショットパルス
発生回路２１４からの信号ＲＳＴを受けてその反転信号
を出力する。ラッチ回路９８は、インバータ２２０から
の出力に応じてセットされ、インバータ２２２からの出
力に応じてリセットされる。制御信号ＳＣＲＣにより活
性化されるドライバ回路２２６は、ラッチ回路９８の出
力を受けて、出力し、このドライバ回路２２６の出力レ
ベルを、レベル保持回路２２８が保持する。このレベル
保持回路２２８の出力レベルは信号ｌ．ＥＱとして対応
するメモリセルブロックに対して与えられる。
からのバンクヒット信号ＢＨに応じて、ドライバ回路２
１０が活性化し、信号ＰＣのレベルを受けて、レベル保
持回路２１２がそのレベルを保持する。一方、ドライバ
回路２１０からの出力を受けて、ワンショットパルス発
生回路２１４は、レベル保持回路２０８に対してリセッ
ト信号ＲＳＴを出力する。インバータ２２０は、レベル
保持回路２０８からの出力信号に応じて、活性化され、
信号ＥＱを受けて出力する。一方、インバータ２２２は
信号ＡＰＣに応答して活性化され、ワンショットパルス
発生回路２１４からの信号ＲＳＴを受けてその反転信号
を出力する。ラッチ回路９８は、インバータ２２０から
の出力に応じてセットされ、インバータ２２２からの出
力に応じてリセットされる。制御信号ＳＣＲＣにより活
性化されるドライバ回路２２６は、ラッチ回路９８の出
力を受けて、出力し、このドライバ回路２２６の出力レ
ベルを、レベル保持回路２２８が保持する。このレベル
保持回路２２８の出力レベルは信号ｌ．ＥＱとして対応
するメモリセルブロックに対して与えられる。
【０１４１】同様にして、ラッチ回路２３４は、インバ
ータ２３０の出力によりセットされ、インバータ２３２
の出力によりリセットされる。
ータ２３０の出力によりセットされ、インバータ２３２
の出力によりリセットされる。
【０１４２】ドライバ回路２３６は、ラッチ回路２３４
の出力を受けて、制御信号ＳＣＲＣにより活性化され
る。ドライバ回路２３６の出力レベルは、レベル保持回
路２３８により保持され、このレベル保持回路２３８の
出力レベルが信号ｌ．ＲＸＴとして対応するメモリセル
ブロックに出力される。
の出力を受けて、制御信号ＳＣＲＣにより活性化され
る。ドライバ回路２３６の出力レベルは、レベル保持回
路２３８により保持され、このレベル保持回路２３８の
出力レベルが信号ｌ．ＲＸＴとして対応するメモリセル
ブロックに出力される。
【０１４３】ラッチ回路２４４は、インバータ２４０の
出力によりセットされ、インバータ２４２の出力に応じ
てリセットされる。ドライバ回路２４６は、ラッチ回路
２４４の出力を受け、制御信号ＳＣＲＣにより活性化さ
れる。ドライバ回路２４６の出力レベルは、レベル保持
回路２４４により保持され、このレベル保持回路２４４
の出力レベルが信号ｌ．ＳＥとして対応するメモリセル
ブロックに与えられる。
出力によりセットされ、インバータ２４２の出力に応じ
てリセットされる。ドライバ回路２４６は、ラッチ回路
２４４の出力を受け、制御信号ＳＣＲＣにより活性化さ
れる。ドライバ回路２４６の出力レベルは、レベル保持
回路２４４により保持され、このレベル保持回路２４４
の出力レベルが信号ｌ．ＳＥとして対応するメモリセル
ブロックに与えられる。
【０１４４】一方、ラッチ回路１００は、制御信号ＳＣ
ＲＣの活性化に応じてリセットされ、ワンショットパル
ス発生回路２０４からのバンクヒット信号に応じて活性
化され、アドレスバス５０ｃを介して伝達されたロウア
ドレス信号を保持する。ラッチ回路１００からの出力
は、冗長アドレスデコーダ（図示せず）に伝達されると
ともに、プリデコーダ２５２に与えられ、プリデコード
された結果がドライバ回路２５４に与えられる。
ＲＣの活性化に応じてリセットされ、ワンショットパル
ス発生回路２０４からのバンクヒット信号に応じて活性
化され、アドレスバス５０ｃを介して伝達されたロウア
ドレス信号を保持する。ラッチ回路１００からの出力
は、冗長アドレスデコーダ（図示せず）に伝達されると
ともに、プリデコーダ２５２に与えられ、プリデコード
された結果がドライバ回路２５４に与えられる。
【０１４５】ドライバ回路２５４は、ドライバ制御回路
３０２の出力信号により活性化される。ドライバ制御回
路３０２は、信号ＡＰＣおよびＲＳＴを受けるＮＡＮＤ
回路３０３の出力信号、レベル保持回路２０８の出力信
号、および制御信号ＳＣＲＣにより制御される。ドライ
バ制御回路３０２は、一度活性化された後、不活性化す
ると、信号ＡＣＴが活性期間中は、再び制御信号ＳＣＲ
Ｃが活性状態となっても、ドライバ回路２５４を不活性
状態に維持するための回路である。すなわち、このよう
なドライバ制御回路３０２によりドライバ回路２５４を
制御することにより、一旦行アドレスがレベル保持回路
２５６に取込まれた後、再び制御信号ＳＣＲＣが活性化
されるような動作が挿入された場合に、ドライバ２５４
が活性状態となって、レベル保持回路２５６の保持され
ているプリデコーダアドレス信号がリセットされてしま
うことを防止する動作を行なう。つまり、一旦ドライバ
回路２５４が活性状態となった後、不活性化すると、ア
ドレス信号の取込を行なう回路系であるラッチ回路１０
０、プリデコーダ２５２とはリセットされているため再
びドライバ回路２５４が活性状態となると、レベル保持
回路２５６に保持されているプリデコードアドレス信号
がリセットされてしまうことを防止する構成となってい
る。
３０２の出力信号により活性化される。ドライバ制御回
路３０２は、信号ＡＰＣおよびＲＳＴを受けるＮＡＮＤ
回路３０３の出力信号、レベル保持回路２０８の出力信
号、および制御信号ＳＣＲＣにより制御される。ドライ
バ制御回路３０２は、一度活性化された後、不活性化す
ると、信号ＡＣＴが活性期間中は、再び制御信号ＳＣＲ
Ｃが活性状態となっても、ドライバ回路２５４を不活性
状態に維持するための回路である。すなわち、このよう
なドライバ制御回路３０２によりドライバ回路２５４を
制御することにより、一旦行アドレスがレベル保持回路
２５６に取込まれた後、再び制御信号ＳＣＲＣが活性化
されるような動作が挿入された場合に、ドライバ２５４
が活性状態となって、レベル保持回路２５６の保持され
ているプリデコーダアドレス信号がリセットされてしま
うことを防止する動作を行なう。つまり、一旦ドライバ
回路２５４が活性状態となった後、不活性化すると、ア
ドレス信号の取込を行なう回路系であるラッチ回路１０
０、プリデコーダ２５２とはリセットされているため再
びドライバ回路２５４が活性状態となると、レベル保持
回路２５６に保持されているプリデコードアドレス信号
がリセットされてしまうことを防止する構成となってい
る。
【０１４６】ドライバ回路２５４からの出力は、それぞ
れレベル保持回路２５６により保持され、レベル保持回
路２５６が、それぞれ対応するロウプリデコーダ線に出
力される。
れレベル保持回路２５６により保持され、レベル保持回
路２５６が、それぞれ対応するロウプリデコーダ線に出
力される。
【０１４７】図１２に示したロウプリデコーダ３００の
うち、レベル保持回路２０８、２１２、２２８、２３８
および２４８ならびにレベル保持回路２５６と、対応す
るメモリセルブロックを含む領域は、制御信号により制
御されない領域であって、活性状態中においても、待機
状態中においても、常に電源電圧ＶＣＣと接地電圧ＶＳ
Ｓとを電源電圧として動作する非階層電源領域である。
うち、レベル保持回路２０８、２１２、２２８、２３８
および２４８ならびにレベル保持回路２５６と、対応す
るメモリセルブロックを含む領域は、制御信号により制
御されない領域であって、活性状態中においても、待機
状態中においても、常に電源電圧ＶＣＣと接地電圧ＶＳ
Ｓとを電源電圧として動作する非階層電源領域である。
【０１４８】これに対して、ロウプリデコーダ３００の
他の領域は、制御信号により制御されて、制御信号ＳＣ
ＲＣが活性状態である期間中は、電源電圧ＶＣＣおよび
接地電圧ＶＳＳとを受けて動作し、制御信号ＳＣＲＣが
Ｌレベルである期間中は、電源電圧ＶＣＣよりも低い電
位および接地電圧ＶＳＳよりも高い電圧をそれぞれ電源
電圧として動作する階層電源領域である。
他の領域は、制御信号により制御されて、制御信号ＳＣ
ＲＣが活性状態である期間中は、電源電圧ＶＣＣおよび
接地電圧ＶＳＳとを受けて動作し、制御信号ＳＣＲＣが
Ｌレベルである期間中は、電源電圧ＶＣＣよりも低い電
位および接地電圧ＶＳＳよりも高い電圧をそれぞれ電源
電圧として動作する階層電源領域である。
【０１４９】この階層電源領域に含まれる回路は、バン
クが活性化されない通常の待機時においては、ＭＯＳト
ランジスタのサブスレッショルドリーク電流を減少させ
ることが可能である。
クが活性化されない通常の待機時においては、ＭＯＳト
ランジスタのサブスレッショルドリーク電流を減少させ
ることが可能である。
【０１５０】これに対して、非階層電源領域に含まれる
回路、すなわちレベル保持回路２０８、２１２、２２
８、２３８、２４８および２５６は、待機動作中におい
ても、その保持するレベルが動作状態によって変化する
ため、これらの回路については、階層電源構成をとって
いない。
回路、すなわちレベル保持回路２０８、２１２、２２
８、２３８、２４８および２５６は、待機動作中におい
ても、その保持するレベルが動作状態によって変化する
ため、これらの回路については、階層電源構成をとって
いない。
【０１５１】つまり、図１２に示したロウプリデコーダ
３００においては、チップが活性期間中であっても、メ
モリセルからのデータを読出す等の動作を行なうため
に、外部からのデータを取込むための十分な期間が終了
した後には、必要部分以外の回路については階層電源構
成をとることで、サブスレッショルド電流を低減させる
構成となっている。
３００においては、チップが活性期間中であっても、メ
モリセルからのデータを読出す等の動作を行なうため
に、外部からのデータを取込むための十分な期間が終了
した後には、必要部分以外の回路については階層電源構
成をとることで、サブスレッショルド電流を低減させる
構成となっている。
【０１５２】このようにして、階層電源領域に含まれる
回路について、ラッチ回路９８、２３４、２４４の出力
レベルに応じて動作するドライバ回路２２６、２３６、
２４６は、そのコマンドレベルを伝達する最初の期間だ
け動作する。コマンドレベルがレベル保持回路２２８〜
２４８に保持された後は、ドライバ回路２２６〜２４６
は、トライステート構成をとっているため、その出力レ
ベルはフローティング状態となる。すなわち、このドラ
イバ回路２２６〜２４６よりも手前の回路系は、階層電
源構成によりサブスレッショルド電流を低減させる状態
となっても、対応するメモリセルブロック（バンク）に
対して出力されている動作のコマンドは、レベル保持回
路２２８〜２４８によりその状態が保持されている。
回路について、ラッチ回路９８、２３４、２４４の出力
レベルに応じて動作するドライバ回路２２６、２３６、
２４６は、そのコマンドレベルを伝達する最初の期間だ
け動作する。コマンドレベルがレベル保持回路２２８〜
２４８に保持された後は、ドライバ回路２２６〜２４６
は、トライステート構成をとっているため、その出力レ
ベルはフローティング状態となる。すなわち、このドラ
イバ回路２２６〜２４６よりも手前の回路系は、階層電
源構成によりサブスレッショルド電流を低減させる状態
となっても、対応するメモリセルブロック（バンク）に
対して出力されている動作のコマンドは、レベル保持回
路２２８〜２４８によりその状態が保持されている。
【０１５３】アドレスバス５０ｃから取込まれたアドレ
スデータも、同様にして、ラッチ回路１００に取込まれ
た後、プリデコーダ２５２において、対応するメモリセ
ルブロックに伝搬するための処理を行なった後、ドライ
バ回路２５４において一定期間だけドライブされる。そ
の後、トライステート構成を有するドライバ回路２５４
が制御信号ＳＣＲＣの不活性化に伴って電源電圧ＶＣＣ
よりも低い電圧または接地電圧ＶＳＳよりも高い電圧に
より動作する状態となった場合でも、ドライバ回路２５
４の出力はフローティング状態となる。
スデータも、同様にして、ラッチ回路１００に取込まれ
た後、プリデコーダ２５２において、対応するメモリセ
ルブロックに伝搬するための処理を行なった後、ドライ
バ回路２５４において一定期間だけドライブされる。そ
の後、トライステート構成を有するドライバ回路２５４
が制御信号ＳＣＲＣの不活性化に伴って電源電圧ＶＣＣ
よりも低い電圧または接地電圧ＶＳＳよりも高い電圧に
より動作する状態となった場合でも、ドライバ回路２５
４の出力はフローティング状態となる。
【０１５４】ドライバ回路２５４によりドライブされた
プリデコード信号のレベルは、レベル保持回路２５６に
より保持される。以上の構成により、ドライバ回路２５
４よりも上側の回路系は、階層電源構成により、それを
構成するＭＯＳトランジスタのサブスレッショルド電流
を低減させる方向にリセットされている場合でも、メモ
リセルアレイに対して出力されるプリデコードアドレス
信号はその状態を保持することになる。
プリデコード信号のレベルは、レベル保持回路２５６に
より保持される。以上の構成により、ドライバ回路２５
４よりも上側の回路系は、階層電源構成により、それを
構成するＭＯＳトランジスタのサブスレッショルド電流
を低減させる方向にリセットされている場合でも、メモ
リセルアレイに対して出力されるプリデコードアドレス
信号はその状態を保持することになる。
【０１５５】図１３は、図１２に示されたラッチ回路９
８、ドライバ回路２２６およびレベル保持回路２２８の
構成を示す概略ブロック図である。
８、ドライバ回路２２６およびレベル保持回路２２８の
構成を示す概略ブロック図である。
【０１５６】ドライバ回路２２６は、制御信号ＳＣＲＣ
を一方の入力ノードに受け他方にラッチ回路９８の一方
の出力信号を受けるＮＡＮＤ回路２２８６と、一方の入
力ノードに制御信号ＳＣＲＣを受け、他方の入力ノード
にラッチ回路２２４の他方の出力を受けるＮＡＮＤ回路
２２８８と、ＮＡＮＤ回路２２８６の出力によりゲート
電位が制御され、ソースに階層電源電圧Ｓ−ＧＮＤ（サ
ブ接地線の電圧）を受けるＮチャネルＭＯＳトランジス
タ２２９０と、ゲートに、ＮＡＮＤ回路２２８８の出力
を受け、ソースに階層電源電圧Ｓ−ＶＣＣ（サブ電源線
の電圧）を受けるＰチャネルＭＯＳトランジスタ２２９
２とを含む。このＮチャネルＭＯＳトランジスタ２２９
０のドレインと、ＰチャネルＭＯＳトランジスタ２２９
２のドレインとが接続され、この接続ノードの電位レベ
ルがドライバ回路２２６の出力電位となっている。
を一方の入力ノードに受け他方にラッチ回路９８の一方
の出力信号を受けるＮＡＮＤ回路２２８６と、一方の入
力ノードに制御信号ＳＣＲＣを受け、他方の入力ノード
にラッチ回路２２４の他方の出力を受けるＮＡＮＤ回路
２２８８と、ＮＡＮＤ回路２２８６の出力によりゲート
電位が制御され、ソースに階層電源電圧Ｓ−ＧＮＤ（サ
ブ接地線の電圧）を受けるＮチャネルＭＯＳトランジス
タ２２９０と、ゲートに、ＮＡＮＤ回路２２８８の出力
を受け、ソースに階層電源電圧Ｓ−ＶＣＣ（サブ電源線
の電圧）を受けるＰチャネルＭＯＳトランジスタ２２９
２とを含む。このＮチャネルＭＯＳトランジスタ２２９
０のドレインと、ＰチャネルＭＯＳトランジスタ２２９
２のドレインとが接続され、この接続ノードの電位レベ
ルがドライバ回路２２６の出力電位となっている。
【０１５７】レベル保持回路２２８は、制御信号ＳＣＲ
Ｃ２により活性化されるラッチ回路である。制御信号Ｓ
ＣＲＣ２は、制御信号ＳＣＲＣと同時に活性化され、後
述する図１６における時刻ｔ６において、制御信号ＳＣ
ＲＣが不活性化するのに応じて、不活性となる信号であ
る。
Ｃ２により活性化されるラッチ回路である。制御信号Ｓ
ＣＲＣ２は、制御信号ＳＣＲＣと同時に活性化され、後
述する図１６における時刻ｔ６において、制御信号ＳＣ
ＲＣが不活性化するのに応じて、不活性となる信号であ
る。
【０１５８】図１６は、図１２に示したプリデコード回
路３００の動作を説明するためのタイミングチャートで
ある。
路３００の動作を説明するためのタイミングチャートで
ある。
【０１５９】図１６において、信号Ｂ０〜Ｂ３はバンク
アドレスを示す信号であり、信号Ｒｏｗはロウ系（行
系）の回路動作の活性化を指示するロウ系アクセス識別
信号であり、信号Ｃｌｍはコラム系（列系）の回路動作
の活性化を指示するコラム系アクセス識別信号であり、
信号ＡＣＴはバンク活性化信号である。
アドレスを示す信号であり、信号Ｒｏｗはロウ系（行
系）の回路動作の活性化を指示するロウ系アクセス識別
信号であり、信号Ｃｌｍはコラム系（列系）の回路動作
の活性化を指示するコラム系アクセス識別信号であり、
信号ＡＣＴはバンク活性化信号である。
【０１６０】さらに、フラグ信号はバンクがアクセスさ
れた（バンクがヒットした）のを受けてレベル保持回路
２０８に保持された信号であり、信号ＰＣは選択された
バンクのプリチャージ動作を指示するプリチャージ信号
であり、信号ＡＰＣはすべてのバンクのプリチャージ動
作を指示するオールバンクプリチャージ信号である。
れた（バンクがヒットした）のを受けてレベル保持回路
２０８に保持された信号であり、信号ＰＣは選択された
バンクのプリチャージ動作を指示するプリチャージ信号
であり、信号ＡＰＣはすべてのバンクのプリチャージ動
作を指示するオールバンクプリチャージ信号である。
【０１６１】信号ｌ．ＥＱはレベル保持回路２２８によ
り保持されるローカルビット線イコライズ信号であり、
信号ｌ．ＲＸＴはレベル保持回路２３８により保持され
るローカルワード線活性化信号であり、信号ｌ．ＳＥは
レベル保持回路２４８により保持されるローカルセンス
アンプ活性化信号であり、電位ＭＷＬはメモリセルブロ
ック（バンク）内のメインワード線の電位レベルであ
る。
り保持されるローカルビット線イコライズ信号であり、
信号ｌ．ＲＸＴはレベル保持回路２３８により保持され
るローカルワード線活性化信号であり、信号ｌ．ＳＥは
レベル保持回路２４８により保持されるローカルセンス
アンプ活性化信号であり、電位ＭＷＬはメモリセルブロ
ック（バンク）内のメインワード線の電位レベルであ
る。
【０１６２】信号Ａｄｄ．ラッチは、レベル保持回路２
５６に保持されるアドレス信号である。
５６に保持されるアドレス信号である。
【０１６３】次に、動作について説明する。時刻ｔ１に
おけるクロック信号ＣＬＫの立上がりのエッジにおい
て、デコードされたバンクアドレスのうちビットＢ３が
活性状態であって、対応するバンクの選択が行なわれ
る。このとき、信号Ｒｏｗも活性状態であるため、これ
に応じて、ワンショットパルス発生回路２０４から活性
なワンショットパルスが出力される。これに応じて、コ
マンドバス５３ｂにより伝達されている活性状態の信号
ＡＣＴがドライバ回路２０６によりドライブされ、レベ
ル保持回路２０８に、この活性な信号ＡＣＴのレベルが
フラグ信号として保持される。
おけるクロック信号ＣＬＫの立上がりのエッジにおい
て、デコードされたバンクアドレスのうちビットＢ３が
活性状態であって、対応するバンクの選択が行なわれ
る。このとき、信号Ｒｏｗも活性状態であるため、これ
に応じて、ワンショットパルス発生回路２０４から活性
なワンショットパルスが出力される。これに応じて、コ
マンドバス５３ｂにより伝達されている活性状態の信号
ＡＣＴがドライバ回路２０６によりドライブされ、レベ
ル保持回路２０８に、この活性な信号ＡＣＴのレベルが
フラグ信号として保持される。
【０１６４】フラグ信号の活性化に応じて、ラッチ回路
９８には、コマンドバス５３ｂにより伝達された信号Ｅ
Ｑのレベルが保持される。
９８には、コマンドバス５３ｂにより伝達された信号Ｅ
Ｑのレベルが保持される。
【０１６５】時刻ｔ１においては、制御信号ＳＣＲＣも
Ｈレベルとなって、階層電源領域中の回路は、すべて電
源電圧ＶＣＣと接地電圧ＶＳＳとを受けて動作してい
る。
Ｈレベルとなって、階層電源領域中の回路は、すべて電
源電圧ＶＣＣと接地電圧ＶＳＳとを受けて動作してい
る。
【０１６６】ラッチ回路９８に取込まれた信号ＥＱのレ
ベルは、ドライバ回路２２６によりドライブされ、レベ
ル保持回路２２８に内部イコライズ信号ｌ．ＥＱとして
保持される。
ベルは、ドライバ回路２２６によりドライブされ、レベ
ル保持回路２２８に内部イコライズ信号ｌ．ＥＱとして
保持される。
【０１６７】制御信号ＳＣＲＣ２は、レベル保持回路２
２８、２３８、２４８のリセットを行う信号であり、信
号ＲＤＤＲＶは、ドライバ回路２５４の動作を制御する
信号である。時刻ｔ１において、バンクアドレス信号Ｂ
３および信号Ｒｏｗが活性状態となっていることに応じ
て、活性状態となっている信号ＡＣＴのレベルがコマン
ドバス５３ｂからレベル保持回路２０８に取込まれ、レ
ベル保持回路２０８から出力されるフラグのレベルがＨ
レベルに変化する。これに応じて、ドライバ制御回路３
０２から出力されるドライバ制御信号ＲＤＤＲＶがＨレ
ベルとなる。また、制御信号ＳＣＲＣおよびＳＣＲＣ２
も活性状態となる。
２８、２３８、２４８のリセットを行う信号であり、信
号ＲＤＤＲＶは、ドライバ回路２５４の動作を制御する
信号である。時刻ｔ１において、バンクアドレス信号Ｂ
３および信号Ｒｏｗが活性状態となっていることに応じ
て、活性状態となっている信号ＡＣＴのレベルがコマン
ドバス５３ｂからレベル保持回路２０８に取込まれ、レ
ベル保持回路２０８から出力されるフラグのレベルがＨ
レベルに変化する。これに応じて、ドライバ制御回路３
０２から出力されるドライバ制御信号ＲＤＤＲＶがＨレ
ベルとなる。また、制御信号ＳＣＲＣおよびＳＣＲＣ２
も活性状態となる。
【０１６８】一方、時刻ｔ２において、コマンドバス５
３ｂにより伝達される信号ＲＸＴが、活性状態となり、
このレベルがラッチ回路２３４に取込まれる。これに応
じて、レベル保持回路２３８は、内部ワード線活性化信
号ｌ．ＲＸＴのレベルを活性状態に保持する。
３ｂにより伝達される信号ＲＸＴが、活性状態となり、
このレベルがラッチ回路２３４に取込まれる。これに応
じて、レベル保持回路２３８は、内部ワード線活性化信
号ｌ．ＲＸＴのレベルを活性状態に保持する。
【０１６９】続いて、時刻ｔ３において、コマンドバス
５３ｂにより伝達された信号ＳＥのレベルが活性状態と
なり、このレベルがラッチ回路２４４に取込まれる。
これに応じてレベル保持回路２４８は、内部センスアン
プ活性化信号ｌ．ＳＥのレベルを活性状態に保持する。
５３ｂにより伝達された信号ＳＥのレベルが活性状態と
なり、このレベルがラッチ回路２４４に取込まれる。
これに応じてレベル保持回路２４８は、内部センスアン
プ活性化信号ｌ．ＳＥのレベルを活性状態に保持する。
【０１７０】内部ワード線活性化信号ｌ．ＲＸＴの活性
化に応じて、選択された行の主ワード線の電位レベルが
Ｈレベルに変化する。
化に応じて、選択された行の主ワード線の電位レベルが
Ｈレベルに変化する。
【０１７１】一方、アドレスバス５０ｃを介して伝達さ
れたアドレス信号は、ラッチ回路１００によりラッチさ
れ、プリデコーダ２５２によりプリデコードされた後、
ドライバ２５４によりドライブされ、ロウプリデコーダ
線ＰＤＬのレベルが、それぞれ対応するレベルへと駆動
される。ロウプリデコーダ線ＰＤＬのレベルによりプリ
デコーダ２５２により時刻ｔ４において、制御信号ＳＣ
ＲＣはＬレベルに変化する。信号ＲＤＤＲＶも時刻ｔ４
でＬレベルに変化する。
れたアドレス信号は、ラッチ回路１００によりラッチさ
れ、プリデコーダ２５２によりプリデコードされた後、
ドライバ２５４によりドライブされ、ロウプリデコーダ
線ＰＤＬのレベルが、それぞれ対応するレベルへと駆動
される。ロウプリデコーダ線ＰＤＬのレベルによりプリ
デコーダ２５２により時刻ｔ４において、制御信号ＳＣ
ＲＣはＬレベルに変化する。信号ＲＤＤＲＶも時刻ｔ４
でＬレベルに変化する。
【０１７２】すなわち、時刻ｔ１から時刻ｔ４までの期
間が、１個のバンクの合計の回路の動作に必要とされる
期間である。
間が、１個のバンクの合計の回路の動作に必要とされる
期間である。
【０１７３】制御信号ＳＣＲＣが不活性状態となること
により、階層電源領域中に含まれる回路は、リーク電流
が小さくなるモードへと移行する。
により、階層電源領域中に含まれる回路は、リーク電流
が小さくなるモードへと移行する。
【０１７４】これに対し、レベル保持回路２２８、２３
８および２４８からそれぞれ出力される内部イコライズ
信号ｌ．ＥＱ、内部ワード線活性化信号ｌ．ＲＸＴおよ
び内部センスアンプ活性化信号ｌ．ＳＥは、そのレベル
を保持する。
８および２４８からそれぞれ出力される内部イコライズ
信号ｌ．ＥＱ、内部ワード線活性化信号ｌ．ＲＸＴおよ
び内部センスアンプ活性化信号ｌ．ＳＥは、そのレベル
を保持する。
【０１７５】時刻ｔ５におけるクロック信号ＣＬＫの立
上がりのエッジにおいて、バンク信号Ｂ３および信号Ｒ
ｏｗが活性化状態となり、かつプリチャージ信号ＰＣが
活性状態となることにより、ドライバ回路２１０を介し
て入力された信号ＰＣのレベルを受けて、ワンショット
パルス発生回路２１４から出力される信号により、イン
バータ２２２、２３２および２４２が駆動され、ラッチ
回路９８、２３４および２４４のレベルがリセットされ
る。
上がりのエッジにおいて、バンク信号Ｂ３および信号Ｒ
ｏｗが活性化状態となり、かつプリチャージ信号ＰＣが
活性状態となることにより、ドライバ回路２１０を介し
て入力された信号ＰＣのレベルを受けて、ワンショット
パルス発生回路２１４から出力される信号により、イン
バータ２２２、２３２および２４２が駆動され、ラッチ
回路９８、２３４および２４４のレベルがリセットされ
る。
【０１７６】一方、制御信号ＳＣＲＣも時刻ｔ５におい
て活性状態となるので、これに応じて、信号ｌ．ＥＱ、
ｌ．ＲＸＴおよびｌ．ＳＥもそのレベルをリセットす
る。また、ラッチ回路１００の保持するレベルも制御信
号ＳＣＲＣの活性化に応じてリセットされ、これに応じ
て、ロウプリデコード線ＰＤＬのレベルもリセットされ
る。
て活性状態となるので、これに応じて、信号ｌ．ＥＱ、
ｌ．ＲＸＴおよびｌ．ＳＥもそのレベルをリセットす
る。また、ラッチ回路１００の保持するレベルも制御信
号ＳＣＲＣの活性化に応じてリセットされ、これに応じ
て、ロウプリデコード線ＰＤＬのレベルもリセットされ
る。
【０１７７】すなわち、時刻ｔ４からｔ５の期間におい
ては、リーク電流を減少させるために、階層電源領域中
に含まれる回路はリセットされてしまうが、信号ｌ．Ｅ
Ｑ、信号ｌ．ＲＸＴ、信号ｌ．ＳＥおよびロウプリデコ
ーダ線ＰＤＬのレベルは、すべてそのレベルを保持して
いることになる。
ては、リーク電流を減少させるために、階層電源領域中
に含まれる回路はリセットされてしまうが、信号ｌ．Ｅ
Ｑ、信号ｌ．ＲＸＴ、信号ｌ．ＳＥおよびロウプリデコ
ーダ線ＰＤＬのレベルは、すべてそのレベルを保持して
いることになる。
【０１７８】以上のような構成とすることで、各々独立
して動作するバンクに対して、アドレスバスを共通に設
ける構成とし、アドレスバスの占有面積を減少させるこ
とが可能である。
して動作するバンクに対して、アドレスバスを共通に設
ける構成とし、アドレスバスの占有面積を減少させるこ
とが可能である。
【０１７９】しかも、選択され、活性化されたバンクに
対するコマンド信号およびアドレス信号の取込を行なう
ための一定期間（時刻ｔ１から時刻ｔ４までの期間）が
終了した後は、階層電源領域中に含まれる回路について
は、リーク電流を低減することが可能であるため、待機
状態におけるリーク電流を減少させるばかりでなく、バ
ンクが活性状態となっている期間中のリーク電流をも低
減させることが可能となる。
対するコマンド信号およびアドレス信号の取込を行なう
ための一定期間（時刻ｔ１から時刻ｔ４までの期間）が
終了した後は、階層電源領域中に含まれる回路について
は、リーク電流を低減することが可能であるため、待機
状態におけるリーク電流を減少させるばかりでなく、バ
ンクが活性状態となっている期間中のリーク電流をも低
減させることが可能となる。
【０１８０】［実施の形態７］上記図８および図１０に
示された実施の形態４および５におけるラッチ回路は、
図１７に示されたＳＤＲＡＭのコラムプリデコーダ中の
ラッチ回路１０２および１０４に用いることができる。
他のラッチ回路５２４，５３４，５４８も同様である。
ラッチ回路１０２は、コラム系のコマンド信号Ｒｅａ
ｄ，Ｗｒｉｔｅ，ＡＴＰＣ，ＢＥＮＤ，ＴＥＲＭ，ＰＣ
ＣＭＰをラッチする。ラッチ回路１０４は、コラムアド
レス信号をラッチする。
示された実施の形態４および５におけるラッチ回路は、
図１７に示されたＳＤＲＡＭのコラムプリデコーダ中の
ラッチ回路１０２および１０４に用いることができる。
他のラッチ回路５２４，５３４，５４８も同様である。
ラッチ回路１０２は、コラム系のコマンド信号Ｒｅａ
ｄ，Ｗｒｉｔｅ，ＡＴＰＣ，ＢＥＮＤ，ＴＥＲＭ，ＰＣ
ＣＭＰをラッチする。ラッチ回路１０４は、コラムアド
レス信号をラッチする。
【０１８１】ラッチ回路１０２においては、図１８に示
されるように、トランジスタ８０のゲートにＰチャネル
ＭＯＳトランジスタ１０２１が接続され、トランジスタ
８２のゲートにＰチャネルＭＯＳトランジスタ１０２２
が接続される。トランジスタ１０２１および１０２２の
ゲートには、バンク活性時に生成されるフラグ信号ＢＡ
ＣＴが与えられる。また、ラッチ回路１０２において
は、ワイヤードＯＲ回路５１６（図１７）を形成するＮ
チャネルＭＯＳトランジスタ１０２４〜１０２８が設け
られる。
されるように、トランジスタ８０のゲートにＰチャネル
ＭＯＳトランジスタ１０２１が接続され、トランジスタ
８２のゲートにＰチャネルＭＯＳトランジスタ１０２２
が接続される。トランジスタ１０２１および１０２２の
ゲートには、バンク活性時に生成されるフラグ信号ＢＡ
ＣＴが与えられる。また、ラッチ回路１０２において
は、ワイヤードＯＲ回路５１６（図１７）を形成するＮ
チャネルＭＯＳトランジスタ１０２４〜１０２８が設け
られる。
【０１８２】バンク活性化の際に活性化サイクルの属性
を認識させるために通常はＣＭＯＳ論理回路で構成する
部分も判定の高速化を図るためにワイヤードＯＲ回路５
１６で構成する。リセット系の信号（オ−トプリチャー
ジＡＴＰＣ、バーストエンドＢＥＮＤ、ターミネーショ
ンＴＥＲＭのワイヤードＯＲ論理出力がトランジスタ８
２のゲートに与えられ、バンク活性化系の信号（バンク
ヒットＢＨ）がトランジスタ８０のゲートに与えられ、
ラッチ回路７６のＨまたはＬレベルを決定することによ
りフラグとしてのラッチの動作を決定する。バンク活性
化の際、バンクヒット信号ＢＨの入力に応じてトランジ
スタ８０のゲート電圧はＨレベルになり、トランジスタ
８２のゲート電圧はＬレベルとなり、ラッチ回路７６の
出力信号／ＢＢはＬレベルになり、出力信号ＢＢはＨレ
ベルになる。バンクの動作終了とともに、バーストエン
ド信号ＢＥＮＤが入力されると、このときバンクヒット
信号ＢＨはＬレベルのため、トランジスタ８０のゲート
電圧はＬレベルになり、トランジスタ８２のゲート電圧
はＬレベルとなり、ラッチ回路７６の出力信号／ＢＢは
Ｈレベルになり、出力信号ＢＢはＬレベルになり、ラッ
チ回路７６がリセットされる。
を認識させるために通常はＣＭＯＳ論理回路で構成する
部分も判定の高速化を図るためにワイヤードＯＲ回路５
１６で構成する。リセット系の信号（オ−トプリチャー
ジＡＴＰＣ、バーストエンドＢＥＮＤ、ターミネーショ
ンＴＥＲＭのワイヤードＯＲ論理出力がトランジスタ８
２のゲートに与えられ、バンク活性化系の信号（バンク
ヒットＢＨ）がトランジスタ８０のゲートに与えられ、
ラッチ回路７６のＨまたはＬレベルを決定することによ
りフラグとしてのラッチの動作を決定する。バンク活性
化の際、バンクヒット信号ＢＨの入力に応じてトランジ
スタ８０のゲート電圧はＨレベルになり、トランジスタ
８２のゲート電圧はＬレベルとなり、ラッチ回路７６の
出力信号／ＢＢはＬレベルになり、出力信号ＢＢはＨレ
ベルになる。バンクの動作終了とともに、バーストエン
ド信号ＢＥＮＤが入力されると、このときバンクヒット
信号ＢＨはＬレベルのため、トランジスタ８０のゲート
電圧はＬレベルになり、トランジスタ８２のゲート電圧
はＬレベルとなり、ラッチ回路７６の出力信号／ＢＢは
Ｈレベルになり、出力信号ＢＢはＬレベルになり、ラッ
チ回路７６がリセットされる。
【０１８３】一方、ラッチ回路１０４においては、図１
９に示されるように、トランジスタ８０のゲートにＰチ
ャネルＭＯＳトランジスタ１０４１が接続され、トラン
ジスタ８２のゲートにＰチャネルＭＯＳトランジスタ１
０４２が接続される。トランジスタ１０４１および１０
４２のゲートには、ワンショットパルス発生回路５１２
からのバンクヒット信号ＢＨが与えられる。
９に示されるように、トランジスタ８０のゲートにＰチ
ャネルＭＯＳトランジスタ１０４１が接続され、トラン
ジスタ８２のゲートにＰチャネルＭＯＳトランジスタ１
０４２が接続される。トランジスタ１０４１および１０
４２のゲートには、ワンショットパルス発生回路５１２
からのバンクヒット信号ＢＨが与えられる。
【０１８４】［コラムプリデコーダの詳細］以下、この
ＳＤＲＡＭのコラムプリデコーダの詳細を参考までに説
明する。
ＳＤＲＡＭのコラムプリデコーダの詳細を参考までに説
明する。
【０１８５】図１７は、コラムプリデコーダ４００の構
成を示す概略ブロック図である。図１７を参照して、コ
マンドバス５３ｂを介して、読出動作を指示するための
リード系アクセス識別信号ＲＥＡＤと、書込動作を指示
するためのライト系アクセス識別信号ＷＲＩＴＥと、オ
ートプリチャージ動作を指示するためのオートプリチャ
ージ識別信号ＡＴＰＣと、各バンク毎にバースト動作の
終了を指示するためのバースト終了識別信号ＢＥＮＤ
と、コラム選択動作中に他のバンクが選択された場合、
このコラム選択動作を強制的に終了させることを指示す
るターミネーション識別信号ＴＥＲＭと、プリチャージ
動作の終了を指示するためのプリチャージ動作識別信号
ＰＣＣＭが伝達される。
成を示す概略ブロック図である。図１７を参照して、コ
マンドバス５３ｂを介して、読出動作を指示するための
リード系アクセス識別信号ＲＥＡＤと、書込動作を指示
するためのライト系アクセス識別信号ＷＲＩＴＥと、オ
ートプリチャージ動作を指示するためのオートプリチャ
ージ識別信号ＡＴＰＣと、各バンク毎にバースト動作の
終了を指示するためのバースト終了識別信号ＢＥＮＤ
と、コラム選択動作中に他のバンクが選択された場合、
このコラム選択動作を強制的に終了させることを指示す
るターミネーション識別信号ＴＥＲＭと、プリチャージ
動作の終了を指示するためのプリチャージ動作識別信号
ＰＣＣＭが伝達される。
【０１８６】また、信号ＢＡＣＴは、バンクの選択に伴
い、レベル保持回路２０８（図１２）に保持されるフラ
グ信号である。
い、レベル保持回路２０８（図１２）に保持されるフラ
グ信号である。
【０１８７】コラムプリデコーダ回路３４は、コマンド
バス５３ｂにより伝達される信号Ｃｌｍと対応するバン
クアドレス信号Ｂ３を受けるＡＮＤ回路５１０と、ＡＮ
Ｄ回路５１０の出力が活性化するのに応じてワンショッ
トパルス信号を出力するワンショットパルス発生回路５
１２と、フラグ信号ＢＡＣＴの活性化に応じて活性化さ
れ、ワンショットパルス発生回路５１２の出力をドライ
ブするドライブ回路５１４と、信号ＡＴＰＣ、信号ＢＥ
ＮＤおよび信号ＴＥＲＭを受けるＯＲ回路５１６と、ド
ライブ回路５１４の出力によりセットされ、ワイヤード
ＯＲ回路５１６の出力によりリセットされ、コラム系の
動作が活性化されたことを示すコラムフラグ信号Ｃｏ
ｌ．ＦＬＡＧを出力するラッチ回路１０２とを含む。
バス５３ｂにより伝達される信号Ｃｌｍと対応するバン
クアドレス信号Ｂ３を受けるＡＮＤ回路５１０と、ＡＮ
Ｄ回路５１０の出力が活性化するのに応じてワンショッ
トパルス信号を出力するワンショットパルス発生回路５
１２と、フラグ信号ＢＡＣＴの活性化に応じて活性化さ
れ、ワンショットパルス発生回路５１２の出力をドライ
ブするドライブ回路５１４と、信号ＡＴＰＣ、信号ＢＥ
ＮＤおよび信号ＴＥＲＭを受けるＯＲ回路５１６と、ド
ライブ回路５１４の出力によりセットされ、ワイヤード
ＯＲ回路５１６の出力によりリセットされ、コラム系の
動作が活性化されたことを示すコラムフラグ信号Ｃｏ
ｌ．ＦＬＡＧを出力するラッチ回路１０２とを含む。
【０１８８】コラムプリデコーダ回路３４はさらに、コ
ラムフラグ信号Ｃｏｌ．ＦＬＡＧの活性化に応じて活性
化され、コマンドバス５３ｂにより伝達された信号ＲＥ
ＡＤをドライブするインバータ回路５２０と、信号ＷＲ
ＩＴＥ、信号ＡＴＰＣ、信号ＢＥＮＤおよび信号ＴＥＲ
Ｍを受けるＯＲ回路５２２と、インバータ回路５２０の
出力によりセットされ、ワイヤードＯＲ回路５２２の出
力によりリセットされ、読出動作が活性化されたことを
示すリードフラグ信号ＲＥＡＤ．ＦＬＡＧを出力するラ
ッチ回路５２４とを含む。
ラムフラグ信号Ｃｏｌ．ＦＬＡＧの活性化に応じて活性
化され、コマンドバス５３ｂにより伝達された信号ＲＥ
ＡＤをドライブするインバータ回路５２０と、信号ＷＲ
ＩＴＥ、信号ＡＴＰＣ、信号ＢＥＮＤおよび信号ＴＥＲ
Ｍを受けるＯＲ回路５２２と、インバータ回路５２０の
出力によりセットされ、ワイヤードＯＲ回路５２２の出
力によりリセットされ、読出動作が活性化されたことを
示すリードフラグ信号ＲＥＡＤ．ＦＬＡＧを出力するラ
ッチ回路５２４とを含む。
【０１８９】コラムプリデコーダ回路３４はさらに、コ
ラムフラグ信号Ｃｏｌ．ＦＬＡＧの活性化に応じて活性
化され、コマンドバス５３ｂにより伝達された信号ＷＲ
ＩＴＥをドライブするインバータ回路５３０と、信号Ｒ
ＥＡＤ、信号ＡＴＰＣ、信号ＢＥＮＤおよび信号ＴＥＲ
Ｍを受けるＯＲ回路５３２と、インバータ回路５３０の
出力によりセットされ、ワイヤードＯＲ回路５３２の出
力によりリセットされ、書込動作が活性化されたことを
示すライトフラグ信号ＷＲＩＴＥ．ＦＬＡＧを出力する
ラッチ回路５３４とを含む。
ラムフラグ信号Ｃｏｌ．ＦＬＡＧの活性化に応じて活性
化され、コマンドバス５３ｂにより伝達された信号ＷＲ
ＩＴＥをドライブするインバータ回路５３０と、信号Ｒ
ＥＡＤ、信号ＡＴＰＣ、信号ＢＥＮＤおよび信号ＴＥＲ
Ｍを受けるＯＲ回路５３２と、インバータ回路５３０の
出力によりセットされ、ワイヤードＯＲ回路５３２の出
力によりリセットされ、書込動作が活性化されたことを
示すライトフラグ信号ＷＲＩＴＥ．ＦＬＡＧを出力する
ラッチ回路５３４とを含む。
【０１９０】コラムプリデコーダ回路３４はさらに、コ
ラムフラグ信号Ｃｏｌ．ＦＬＡＧを受けて所定クロック
時間遅延するシフト回路５４２と、フラグ信号ＢＡＣＴ
およびシフト回路５４２の出力を受けるＯＲ回路５４０
と、ＯＲ回路５４０の出力の活性化に応じて活性化さ
れ、コマンドバス５３ｂにより伝達された信号ＡＴＰＣ
をドライブするインバータ回路５４４と、コマンドバス
５３ｂにより伝達された信号ＰＣＣＭＰを受けるインバ
ータ回路５４６と、インバータ回路５４４の出力により
セットされ、インバータ回路５４６の出力によりリセッ
トされ、オートプリチャージ動作が活性化されたことを
示すオートプリチャージフラグ信号ＡＴＰＣ．ＦＬＡＧ
を出力するラッチ回路５４８とを含む。
ラムフラグ信号Ｃｏｌ．ＦＬＡＧを受けて所定クロック
時間遅延するシフト回路５４２と、フラグ信号ＢＡＣＴ
およびシフト回路５４２の出力を受けるＯＲ回路５４０
と、ＯＲ回路５４０の出力の活性化に応じて活性化さ
れ、コマンドバス５３ｂにより伝達された信号ＡＴＰＣ
をドライブするインバータ回路５４４と、コマンドバス
５３ｂにより伝達された信号ＰＣＣＭＰを受けるインバ
ータ回路５４６と、インバータ回路５４４の出力により
セットされ、インバータ回路５４６の出力によりリセッ
トされ、オートプリチャージ動作が活性化されたことを
示すオートプリチャージフラグ信号ＡＴＰＣ．ＦＬＡＧ
を出力するラッチ回路５４８とを含む。
【０１９１】コラムプリデコーダ回路３４はさらに、ワ
ンショットパルス発生回路５１２の出力信号に応じて活
性化され、アドレスバス５０ｃにより伝達されたコラム
信号を取りこむラッチ回路５５０を含む。ラッチ回路５
５０は、制御信号ＳＣＲＣの活性化に応じてリセットさ
れる。
ンショットパルス発生回路５１２の出力信号に応じて活
性化され、アドレスバス５０ｃにより伝達されたコラム
信号を取りこむラッチ回路５５０を含む。ラッチ回路５
５０は、制御信号ＳＣＲＣの活性化に応じてリセットさ
れる。
【０１９２】コラムプリデコーダ回路３４はさらに、ラ
ッチ回路５５０に保持されたコラムアドレスの下位ビッ
トに応じて、活性化する列選択線（図示せず）に対応す
るアドレス信号の下位ビットを調整する偶数ビット調整
回路５５２および奇数ビット調整回路５５４と、ラッチ
回路５５０からの上位ビットデータをプリデコードする
プリデコーダ５５６と、偶数ビット調整回路５５２から
の下位ビットデータをプリデコードするプリデコーダ５
５７と、奇数ビット調整回路５５４からの下位ビットデ
ータをプリデコードするプリデコーダ５５８と、信号Ｒ
ＥＡＤまたは信号ＷＲＩＴＥにより活性化され、プリデ
コーダ５５６、５５７および５５８からのプリデコード
信号を所定数のクロック（たとえば、２クロック）だけ
遅延して出力するシフト回路５６０と、冗長デコーダ
（図示せず）からのアドレスが欠陥アドレスに相当しな
いことを示す信号Ｍｉｓｓに応じて活性化され、シフト
回路５６０からの出力を受けてコラムプリデコード線の
レベルをシフト回路５６０の出力信号に応じてドライブ
するドライブ回路５６２を含む。
ッチ回路５５０に保持されたコラムアドレスの下位ビッ
トに応じて、活性化する列選択線（図示せず）に対応す
るアドレス信号の下位ビットを調整する偶数ビット調整
回路５５２および奇数ビット調整回路５５４と、ラッチ
回路５５０からの上位ビットデータをプリデコードする
プリデコーダ５５６と、偶数ビット調整回路５５２から
の下位ビットデータをプリデコードするプリデコーダ５
５７と、奇数ビット調整回路５５４からの下位ビットデ
ータをプリデコードするプリデコーダ５５８と、信号Ｒ
ＥＡＤまたは信号ＷＲＩＴＥにより活性化され、プリデ
コーダ５５６、５５７および５５８からのプリデコード
信号を所定数のクロック（たとえば、２クロック）だけ
遅延して出力するシフト回路５６０と、冗長デコーダ
（図示せず）からのアドレスが欠陥アドレスに相当しな
いことを示す信号Ｍｉｓｓに応じて活性化され、シフト
回路５６０からの出力を受けてコラムプリデコード線の
レベルをシフト回路５６０の出力信号に応じてドライブ
するドライブ回路５６２を含む。
【０１９３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなく特許請求の
範囲によって示され、特許請求の範囲と均等の意味およ
び範囲内のすべての変更が含まれることが意図されてい
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなく特許請求の
範囲によって示され、特許請求の範囲と均等の意味およ
び範囲内のすべての変更が含まれることが意図されてい
る。
【０１９４】
【発明の効果】以上のようにこの発明によれば、論理回
路から供給されるべき出力信号の論理レベルに応じて論
理回路をメイン電源線とサブ接地線との間またはサブ電
源線とメイン接地線との間に選択的に接続するように構
成したため、出力信号の論理レベルが不定の論理回路で
あっても階層電源構成を採用することによりサブスレッ
ショルドリーク電流を低減することができる。
路から供給されるべき出力信号の論理レベルに応じて論
理回路をメイン電源線とサブ接地線との間またはサブ電
源線とメイン接地線との間に選択的に接続するように構
成したため、出力信号の論理レベルが不定の論理回路で
あっても階層電源構成を採用することによりサブスレッ
ショルドリーク電流を低減することができる。
【０１９５】また、論理回路から供給されるべき出力信
号の論理レベルに応じて接地電圧よりも低い電圧をサブ
接地線に供給したりまたは電源電圧よりも高い電圧をサ
ブ電源線に供給したりするように構成したため、出力信
号の論理レベルが不定の論理回路であっても階層電源構
成を採用することによりサブスレッショルドリーク電流
を低減することができる。
号の論理レベルに応じて接地電圧よりも低い電圧をサブ
接地線に供給したりまたは電源電圧よりも高い電圧をサ
ブ電源線に供給したりするように構成したため、出力信
号の論理レベルが不定の論理回路であっても階層電源構
成を採用することによりサブスレッショルドリーク電流
を低減することができる。
【０１９６】また、電源電圧を常に受けるラッチ固定電
源線と接地電圧を常に受けるラッチ固定接地線との間に
ラッチ回路を接続し、待機モード時にラッチ回路への入
力信号を遮断するように構成したため、ランダムな信号
がラッチ回路に入力されるのを防止することができる。
源線と接地電圧を常に受けるラッチ固定接地線との間に
ラッチ回路を接続し、待機モード時にラッチ回路への入
力信号を遮断するように構成したため、ランダムな信号
がラッチ回路に入力されるのを防止することができる。
【図１】 この発明の実施の形態１による半導体回路装
置の構成を示す回路図である。
置の構成を示す回路図である。
【図２】 図１に示された電源セレクタの構成を示す回
路図である。
路図である。
【図３】 図１に示されたラッチ回路の構成を示す回路
図である。
図である。
【図４】 この発明の実施の形態２による半導体回路装
置の構成を示す回路図である。
置の構成を示す回路図である。
【図５】 図４に示された電源セレクタの構成を示す回
路図である。
路図である。
【図６】 この発明の実施の形態３による半導体回路装
置の構成を示す回路図である。
置の構成を示す回路図である。
【図７】 図６に示されたラッチ回路および駆動回路の
構成を示す回路図である。
構成を示す回路図である。
【図８】 この発明の実施の形態４による半導体回路装
置の構成を示す回路図である。
置の構成を示す回路図である。
【図９】 図８に示された半導体回路装置の動作を示す
タイミング図である。
タイミング図である。
【図１０】 この発明の実施の形態５による半導体回路
装置の構成を示す回路図である。
装置の構成を示す回路図である。
【図１１】 図１０に示された半導体回路装置の動作を
示すタイミング図である。
示すタイミング図である。
【図１２】 この発明の実施の形態６によるＳＤＲＡＭ
におけるロウプリデコーダの構成を示すブロック図であ
る。
におけるロウプリデコーダの構成を示すブロック図であ
る。
【図１３】 図１２に示された回路部分ＸＩＩＩの詳細
な構成を示す回路図である。
な構成を示す回路図である。
【図１４】 図１３に示されたラッチ回路の構成を示す
回路図である。
回路図である。
【図１５】 図１２に示されたアドレス信号を受けるラ
ッチ回路の構成を示す回路図である。
ッチ回路の構成を示す回路図である。
【図１６】 図１２に示されたＳＤＲＡＭの動作を示す
タイミング図である。
タイミング図である。
【図１７】 この発明の実施の形態７によるＳＤＲＡＭ
におけるコラムプリデコーダの構成を示すブロック図で
ある。
におけるコラムプリデコーダの構成を示すブロック図で
ある。
【図１８】 図１７に示されたコマンド信号を受けるラ
ッチ回路の構成を示す回路図である。
ッチ回路の構成を示す回路図である。
【図１９】 図１７に示されたアドレス信号を受けるラ
ッチ回路の構成を示す回路図である。
ッチ回路の構成を示す回路図である。
【図２０】 図１２に示されたロウプリデコーダおよび
図１７に示されたコラムプリデコーダを含むＳＤＲＡＭ
の全体構成を示すブロック図である。
図１７に示されたコラムプリデコーダを含むＳＤＲＡＭ
の全体構成を示すブロック図である。
１０ メイン電源線、１２ サブ電源線、１４，６２
ＰチャネルＭＯＳトランジスタ、２０，８０，８２ Ｎ
チャネルＭＯＳトランジスタ、１６ メイン接地線、１
８ サブ接地線、２２，２４ バッファ電源線、２６，
２８ バッファ接地線、３０，３２，４６，７８ ＣＭ
ＯＳインバータ回路、３４，３６，３８，４０，５８，
６０ 電源セレクタ、４４，６８，７６，８４，９８，
１００，１０２，１０４ ラッチ回路、６４ ラッチ固
定電源線、６６ ラッチ固定接地線、７０ ラッチ駆動
電源線、７２ ラッチ駆動接地線、７４，８６，８８，
９０，９２，９４，９６ 駆動回路。
ＰチャネルＭＯＳトランジスタ、２０，８０，８２ Ｎ
チャネルＭＯＳトランジスタ、１６ メイン接地線、１
８ サブ接地線、２２，２４ バッファ電源線、２６，
２８ バッファ接地線、３０，３２，４６，７８ ＣＭ
ＯＳインバータ回路、３４，３６，３８，４０，５８，
６０ 電源セレクタ、４４，６８，７６，８４，９８，
１００，１０２，１０４ ラッチ回路、６４ ラッチ固
定電源線、６６ ラッチ固定接地線、７０ ラッチ駆動
電源線、７２ ラッチ駆動接地線、７４，８６，８８，
９０，９２，９４，９６ 駆動回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｄ Ｆターム(参考） 5B024 AA01 BA17 BA21 BA27 CA07 5B025 AA07 AD01 AD03 AD09 AE06 5F038 AV06 BG05 BG09 CD02 CD03 CD16 DF01 DF05 DF14 DF16 EZ20 5J056 AA00 AA05 BB49 CC14 CC30 DD13 DD28 EE15 HH00 HH03
Claims (16)
- 【請求項１】 動作モードおよび待機モードを有する半
導体回路装置であって、 電源電圧を受けるメイン電源線と、 サブ電源線と、 前記メイン電源線と前記サブ電源線との間に接続され、
前記動作モード時にオンになりかつ前記待機モード時に
オフになる第１のスイッチング素子と、 接地電圧を受けるメイン接地線と、 サブ接地線と、 前記メイン接地線と前記サブ接地線との間に接続され、
前記動作モード時にオンになりかつ前記待機モード時に
オフになる第２のスイッチング素子と、 第１のバッファ電源線と、 第１のバッファ接地線と、 第２のバッファ電源線と、 第２のバッファ接地線と、 各々が、前記第１のバッファ電源線と前記第１のバッフ
ァ接地線との間に接続され、前記待機モード時に前記第
１の論理レベルの出力信号を供給する複数の第１の論理
回路と、 各々が、前記第２のバッファ電源線と前記第２のバッフ
ァ接地線との間に接続され、前記待機モード時に前記第
１の論理レベルと相補的な第２の論理レベルの出力信号
を供給する複数の第２の論理回路と、 前記待機モード時に前記複数の第１の論理回路が前記第
１の論理レベルとして論理ハイレベルの出力信号を供給
しかつ前記複数の第２の論理回路が前記第２の論理レベ
ルとして論理ローレベルの出力信号を供給するとき、前
記第１のバッファ電源線を前記メイン電源線に接続し、
前記第１のバッファ接地線を前記サブ接地線に接続し、
前記第２のバッファ電源線を前記サブ電源線に接続し、
かつ前記第２のバッファ接地線を前記メイン接地線に接
続し、他方、前記待機モード時に前記複数の第１の論理
回路が前記第１の論理レベルとして論理ローレベルの出
力信号を供給しかつ前記複数の第２の論理回路が前記第
２の論理レベルとして論理ハイレベルの出力信号を供給
するとき、前記第１のバッファ電源線を前記サブ電源線
に接続し、前記第１のバッファ接地線を前記メイン接地
線に接続し、前記第２のバッファ電源線を前記メイン電
源線に接続し、かつ前記第２のバッファ接地線を前記サ
ブ接地線に接続する選択手段とを備える、半導体回路装
置。 - 【請求項２】 前記選択手段は、 前記メイン電源線または前記サブ電源線を選択して前記
第１のバッファ電源線に接続する第１のセレクタと、 前記メイン接地線または前記サブ接地線を選択して前記
第１のバッファ接地線に接続する第２のセレクタと、 前記メイン電源線または前記サブ電源線を選択して前記
第２のバッファ電源線に接続する第３のセレクタと、 前記メイン接地線または前記サブ接地線を選択して前記
第２のバッファ接地線に接続する第４のセレクタとを含
む、請求項１に記載の半導体回路装置。 - 【請求項３】 前記第１のセレクタは、 前記メイン電源線と前記第１のバッファ電源線との間に
接続された第１のＰチャネルＭＯＳトランジスタと、 前記サブ電源線と前記第１のバッファ電源線との間に接
続された第２のＰチャネルＭＯＳトランジスタとを含
み、 前記第２のセレクタは、 前記メイン接地線と前記第１のバッファ接地線との間に
接続された第１のＮチャネルＭＯＳトランジスタと、 前記サブ接地線と前記第１のバッファ接地線との間に接
続された第２のＮチャネルＭＯＳトランジスタとを含
み、 前記第３のセレクタは、 前記メイン電源線と前記第２のバッファ電源線との間に
接続された第３のＰチャネルＭＯＳトランジスタと、 前記サブ電源線と前記第２のバッファ電源線との間に接
続された第４のＰチャネルＭＯＳトランジスタとを含
み、 前記第４のセレクタは、 前記メイン接地線と前記第２のバッファ接地線との間に
接続された第３のＮチャネルＭＯＳトランジスタと、 前記サブ接地線と前記第２のバッファ接地線との間に接
続された第４のＮチャネルＭＯＳトランジスタとを含
む、請求項２に記載の半導体回路装置。 - 【請求項４】 動作モードおよび待機モードを有する半
導体回路装置であって、 電源電圧を受けるメイン電源線と、 サブ電源線と、 前記メイン電源線と前記サブ電源線との間に接続され、
前記動作モード時にオンになりかつ前記待機モード時に
オフになる第１のスイッチング素子と、 接地電圧を受けるメイン接地線と、 サブ接地線と、 前記メイン接地線と前記サブ接地線との間に接続され、
前記動作モード時にオンになりかつ前記待機モード時に
オフになる第２のスイッチング素子と、 各々が、前記メイン電源線と前記サブ接地線との間に接
続され、前記待機モード時に前記第１の論理レベルの出
力信号を供給する複数の第１の論理回路と、 各々が、前記サブ電源線と前記メイン接地線との間に接
続され、前記待機モード時に前記第１の論理レベルと相
補的な第２の論理レベルの出力信号を供給する複数の第
２の論理回路と、 前記待機モード時に前記複数の第１の論理回路が前記第
１の論理レベルとして論理ローレベルの出力信号を供給
しかつ前記複数の第２の論理回路が前記第２の論理レベ
ルとして論理ハイレベルの出力信号を供給するとき前記
接地電圧よりも低い電圧を前記サブ接地線に供給し、他
方、前記待機モード時に前記複数の第１の論理回路が前
記第１の論理レベルとして論理ハイレベルの出力信号を
供給しかつ前記複数の第２の論理回路が前記第２の論理
レベルとして論理ローレベルの出力信号を供給するとき
前記電源電圧よりも高い電圧を前記サブ電源線に供給す
る電圧供給手段とを備える、半導体回路装置。 - 【請求項５】 前記電圧供給手段は、 前記サブ電源線を前記電源電圧よりも高い電圧を受ける
ノードに選択的に接続する第１のセレクタと、 前記サブ接地線を前記接地電圧よりも低い電圧を受ける
ノードに選択的に接続する第２のセレクタとを含む、請
求項４に記載の半導体回路装置。 - 【請求項６】 前記第１のセレクタは、前記電源電圧よ
りも高い電圧を受けるノードと前記サブ電源線との間に
接続されたＰチャネルＭＯＳトランジスタを含み、 前記第２のセレクタは、前記接地電圧よりも低い電圧を
受けるノードと前記サブ接地線との間に接続されたＮチ
ャネルＭＯＳトランジスタを含む、請求項５に記載の半
導体回路装置。 - 【請求項７】 動作モードおよび待機モードを有する半
導体回路装置であって、 メイン電源線と、 電源電圧を受けるノードと前記メイン電源線との間に接
続され、前記動作モード時にオンになりかつ前記待機モ
ード時にオフになるスイッチング素子と、 メイン接地線と、 前記電源電圧を受けるラッチ固定電源線と、 接地電圧を受けるラッチ固定接地線と、 各々が前記メイン電源線と前記メイン接地線との間に接
続された複数の論理回路と、 前記ラッチ固定電源線と前記ラッチ固定接地線との間に
接続されたラッチ回路と、 前記待機モード時に前記ラッチ回路への信号入力を遮断
する遮断手段とを備える、半導体回路装置。 - 【請求項８】 前記遮断手段は、 ラッチ駆動電源線と、 前記動作モード時に前記電源電圧を前記ラッチ駆動電源
線に供給し、前記待機モード時に前記接地電圧またはそ
れよりも低い電圧を前記ラッチ駆動電源線に供給する駆
動手段と、 前記ラッチ駆動電源線からの電圧を受け、前記ラッチ回
路への信号入力経路に挿入されたインバータ回路とを含
む、請求項７に記載の半導体回路装置。 - 【請求項９】 前記遮断手段は、 ラッチ駆動接地線と、 前記動作モード時に前記接地電圧を前記ラッチ駆動接地
線に供給し、前記待機モード時に前記接地電圧よりも高
い電圧を前記ラッチ駆動接地線に供給する第１の駆動手
段と、 前記ラッチ回路の一方の入力ノードと前記ラッチ駆動接
地線との間に接続され、第１の信号を受けるゲートを有
する第１のトランジスタと、 前記ラッチ回路の当該他方の入力ノードと前記ラッチ駆
動接地線との間に接続され、前記第１の信号と相補的な
第２の信号を受けるゲートを有する第２のトランジスタ
とを含む、請求項７に記載の半導体回路装置。 - 【請求項１０】 前記遮断手段はさらに、 前記動作モード時に前記電源電圧を前記ラッチ固定電源
線に供給し、前記待機モード時に前記電源電圧よりも高
い電圧を前記ラッチ固定電源線に供給する第２の駆動手
段と、 前記動作モード時に前記接地電圧を前記ラッチ固定接地
線に供給し、前記待機モード時に前記接地電圧よりも高
い電圧を前記ラッチ固定接地線に供給する第３の駆動手
段とを含む、請求項９に記載の半導体回路装置。 - 【請求項１１】 前記遮断手段は、 ラッチ駆動接地線と、 前記ラッチ回路の一方の入力ノードと前記ラッチ駆動接
地線との間に接続され、第１の信号を受けるゲートを有
する第１のトランジスタと、 前記ラッチ回路の当該他方の入力ノードと前記ラッチ駆
動接地線との間に接続され、前記第１の信号と相補的な
第２の信号を受けるゲートを有する第２のトランジスタ
と、 前記動作モードにおける前記第１および第２の信号の入
力中に前記接地電圧を前記ラッチ駆動接地線に一時的に
供給し、それ以外の時に前記電源電圧を前記ラッチ駆動
接地線に供給する第１の駆動手段と、 前記動作モード時に前記電源電圧を前記ラッチ固定電源
線に供給し、前記待機モード時に前記電源電圧よりも高
い電圧を前記ラッチ固定電源線に供給する第２の駆動手
段と、 前記動作モードにおける前記第１および第２の信号の入
力中に前記電源電圧を前記ラッチ固定接地線に一時的に
供給し、前記動作モードにおけるそれ以外の時に前記接
地電圧を前記ラッチ固定接地線に供給し、前記待機モー
ド時に前記接地電圧よりも高い電圧を前記ラッチ固定接
地線に供給する第３の駆動手段とを含む、請求項７に記
載の半導体回路装置。 - 【請求項１２】 前記半導体回路装置はさらに、 前記第１および第２の信号の入力中以外の時に前記接地
電圧を前記第１および第２のトランジスタのゲートに供
給する電圧供給手段を備える、請求項９から請求項１１
のいずれか１項に記載の半導体回路装置。 - 【請求項１３】 前記半導体回路装置は、シンクロナス
ダイナミックランダムアクセスメモリであり、 前記ラッチ回路は、前記シンクロナスダイナミックラン
ダムアクセスメモリにおけるロウ系のコマンド信号をラ
ッチする、請求項９から請求項１１のいずれか１項に記
載の半導体回路装置。 - 【請求項１４】 前記半導体回路装置は、シンクロナス
ダイナミックランダムアクセスメモリであり、 前記ラッチ回路は、前記シンクロナスダイナミックラン
ダムアクセスメモリにおけるロウ系のアドレス信号をラ
ッチする、請求項９から請求項１１のいずれか１項に記
載の半導体回路装置。 - 【請求項１５】 前記半導体回路装置は、シンクロナス
ダイナミックランダムアクセスメモリであり、 前記ラッチ回路は、前記シンクロナスダイナミックラン
ダムアクセスメモリにおけるコラム系のコマンド信号を
ラッチする、請求項９から請求項１１のいずれか１項に
記載の半導体回路装置。 - 【請求項１６】 前記半導体回路装置は、シンクロナス
ダイナミックランダムアクセスメモリであり、 前記ラッチ回路は、前記シンクロナスダイナミックラン
ダムアクセスメモリにおけるコラム系のアドレス信号を
ラッチする、請求項９から請求項１１のいずれか１項に
記載の半導体回路装置。
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