JP2011129980A - 半導体集積回路 - Google Patents
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Abstract
【課題】書き込み回数に制限がなく、回路規模の増加に対して消費電力を抑制することができる半導体集積回路を提供する。
【解決手段】ルックアップテーブル101とフリップフロップ102Aのラッチ回路以外の回路構成部との電源供給経路を分離し、ルックアップテーブル101とラッチ回路以外の回路構成部とを別個に電源制御する電源コントローラ109及び電源制御回路111を備える。
【選択図】図3
【解決手段】ルックアップテーブル101とフリップフロップ102Aのラッチ回路以外の回路構成部との電源供給経路を分離し、ルックアップテーブル101とラッチ回路以外の回路構成部とを別個に電源制御する電源コントローラ109及び電源制御回路111を備える。
【選択図】図3
Description
この発明は、FPGA(Field-Progarammable Gate Array)等の再構成が可能な半導体集積回路に関するものである。
汎用集積回路の一種であるプログラマブルデバイスには、ユーザによるプログラミングが可能なプログラマブルロジックデバイスがある。プログラマブルロジックデバイスは、その構成素子として、SRAMからなる揮発性のものと、フラッシュメモリ、EPROM又はEEPROM、フューズ、アンチフューズからなる不揮発性のものに分類される。
なお、プログラマブルロジックデバイスは、プログラマブルロジックアレイ(PLA)デバイス、プログラマブルアレイロジック(PAL)デバイス、消去可能なプログラマブルロジックデバイス(EPLD)及びフィールドプログラマブルゲートアレイ(FPGA)を含む。これらのデバイスうち、フィールドプログラマブルゲートアレイは、ロジックを構成する部分が、各種の組み合わせ論理回路機能を実現するルックアップテーブル(LUT)、その出力を記憶する素子(フリップフロップ)及びそれらの選択回路から構成される。
なお、プログラマブルロジックデバイスは、プログラマブルロジックアレイ(PLA)デバイス、プログラマブルアレイロジック(PAL)デバイス、消去可能なプログラマブルロジックデバイス(EPLD)及びフィールドプログラマブルゲートアレイ(FPGA)を含む。これらのデバイスうち、フィールドプログラマブルゲートアレイは、ロジックを構成する部分が、各種の組み合わせ論理回路機能を実現するルックアップテーブル(LUT)、その出力を記憶する素子(フリップフロップ)及びそれらの選択回路から構成される。
また、MR(Magneto Resistive)効果は、磁性体の磁化の方向によって物質の抵抗が変化する現象であり、この現象の1つにTMR(Tunneling Magneto Resistive)現象がある。TMR現象は、磁性体に挟まれた絶縁膜を流れるトンネル電流が、両側を挟む磁性体内の電子のスピンの向きにより変化する現象である。ここで、磁性体内の電子のスピンは、磁化の向きによって変えることができ、磁化の向きが、絶縁膜の両側の磁性体で同じ方向の場合、トンネル電流が大きくなり、逆に磁化の向きが反対方向の場合は、トンネル電流が小さくなる。このようなTMR現象を利用して、磁性体の磁化の向きを変化させて流れる電流の大きさを変化させる可変抵抗として用いることができる。
SRAMからなるプログラマブルロジックデバイスは、データ書き込みや消去に高電圧を必要としないため、他の構成素子からなるデバイスに比べて、より微細化できる特徴がある。この反面、電源が供給されていない場合は、構造的にプログラミングされた内容を保持できない。
一方、半導体製造プロセスの微細化に伴って集積回路の低電圧化が進んでおり、トランジスタレベルで定電圧化が進んでいる。しかしながら、搭載回路規模の増加による動的な消費電力やリーク電流の増加による静的な消費電力が大きくなる傾向がある。
フラッシュメモリやFeRAM(Ferroelectric Random Access Memory)をキャパシタとしてフリップフロップを不揮発化する従来技術が存在する。例えば、特許文献1には、FeRAMを利用してデータの格納や演算を行うことにより、別途の外部記憶装置が不要で、かつ回路の面積を縮小できるプログラマブルロジック回路が開示されている。
特許文献1に代表される従来の半導体集積回路では、フラッシュメモリやFeRAMの書き込み回数に制限があるため、回路動作時に随時書き換えが行われるフリップフロップの使用が制限されるという課題があった。
この発明は、上記のような課題を解決するためになされたもので、書き込み回数に制限がなく、回路規模の増加に対して消費電力を抑制することができる半導体集積回路を得ることを目的とする。
この発明に係る半導体集積回路は、組み合わせ論理回路と、記憶素子を含む記憶回路とを有する論理セルから構成した半導体集積回路において、組み合わせ論理回路と記憶回路の記憶素子以外の回路構成部との電源供給経路を分離し、組み合わせ論理回路と記憶素子以外の回路構成部とを別個に電源制御する電源制御部を備えるものである。
この発明によれば、組み合わせ論理回路と記憶回路の記憶素子以外の回路構成部との電源供給経路を分離し、組み合わせ論理回路と記憶素子以外の回路構成部とを別個に電源制御する電源制御部を備えたので、従来のFPGAに比べて、プログラミングされた内容を保持しつつ、電源制御することにより動的又は静的な消費電力を低減することができるという効果がある。
実施の形態1.
図1は、FPGA回路の基本構成となる従来の論理セルの構成を概略的に示す回路図である。図1に示す論理セルは、組み合わせ論理回路の論理を実現するルックアップテーブル(LUT)101、フリップフロップ102及びセレクタ103を備える。
ルックアップテーブル101は、複数の入力信号104に基づいて、組み合わせ論理回路を実現する素子である。フリップフロップ102は、クロック信号105に同期して、組み合わせ論理回路であるルックアップテーブル101の出力をラッチし、記憶する素子である。
図1は、FPGA回路の基本構成となる従来の論理セルの構成を概略的に示す回路図である。図1に示す論理セルは、組み合わせ論理回路の論理を実現するルックアップテーブル(LUT)101、フリップフロップ102及びセレクタ103を備える。
ルックアップテーブル101は、複数の入力信号104に基づいて、組み合わせ論理回路を実現する素子である。フリップフロップ102は、クロック信号105に同期して、組み合わせ論理回路であるルックアップテーブル101の出力をラッチし、記憶する素子である。
また、フリップフロップ102は、非同期リセット信号106に応じて内部の論理状態を‘0’又は‘1’にリセット又はセットすることが可能である。論理セルの出力信号108は、ルックアップテーブル101の出力とフリップフロップ102の出力を、出力選択信号107に従いセレクタ103により選択できる機能を備えている。
FPGAは、複数の論理セルを組み合わせることで、回路動作が変更可能となる回路を実現する。なお、ルックアップテーブルにより組み合わせ論理回路を実現する方法の詳細な構成については、本発明の対象とはならないため、説明は行わないが、一般に、FPGAにおいて、組み合わせ論理回路の論理は、プログラムにより書き換え可能である。
図2は、一般的な従来のフリップフロップの構成を概略的に示す図である。図2において、フリップフロップ102は、ラッチ回路201、トランスミッションゲート204a,204b、P−chトランジスタ205a,205c、N−chトランジスタ205b,205d及びラッチ回路206を備える。ラッチ回路201は、P−chトランジスタ201a及びN−chトランジスタ201bから構成され、ラッチ回路206は、P−chトランジスタ206a及びN−chトランジスタ206bから構成される。
ラッチ回路201は、電源202とグランドGND203から電圧供給されてラッチ動作を行う。クロック信号205が論理値‘1’のとき、P−chトランジスタ205aはオフし、N−chトランジスタ205bがオンして、P−chトランジスタ205c及びN−chトランジスタ205dのゲートがローレベルになるため、トランスミッションゲート204aがオンし、トランスミッションゲート204bがオフして、入力信号204がラッチ回路201に取り込まれる。
一方、クロック信号205が論理値‘0’になると、トランスミッションゲート204bがオンして、ラッチ回路201にラッチされた入力信号204の値がラッチ回路206に伝播し、次にクロック信号205が論理値‘0’になった際に出力信号207として出力される。なお、図1で示した非同期リセット信号や、後段での駆動力増強や入力の容量を低減するために設けるバッファやインバータ等の構成が必要となるが、説明の簡略化のため省略する。
図3は、この発明の実施の形態1による論理セルの構成を概略的に示す回路図である。図3において、実施の形態1の論理セル(半導体集積回路)は、ルックアップテーブル(LUT)(組み合わせ論理回路)101、フリップフロップ(記憶回路)102A、セレクタ103に加え、電源コントローラ(電源制御部)109及び電源制御回路(電源制御部)111を備える。
電源コントローラ109は、制御対象の電源110からの経路上にある電源制御回路111を制御して各構成素子への電源供給を制御する構成部である。なお、電源コントローラ109は、汎用の論理回路を使用することができる。また、電源供給が制御される素子としては、フリップフロップ102Aの全部又は一部の構成部が挙げられる。
電源制御回路111は、電源コントローラ109の電源制御信号(論理値)を受けて、電源110と構成素子との経路を開閉するスイッチング素子であり、電源制御信号でオンオフするトランジスタから構成される。
電源コントローラ109は、制御対象の電源110からの経路上にある電源制御回路111を制御して各構成素子への電源供給を制御する構成部である。なお、電源コントローラ109は、汎用の論理回路を使用することができる。また、電源供給が制御される素子としては、フリップフロップ102Aの全部又は一部の構成部が挙げられる。
電源制御回路111は、電源コントローラ109の電源制御信号(論理値)を受けて、電源110と構成素子との経路を開閉するスイッチング素子であり、電源制御信号でオンオフするトランジスタから構成される。
本発明による論理セルでは、図3に示すように、電源110からの電源供給用経路が、ルックアップテーブル101とフリップフロップ102Aとで分離されており、それぞれが、電源コントローラ109によって電源供給の制御が可能である。
なお、図4を用いて後述するように、フリップフロップ102Aの内部では、ラッチ回路以外の部分において電源コントローラ109による電源供給の制御がなされ、ラッチ回路に関しては常時電源供給される。
このように、フリップフロップ102Aへの電源を局所的に供給、遮断することで、フリップフロップ102Aを動作させる必要のないときは、電源を遮断し、消費電力を削減することができる。
なお、図4を用いて後述するように、フリップフロップ102Aの内部では、ラッチ回路以外の部分において電源コントローラ109による電源供給の制御がなされ、ラッチ回路に関しては常時電源供給される。
このように、フリップフロップ102Aへの電源を局所的に供給、遮断することで、フリップフロップ102Aを動作させる必要のないときは、電源を遮断し、消費電力を削減することができる。
図4は、実施の形態1によるフリップフロップの構成を概略的に示す回路図であり、図2のフリップフロップ102における前段のラッチ回路201に相当する構成までを記載している。図4において、実施の形態1のフリップフロップ(記憶回路)102Aでは、電源コントローラ109からの電源制御信号208によって電源電圧が制御され、ラッチ回路(記憶素子)201とこれを除く回路部分とが別個に電源供給できる構成となっている。
電源制御信号208が論理値‘0’のとき、P−chトランジスタ208aはオンし、N−chトランジスタ208bがオフするため、ラッチ回路201を除く回路部分に対する電源202からの電源供給が遮断される。また、電源制御回路209aを構成するN−chがオフし、電源制御回路210aを構成するP−chトランジスタがオンするので、電源202からトランスミッションゲート204a,204bへ電源供給される。このとき、電源制御回路209bを構成するN−chトランジスタがオフし、電源制御回路210bを構成するP−chトランジスタがオンするので、クロック信号205が遮断される。
一方、電源制御信号208が論理値‘1’になると、P−chトランジスタ208aがオフとなり、N−chトランジスタ208bがオンするため、ラッチ回路201を除く回路部分にも電源202から電源供給される。このとき、電源制御回路209bを構成するN−chトランジスタがオンし、電源制御回路210bを構成するP−chトランジスタがオフするので、クロック信号205がラッチ回路201側に供給される。
このように、フリップフロップ102Aを動作させる必要がないときは、電源制御信号208の論理値を‘0’として局所的に電源供給を遮断することにより、消費電力を低減することが可能である。
なお、図4で記載を省略した後段のラッチ回路については、ラッチ回路201と同様に常時電源を供給することも可能であるが、電源制御信号208により電源の供給と遮断を制御するようにしてもよい。この場合、前述の省略部分である非同期リセット信号に関わる部分は、常時給電されることで常時有効とし、前段のラッチ回路以外の部分には局所的に電源供給を遮断する構成とすることも可能である。
以上のように、この実施の形態1によれば、ルックアップテーブル101とフリップフロップ102Aのラッチ回路以外の回路構成部との電源供給経路を分離し、ルックアップテーブル101とラッチ回路以外の回路構成部とを別個に電源制御する電源コントローラ109及び電源制御回路111を備えたので、従来のFPGAに比べて、プログラミングされた内容を保持しつつ、電源制御することにより、動的又は静的な消費電力を低減することができる。
実施の形態2.
図5は、この発明の実施の形態2によるフリップフロップの構成を概略的に示す回路図であり、図2のフリップフロップ102における前段のラッチ回路201に相当する構成までを記載している。図5において、実施の形態2によるフリップフロップ102Aは、可変抵抗素子211、及び配線212,213を含んでいる。
図5は、この発明の実施の形態2によるフリップフロップの構成を概略的に示す回路図であり、図2のフリップフロップ102における前段のラッチ回路201に相当する構成までを記載している。図5において、実施の形態2によるフリップフロップ102Aは、可変抵抗素子211、及び配線212,213を含んでいる。
可変抵抗素子211は、絶縁膜及びこれを狭持する強誘電体素子から構成される。配線(第1の配線)212は、トランジスタ216とグランドGND203との間を接続しており、フリップフロップ102Aのクロック信号205が入力されたときに通電される、可変抵抗素子211の片側の強誘電体素子の磁化の向きの基準となる電流が流れる。つまり、配線212には、クロック信号205が電源電圧状態にある場合に一定方向に電流が流れる。
配線(第2の配線)213は、入力信号配線と一端が接続するトランスミッションゲート204aの他端と可変抵抗素子211との間を接続しており、フリップフロップ102Aの入力信号204の値に応じて電流の向きが変えられる。これにより、可変抵抗素子211のもう一方の強誘電体素子の磁化の向きを変えることができる。
また、ラッチ回路201は、P−chトランジスタ214及びN−chトランジスタ215から構成される。ラッチ回路201の入力閾値電圧は、可変抵抗素子211の抵抗値によってプルアップされる電位の上端及び下端の間となるように設定する。
フリップフロップ102Aの入力信号204の値が変化すると、入力信号配線の電流の方向により磁化の向きが変わる(A方向)。この方向が、配線121に流れる磁化の向きの基準となる電流の方向(B方向)と同方向であるか否かによって可変抵抗素子211の抵抗値が変化する。
一方、電源制御信号208により電源202の供給を遮断すると、揮発性記憶素子であるフリップフロップ102A自体は、保持していたデータを失うが、可変抵抗素子211は、電源202の供給が遮断されても、その抵抗値を保持している。
このため、再度、電源制御信号208によって電源供給すると、フリップフロップ102Aのラッチ回路201が、可変抵抗素子211によりプルアップされる。可変抵抗素子211の抵抗値の大小によりプルアップされる電位が変化することから、この電位の状態を適切に調整することにより、ラッチ回路201に保持されるデータを電源遮断前の状態に復元することができる。
つまり、再度、電源供給したとき、可変抵抗素子211の抵抗値によって、ラッチ回路201の入力電圧値が決定され、その電圧値が入力閾値電圧を上回るか下回るかによってラッチ回路201のラッチデータの内容を決定することが可能である。
一方、電源制御信号208により電源202の供給を遮断すると、揮発性記憶素子であるフリップフロップ102A自体は、保持していたデータを失うが、可変抵抗素子211は、電源202の供給が遮断されても、その抵抗値を保持している。
このため、再度、電源制御信号208によって電源供給すると、フリップフロップ102Aのラッチ回路201が、可変抵抗素子211によりプルアップされる。可変抵抗素子211の抵抗値の大小によりプルアップされる電位が変化することから、この電位の状態を適切に調整することにより、ラッチ回路201に保持されるデータを電源遮断前の状態に復元することができる。
つまり、再度、電源供給したとき、可変抵抗素子211の抵抗値によって、ラッチ回路201の入力電圧値が決定され、その電圧値が入力閾値電圧を上回るか下回るかによってラッチ回路201のラッチデータの内容を決定することが可能である。
以上のように、この実施の形態2によれば、フリップフロップ102Aのラッチ回路201の入力部分に、絶縁膜及びこれを狭持する強誘電体素子から構成される可変抵抗素子211を備え、TMR現象で可変抵抗素子211の抵抗値を変化させることにより、電源202が遮断・供給された場合に、可変抵抗素子211の抵抗値によってラッチ回路201のデータを復元することが可能である。
なお、上記実施の形態1,2において、ルックアップテーブル101及びフリップフロップ102Aを含む論理セルを複数組み合わせて半導体集積回路を構成する場合、上述の電源制御を単独の論理セルで実行可能に構成してもよく、複数の論理セルごとに実行するようにしてもよい。
また、上記実施の形態1,2において、電源制御信号208を用いた局所的な電源制御は、電源コントローラ109をプログラム制御して実行有無を決定してもよい。
101 ルックアップテーブル(組み合わせ論理回路)、102,102A フリップフロップ(記憶回路)、103 セレクタ、104,204 入力信号、105,205 クロック信号、106 非同期リセット信号、107 出力選択信号、108,207 出力信号、109 電源コントローラ(電源制御部)、111 電源制御回路(電源制御部)、201,206 ラッチ回路(記憶素子)、201a,205a,205c,206a,208a,210a,210b,214 P−chトランジスタ、201b,205b,205d,206b,208b,209a,209b,215 N−chトランジスタ、110,202 電源、203 グランド(GND)、204a,204b トランスミッションゲート、208 電源制御信号、211 可変抵抗素子、212,213 配線(第1の配線、第2の配線)、216 トランジスタ。
Claims (4)
- 組み合わせ論理回路と、記憶素子を含む記憶回路とを有する論理セルから構成した半導体集積回路において、
前記組み合わせ論理回路と前記記憶回路の記憶素子以外の回路構成部との電源供給経路を分離し、前記組み合わせ論理回路と前記記憶素子以外の回路構成部とを別個に電源制御する電源制御部を備えたことを特徴とする半導体集積回路。 - 前記記憶回路は、
強誘電体素子で絶縁体を狭持してなる可変抵抗素子と、
前記可変抵抗素子の強誘電体素子の一方と接続しており、クロック信号の電位に応じて一定方向の電流が流れる第1の配線と、
前記可変抵抗素子の強誘電体素子の他方と接続しており、前記記憶回路へ入力される入力信号が伝播する第2の配線とを備え、
前記可変抵抗素子は、前記第1の配線及び前記第2の配線を流れる電流により抵抗値が変化し、
前記記憶回路の記憶素子は、前記可変抵抗素子の抵抗値に応じて入力電圧値を保持することを特徴とする請求項1記載の半導体集積回路。 - 前記電源制御部による電源制御を単独の論理セル又は複数の論理セルで実行することを特徴とする請求項1又は請求項2記載の半導体集積回路。
- 前記電源制御部は、外部からのプログラムの変更により電源制御の実行有無が決定されることを特徴とする請求項1から請求項3のうちのいずれか1項記載の半導体集積回路。
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111934670A (zh) * | 2020-08-17 | 2020-11-13 | 电子科技大学 | 一种准n查找表的fpga架构 |
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JPH11112297A (ja) * | 1997-10-06 | 1999-04-23 | Nec Corp | ラッチ回路及びこのラッチ回路を有する半導体集積回路 |
JP2000165224A (ja) * | 1998-11-30 | 2000-06-16 | Mitsubishi Electric Corp | 半導体回路装置 |
JP2004047966A (ja) * | 2002-05-13 | 2004-02-12 | Nec Corp | 半導体記憶装置およびその製造方法 |
WO2009078242A1 (ja) * | 2007-12-14 | 2009-06-25 | Nec Corporation | 不揮発性ラッチ回路及びそれを用いた論理回路 |
-
2009
- 2009-12-15 JP JP2009283869A patent/JP2011129980A/ja active Pending
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