JPH11150432A - 反転増幅回路 - Google Patents
反転増幅回路Info
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- JPH11150432A JPH11150432A JP33116797A JP33116797A JPH11150432A JP H11150432 A JPH11150432 A JP H11150432A JP 33116797 A JP33116797 A JP 33116797A JP 33116797 A JP33116797 A JP 33116797A JP H11150432 A JPH11150432 A JP H11150432A
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Abstract
(57)【要約】
【目的】 反転増幅回路のスリープ時のリーク電流を抑
制する。 【構成】 ＭＯＳを２段直列に接続してなるスイッチを
反転増幅回路におけるインバータ回路入力に接続し、ス
リープモード時にはこのスイッチを介して電源電圧をイ
ンバータ回路入力に接続し、ノンスリープモード時には
前記スイッチを遮断するとともに、閾値電圧に等しい基
準電圧を両ＭＯＳの接続点に印加する。
制する。 【構成】 ＭＯＳを２段直列に接続してなるスイッチを
反転増幅回路におけるインバータ回路入力に接続し、ス
リープモード時にはこのスイッチを介して電源電圧をイ
ンバータ回路入力に接続し、ノンスリープモード時には
前記スイッチを遮断するとともに、閾値電圧に等しい基
準電圧を両ＭＯＳの接続点に印加する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
内の反転増幅回路に係り、特にＣＭＯＳを奇数段直列接
続するとともに、最終段インバータの出力を帰還キャパ
シタンスを介して初段インバータの入力に接続し、初段
インバータには入力キャパシタンスを介して入力電圧を
接続した反転増幅回路に関する。
内の反転増幅回路に係り、特にＣＭＯＳを奇数段直列接
続するとともに、最終段インバータの出力を帰還キャパ
シタンスを介して初段インバータの入力に接続し、初段
インバータには入力キャパシタンスを介して入力電圧を
接続した反転増幅回路に関する。
【０００２】
【従来の技術】この種反転増幅回路はアナログ電圧の演
算等を行う際に、駆動能力をもって、入力電圧を精度良
く後段に伝達する上で重要である。例えば出願人が提案
した移動体通信のためのマッチドフィルタにおいて、反
転増幅回路はサンプルホールド回路、乗算回路、加算回
路等多くの部分で使用される。
算等を行う際に、駆動能力をもって、入力電圧を精度良
く後段に伝達する上で重要である。例えば出願人が提案
した移動体通信のためのマッチドフィルタにおいて、反
転増幅回路はサンプルホールド回路、乗算回路、加算回
路等多くの部分で使用される。
【０００３】図７は従来の反転増幅回路を示す。図７に
おいて、奇数段のＣＭＯＳインバータを直列してなるイ
ンバータ回路Ｉに、その入出力を接続する帰還キャパシ
タンスＣＦがスイッチＳＷ７を介して接続され、その入
力には入力キャパシタンスＣＩが接続されている。ＣＩ
にはスイッチＳＷ４を介してアナログ入力電圧ＡＩＮが
接続され、ＳＷ４はクロックＣＬＫによって適時閉成さ
れる。ＳＷ４とＣＩの間にはスイッチＳＷ３を介してス
イッチＳＷ８が接続され、ＣＦの両端はスイッチＳＷ２
によって適時短絡される。ＳＷ８はリフレッシュ電圧Ｖ
ＲＥＦまたはグランドに接続され、リフレッシュ時には
ＶＲＥＦが選択され、電力消費を停止するスリープモー
ド時にはグランドが選択される。リフレッシュ時におい
て、ＳＷ２、ＳＷ３の両者が閉成され、かつＳＷ８がＶ
ＲＥＦに接続されると、ＣＩの入力側にはＶＲＥＦが印
加され、同時にＣＦが短絡される。ＶＲＥＦはインバー
タ回路の閾値電圧（通常Ｖｄ／２：Ｖｄはインバータの
電源電圧。）と略等しく設定され、ＣＦを短絡すること
により、Ｉの入力側にはＶｄ／２の電圧が生じる。これ
によって、ＣＦのみならずＣＩも両端の電位が等しくな
り、充電電荷が略解消される。これによって充電電荷に
よるオフセット電圧が解消され、以後の計算精度が保証
される。さらに、インバータ回路Ｉの入力はスイッチＳ
Ｗ１を介してＳＷ８に接続され、反転増幅回路の電力消
費を防止するためのスリープモードにおいて、ＳＷ１を
閉成するとともにＳＷ７をＳＷ８に接続し、かつＳＷ８
をグランドに接続することにより、インバータの入力は
グランドに接続される。このときＳＷ２は開放される。
これによってインバータ回路における電力消費は停止す
る。
おいて、奇数段のＣＭＯＳインバータを直列してなるイ
ンバータ回路Ｉに、その入出力を接続する帰還キャパシ
タンスＣＦがスイッチＳＷ７を介して接続され、その入
力には入力キャパシタンスＣＩが接続されている。ＣＩ
にはスイッチＳＷ４を介してアナログ入力電圧ＡＩＮが
接続され、ＳＷ４はクロックＣＬＫによって適時閉成さ
れる。ＳＷ４とＣＩの間にはスイッチＳＷ３を介してス
イッチＳＷ８が接続され、ＣＦの両端はスイッチＳＷ２
によって適時短絡される。ＳＷ８はリフレッシュ電圧Ｖ
ＲＥＦまたはグランドに接続され、リフレッシュ時には
ＶＲＥＦが選択され、電力消費を停止するスリープモー
ド時にはグランドが選択される。リフレッシュ時におい
て、ＳＷ２、ＳＷ３の両者が閉成され、かつＳＷ８がＶ
ＲＥＦに接続されると、ＣＩの入力側にはＶＲＥＦが印
加され、同時にＣＦが短絡される。ＶＲＥＦはインバー
タ回路の閾値電圧（通常Ｖｄ／２：Ｖｄはインバータの
電源電圧。）と略等しく設定され、ＣＦを短絡すること
により、Ｉの入力側にはＶｄ／２の電圧が生じる。これ
によって、ＣＦのみならずＣＩも両端の電位が等しくな
り、充電電荷が略解消される。これによって充電電荷に
よるオフセット電圧が解消され、以後の計算精度が保証
される。さらに、インバータ回路Ｉの入力はスイッチＳ
Ｗ１を介してＳＷ８に接続され、反転増幅回路の電力消
費を防止するためのスリープモードにおいて、ＳＷ１を
閉成するとともにＳＷ７をＳＷ８に接続し、かつＳＷ８
をグランドに接続することにより、インバータの入力は
グランドに接続される。このときＳＷ２は開放される。
これによってインバータ回路における電力消費は停止す
る。
【０００４】以上の従来例は、演算精度を確保しつつ電
力消費を最小限にするという意味において優れた回路で
あったが、より一層の回路規模の縮小が望まれていた。
力消費を最小限にするという意味において優れた回路で
あったが、より一層の回路規模の縮小が望まれていた。
【０００５】
【発明が解決しようとする課題】本発明はこのうような
背景の下に創案されたものであり、従来よりも小規模の
回路によりリフレッシュおよびスリープモードを実現
し、かつスリープ時のリーク電流を抑制し得る反転増幅
回路を提供することを目的とする。
背景の下に創案されたものであり、従来よりも小規模の
回路によりリフレッシュおよびスリープモードを実現
し、かつスリープ時のリーク電流を抑制し得る反転増幅
回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明に係る反転増幅回
路は、ＭＯＳを２段直列に接続してなるスイッチを反転
増幅回路におけるインバータ回路入力に接続し、スリー
プ時にはこのスイッチを介してスリープ電圧をインバー
タ回路入力に接続し、ノンスリープモード時には前記ス
イッチを遮断するとともに、閾値電圧に等しい基準電圧
を両ＭＯＳの接続点に印加するものである。
路は、ＭＯＳを２段直列に接続してなるスイッチを反転
増幅回路におけるインバータ回路入力に接続し、スリー
プ時にはこのスイッチを介してスリープ電圧をインバー
タ回路入力に接続し、ノンスリープモード時には前記ス
イッチを遮断するとともに、閾値電圧に等しい基準電圧
を両ＭＯＳの接続点に印加するものである。
【０００７】
【発明の実施の形態】次に本発明に係る反転増幅回路の
実施例を図面に基づいて説明する。
実施例を図面に基づいて説明する。
【０００８】図１は本発明の第１実施例を示す。反転増
幅回路は奇数段、代表的には３段のＣＭＯＳインバータ
を直列接続してなるインバータ回路Ｉを有し、このイン
バータ回路Ｉの入出力端子は帰還キャパシタンスＣＦに
よって接続されている。インバータ回路の入力には入力
キャパシタンスＣＩが接続され、この入力キャパシタン
スＣＩにはスイッチＳＷ４を介してアナログ入力電圧Ａ
ＩＮが接続されている。スイッチＳＷ４はクロックＣＬ
Ｋによって開閉制御される。
幅回路は奇数段、代表的には３段のＣＭＯＳインバータ
を直列接続してなるインバータ回路Ｉを有し、このイン
バータ回路Ｉの入出力端子は帰還キャパシタンスＣＦに
よって接続されている。インバータ回路の入力には入力
キャパシタンスＣＩが接続され、この入力キャパシタン
スＣＩにはスイッチＳＷ４を介してアナログ入力電圧Ａ
ＩＮが接続されている。スイッチＳＷ４はクロックＣＬ
Ｋによって開閉制御される。
【０００９】帰還キャパシタンスＣＦの両端子間にはリ
フレッシュスイッチＳＷ２が接続され、ＣＦの出力側は
リフレッシュスイッチＳＷ９によってインバータ回路Ｉ
出力またはＶＲＥＦに接続し得る。リフレッシュに際し
ては、ＳＷ２は閉成され、これによってインバータ回路
Ｉの両端子が短絡され、インバータ回路の入力にはその
閾値電圧が生じる。またＳＷ９はＶＲＥＦに接続され、
ＣＦには閾値電圧およびＶＲＥＦが印加される。一方入
力キャパシタンスＣＩの入力側にもリフレッシュスイッ
チＳＷ３を介してＶＲＥＦが接続され、ＣＦと同様の電
圧印加状態となる。これによってＣＩとＣＦの電荷は相
殺される。ここに閾値電圧は通常電源電圧Ｖｄの１／
２、すなわちＶｄ／２に設定されるが、若干のオフセッ
トを含むこともある。しかし上記のようにＣＩとＣＦの
電荷を相殺するのでオフセットの影響を除去し得る。こ
れらリフレッシュスイッチはリフレッシュ信号ＲＥＦに
よって開閉制御される。
フレッシュスイッチＳＷ２が接続され、ＣＦの出力側は
リフレッシュスイッチＳＷ９によってインバータ回路Ｉ
出力またはＶＲＥＦに接続し得る。リフレッシュに際し
ては、ＳＷ２は閉成され、これによってインバータ回路
Ｉの両端子が短絡され、インバータ回路の入力にはその
閾値電圧が生じる。またＳＷ９はＶＲＥＦに接続され、
ＣＦには閾値電圧およびＶＲＥＦが印加される。一方入
力キャパシタンスＣＩの入力側にもリフレッシュスイッ
チＳＷ３を介してＶＲＥＦが接続され、ＣＦと同様の電
圧印加状態となる。これによってＣＩとＣＦの電荷は相
殺される。ここに閾値電圧は通常電源電圧Ｖｄの１／
２、すなわちＶｄ／２に設定されるが、若干のオフセッ
トを含むこともある。しかし上記のようにＣＩとＣＦの
電荷を相殺するのでオフセットの影響を除去し得る。こ
れらリフレッシュスイッチはリフレッシュ信号ＲＥＦに
よって開閉制御される。
【００１０】以上のリフレッシュスイッチＳＷ２、ＳＷ
３の他に、インバータ回路Ｉの入力端子には、前記電源
電圧Ｖｄおよび閾値電圧ＶＲＥＦが入力されたスリープ
スイッチＳＷＳがその出力端子ＴＳにおいて接続され、
このスリープスイッチＳＷＳを閉成すると、インバータ
回路の入力端子には電源電圧Ｖｄが印加される。これに
よってインバータ回路の各ＣＭＯＳインバータは飽和領
域に移行し、貫通電流は生じない。これによってインバ
ータ回路における電力消費が停止する。スリープスイッ
チＳＷＳはスリープ信号ＳＬＰによって開閉制御され
る。
３の他に、インバータ回路Ｉの入力端子には、前記電源
電圧Ｖｄおよび閾値電圧ＶＲＥＦが入力されたスリープ
スイッチＳＷＳがその出力端子ＴＳにおいて接続され、
このスリープスイッチＳＷＳを閉成すると、インバータ
回路の入力端子には電源電圧Ｖｄが印加される。これに
よってインバータ回路の各ＣＭＯＳインバータは飽和領
域に移行し、貫通電流は生じない。これによってインバ
ータ回路における電力消費が停止する。スリープスイッ
チＳＷＳはスリープ信号ＳＬＰによって開閉制御され
る。
【００１１】すなわち従来のスイッチＳＷ７等の構成要
素が省略され、回路構成が単純化されるとともに、イン
バータ回路のオフセットの影響を除去し得る。これは回
路規模の縮小、製造コストの低減、歩留り向上等の多く
の効果をもたらす。
素が省略され、回路構成が単純化されるとともに、イン
バータ回路のオフセットの影響を除去し得る。これは回
路規模の縮小、製造コストの低減、歩留り向上等の多く
の効果をもたらす。
【００１２】図２はスリープスイッチの詳細を示すもの
であり、２段直列のｐＭＯＳ（Ｔｐ１、Ｔｐ２で示
す。）に、ＭＯＳを飽和状態にする電圧（以下スリープ
電圧という）として電源電圧Ｖｄを印加し、スリープ信
号ＳＬＰをインバータＩＮＶ３を介してこれらｐＭＯＳ
のゲートに入力している。スリープ信号ＳＬＰが高電位
（ハイ）になると、これらトランジスタは導通し、その
出力端子ＴＳにはＶｄが生じる。Ｔｐ１、Ｔｐ２の接続
点にはｐＭＯＳ（Ｔｐ３で示す。）を介してＶｒｅｆが
接続され、Ｔｐ３のゲートにはスリープ信号ＳＬＰがそ
のまま入力されている。スリープモード時以外のとき
（ＳＬＰがローのとき：ノンスリープモードという）に
はＴｐ１、Ｔｐｐ２は遮断され、Ｔｐ３が導通する。こ
れによってＴＳに対するＶｄ出力が停止されるととも
に、インバータ回路入力のＶｒｅｆと等しい電圧がｐＭ
ＯＳに印加され、インバータ回路入力に対する電流のリ
ークを完全に防止し得る。ここにインバータ回路入力へ
の電流リークは入力キャパシタンスＣＩの電荷に影響を
与え、反転増幅回路の出力精度に悪影響を与えるが、本
実施例のように電流リークを防止することにより、この
ような悪影響を防止し得る。
であり、２段直列のｐＭＯＳ（Ｔｐ１、Ｔｐ２で示
す。）に、ＭＯＳを飽和状態にする電圧（以下スリープ
電圧という）として電源電圧Ｖｄを印加し、スリープ信
号ＳＬＰをインバータＩＮＶ３を介してこれらｐＭＯＳ
のゲートに入力している。スリープ信号ＳＬＰが高電位
（ハイ）になると、これらトランジスタは導通し、その
出力端子ＴＳにはＶｄが生じる。Ｔｐ１、Ｔｐ２の接続
点にはｐＭＯＳ（Ｔｐ３で示す。）を介してＶｒｅｆが
接続され、Ｔｐ３のゲートにはスリープ信号ＳＬＰがそ
のまま入力されている。スリープモード時以外のとき
（ＳＬＰがローのとき：ノンスリープモードという）に
はＴｐ１、Ｔｐｐ２は遮断され、Ｔｐ３が導通する。こ
れによってＴＳに対するＶｄ出力が停止されるととも
に、インバータ回路入力のＶｒｅｆと等しい電圧がｐＭ
ＯＳに印加され、インバータ回路入力に対する電流のリ
ークを完全に防止し得る。ここにインバータ回路入力へ
の電流リークは入力キャパシタンスＣＩの電荷に影響を
与え、反転増幅回路の出力精度に悪影響を与えるが、本
実施例のように電流リークを防止することにより、この
ような悪影響を防止し得る。
【００１３】なお前記スリープ電圧はグランド電圧であ
ってもよく、スリープ電圧用スイッチおよび／または基
準電圧用スイッチをｎＭＯＳによって構成することも可
能である。
ってもよく、スリープ電圧用スイッチおよび／または基
準電圧用スイッチをｎＭＯＳによって構成することも可
能である。
【００１４】図３は本発明の第２実施例を示し、第１実
施例と同一もしくは相当部分には同一符号が付されてい
る。本実施例では、第１実施例の構成に加え、インバー
タ回路Ｉの出力端子と帰還キャパシタンスＣＦの出力端
子の間に、スイッチＳＷ５を接続し、かつスイッチＳＷ
９を省略している。スリープモードに際しては、ＳＷ５
は開放され、インバータ回路Ｉの出力端子は反転増幅回
路出力端子（アナログ出力電圧ＡＯＵＴが生じる端子）
から遮断される。この反対論理の制御のために、ＳＷ５
へはインバータＩＣを介してスリープ信号が入力されて
いる。スリープモード時にはインバータ回路Ｉの出力は
グランド電圧となっているが、このグランド電圧が後段
に伝達することがないので、後段への悪影響が防止され
ている。またＳＷ５の省略により、第１実施例よりも回
路規模を小さくし得るとともに、ＳＷ５のインピーダン
スの出力精度に対する影響を除去し得る。
施例と同一もしくは相当部分には同一符号が付されてい
る。本実施例では、第１実施例の構成に加え、インバー
タ回路Ｉの出力端子と帰還キャパシタンスＣＦの出力端
子の間に、スイッチＳＷ５を接続し、かつスイッチＳＷ
９を省略している。スリープモードに際しては、ＳＷ５
は開放され、インバータ回路Ｉの出力端子は反転増幅回
路出力端子（アナログ出力電圧ＡＯＵＴが生じる端子）
から遮断される。この反対論理の制御のために、ＳＷ５
へはインバータＩＣを介してスリープ信号が入力されて
いる。スリープモード時にはインバータ回路Ｉの出力は
グランド電圧となっているが、このグランド電圧が後段
に伝達することがないので、後段への悪影響が防止され
ている。またＳＷ５の省略により、第１実施例よりも回
路規模を小さくし得るとともに、ＳＷ５のインピーダン
スの出力精度に対する影響を除去し得る。
【００１５】図４は第３実施例を示し、第１実施例と同
一もしくは相当部分には同一符号が付されている。本実
施例では、第２実施例のスイッチＳＷ５に替えて、入力
キャパシタンスＣＩの出力端子とスリープスイッチ出力
端子ＴＳとの間に、スイッチＳＷ６が接続されている。
ＳＷ６はスリープ時にＴＳをＣＩから遮断し、これによ
って、ＴＳはその前段の回路から遮断される。これによ
って、インバータ回路に接続された電源電圧が前段に伝
達することがないので、前段への悪影響が防止されてい
る。
一もしくは相当部分には同一符号が付されている。本実
施例では、第２実施例のスイッチＳＷ５に替えて、入力
キャパシタンスＣＩの出力端子とスリープスイッチ出力
端子ＴＳとの間に、スイッチＳＷ６が接続されている。
ＳＷ６はスリープ時にＴＳをＣＩから遮断し、これによ
って、ＴＳはその前段の回路から遮断される。これによ
って、インバータ回路に接続された電源電圧が前段に伝
達することがないので、前段への悪影響が防止されてい
る。
【００１６】図５は以上の実施例に使用されたインバー
タ回路Ｉの一例を示す。インバータ回路はＣＭＯＳイン
バータＩＮＶ１、ＩＮＶ２、ＩＮＶ３を直列に接続して
なり、第２段インバータＩＮＶ２の入出力間には位相補
償回路が接続されている。位相補償回路はキャパシタン
スＣＣ、ＭＯＳ抵抗ＭＲの直列回路であり、インバータ
回路Ｉと帰還キャパシタンスＣＦよりなるフィードバッ
ク系の位相余裕を高めている。またＩＮＶ３の出力側に
は接地キャパシタンスＣＧが接続され、高周波成分除去
による発振防止が図られている。
タ回路Ｉの一例を示す。インバータ回路はＣＭＯＳイン
バータＩＮＶ１、ＩＮＶ２、ＩＮＶ３を直列に接続して
なり、第２段インバータＩＮＶ２の入出力間には位相補
償回路が接続されている。位相補償回路はキャパシタン
スＣＣ、ＭＯＳ抵抗ＭＲの直列回路であり、インバータ
回路Ｉと帰還キャパシタンスＣＦよりなるフィードバッ
ク系の位相余裕を高めている。またＩＮＶ３の出力側に
は接地キャパシタンスＣＧが接続され、高周波成分除去
による発振防止が図られている。
【００１７】図６は他のインバータ回路Ｉの例を示す。
このインバータ回路は第１段ＣＭＯＳインバータＩＮＶ
１と第２段ＣＭＯＳインバータＩＮＶ２との間に、ＣＭ
ＯＳ抵抗ＣＭＲを接続し、第３段インバータＩＮＶ３の
入出力間には位相補償回路を接続してなる。位相補償回
路はキャパシタンスＣＣ、レジスタンスＲの直列回路で
あり、インバータ回路Ｉと帰還キャパシタンスＣＦより
なるフィードバック系の位相余裕を高めている。
このインバータ回路は第１段ＣＭＯＳインバータＩＮＶ
１と第２段ＣＭＯＳインバータＩＮＶ２との間に、ＣＭ
ＯＳ抵抗ＣＭＲを接続し、第３段インバータＩＮＶ３の
入出力間には位相補償回路を接続してなる。位相補償回
路はキャパシタンスＣＣ、レジスタンスＲの直列回路で
あり、インバータ回路Ｉと帰還キャパシタンスＣＦより
なるフィードバック系の位相余裕を高めている。
【００１８】
【発明の効果】前述のとおり、本発明に係る反転増幅回
路は、ＭＯＳを２段直列に接続してなるスイッチを反転
増幅回路におけるインバータ回路入力に接続し、スリー
プ時にはこのスイッチを介してスリープ電圧をインバー
タ回路入力に接続し、ノンスリープモード時には前記ス
イッチを遮断するとともに、閾値電圧に等しい基準電圧
を両ＭＯＳの接続点に印加するので、従来よりも小規模
の回路によりリフレッシュおよびスリープモードを実現
し、かつスリープ時のリーク電流を抑制し得るという優
れた効果を有する。
路は、ＭＯＳを２段直列に接続してなるスイッチを反転
増幅回路におけるインバータ回路入力に接続し、スリー
プ時にはこのスイッチを介してスリープ電圧をインバー
タ回路入力に接続し、ノンスリープモード時には前記ス
イッチを遮断するとともに、閾値電圧に等しい基準電圧
を両ＭＯＳの接続点に印加するので、従来よりも小規模
の回路によりリフレッシュおよびスリープモードを実現
し、かつスリープ時のリーク電流を抑制し得るという優
れた効果を有する。
【図１】 本発明の第１実施例を示す回路図である。
【図２】 同実施例のスリープスイッチを示す回路図で
ある。
ある。
【図３】 本発明の第２実施例を示す回路図である。
【図４】 本発明の第３実施例を示す回路図である。
【図５】 以上の実施例に使用されるインバータ回路を
示す回路図である。
示す回路図である。
【図６】 他のインバータ回路を示す回路図である。
【図７】 従来の反転増幅回路を示す回路図である。
ＡＩＮ．．．入力電圧 ＡＯＵＴ．．．出力電圧 ＣＩ．．．入力キャパシタンス ＣＦ．．．帰還キャパシタンス ＳＷ１〜ＳＷ９、ＳＷＳ．．．スイッチ Ｉ．．．インバータ回路 ＶＲＥＦ．．．リフレッシュ電圧 ＲＥＦ．．．リフレッシュ信号 ＳＬＰ．．．スリープ信号 ＣＬＫ．．．クロック ＩＣ．．．インバータ。 ＩＮＶ１〜ＩＮＶ３．．．ＣＭＯＳインバータ ＣＣ．．．キャパシタンス Ｒ．．．レジスタンス ＭＲ．．．レジスタンス ＣＧ．．．接地キャパシタンス。 1 整理番号＝ＹＺ１９９７０６６Ａ
Claims (10)
- 【請求項１】 ＣＭＯＳインバータを奇数段直列接続し
てインバータ回路を構成するとともに、インバータ回路
の出力を帰還キャパシタンスを介してその入力に接続
し、インバータ回路の入力には入力キャパシタンスを介
して入力電圧を接続し、インバータ回路の入出力を短絡
し得るリフレッシュスイッチを接続するとともに、入力
キャパシタンスの入力側にインバータ回路の閾値電圧に
略等しいリフレッシュ電圧を印加するリフレッシュスイ
ッチを接続した反転増幅回路において、インバータ回路
の入力を前記インバータ回路の電源電圧に接続するスリ
ープスイッチがさらに設けられ、このスリープスイッチ
は複数段直列のスリープ電圧用ＭＯＳと、これらＭＯＳ
段の中途に接続された基準電圧用ＭＯＳとを備え、電源
電圧用ＭＯＳにはスリープ電圧が接続され、基準電圧用
ＭＯＳにはインバータ回路の閾値電圧に略等しい基準電
圧が接続され、スリープ時には、基準電圧用ＭＯＳを非
導道通とするとともにスリープ電圧用ＭＯＳを導通して
インバータ回路の入力にスリープ電圧を印加し、スリー
プ時以外の時には、スリープ電圧用ＭＯＳを非導通とす
るとともに基準電圧用ＭＯＳを導通することを特徴とす
る反転増幅回路。 - 【請求項２】 帰還キャパシタンスとインバータ回路の
出力との間には、帰還キャパシタンスをインバータ回路
出力またはリフレッシュ電圧に印加するリフレッシュス
イッチがさらに設けられ、リフレッシュ時にはこのリフ
レッシュスイッチをリフレッシュ電圧に接続し、これに
よって入力キャパシタンスと帰還キャパシタンスの電荷
を相殺することを特徴とする請求項１記載の反転増幅回
路。 - 【請求項３】 スリープ電圧はインバータ回路の電源電
圧であることを特徴とする請求項１記載の反転増幅回
路。 - 【請求項４】 スリープ電圧はグランド電圧であること
を特徴とする請求項１記載の反転増幅回路。 - 【請求項５】 スリープ電圧用ＭＯＳはｐＭＯＳである
ことを特徴とする請求項１記載の反転増幅回路。 - 【請求項６】 スリープ電圧用ＭＯＳはｎＭＯＳである
ことを特徴とする請求項１記載の反転増幅回路。 - 【請求項７】 基準電圧用ＭＯＳはｐＭＯＳであること
を特徴とする請求項１記載の反転増幅回路。 - 【請求項８】 基準電圧用ＭＯＳはｎＭＯＳであること
を特徴とする請求項１記載の反転増幅回路。 - 【請求項９】 インバータ回路出力側端子と帰還キャパ
シタンス出力側端子の間には、これら出力側端子間を遮
断するスイッチが接続されていることを特徴とする請求
項１記載の反転増幅回路。 - 【請求項１０】 入力キャパシタンス出力側端子とスリ
ープスイッチのインバータ回路への接続点の間には、こ
れらを遮断し得るスイッチが接続され、このスイッチ
は、通常動作時およびリフレッシュ時には閉成され、ス
リープ時には入力キャパシタンスをスリープスイッチか
ら遮断することを特徴とする請求項１記載の反転増幅回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003003461A1 (fr) * | 2001-06-27 | 2003-01-09 | Renesas Technology Corp. | Dispositif de circuit integre a semiconducteur et procede de reduction du bruit |
| CN104425456A (zh) * | 2013-09-10 | 2015-03-18 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的检测结构 |
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1997
- 1997-11-14 JP JP33116797A patent/JP3626980B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2003003461A1 (fr) * | 2001-06-27 | 2003-01-09 | Renesas Technology Corp. | Dispositif de circuit integre a semiconducteur et procede de reduction du bruit |
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