KR102023284B1 - 구동 회로, 구동 회로의 제작 방법 및 구동 회로를 이용한 표시 장치 - Google Patents

구동 회로, 구동 회로의 제작 방법 및 구동 회로를 이용한 표시 장치 Download PDF

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Abstract

본 발명의 과제는 제작 중에 ESD에 의해 반도체 소자가 파괴되는 것을 억제하는 구동 회로 및 구동 회로의 제작 방법을 제공하는 것이다. 또한, 리크 전류가 작은 보호 회로가 설치된 구동 회로 및 구동 회로의 제작 방법을 제공하는 것이다.
구동 회로 중의 반도체 소자와 전기적으로 접속하고, 구동 회로 중에 보호 회로를 설치하여, 구동 회로 중의 반도체 소자가 되는 트랜지스터와 구동 회로 중의 보호 회로를 형성하는 트랜지스터를 동시에 형성함으로써, 구동 회로의 제작 중에 ESD에 의해 반도체 소자가 파괴되는 것을 억제한다. 또한, 구동 회로 중의 보호 회로를 형성하는 트랜지스터에 산화물 반도체막을 이용함으로써, 보호 회로의 리크 전류를 저감시킨다.

Description

구동 회로, 구동 회로의 제작 방법 및 구동 회로를 이용한 표시 장치{DRIVER CIRCUIT, METHOD OF MANUFACTURING THE DRIVER CIRCUIT, AND DISPLAY DEVICE INCLUDING THE DRIVER CIRCUIT}
본 발명은 정전기 방전 등에 의한 고전압의 인가에 대해 회로의 파괴를 방지하기 위해 보호 회로를 설치한 구동 회로, 구동 회로의 제작 방법 및 구동 회로를 이용한 표시 장치에 관한 것이다.
표시 장치 등의 반도체 장치에 이용되는 반도체 회로는, 정전기 방전(Electro Static Discharge, 이하, 「ESD」라고 부름)에 의해 반도체 소자나 전극 등이 파괴되는 경우가 있다. 이 ESD에 의한 반도체 회로의 파괴 방지 대책으로서, 많은 반도체 회로에는 보호 회로가 접속되어 있다. 보호 회로는 단자나 배선 등에 인가된 과잉의 전압이 반도체 회로에 공급되는 것을 방지하기 위한 회로이다. 보호 회로에 이용되는 대표적인 소자에는 저항 소자, 다이오드, 트랜지스터, 용량 소자 등이 있다.
또한, 보호 회로를 설치함으로써, 신호나 전원 전압과 함께 노이즈가 배선 등에 입력된 경우라도, 상기 노이즈에 의한 후단의 반도체 회로의 오동작의 방지가 가능하고, 또한 상기 노이즈에 의한 반도체 소자의 열화 또는 파괴를 방지할 수도 있다.
예를 들어, 특허 문헌 1에서는 표시 장치의 주사 전극과 표시부의 외주에 배치한 도전선 사이에, 소스와 게이트를 단락시킨 MOS형 트랜지스터와, 게이트와 드레인을 단락시킨 MOS형 트랜지스터를 직렬로 접속한 보호 회로를 접속하는 기술이 개시되어 있다.
일본 특허 출원 공개 평7-92448호 공보
그러나, 특허 문헌 1과 같이 표시 장치의 주사 전극과 표시부의 외주에 배치한 도전선 사이에 보호 회로를 형성한 것만으로는, 표시 장치의 구동 회로에 설치된 반도체 소자, 예를 들어 트랜지스터로의 ESD에 의한 손상을 방지하는 것은 곤란하다. 특히, 구동 회로의 트랜지스터의 제작 공정에 있어서 플라즈마 처리를 이용하면, 플라즈마의 대미지에 의해 트랜지스터의 제작 중에 ESD가 발생하여, 트랜지스터나 전극이 파괴될 우려도 있다.
또한, 대표적인 반도체 재료인 실리콘을 이용한 반도체 소자(다이오드, 트랜지스터 등)에서는, 오프 상태에서의 리크 전류가 비교적 크다. 그로 인해, 구동 회로에 설치된 신호선 등의 배선과 전원선 사이에 상기 소자로 형성한 보호 회로를 접속한 경우, 상기 배선 사이에 리크 전류가 흐르고, 상기 배선의 전위나 전원 전위가 변화되어, 구동 회로의 동작을 불안정하게 하는 경우가 있다.
따라서, 개시하는 발명의 일 형태는, 제작 중에 ESD에 의해 반도체 소자가 파괴되는 것을 억제하는 구동 회로 및 구동 회로의 제작 방법을 제공하는 것을 과제의 하나로 한다. 또한, 리크 전류가 작은 보호 회로가 설치된 구동 회로 및 구동 회로의 제작 방법을 제공하는 것을 과제의 하나로 한다.
개시하는 발명에서는, 구동 회로 중의 반도체 소자와 전기적으로 접속하고, 구동 회로 중에 보호 회로를 설치하여, 구동 회로 중의 반도체 소자로 되는 트랜지스터와 구동 회로 중의 보호 회로를 형성하는 트랜지스터를 동시에 형성함으로써, 구동 회로의 제작 중에 ESD에 의해 반도체 소자가 파괴되는 것을 억제할 수 있다. 또한, 개시하는 발명에서는, 구동 회로 중의 보호 회로를 형성하는 트랜지스터에 산화물 반도체막을 이용함으로써, 보호 회로의 리크 전류를 저감시킬 수 있다.
개시하는 발명의 일 형태는, 보호 회로와, 반도체 소자를 포함하고, 보호 회로는 산화물 반도체막이 설치된 트랜지스터를 갖고, 트랜지스터는 반도체 소자의 단자의 하나와 소스 전극층 또는 드레인 전극층의 한쪽이 전기적으로 접속되고, 게이트 전극층과 소스 전극층 또는 드레인 전극층의 어느 하나가 전기적으로 접속되고, 산화물 반도체막은 게이트 전극층과 중첩하는 영역에 채널 형성 영역을 갖고, 채널 형성 영역을 사이에 두고, 채널 형성 영역보다 저항이 낮고, 금속 원소를 포함하는, 소스 영역 및 드레인 영역을 갖는 구동 회로이다.
개시하는 발명의 다른 일 형태는, 고전위 전원선과, 저전위 전원선과, 제1 보호 회로와, 제2 보호 회로와, 반도체 소자를 포함하고, 제1 보호 회로는 제1 산화물 반도체막이 설치된 제1 트랜지스터를 갖고, 제1 트랜지스터는, 반도체 소자의 단자의 하나와 제1 소스 전극층 또는 제1 드레인 전극층의 한쪽이 전기적으로 접속되고, 고전위 전원선과 제1 소스 전극층 또는 제1 드레인 전극층의 다른 쪽이 전기적으로 접속되고, 반도체 소자의 단자의 하나의 전위가 고전위 전원선의 전위보다 높은 경우에 순방향 바이어스로 되도록, 제1 게이트 전극층과 제1 소스 전극층 또는 제1 드레인 전극층의 어느 하나가 전기적으로 접속되고, 제2 보호 회로는 제2 산화물 반도체막이 설치된 제2 트랜지스터를 갖고, 제2 트랜지스터는 반도체 소자의 단자의 하나와 제2 소스 전극층 또는 제2 드레인 전극층의 한쪽이 전기적으로 접속되고, 저전위 전원선과 제2 소스 전극층 또는 제2 드레인 전극층의 다른 쪽이 전기적으로 접속되고, 반도체 소자의 단자의 하나의 전위가 저전위 전원선의 전위보다 낮은 경우에 순방향 바이어스로 되도록, 제2 게이트 전극층과 제2 소스 전극층 또는 제2 드레인 전극층의 어느 하나가 전기적으로 접속되는 구동 회로이다.
상기에 있어서, 제1 보호 회로는 서로 직렬 접속된 복수의 제1 트랜지스터를 갖고, 제2 보호 회로는 서로 직렬 접속된 복수의 제2 트랜지스터를 가져도 좋다. 또한, 제1 산화물 반도체막은 제1 게이트 전극층과 중첩하는 영역에 채널 형성 영역을 갖고, 채널 형성 영역을 사이에 두고, 채널 형성 영역보다 저항이 낮고, 금속 원소를 포함하는, 소스 영역 및 드레인 영역을 갖고, 제2 산화물 반도체막은 제2 게이트 전극층과 중첩하는 영역에 채널 형성 영역을 갖고, 채널 형성 영역을 사이에 두고, 채널 형성 영역보다 저항이 낮고, 금속 원소를 포함하는, 소스 영역 및 드레인 영역을 갖는 것이 바람직하다.
또한, 반도체 소자는 제3 산화물 반도체막이 설치된 제3 트랜지스터인 것이 바람직하다. 또한, 제3 산화물 반도체막은 제3 트랜지스터의 게이트 전극층과 중첩하는 영역에 채널 형성 영역을 갖고, 채널 형성 영역을 사이에 두고, 채널 형성 영역보다 저항이 낮고, 금속 원소를 포함하는, 소스 영역 및 드레인 영역을 갖는 것이 바람직하다.
또한, 개시하는 발명의 다른 일 형태는 상기에 기재된 구동 회로를 갖는 표시 장치이다.
또한, 개시하는 발명의 다른 일 형태는 기판 위에 산화물 반도체막을 형성하고, 산화물 반도체막 위에 게이트 절연막 및 게이트 전극층을 적층하여 형성하고, 산화물 반도체막, 게이트 절연막 및 게이트 전극층 위에, 산화물 반도체막의 일부와 접하도록 금속 원소를 포함하는 막을, 기판을 가열하면서 스퍼터링법으로 성막하여, 산화물 반도체막의 게이트 전극층과 중첩하는 영역에 채널 형성 영역을 형성하고, 산화물 반도체막의 채널 형성 영역을 사이에 두는 영역에, 채널 형성 영역보다 저항이 낮고, 금속 원소를 포함하는, 소스 영역 및 드레인 영역을 형성하고, 금속 원소를 포함하는 막을, 습식 에칭을 이용하여 제거하고, 산화물 반도체막, 게이트 절연막 및 게이트 전극층 위에 절연막을 형성하고, 절연막 위에 소스 전극층 및 드레인 전극층을 형성하고, 절연막에 형성한 개구를 거쳐서, 소스 영역 및 드레인 영역과 전기적으로 접속하고, 소스 전극층 또는 드레인 전극층의 한쪽은 동일 기판 위에 형성된 반도체 소자의 단자의 하나와 전기적으로 접속하고, 소스 전극층 또는 드레인 전극층의 다른 쪽은 동일 기판 위에 형성된 배선과 전기적으로 접속하고, 게이트 전극층과, 소스 전극층 또는 드레인 전극층의 어느 하나가 전기적으로 접속하는 트랜지스터를 형성하여, 보호 회로로서 이용하는 구동 회로의 제작 방법이다. 또한, 상기에 있어서, 금속 원소를 포함하는 막의 성막은 아르곤 분위기, 질소 분위기 또는 진공 중에서 행하는 것이 바람직하다.
또한, 개시하는 발명의 다른 일 형태는, 기판 위에 산화물 반도체막을 형성하고, 산화물 반도체막 위에 게이트 절연막 및 게이트 전극층을 적층하여 형성하고, 산화물 반도체막, 게이트 절연막 및 게이트 전극층 위에 산화물 반도체막의 일부와 접하도록 금속 원소를 포함하는 막을 스퍼터링법으로 성막하고, 산화물 반도체막 및 금속 원소를 포함하는 막을 가열하여 금속 원소를 포함하는 막으로부터 금속 원소를 산화물 반도체막에 도입하고, 산화물 반도체막의 게이트 전극층과 중첩하는 영역에 채널 형성 영역을 형성하고, 산화물 반도체막의 채널 형성 영역을 사이에 두는 영역에, 채널 형성 영역보다 저항이 낮고, 금속 원소를 포함하는, 소스 영역 및 드레인 영역을 형성하고, 금속 원소를 포함하는 막을, 습식 에칭을 이용하여 제거하고, 산화물 반도체막, 게이트 절연막 및 게이트 전극층 위에 절연막을 형성하고, 절연막 위에 소스 전극층 및 드레인 전극층을 형성하고, 절연막에 형성한 개구를 거쳐서, 소스 영역 및 드레인 영역과 전기적으로 접속하고, 소스 전극층 또는 드레인 전극층의 한쪽은 동일 기판 위에 형성된 반도체 소자의 단자의 하나와 전기적으로 접속하고, 소스 전극층 또는 드레인 전극층의 다른 쪽은 동일 기판 위에 형성된 배선과 전기적으로 접속하고, 게이트 전극층과, 소스 전극층 또는 드레인 전극층의 어느 하나가 전기적으로 접속하는 트랜지스터를 형성하여, 보호 회로로서 이용하는 구동 회로의 제작 방법이다. 또한, 상기에 있어서, 산화물 반도체막 및 금속 원소를 포함하는 막의 가열은 아르곤 분위기, 질소 분위기 또는 진공 중에서 행하는 것이 바람직하다.
또한, 상기에 있어서, 금속 원소를 포함하는 막을 성막한 후, 금속 원소를 포함하는 막을 제거할 때까지의 사이에, 게이트 절연막 및 게이트 전극층을 마스크로 하여, 산화물 반도체막에 금속 원소를 포함하는 막을 통과하여 도펀트를 선택적으로 도입하고, 산화물 반도체막의 채널 형성 영역을 사이에 두는 영역에, 채널 형성 영역보다 저항이 낮고, 금속 원소 및 도펀트를 포함하는, 소스 영역 및 드레인 영역을 형성하는 것이 바람직하다.
또한, 반도체 소자는 산화물 반도체가 설치된 제2 트랜지스터이고, 제2 트랜지스터는 상기한 트랜지스터와 병행하여 제작하는 것이 바람직하다.
또한, 금속 원소를 포함하는 막의 습식 에칭에 있어서, 금속 원소를 포함하는 막이 게이트 전극층에 대해 높은 에칭 선택비를 취하는 것이 바람직하다. 또한, 금속 원소로서 알루미늄 또는 마그네슘 중 어느 하나를 이용하는 것이 바람직하다. 또한, 도펀트로서 인 또는 붕소 중 어느 하나를 이용하는 것이 바람직하다.
본 명세서 등에 있어서, 「구동 회로」라 함은, 표시 장치에 있어서의 주사선 구동 회로 및/또는 신호선 구동 회로를 가리키는 것이다. 또한, 구동 회로를 구성하는 반도체 소자, 또는 구동 회로에 포함되는 반도체 소자라 함은, 구동 회로에 신호를 입력하는 배선보다 내측에 접속되고, 또한 구동 회로로부터 신호를 출력하는 배선보다 내측에 접속된 반도체 소자를 가리키는 것으로 한다.
또한, 본 명세서 등에 있어서 「전극」이나 「배선」이라고 하는 용어는, 이들의 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들어, 「전극」은 「배선」의 일부로서 이용되는 경우도 있고, 그 반대도 또한 마찬가지이다. 또한, 「전극」이나 「배선」이라고 하는 용어는 복수의 「전극」이나 「배선」이 일체로 되어 형성되어 있는 경우 등도 포함한다.
또한, 「소스」나 「드레인」의 기능은 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화되는 경우 등에는 교체하는 경우가 있다. 이로 인해, 본 명세서에 있어서는, 「소스」나 「드레인」이라고 하는 용어는 교체하여 이용할 수 있는 것으로 한다.
또한, 본 명세서 등에 있어서, 「전기적으로 접속」에는 「어떤 전기적 작용을 갖는 것」을 거쳐 접속되어 있는 경우가 포함된다. 여기서, 「어떤 전기적 작용을 갖는 것」은 접속 대상 사이에서의 전기 신호의 수수를 가능하게 하는 것이면, 특별히 제한을 받지 않는다.
예를 들어, 「어떤 전기적 작용을 갖는 것」에는 전극이나 배선을 비롯하여, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 캐패시터, 그 밖의 각종 기능을 갖는 소자 등이 포함된다.
개시하는 발명의 일 형태에 의해, 제작 중에 ESD에 의해 반도체 소자가 파괴되는 것을 억제하는 구동 회로 및 구동 회로의 제작 방법을 제공할 수 있다. 또한, 개시하는 발명의 일 형태에 의해, 리크 전류가 작은 보호 회로가 설치된 구동 회로 및 구동 회로의 제작 방법을 제공할 수 있다.
도 1은 구동 회로에 이용하는 보호 회로를 설명하는 회로도.
도 2는 구동 회로에 이용하는 보호 회로를 설명하는 회로도.
도 3은 표시 장치의 블록도를 설명하는 도면.
도 4는 신호선 구동 회로의 구성을 설명하는 도면 및 동작을 설명하는 타이밍 차트.
도 5는 구동 회로를 형성하는 시프트 레지스터 및 펄스 출력 회로를 설명하는 블록도.
도 6은 구동 회로를 형성하는 펄스 출력 회로를 설명하는 회로도.
도 7은 시프트 레지스터의 동작을 설명하는 타이밍 차트.
도 8은 구동 회로에 이용하는 보호 회로의 제작 방법을 설명하는 단면도.
도 9는 구동 회로에 이용하는 보호 회로의 제작 방법을 설명하는 단면도.
도 10은 구동 회로에 이용하는 보호 회로의 제작 방법을 설명하는 단면도.
도 11은 구동 회로에 이용하는 보호 회로의 제작 방법을 설명하는 단면도.
도 12는 구동 회로를 갖는 표시 장치를 설명하는 도면.
도 13은 구동 회로를 갖는 표시 장치를 설명하는 도면.
도 14는 개시하는 발명의 구동 회로를 이용한 표시 장치를 갖는 전자 기기의 외관도.
도 15는 구동 회로에 이용하는 보호 회로의 제작 방법을 설명하는 단면도.
도 16은 구동 회로에 이용하는 보호 회로를 설명하는 단면도.
본 발명의 실시 형태의 일례에 대해, 도면을 이용하여 이하에 설명한다. 단, 본 발명은 이하의 설명으로 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하는 일 없이 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시 형태의 기재 내용으로 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 실시 형태에 있어서, 동일 부분 또는 동일한 기능을 갖는 부분에는 동일한 부호를 다른 도면 사이에서 공통적으로 이용하고, 그 반복의 설명은 생략한다.
또한, 도면 등에 있어서 도시하는 각 구성의, 위치, 크기, 범위 등은 이해를 간단하게 하기 위해, 실제의 위치, 크기, 범위 등을 나타내고 있지 않은 경우가 있다. 이로 인해, 개시하는 발명은, 반드시, 도면 등에 개시된 위치, 크기, 범위 등으로 한정되지 않는다.
또한, 본 명세서 등에 있어서의 「제1」, 「제2」, 「제3」 등의 서수는 구성 요소의 혼동을 피하기 위해 부여하는 것으로, 수적으로 한정하는 것이 아님을 부기한다.
(실시 형태 1)
본 실시 형태에서는, 개시하는 발명의 일 형태에 관한 구동 회로 및 구동 회로에 이용할 수 있는 보호 회로의 구성 및 동작 방법에 대해 도 1 내지 도 4를 이용하여 설명한다.
개시하는 발명의 일 형태에 관한, 구동 회로에 이용하는 보호 회로와, 구동 회로를 구성하는 반도체 소자의 접속 관계를 도 1에 도시한다. 구동 회로는 구동 회로를 구성하는 반도체 소자(101)의 단자의 하나와 제1 배선(102) 사이에 제1 보호 회로(104)가 설치되고, 구동 회로를 구성하는 반도체 소자(101)의 단자의 하나와 제2 배선(103) 사이에 제2 보호 회로(105)가 설치되는 구성으로 되어 있다. 또한, 도 1에 도시하는 구동 회로에 있어서, 제1 배선(102)은 고전위 전원선(VDD), 제2 배선(103)은 저전위 전원선(VSS)으로 할 수 있다. 또한, 제2 배선(103)은 접지 전위선(GND)으로 해도 된다.
도 1에 도시하는 구동 회로에 있어서는, 제1 보호 회로(104)로서 트랜지스터(114)가 설치되고, 제2 보호 회로(105)로서 트랜지스터(115)가 설치되고, 반도체 소자(101)로서 트랜지스터(111)가 설치되어 있다. 여기서, 트랜지스터(111)의 게이트 전극층과, 트랜지스터(114)의 소스 전극층 또는 드레인 전극층의 한쪽과, 트랜지스터(115)의 소스 전극층 또는 드레인 전극층의 한쪽이 전기적으로 접속된다. 또한, 트랜지스터(114)의 소스 전극층 또는 드레인 전극층의 다른 쪽과 제1 배선(102)이 전기적으로 접속되고, 트랜지스터(115)의 소스 전극층 또는 드레인 전극층의 다른 쪽과 제2 배선(103)이 전기적으로 접속된다. 또한, 트랜지스터(111)의 게이트 전극층의 전위가 제1 배선(102)의 전위보다 높은 경우에 순방향 바이어스로 되도록, 트랜지스터(114)의 게이트 전극층과 소스 전극층 또는 드레인 전극층의 어느 하나가 전기적으로 접속되고, 트랜지스터(111)의 게이트 전극층의 전위가 제2 배선(103)의 전위보다 낮은 경우에 순방향 바이어스로 되도록, 트랜지스터(115)의 게이트 전극층과 소스 전극층 또는 드레인 전극층의 어느 하나가 전기적으로 접속된다.
또한, 본 실시 형태에 있어서는, 트랜지스터(114) 및 트랜지스터(115)는 n채널형으로서 설명을 행하지만, 이에 한정되지 않고 p채널형으로 해도 된다. p채널형으로 하는 경우, 제1 배선(102)과 제2 배선(103)에 부여되는 전위를 반대로 한다.
반도체 소자(101)는 트랜지스터로 한정되지 않고, 구동 회로를 형성하는 반도체 소자이면 어떤 소자라도 대상이 된다. 또한, 반도체 소자(101)의 단자로서는, 반도체 소자에 접속된 배선도 포함하는 것으로 한다. 또한, 구동 회로 내의 복수의 반도체 소자(101) 각각에 대해, 도 1에 도시한 바와 같이 제1 보호 회로(104) 및 제2 보호 회로(105)를 설치할 수도 있다.
제1 보호 회로(104)는 제1 배선(102)과 반도체 소자(101)의 단자 사이에 인가되는 전압의 대소에 의해 순방향 바이어스 또는 역방향 바이어스를 취하는 비선형 소자를 형성하고 있으면 되고, 도 1에 도시하는 구동 회로에 있어서는, 게이트 전극층과 소스 전극층 또는 드레인 전극층의 어느 하나가 전기적으로 접속된 트랜지스터(114)로 하였다. 여기서, 트랜지스터(114)가 n채널형인 경우, 트랜지스터(114)의 게이트 전극층은 소스 전극층 또는 드레인 전극층의 한쪽(여기서는, 소스 전극층)과 전기적으로 접속된다.
또한, 제1 보호 회로(104)는 적어도 하나 이상의, 게이트 전극층과 소스 전극층 또는 드레인 전극층의 어느 하나가 전기적으로 접속된 트랜지스터(114)를 갖고 있으면 되고, 다른 반도체 소자를 포함하고 있어도 된다. 예를 들어, 도 2에 도시한 바와 같이, 게이트 전극층과 소스 전극층 또는 드레인 전극층의 어느 하나가 전기적으로 접속된 트랜지스터(114a) 및 트랜지스터(114b)를 직렬로 접속하여 제1 보호 회로(104)를 형성해도 된다. 물론 3개 이상의 트랜지스터를 직렬로 접속해도 된다.
제2 보호 회로(105)는 제2 배선(103)과 반도체 소자(101)의 단자 사이에 인가되는 전압의 대소에 의해 순방향 바이어스 또는 역방향 바이어스를 취하는 비선형 소자를 형성하고 있으면 되고, 도 1에 도시하는 구동 회로에 있어서는, 게이트 전극층과 소스 전극층 또는 드레인 전극층의 어느 하나가 전기적으로 접속된 트랜지스터(115)로 하였다. 여기서, 트랜지스터(115)가 n채널형인 경우, 트랜지스터(115)의 게이트 전극층은 소스 전극층 또는 드레인 전극층의 다른 쪽(여기서는, 소스 전극층)과 전기적으로 접속된다.
또한, 제2 보호 회로(105)도 제1 보호 회로(104)와 마찬가지로, 적어도 하나 이상의, 게이트 전극층과 소스 전극층 또는 드레인 전극층의 어느 하나가 전기적으로 접속된 트랜지스터(115)를 갖고 있으면 되고, 다른 반도체 소자를 포함하고 있어도 된다. 예를 들어, 도 2에 도시한 바와 같이, 게이트 전극층과 소스 전극층 또는 드레인 전극층의 어느 하나가 전기적으로 접속된 트랜지스터(115a) 및 트랜지스터(115b)를 직렬로 접속하여 제2 보호 회로(105)를 형성해도 된다. 물론 3개 이상의 트랜지스터를 직렬로 접속해도 된다.
여기서, 트랜지스터(114) 및 트랜지스터(115)는 역방향 바이어스가 인가될 때의 오프 전류가 극히 작은 것이 바람직하다. 오프 전류가 극히 작은 트랜지스터로서는, 실리콘보다도 넓은 밴드 갭을 갖는 반도체(와이드 밴드 갭 반도체)를 채널 형성 영역에 이용한 트랜지스터를 예로 들 수 있다.
구체적으로는, 매우 높은 오프 저항을 얻기 위해서는, 실리콘(밴드 갭 1.1eV)에서는 불충분하고, 밴드 갭이 2.5eV 이상 4eV 이하, 바람직하게는 3eV 이상 3.8eV 이하의 와이드 밴드 갭 반도체를 이용하면 된다. 와이드 밴드 갭 반도체의 일례로서, 탄화규소(SiC), 질화갈륨(GaN) 등의 화합물 반도체, In-Ga-Zn-O계 산화물 반도체 등의 금속 산화물로 이루어지는 산화물 반도체 등을 적용할 수 있다.
트랜지스터의 오프 저항은 채널이 형성되는 반도체층에 있어서, 열적으로 여기되는 캐리어의 농도에 반비례한다. 도너나 억셉터에 의한 캐리어가 전혀 존재하지 않는 상태(진성 반도체)라도, 실리콘의 경우에는 밴드 갭이 1.1eV이므로, 실온 300K에서의 열여기 캐리어의 농도는 1×1011㎝-3 정도이다.
한편, 밴드 갭 3.2eV의 와이드 밴드 갭 반도체에서는 열여기 캐리어의 농도는 1×10-7㎝-3 정도가 된다. 전자 이동도가 동일한 경우, 오프 저항은 캐리어 농도에 반비례하므로, 밴드 갭 3.2eV의 반도체의 오프 저항은 실리콘보다 18자리나 커진다. 이와 같은 화합물 반도체로서는, 예를 들어 In-Ga-Zn-O계나 In-Sn-Zn-O계의 산화물 반도체가 알려져 있다.
따라서, 트랜지스터(114) 및 트랜지스터(115)에 산화물 반도체로 대표되는 와이드 밴드 갭 반도체를 이용하면, 역방향 바이어스가 인가될 때의 오프 전류를 극히 작게 할 수 있다. 또한, 구동 회로를 형성하는 트랜지스터(111)도 마찬가지로, 산화물 반도체로 대표되는 와이드 밴드 갭 반도체를 이용하는 것이 바람직하다. 이에 의해, 트랜지스터(111)의 오프 전류를 저감시켜, 구동 회로의 소비 전력의 저감을 도모할 수 있다.
상술한 바와 같이 구동 회로에 있어서, 제1 보호 회로(104) 및 제2 보호 회로(105)를, 구동 회로를 형성하는 반도체 소자(101)의 단자의 하나에 접속함으로써, ESD 등의 높은 서지 전압이 반도체 소자(101)의 단자의 하나에 인가된 경우라도, 제1 보호 회로(104) 또는 제2 보호 회로(105)가 방전 경로가 되어, 서지 전류가 반도체 소자(101)에 흐르는 것을 방지할 수 있다.
예를 들어, 플러스의 서지 전압이 반도체 소자(101)의 단자의 하나에 인가된 경우, 제1 보호 회로(104)가 순방향 바이어스로 되므로, 반도체 소자(101)의 단자의 하나로부터 제1 배선(102)으로 전류가 흐른다. 또한, 마이너스의 서지 전압이 반도체 소자(101)의 단자의 하나에 인가된 경우, 제2 보호 회로(105)가 순방향 바이어스로 되므로, 제2 배선(103)으로부터 반도체 소자(101)의 단자의 하나로 전류가 흐른다. 이와 같이 하여 ESD 등에서 반도체 소자(101)의 단자의 하나에 공급된 전하를 상쇄하여, 반도체 소자(101)로의 불필요한 전하의 유입을 방지할 수 있다. 특히 반도체 소자(101)로서 트랜지스터(111)를 이용하는 경우, 제1 보호 회로(104) 및 제2 보호 회로(105)가 없으면, 서지 전압에 의해 과잉의 전류가 트랜지스터(111)의 게이트 절연막을 통과하여 트랜지스터(111)가 절연 파괴를 일으킬 우려가 있지만, 제1 보호 회로(104) 및 제2 보호 회로(105)를 설치함으로써 그 위험성을 배제할 수 있다.
또한, 상술한 제1 보호 회로(104) 및 제2 보호 회로(105)의 기능은 제1 배선(102)에 고전위가 부여되고, 제2 배선(103)에 저전위가 부여되는 경우뿐만 아니라, 제1 배선(102) 및 제2 배선(103)에 이들의 전위가 부여되어 있지 않은 경우, 즉 구동 회로의 제작 공정의 도중, 혹은 구동 회로를 표시 장치에 설치하고 있는 도중에 대해서도 마찬가지라고 할 수 있다. 플러스의 서지 전압은 전압의 절대값이 충분히 크기 때문에, 제1 배선(102)에 고전위가 부여되어 있지 않아도 제1 보호 회로(104)는 순방향 바이어스로 된다. 또한, 마이너스의 서지 전압도 전압의 절대값이 충분히 크기 때문에, 제2 배선(103)에 저전위가 부여되어 있지 않아도 제2 보호 회로(105)는 순방향 바이어스로 된다.
단, 구동 회로의 제작 공정의 도중에 있어서, 제1 보호 회로(104) 및 제2 보호 회로(105)를 동작시키기 위해서는, 제1 보호 회로(104) 및 제2 보호 회로(105)와 반도체 소자(101)를 동시에 제작하는 것이 필요하다. 따라서, 트랜지스터(114), 트랜지스터(115) 및 트랜지스터(111)는 동일한 구성으로 동시에 제작하는 것이 바람직하다.
또한, 구동 회로의 통상 동작 시에 있어서는, 제1 보호 회로(104) 또는 제2 보호 회로(105)에 이용되는 트랜지스터(114) 또는 트랜지스터(115)가 역방향 바이어스 상태이거나, 또는 제1 배선(102) 또는 제2 배선(103)과 반도체 소자(101)의 단자의 하나 사이의 전위차가 트랜지스터(114) 또는 트랜지스터(115)의 동작 전압을 초과하지 않는 상태이므로, 제1 보호 회로(104) 또는 제2 보호 회로(105)는 기본적으로는 동작하지 않는다.
이때, 트랜지스터(114) 및 트랜지스터(115)에 실리콘 등의 밴드 갭이 좁은 반도체를 이용하면, 역방향 바이어스에서도 약간의 전류가 흐르기 때문에, 제1 배선(102) 또는 제2 배선(103)과 반도체 소자(101)의 단자의 하나 사이에서 리크 전류가 흘러, 제1 배선(102) 또는 제2 배선(103)의 전위, 또는 반도체 소자(101)의 단자의 하나의 전위에 변화가 발생해 버린다.
그러나, 상술한 바와 같이 트랜지스터(114) 및 트랜지스터(115)에 산화물 반도체로 대표되는 와이드 밴드 갭 반도체를 이용함으로써, 역방향 바이어스가 인가될 때의 트랜지스터(114) 및 트랜지스터(115)의 오프 전류를 극히 작게 할 수 있으므로, 제1 보호 회로(104) 및 제2 보호 회로(105)의 리크 전류를 저감시킬 수 있다.
또한, 도 2에 도시한 바와 같이, 트랜지스터(114) 또는 트랜지스터(115)를 직렬로 접속하고, 제1 보호 회로(104) 또는 제2 보호 회로(105)를 형성함으로써, 제1 보호 회로(104) 또는 제2 보호 회로(105)에 순방향 바이어스가 걸려 전류가 흐르기 위해 필요한, 반도체 소자(101)의 단자의 하나와 제1 배선(102)의 전위차, 또는 반도체 소자(101)의 단자의 하나와 제2 배선(103)의 전위차를 크게 할 수 있다. 예를 들어, 트랜지스터(114)가 n개 직렬로 접속되어 있는 경우에는, 반도체 소자(101)의 단자의 하나와 제1 배선(102)의 전위차가 n×Vth[Vth는 트랜지스터(114)의 임계값 전압] 이상으로 되지 않으면, 제1 보호 회로(104)에 순방향 바이어스의 전류는 흐르지 않는다. 따라서, 소량의 노이즈 등이 반도체 소자(101)의 단자에 들어감으로써 제1 보호 회로(104) 또는 제2 보호 회로(105)가 동작해 버리는 것을 방지할 수 있다.
도 1 또는 도 2에 도시하는 보호 회로를 이용할 수 있는 구동 회로 및 구동 회로를 이용한 액티브 매트릭스 표시 장치의 일례를 이하에 나타낸다.
액티브 매트릭스형 표시 장치의 블록도의 일례를 도 3의 (a)에 도시한다. 표시 장치의 기판(5300) 위에는 화소부(5301), 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303), 신호선 구동 회로(5304)가 설치된다. 화소부(5301)에는 복수의 신호선이 신호선 구동 회로(5304)로부터 연신하여 배치되고, 복수의 주사선이 제1 주사선 구동 회로(5302) 및 제2 주사선 구동 회로(5303)로부터 연신하여 배치되어 있다. 또한 주사선과 신호선의 교차 영역에는, 각각, 표시 소자를 갖는 화소가 매트릭스 형상으로 배치되어 있다. 또한, 표시 장치의 기판(5300)은 FPC(Flexible Printed Circuit) 등의 접속부를 통해, 타이밍 제어 회로(5305)(컨트롤러, 제어 IC라고도 함)에 접속되어 있다.
도 3의 (a)에 도시하는, 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303), 신호선 구동 회로(5304)에는 도 1 또는 도 2에서 도시한 구동 회로를 이용할 수 있다. 또한, 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303), 신호선 구동 회로(5304)는 화소부(5301)와 동일한 기판(5300) 위에 형성된다. 그로 인해, 외부에 설치하는 구동 회로 등의 부품의 수가 줄기 때문에, 비용의 저감을 도모할 수 있다. 또한, 기판(5300)과 외부의 구동 회로의 접속부(FPC 등)를 줄일 수 있으므로, 신뢰성의 향상, 또는 수율의 향상을 도모할 수 있다.
또한, 타이밍 제어 회로(5305)는 제1 주사선 구동 회로(5302)에 대해, 일례로서, 제1 주사선 구동 회로용 스타트 신호(GSP1), 주사선 구동 회로용 클록 신호(GCK1)를 공급한다. 또한, 타이밍 제어 회로(5305)는 제2 주사선 구동 회로(5303)에 대해, 일례로서, 제2 주사선 구동 회로용 스타트 신호(GSP2)(스타트 펄스라고도 함), 주사선 구동 회로용 클록 신호(GCK2)를 공급한다. 신호선 구동 회로(5304)에, 신호선 구동 회로용 스타트 신호(SSP), 신호선 구동 회로용 클록 신호(SCK), 비디오 신호용 데이터(DATA)(단순히 비디오 신호라고도 함), 래치 신호(LAT)를 공급하는 것으로 한다. 또한 각 클록 신호는 주기가 어긋난 복수의 클록 신호여도 되고, 클록 신호를 반전시킨 신호(CKB)와 함께 공급되는 것이어도 된다. 또한, 제1 주사선 구동 회로(5302)와 제2 주사선 구동 회로(5303)의 한쪽을 생략하는 것이 가능하다.
도 3의 (b)에서는 구동 주파수가 낮은 회로[예를 들어, 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303)]를 화소부(5301)와 동일한 기판(5300)에 형성하고, 신호선 구동 회로(5304)를 화소부(5301)와는 다른 기판에 형성하는 구성에 대해 도시하고 있다. 그 구성에 의해, 단결정 반도체를 이용한 트랜지스터와 비교하면 전계 효과 이동도가 작은 박막 트랜지스터에 의해, 기판(5300)에 형성하는 구동 회로를 구성할 수 있다. 따라서, 표시 장치의 대형화, 공정수의 삭감, 비용의 저감, 또는 수율의 향상 등을 도모할 수 있다.
또한, 도 3의 (a) 및 도 3의 (b)에 도시하는, 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303) 또는 신호선 구동 회로(5304) 및 구동 회로의 일부는 LSI로 형성해도 된다.
또한, 도 4의 (a), 도 4의 (b)에서는 n채널형 TFT로 구성하는 신호선 구동 회로의 구성, 동작에 대해 일례를 나타내어 설명한다.
신호선 구동 회로는 시프트 레지스터(5601) 및 스위칭 회로(5602)를 갖는다. 스위칭 회로(5602)는 스위칭 회로(5602_1 내지 5602_N)(N은 자연수)라고 하는 복수의 회로를 갖는다. 스위칭 회로(5602_1 내지 5602_N)는, 각각, 박막 트랜지스터(5603_1 내지 5603_k)(k은 자연수)라고 하는 복수의 트랜지스터를 갖는다. 박막 트랜지스터(5603_1 내지 5603_k)는 n채널형 TFT인 예를 설명한다.
신호선 구동 회로의 접속 관계에 대해, 스위칭 회로(5602_1)를 예로 들어 설명한다. 박막 트랜지스터(5603_1 내지 5603_k)의 제1 단자는, 각각, 배선(5604_1 내지 5604_k)과 접속된다. 박막 트랜지스터(5603_1 내지 5603_k)의 제2 단자는, 각각, 신호선 S1 내지 Sk와 접속된다. 박막 트랜지스터(5603_1 내지 5603_k)의 게이트는 배선(5605_1)과 접속된다.
시프트 레지스터(5601)는 배선(5605_1 내지 5605_N)에 순서대로 H레벨(H신호, 고전원 전위 레벨이라고도 함)의 신호를 출력하여, 스위칭 회로(5602_1 내지 5602_N)를 순서대로 선택하는 기능을 갖는다.
예를 들어, 스위칭 회로(5602_1)는 배선(5604_1 내지 5604_k)과 신호선 S1 내지 Sk의 도통 상태(제1 단자와 제2 단자 사이의 도통)을 제어하는 기능, 즉 배선(5604_1 내지 5604_k)의 전위를 신호선 S1 내지 Sk에 공급할지 여부를 제어하는 기능을 갖는다. 이와 같이, 스위칭 회로(5602_1)는 셀렉터로서의 기능을 갖는다. 또한 박막 트랜지스터(5603_1 내지 5603_k)는, 각각, 배선(5604_1 내지 5604_k)과 신호선 S1 내지 Sk의 도통 상태를 제어하는 기능, 즉 배선(5604_1 내지 5604_k)의 전위를 신호선 S1 내지 Sk에 공급하는 기능을 갖는다. 이와 같이, 박막 트랜지스터(5603_1 내지 5603_k)는, 각각, 스위치로서의 기능을 갖는다.
또한, 배선(5604_1 내지 5604_k)에는, 각각, 비디오 신호용 데이터(DATA)가 입력된다. 비디오 신호용 데이터(DATA)는 화상 정보 또는 화상 신호에 따른 아날로그 신호인 경우가 많다.
다음에, 도 4의 (a)의 신호선 구동 회로의 동작에 대해, 도 4의 (b)의 타이밍 차트를 참조하여 설명한다. 도 4의 (b)에는 신호 Sout_1 내지 Sout_N 및 신호 Vdata_1 내지 Vdata_k의 일례를 나타낸다. 신호 Sout_1 내지 Sout_N는, 각각, 시프트 레지스터(5601)의 출력 신호의 일례이고, 신호 Vdata_1 내지 Vdata_k는, 각각, 배선(5604_1 내지 5604_k)에 입력되는 신호의 일례이다. 또한, 신호선 구동 회로의 1 동작 기간은, 표시 장치에 있어서의 1 게이트 선택 기간에 대응한다. 1 게이트 선택 기간은, 일례로서, 기간 T1 내지 기간 TN으로 분할된다. 기간 T1 내지 TN은, 각각, 선택된 행에 속하는 화소에 비디오 신호용 데이터(DATA)를 기입하기 위한 기간이다.
또한, 본 실시 형태의 도면 등에 있어서 도시하는 각 구성의, 신호 파형의 밸브 등은 명료화를 위해 과장하여 표기하고 있는 경우가 있다. 따라서, 반드시 그 스케일로 한정되지 않는 것인 것을 부기한다.
기간 T1 내지 기간 TN에 있어서, 시프트 레지스터(5601)는 H레벨의 신호를 배선(5605_1 내지 5605_N)에 순서대로 출력한다. 예를 들어, 기간 T1에 있어서, 시프트 레지스터(5601)는 하이 레벨의 신호를 배선(5605_1)에 출력한다. 그러면, 박막 트랜지스터(5603_1 내지 5603_k)는 온으로 되므로, 배선(5604_1 내지 5604_k)과, 신호선 S1 내지 Sk가 도통 상태로 된다. 이때, 배선(5604_1 내지 5604_k)에는 Data(S1) 내지 Data(Sk)가 입력된다. Data(S1) 내지 Data(Sk)는, 각각, 박막 트랜지스터(5603_1 내지 5603_k)를 통해, 선택되는 행에 속하는 화소 중, 1열째 내지 k열째의 화소에 기입된다. 이와 같이 하여, 기간 T1 내지 TN에 있어서, 선택된 행에 속하는 화소에, k열씩 순서대로 비디오 신호용 데이터(DATA)가 기입된다.
이상과 같이, 비디오 신호용 데이터(DATA)가 복수의 열씩 화소에 기입됨으로써, 비디오 신호용 데이터(DATA)의 수, 또는 배선의 수를 줄일 수 있다. 따라서, 외부 회로와의 접속수를 줄일 수 있다. 또한, 비디오 신호용 데이터(DATA)가 복수의 열씩 화소에 기입됨으로써, 기입 시간을 길게 할 수 있어, 비디오 신호용 데이터(DATA)의 기입 부족을 방지할 수 있다.
주사선 구동 회로 및/또는 신호선 구동 회로의 일부에 이용할 수 있고, 도 1 또는 도 2에 도시하는 보호 회로를 이용한 시프트 레지스터의 일 형태에 대해 도 5 내지 도 7을 이용하여 설명한다.
주사선 구동 회로는 시프트 레지스터를 갖고 있다. 또한 경우에 따라서는 레벨 시프터나 버퍼 등을 갖고 있어도 된다. 주사선 구동 회로에 있어서, 시프트 레지스터에 클록 신호(CK) 및 스타트 펄스 신호(SP)가 입력됨으로써, 선택 신호가 생성된다. 생성된 선택 신호는 버퍼에 있어서 완충 증폭되고, 대응하는 주사선에 공급된다. 주사선에는 1 라인분의 화소의 트랜지스터의 게이트 전극이 접속되어 있다. 그리고, 1 라인 분의 화소의 트랜지스터를 일제히 ON으로 해야만 하므로, 버퍼는 큰 전류를 흘리는 것이 가능한 것이 이용된다.
시프트 레지스터는 제1 펄스 출력 회로(10_1) 내지 제N 펄스 출력 회로(10_N)(N은 3 이상의 자연수)를 갖고 있다[도 5의 (a) 참조]. 도 5의 (a)에 도시하는 시프트 레지스터의 제1 펄스 출력 회로(10_1) 내지 제N 펄스 출력 회로(10_N)에는 제1 배선(11)으로부터 제1 클록 신호(CK1), 제2 배선(12)으로부터 제2 클록 신호(CK2), 제3 배선(13)으로부터 제3 클록 신호(CK3), 제4 배선(14)으로부터 제4 클록 신호(CK4)가 공급된다. 또한 제1 펄스 출력 회로(10_1)에서는 제5 배선(15)으로부터의 스타트 펄스(SP1)(제1 스타트 펄스)가 입력된다. 또한 2단째 이후의 제n 펄스 출력 회로(10_n)(n은 2 이상, N 이하의 자연수)에서는, 1단 전단의 펄스 출력 회로로부터의 신호[전단 신호 OUT(n－1)이라고 함](n은 2 이상의 자연수)가 입력된다. 또한 제1 펄스 출력 회로(10_1)에서는 2단 후단의 제3 펄스 출력 회로(10_3)로부터의 신호가 입력된다. 마찬가지로, 2단째 이후의 제n 펄스 출력 회로(10_n)에서는, 2단 후단의 제(n＋2) 펄스 출력 회로[10_(n＋2)]로부터의 신호[후단 신호 OUT(n＋2)이라고 함]가 입력된다. 따라서, 각 단의 펄스 출력 회로로부터는, 후단 및/또는 2개 전단의 펄스 출력 회로에 입력하기 위한 제1 출력 신호[OUT(1)(SR) 내지 OUT(N)(SR)], 다른 배선 등에 입력되는 제2 출력 신호[OUT(1) 내지 OUT(N)]가 출력된다. 또한, 도 5의 (a)에 도시한 바와 같이, 시프트 레지스터의 최종단의 2개의 단에는 후단 신호 OUT(n＋2)가 입력되지 않지만, 일례로서는, 별도 제6 배선(16)으로부터 제2 스타트 펄스(SP2), 제7 배선(17)으로부터 제3 스타트 펄스(SP3)를 각각 입력하는 구성으로 하면 된다. 또는, 별도 시프트 레지스터의 내부에서 생성된 신호여도 된다. 예를 들어, 화소부로의 펄스 출력에 기여하지 않는 제(N＋1) 펄스 출력 회로[10_(N＋1)], 제(N＋2) 펄스 출력 회로[10_(N＋2)]를 설치하고(더미단이라고도 함), 더미단으로부터 제2 스타트 펄스(SP2) 및 제3 스타트 펄스(SP3)에 상당하는 신호를 생성하는 구성으로 해도 된다.
또한, 클록 신호(CK)는 일정한 간격으로 H레벨과 L레벨(L신호, 저전원 전위 레벨이라고도 함)을 반복하는 신호이다. 여기서, 제1 클록 신호(CK1) 내지 제4 클록 신호(CK4)는, 순서대로 1/4 주기분 지연되어 있다. 본 실시 형태에서는, 제1 클록 신호(CK1) 내지 제4 클록 신호(CK4)를 이용하여, 펄스 출력 회로의 구동의 제어 등을 행한다. 또한, 클록 신호는 입력되는 구동 회로에 따라서, GCK, SCK라고 하는 경우도 있지만, 여기서는 CK로서 설명을 행한다.
제1 입력 단자(21), 제2 입력 단자(22) 및 제3 입력 단자(23)는 제1 배선(11) 내지 제4 배선(14) 중 어느 하나와 전기적으로 접속되어 있다. 예를 들어, 도 5의 (a)에 있어서, 제1 펄스 출력 회로(10_1)는 제1 입력 단자(21)가 제1 배선(11)과 전기적으로 접속되고, 제2 입력 단자(22)가 제2 배선(12)과 전기적으로 접속되고, 제3 입력 단자(23)가 제3 배선(13)과 전기적으로 접속되어 있다. 또한, 제2 펄스 출력 회로(10_2)는 제1 입력 단자(21)가 제2 배선(12)과 전기적으로 접속되고, 제2 입력 단자(22)가 제3 배선(13)과 전기적으로 접속되고, 제3 입력 단자(23)가 제4 배선(14)과 전기적으로 접속되어 있다.
제1 펄스 출력 회로(10_1) 내지 제N 펄스 출력 회로(10_N)의 각각은 제1 입력 단자(21), 제2 입력 단자(22), 제3 입력 단자(23), 제4 입력 단자(24), 제5 입력 단자(25), 제1 출력 단자(26), 제2 출력 단자(27)를 갖고 있는 것으로 한다[도 5의 (b) 참조]. 제1 펄스 출력 회로(10_1)에 있어서, 제1 입력 단자(21)에 제1 클록 신호(CK1)가 입력되고, 제2 입력 단자(22)에 제2 클록 신호(CK2)가 입력되고, 제3 입력 단자(23)에 제3 클록 신호(CK3)가 입력되고, 제4 입력 단자(24)에 스타트 펄스가 입력되고, 제5 입력 단자(25)에 후단 신호 OUT(3)이 입력되고, 제1 출력 단자(26)로부터 제1 출력 신호 OUT(1)(SR)이 출력되고, 제2 출력 단자(27)로부터 제2 출력 신호 OUT(1)이 출력되어 있게 된다.
다음에, 도 5의 (a)에 도시한 펄스 출력 회로에 도 1 또는 도 2에 도시하는 보호 회로를 이용한 구체적인 회로 구성의 일례에 대해, 도 6을 이용하여 설명한다.
도 6에 도시하는 펄스 출력 회로는 제1 트랜지스터(31) 내지 제11 트랜지스터(41)를 갖고 있다. 또한, 제1 보호 회로(104a) 내지 제1 보호 회로(104h), 제2 보호 회로(105a) 내지 제2 보호 회로(105h)를 갖고 있다. 여기서, 제1 보호 회로(104a) 내지 제1 보호 회로(104h)는 도 1 또는 도 2에 도시하는 제1 보호 회로(104)와 대응하고 있고, 제2 보호 회로(105a) 내지 제2 보호 회로(105h)는 도 1 또는 도 2에 도시하는 제2 보호 회로(105)와 대응하고 있다. 또한, 상술한 제1 입력 단자(21) 내지 제5 입력 단자(25) 및 제1 출력 단자(26), 제2 출력 단자(27)에 추가하여, 제1 고전원 전위 VDD가 공급되는 전원선(51), 저전원 전위 VSS가 공급되는 전원선(53)으로부터, 제1 트랜지스터(31) 내지 제11 트랜지스터(41)에 신호, 또는 전원 전위가 공급된다. 여기서 도 6에 있어서의 각 전원선의 전원 전위의 대소 관계는, 전원 전위 VDD는 전원 전위 VSS보다 큰 전위로 한다. 또한, 제1 클록 신호(CK1) 내지 제4 클록 신호(CK4)는 일정한 간격으로 H레벨과 L레벨을 반복하는 신호이지만, H레벨일 때에는 VDD, L레벨일 때에는 VSS라고 한다. 또한, 전원 전위 VDD보다 작고, 전원 전위 VSS보다 큰 전원 전위 VCC를 갖는 전원선을 설치해도 된다. 전원선의 전위 VCC를, 전원선(51)의 전위 VDD보다 낮게 함으로써, 동작에 영향을 미치는 일 없이, 트랜지스터의 게이트 전극에 인가되는 전위를 낮게 억제할 수 있고, 트랜지스터의 임계값의 시프트를 저감시켜, 열화를 억제할 수 있다.
또한, 트랜지스터의 소스와 드레인은 박막 트랜지스터의 구조나 동작 조건 등에 따라서 바뀌기 때문에, 어느 것이 소스 또는 드레인인지를 한정하는 것이 곤란하다. 따라서, 소스 및 드레인으로서 기능하는 영역을, 소스 혹은 드레인이라고 부르지 않는 경우가 있다. 그 경우, 일례로서는, 각각을 제1 단자, 제2 단자로 표기하는 경우가 있다.
도 6에 있어서 제1 트랜지스터(31)는 제1 단자가 전원선(51)에 전기적으로 접속되고, 제2 단자가 제9 트랜지스터(39)의 제1 단자에 전기적으로 접속되고, 게이트 전극이 제4 입력 단자(24)에 전기적으로 접속되어 있다. 제2 트랜지스터(32)는 제1 단자가 전원선(53)에 전기적으로 접속되고, 제2 단자가 제9 트랜지스터(39)의 제1 단자에 전기적으로 접속되고, 게이트 전극이 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되어 있다. 제3 트랜지스터(33)는 제1 단자가 제1 입력 단자(21)에 전기적으로 접속되고, 제2 단자가 제1 출력 단자(26)에 전기적으로 접속되어 있다. 제4 트랜지스터(34)는 제1 단자가 전원선(53)에 전기적으로 접속되고, 제2 단자가 제1 출력 단자(26)에 전기적으로 접속되어 있다. 제5 트랜지스터(35)는 제1 단자가 전원선(53)에 전기적으로 접속되고, 제2 단자가 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 게이트 전극이 제4 입력 단자(24)에 전기적으로 접속되어 있다. 제6 트랜지스터(36)는 제1 단자가 전원선(51)에 전기적으로 접속되고, 제2 단자가 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 게이트 전극이 제5 입력 단자(25)에 전기적으로 접속되어 있다. 제7 트랜지스터(37)는 제1 단자가 전원선(51)에 전기적으로 접속되고, 제2 단자가 제8 트랜지스터(38)의 제2 단자에 전기적으로 접속되고, 게이트 전극이 제3 입력 단자(23)에 전기적으로 접속되어 있다. 제8 트랜지스터(38)는 제1 단자가 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 게이트 전극이 제2 입력 단자(22)에 전기적으로 접속되어 있다. 제9 트랜지스터(39)는 제1 단자가 제1 트랜지스터(31)의 제2 단자 및 제2 트랜지스터(32)의 제2 단자에 전기적으로 접속되고, 제2 단자가 제3 트랜지스터(33)의 게이트 전극 및 제10 트랜지스터(40)의 게이트 전극에 전기적으로 접속되고, 게이트 전극이 전원선(51)에 전기적으로 접속되어 있다. 제10 트랜지스터(40)는 제1 단자가 제1 입력 단자(21)에 전기적으로 접속되고, 제2 단자가 제2 출력 단자(27)에 전기적으로 접속되고, 게이트 전극이 제9 트랜지스터(39)의 제2 단자에 전기적으로 접속되어 있다. 제11 트랜지스터(41)는 제1 단자가 전원선(53)에 전기적으로 접속되고, 제2 단자가 제2 출력 단자(27)에 전기적으로 접속되고, 게이트 전극이 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되어 있다.
또한, 전원 전위 VCC를 갖는 전원선을 설치하는 경우, 제6 트랜지스터(36)의 제1 단자, 제7 트랜지스터(37)의 제1 단자 및 제9 트랜지스터(39)의 게이트 전극에 전원선(51) 대신에, 전원 전위 VCC를 갖는 전원선을 전기적으로 접속하면 된다.
도 6에 있어서, 전원선(51)과 전기적으로 접속된 제1 보호 회로(104a)와 전원선(53)과 전기적으로 접속된 제2 보호 회로(105a) 사이에 제1 트랜지스터(31)의 게이트 전극이 전기적으로 접속되어 있다. 또한, 전원선(51)과 전기적으로 접속된 제1 보호 회로(104b)와 전원선(53)과 전기적으로 접속된 제2 보호 회로(105b) 사이에 제8 트랜지스터(38)의 게이트 전극이 전기적으로 접속되어 있다. 또한, 전원선(51)과 전기적으로 접속된 제1 보호 회로(104c)와 전원선(53)과 전기적으로 접속된 제2 보호 회로(105c) 사이에 제7 트랜지스터(37)의 게이트 전극이 전기적으로 접속되어 있다. 또한, 전원선(51)과 전기적으로 접속된 제1 보호 회로(104d)와 전원선(53)과 전기적으로 접속된 제2 보호 회로(105d) 사이에 제6 트랜지스터(36)의 게이트 전극이 전기적으로 접속되어 있다. 또한, 전원선(51)과 전기적으로 접속된 제1 보호 회로(104e)와 전원선(53)과 전기적으로 접속된 제2 보호 회로(105e) 사이에 제4 트랜지스터(34)의 게이트 전극이 전기적으로 접속되어 있다. 또한, 전원선(51)과 전기적으로 접속된 제1 보호 회로(104f)와 전원선(53)과 전기적으로 접속된 제2 보호 회로(105f) 사이에 제1 출력 단자(26)가 전기적으로 접속되어 있다. 또한, 전원선(51)과 전기적으로 접속된 제1 보호 회로(104g)와 전원선(53)과 전기적으로 접속된 제2 보호 회로(105g) 사이에 제1 입력 단자(21)가 전기적으로 접속되어 있다. 또한, 전원선(51)과 전기적으로 접속된 제1 보호 회로(104h)와 전원선(53)과 전기적으로 접속된 제2 보호 회로(105h) 사이에 제2 출력 단자(27)가 전기적으로 접속되어 있다.
도 1 및 도 2를 이용하여 설명한 바와 같이, 전원선(51)과 접속된 제1 보호 회로(104a) 내지 제1 보호 회로(104h)와 전원선(53)과 접속된 제2 보호 회로(105a) 내지 제2 보호 회로(105h) 사이에 설치된 전극 또는 단자를 갖는 반도체 소자 및 전극이나 단자와 접속된 반도체 소자에 있어서, ESD 등의 높은 서지 전압이 인가된 경우라도, 제1 보호 회로(104a) 내지 제1 보호 회로(104h) 또는 제2 보호 회로(105a) 내지 제2 보호 회로(105h)가 방전 경로가 되어, 반도체 소자에 서지 전류가 흐르는 것을 방지할 수 있다.
단, 제1 보호 회로(104a) 내지 제1 보호 회로(104h) 및 제2 보호 회로(105a) 내지 제2 보호 회로(105h)는 모두가 필수라고 하는 것은 아니고, 필요에 따라서 적절하게 설치하면 된다.
도 6에 있어서, 제3 트랜지스터(33)의 게이트 전극, 제10 트랜지스터(40)의 게이트 전극 및 제9 트랜지스터(39)의 제2 단자의 접속 부위를 노드 A라 한다. 또한, 제2 트랜지스터(32)의 게이트 전극, 제4 트랜지스터(34)의 게이트 전극, 제5 트랜지스터(35)의 제2 단자, 제6 트랜지스터(36)의 제2 단자, 제8 트랜지스터(38)의 제1 단자 및 제11 트랜지스터(41)의 게이트 전극의 접속 부위를 노드 B라 한다.
여기서, 도 6에 도시한 펄스 출력 회로를 복수 구비하는 시프트 레지스터의 타이밍 차트에 대해 도 7에 도시한다. 또한 시프트 레지스터가 주사선 구동 회로인 경우, 도 7 중 기간 61은 수직 귀선 기간이고, 기간 62는 게이트 선택 기간에 상당한다.
또한, 도 6에 도시한 바와 같이, 게이트에 전원 전위 VDD가 인가되는 제9 트랜지스터(39)를 설치해 둠으로써, 부스트랩 동작의 전후에 있어서, 이하와 같은 이점이 있다.
게이트 전극에 전원 전위 VDD가 인가되는 제9 트랜지스터(39)가 없는 경우, 부스트랩 동작에 의해 노드 A의 전위가 상승하면, 제1 트랜지스터(31)의 제2 단자인 소스의 전위가 상승해 가, 전원 전위 VDD보다 커진다. 그리고, 제1 트랜지스터(31)의 소스가 제1 단자측, 즉 전원선(51)측으로 전환된다. 그로 인해, 제1 트랜지스터(31)에 있어서는, 게이트와 소스 사이, 게이트와 드레인 사이 모두, 큰 전압이 인가되므로 큰 스트레스가 가해져, 트랜지스터의 열화의 요인으로 될 수 있다. 따라서, 게이트 전극에 전원 전위 VDD가 인가되는 제9 트랜지스터(39)를 설치해 둠으로써, 부스트랩 동작에 의해 노드 A의 전위는 상승하지만, 제1 트랜지스터(31)의 제2 단자의 전위의 상승이 발생하지 않도록 할 수 있다. 즉, 제9 트랜지스터(39)를 설치함으로써, 제1 트랜지스터(31)의 게이트와 소스 사이에 인가되는 마이너스의 전압의 값을 작게 할 수 있다. 따라서, 본 실시 형태의 회로 구성으로 함으로써, 제1 트랜지스터(31)의 게이트와 소스 사이에 인가되는 마이너스의 전압도 작게 할 수 있으므로, 스트레스에 의한 제1 트랜지스터(31)의 열화를 억제할 수 있다.
또한, 제9 트랜지스터(39)를 설치하는 개소에 대해서는, 제1 트랜지스터(31)의 제2 단자와 제3 트랜지스터(33)의 게이트 사이에 제1 단자와 제2 단자를 통해 접속되도록 설치하는 구성이면 된다. 또한, 본 실시 형태에서의 펄스 출력 회로를 복수 구비하는 시프트 레지스터의 경우, 주사선 구동 회로보다 단수가 많은 신호선 구동 회로에서는, 제9 트랜지스터(39)를 생략해도 되고, 트랜지스터수를 삭감할 수 있는 이점이 있다.
또한 제1 트랜지스터(31) 내지 제11 트랜지스터(41)의 반도체층으로서, 산화물 반도체를 이용함으로써, 박막 트랜지스터의 오프 전류를 저감시킴과 함께, 온 전류 및 전계 효과 이동도를 높일 수 있음과 함께, 열화의 정도를 저감시킬 수 있으므로, 회로 내의 오동작을 저감시킬 수 있다.
또한, 제7 트랜지스터(37)의 게이트 전극에 제3 입력 단자(23)에 의해 공급되는 클록 신호, 제8 트랜지스터(38)의 게이트 전극에 제2 입력 단자(22)에 의해 공급되는 클록 신호는, 제7 트랜지스터(37)의 게이트 전극에 제2 입력 단자(22)에 의해 공급되는 클록 신호, 제8 트랜지스터(38)의 게이트 전극에 제3 입력 단자(23)에 의해 공급되는 클록 신호로 되도록, 결선 관계를 교체해도 동일한 작용을 발휘한다. 이때, 도 6에 도시하는 시프트 레지스터에 있어서, 제7 트랜지스터(37) 및 제8 트랜지스터(38)가 모두 온의 상태로부터, 제7 트랜지스터(37)가 오프, 제8 트랜지스터(38)가 온의 상태, 계속해서 제7 트랜지스터(37)가 오프, 제8 트랜지스터(38)가 오프의 상태로 함으로써, 제2 입력 단자(22) 및 제3 입력 단자(23)의 전위가 저하됨으로써 발생하는, 노드 B의 전위의 저하가 제7 트랜지스터(37)의 게이트 전극의 전위의 저하 및 제8 트랜지스터(38)의 게이트 전극의 전위의 저하에 기인하여 2회 발생하게 된다. 한편, 도 6에 도시하는 시프트 레지스터에 있어서, 제7 트랜지스터(37) 및 제8 트랜지스터(38)가 모두 온의 상태로부터, 제7 트랜지스터(37)가 온, 제8 트랜지스터(38)가 오프의 상태, 계속해서 제7 트랜지스터(37)가 오프, 제8 트랜지스터(38)가 오프의 상태로 함으로써, 제2 입력 단자(22) 및 제3 입력 단자(23)의 전위가 저하됨으로써 발생하는 노드 B의 전위의 저하를, 제8 트랜지스터(38)의 게이트 전극의 전위의 저하에 의한 1회로 저감시킬 수 있다. 그로 인해, 제7 트랜지스터(37)의 게이트 전극에 제3 입력 단자(23)로부터 클록 신호(CK3)가 공급되고, 제8 트랜지스터(38)의 게이트 전극에 제2 입력 단자(22)로부터 클록 신호(CK2)가 공급되는 결선 관계로 하는 것이 적합하다. 왜냐하면, 노드 B의 전위의 변동 횟수가 저감되고, 또한 노이즈를 저감시킬 수 있기 때문이다.
이와 같이, 제1 출력 단자(26) 및 제2 출력 단자(27)의 전위를 L레벨로 유지하는 기간에, 노드 B에 정기적으로 H레벨의 신호가 공급되는 구성으로 함으로써, 펄스 출력 회로의 오동작을 억제할 수 있다.
이상과 같은 구성으로 함으로써, 제작 중에 ESD에 의해 반도체 소자가 파괴되는 것을 억제하는 구동 회로를 제공할 수 있다. 또한, 리크 전류가 작은 보호 회로가 설치된 구동 회로를 제공할 수 있다.
이상, 본 실시 형태에 나타내는 구성, 방법 등은, 본 실시 형태에 나타내는 구성끼리로 조합하여 이용할 수도 있고, 다른 실시 형태에 나타내는 구성, 방법 등과 적절하게 조합하여 이용할 수도 있다.
(실시 형태 2)
본 실시 형태에 있어서는, 실시 형태 1에 나타내는 구동 회로의 제작 방법에 대해, 도 8 및 도 9를 이용하여 설명한다. 예로서 도 8에 도시하는, 트랜지스터(440) 및 트랜지스터(450)를 동시에 제작하는 방법에 대해 설명한다. 여기서, 트랜지스터(440)는 앞의 실시 형태에 나타내는 제1 보호 회로(104)를 형성하는 트랜지스터(114)에 대응하고, 트랜지스터(450)는 반도체 소자(101)로서 기능하는 트랜지스터(111)에 대응한다. 또한, 본 실시 형태에서는, 직접 도시하지 않지만, 앞의 실시 형태에 나타내는 제2 보호 회로(105)를 형성하는 트랜지스터(115)도 트랜지스터(440)와 동일한 방법으로 형성할 수 있다. 또한, 도 3에 도시한 바와 같이 구동 회로부와 표시부를 동일 기판 위에 제작하는 경우, 표시부의 트랜지스터도 동일한 방법으로 제작할 수 있다.
도 8의 (f)에 도시한 바와 같이, 트랜지스터(440)는 절연막(420)이 설치된 절연 표면을 갖는 기판(400) 위에 채널 형성 영역(409), 소스 영역(404a), 드레인 영역(404b)을 포함하는 산화물 반도체막(403), 소스 전극층(405a), 드레인 전극층(405b), 게이트 절연막(402), 게이트 전극층(401)을 갖는다. 또한, 트랜지스터(450)는 절연막(420)이 설치된 절연 표면을 갖는 기판(400) 위에, 채널 형성 영역(419), 소스 영역(414a), 드레인 영역(414b)을 포함하는 산화물 반도체막(413), 소스 전극층(415a), 드레인 전극층(415b), 배선층(415c), 게이트 절연막(412), 게이트 전극층(411)을 갖는다.
이하, 도 8의 (a) 내지 도 8의 (f)를 이용하여 트랜지스터(440) 및 트랜지스터(450)의 제작 공정에 대해 설명한다.
우선, 절연 표면을 갖는 기판(400) 위에 절연막(420)을 형성한다.
절연 표면을 갖는 기판(400)에 이용할 수 있는 기판에 큰 제한은 없지만, 적어도, 후의 열처리에 견딜 수 있을 정도의 내열성을 갖고 있는 것이 필요해진다. 예를 들어, 바륨 붕규산 유리나 알루미노 붕규산 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 이용할 수 있다. 또한, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있고, 이들 기판 위에 반도체 소자가 설치된 것을, 기판(400)으로서 이용해도 된다.
절연막(420)으로서는, 플라즈마 CVD법 또는 스퍼터링법 등에 의해, 산화 실리콘, 산화질화 실리콘, 산화알루미늄, 산화질화알루미늄, 산화하프늄, 산화갈륨, 질화 실리콘, 질화산화 실리콘, 질화알루미늄, 질화산화알루미늄, 또는 이들의 혼합 재료를 이용하여 형성할 수 있다.
절연막(420)은 단층이어도, 적층이어도 되지만, 산화물 반도체막(403)에 접하는 막에는 산화물 절연막을 이용하는 것이 바람직하다. 본 실시 형태에서는 절연막(420)으로서 스퍼터링법을 이용하여 형성하는 산화 실리콘막을 이용한다.
다음에, 절연막(420) 위에 산화물 반도체막을 성막하고, 산화물 반도체막을 섬 형상으로 패터닝하여 산화물 반도체막(403) 및 산화물 반도체막(413)을 형성한다.
절연막(420)은 산화물 반도체막(403) 및 산화물 반도체막(413)과 접하므로, 막 중(벌크 중)에 적어도 화학양론비를 초과하는 양의 산소가 존재하는 것이 바람직하다. 예를 들어, 절연막(420)으로서, 산화 실리콘막을 이용하는 경우에는, SiO2＋α(단, α>0)로 한다. 이와 같은 절연막(420)을 이용함으로써, 산화물 반도체막(403) 및 산화물 반도체막(413)에 산소를 공급할 수 있어, 특성을 양호하게 할 수 있다. 산화물 반도체막(403) 및 산화물 반도체막(413)으로 산소를 공급함으로써, 막 중의 산소 결손을 보충할 수 있다.
예를 들어, 산소의 공급원이 되는 산소를 많이(과잉으로) 포함하는 절연막(420)을 산화물 반도체막(403) 및 산화물 반도체막(413)과 접하여 설치함으로써, 상기 절연막(420)으로부터 산화물 반도체막(403) 및 산화물 반도체막(413)으로 산소를 공급할 수 있다. 산화물 반도체막(403) 및 산화물 반도체막(413)과 절연막(420)을 적어도 일부가 접한 상태에서 가열 처리를 행함으로써 산화물 반도체막(403) 및 산화물 반도체막(413)으로의 산소의 공급을 행해도 된다.
산화물 반도체막(403) 및 산화물 반도체막(413)의 형성 공정에 있어서, 산화물 반도체막(403) 및 산화물 반도체막(413)에 수소, 또는 물이 가능한 한 포함되지 않도록 하기 위해, 산화물 반도체막(403) 및 산화물 반도체막(413)의 성막의 전처리로서, 스퍼터링 장치의 예비 가열실에서 절연막(420)이 형성된 기판을 예비 가열하고, 기판 및 절연막(420)에 흡착한 수소, 수분 등의 도펀트를 이탈하여 배기하는 것이 바람직하다. 또한, 예비 가열실에 설치하는 배기 수단은 크라이오 펌프가 바람직하다.
산화물 반도체막(403) 및 산화물 반도체막(413)에 이용하는 산화물 반도체로서는, 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 이용한 트랜지스터의 전기 특성의 편차를 줄이기 위한 스태빌라이저로서, 그들에 추가하여 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 스태빌라이저로서, 란타노이드인 란탄(La), 세륨(Ce), 프레세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 일종 혹은 복수종을 가져도 된다.
예를 들어, 산화물 반도체로서, 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 이용할 수 있다. 본 실시 형태에서는, 산화물 반도체로서 IGZO를 이용하는 것으로 한다.
또한, 여기서, 예를 들어 In-Ga-Zn계 산화물이라 함은, In과 Ga와 Zn을 주성분으로 하여 갖는 산화물이라고 하는 의미이고, In과 Ga와 Zn의 비율은 상관없다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어가 있어도 된다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m>0, 또한 m은 정수가 아님)으로 표기되는 재료를 이용해도 된다. 또한, M은 Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In2SnO5(ZnO)n(n>0, 또한 n은 정수)으로 표기되는 재료를 이용해도 된다.
예를 들어, In:Ga:Zn＝1:1:1(＝1/3:1/3:1/3), In:Ga:Zn＝1:3:2(＝1/6:1/2:1/3), In:Ga:Zn＝3:1:2(＝1/2:1/6:1/3) 혹은 In:Ga:Zn＝2:2:1(＝2/5:2/5:1/5)의 원자수비의 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 이용할 수 있다. 또는, In:Sn:Zn＝1:1:1(＝1/3:1/3:1/3), In:Sn:Zn＝2:1:3(＝1/3:1/6:1/2) 혹은 In:Sn:Zn＝2:1:5(＝1/4:1/8:5/8)의 원자수비의 In-Sn-Zn계 산화물이나 그 조성의 근방의 산화물을 이용하면 된다.
그러나, 이들로 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 편차 등)에 따라서 적절한 조성의 것을 이용하면 된다. 또한, 필요로 하는 반도체 특성을 얻기 위해, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도가 얻어진다. 그러나, In-Ga-Zn계 산화물에서도, 벌크 내 결함 밀도를 낮게 함으로써 이동도를 높일 수 있다.
또한, 예를 들어 In, Ga, Zn의 원자수비가 In:Ga:Zn＝a:b:c(a＋b＋c＝1)인 산화물의 조성이, 원자수비가 In:Ga:Zn＝A:B:C(A＋B＋C＝1)인 산화물의 조성의 근방이라고 함은, a, b, c가, (a－A)2＋(b－B)2＋(c－C)2≤r2를 만족시키는 것을 말하고, r은, 예를 들어 0.05로 하면 된다. 다른 산화물에서도 마찬가지이다.
또한, 산화물 반도체막은 단층뿐만 아니라, 2층 이상의 적층 구조로 해도 된다. 이때, 산화물 반도체막을 구성하는 각각의 산화물 반도체층끼리는, 다른 에너지 갭을 갖는 구조여도 되고, 대략 동등한 에너지 갭을 갖는 구조여도 된다. 예를 들어, 산화물 반도체막이, 제1 산화물 반도체층, 제2 산화물 반도체층, 제3 산화물 반도체층의 순서로 적층된 구조의 경우, 에너지 갭이 작은 제2 산화물 반도체층을, 에너지 갭이 큰 제1 산화물 반도체층 및 제3 산화물 반도체층에 의해 사이에 두는 구조로 함으로써, 보다 트랜지스터의 오프 전류(리크 전류)를 저감시키는 효과가 얻어진다.
산화물 반도체는 단결정이어도, 비단결정이어도 된다. 후자의 경우, 아몰퍼스여도, 다결정이어도 된다. 또한, 아몰퍼스 중에 결정성을 갖는 부분을 포함하는 구조여도, 비아몰퍼스여도 된다.
아몰퍼스 상태의 산화물 반도체는 비교적 용이하게 평탄한 표면을 얻을 수 있으므로, 이를 이용하여 트랜지스터를 제작했을 때의 계면 산란을 저감시킬 수 있어, 비교적 용이하고, 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는, 보다 벌크 내 결함을 저감시킬 수 있고, 표면의 평탄성을 높이면 아몰퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는 평균 면 거칠기(Ra)가 1㎚ 이하, 바람직하게는 0.3㎚ 이하, 보다 바람직하게는 0.1㎚ 이하의 표면 위에 형성하면 된다.
또한, Ra는 JIS B0601:2001(ISO4287:1997)에서 정의되어 있는 산술 평균 거칠기를 곡면에 대해 적용할 수 있도록 3차원으로 확장한 것으로, 「기준면으로부터 지정면까지의 편차의 절대값을 평균한 값」으로 표현할 수 있고, 이하의 식으로 정의된다.
Figure 112018089428970-pat00001
여기서, 지정면이라 함은, 거칠기 계측의 대상이 되는 면으로, 좌표[x1, y1, f(x1, y1)][x1, y2, f(x1, y2)][x2, y1, f(x2, y1)][x2, y2, f(x2, y2)]의 4점으로 나타내는 사각형의 영역으로 하고, 지정면을 xy 평면에 투영한 직사각형의 면적을 S0, 기준면의 높이(지정면의 평균의 높이)를 Z0라 한다. Ra는 원자간력 현미경(AFM:Atomic Force Microscope)에 의해 측정 가능하다.
따라서, 절연막(420)에 있어서 산화물 반도체막(403) 및 산화물 반도체막(413)이 접하여 형성되는 영역에 평탄화 처리를 행해도 된다. 평탄화 처리로서는, 특별히 한정되지 않지만, 연마 처리[예를 들어, 화학적 기계 연마(Chemical Mechanical Polishing:CMP)법], 드라이 에칭 처리, 플라즈마 처리를 이용할 수 있다.
플라즈마 처리로서는, 예를 들어 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행할 수 있다. 역스퍼터링이라 함은, 아르곤 분위기 하에서 기판측에 RF 전원을 이용하여 전압을 인가하여 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 이용해도 된다. 역스퍼터링을 행하면, 절연막(420)의 표면에 부착되어 있는 분상 물질(파티클, 먼지라고도 함)을 제거할 수 있다.
평탄화 처리로서, 연마 처리, 드라이 에칭 처리, 플라즈마 처리는 복수회 행해도 되고, 그들을 조합하여 행해도 된다. 또한, 조합하여 행하는 경우, 공정 순서도 특별히 한정되지 않고, 절연막(420) 표면의 요철 상태에 맞추어 적절하게 설정하면 된다.
산화물 반도체막(403) 및 산화물 반도체막(413)으로서, 결정을 포함하고, 결정성을 갖는 산화물 반도체막(결정성 산화물 반도체막)을 이용할 수 있다. 결정성 산화물 반도체막에 있어서의 결정 상태는 결정축의 방향이 무질서한 상태여도, 일정한 배향성을 갖는 상태여도 된다.
예를 들어, 결정성 산화물 반도체막으로서, 표면에 개략 수직인 c축을 갖고 있는 결정을 포함하는, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막을 이용할 수 있다.
CAAC-OS막은 완전한 단결정이 아니고, 완전한 비정질도 아니다. CAAC-OS막은 비정질상에 결정부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 결정부는 1변이 100㎚ 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM:Transmission Electron Microscope)에 의한 관찰상에서는, CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지는 않다. 또한, TEM에 의해 CAAC-OS막에는 입계(그레인 바운드리라고도 함)는 확인할 수 없다. 그로 인해, CAAC-OS막은 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는, c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또한 ab면에 수직인 방향으로부터 볼 때 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에 수직인 방향으로부터 볼 때 금속 원자가 층 형상 또는 금속 원자와 산소 원자가 층 형상으로 배열되어 있다. 또한, 다른 결정부 사이에서, 각각 a축 및 b축의 방향이 다르게 되어 있어도 된다. 본 명세서에 있어서, 단순히 수직이라고 기재하는 경우, 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 단순히 평행이라고 기재하는 경우, －5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에 있어서, 결정부의 분포가 동일하지 않아도 된다. 예를 들어, CAAC-OS막의 형성 과정에 있어서, 산화물 반도체막의 표면측으로부터 결정 성장시키는 경우, 피형성면의 근방에 대해 표면의 근방에서는 결정부가 차지하는 비율이 높아지는 경우가 있다. 또한, CAAC-OS막으로 도펀트를 첨가함으로써, 불순물 첨가 영역에 있어서 결정부가 비정질화되는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되므로, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향하는 경우가 있다. 또한, 결정부의 c축의 방향은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 된다. 결정부는, 성막함으로써, 또는 성막 후에 가열 처리 등의 결정화 처리를 행함으로써 형성된다.
CAAC-OS막을 이용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동을 저감시키는 것이 가능하다. 따라서, 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체막을 구성하는 산소의 일부는 질소로 치환되어도 된다.
또한, CAAC-OS와 같이 결정부를 갖는 산화물 반도체에서는, 보다 벌크 내 결함을 저감시킬 수 있고, 표면의 평탄성을 높이면 아몰퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는 평균 면 거칠기(Ra)가 1㎚ 이하, 바람직하게는 0.3㎚ 이하, 보다 바람직하게는 0.1㎚ 이하의 표면 위에 형성하면 된다.
산화물 반도체막(403) 및 산화물 반도체막(413)의 막 두께는 1㎚ 이상 200㎚ 이하(바람직하게는 5㎚ 이상 30㎚ 이하)로 하고, 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD법, 펄스 레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 적절하게 이용할 수 있다. 또한, 산화물 반도체막(403) 및 산화물 반도체막(413)은 스퍼터링 타깃 표면에 대해, 개략 수직으로 복수의 기판 표면이 세트된 상태에서 성막을 행하는 스퍼터 장치, 소위 CP 스퍼터 장치(Columnar Plasma Sputtering system)를 이용하여 성막해도 된다.
또한, 산화물 반도체막은 성막 시에 산소가 많이 포함되는 조건(예를 들어, 산소 100％의 분위기 하에서 스퍼터링법에 의해 성막을 행하는 것 등)으로 성막하여, 산소를 많이 포함하는(바람직하게는 산화물 반도체가 결정 상태에 있어서의 화학양론비에 대해, 산소의 함유량이 과잉인 영역이 포함되어 있는) 막으로 하는 것이 바람직하다.
산화물 반도체막을 스퍼터링법으로 제작하기 위한 타깃으로서는, 예를 들어 조성비로서, In2O3:Ga2O3:ZnO＝1:1:2[mol비]의 금속 산화물 타깃을 이용하여, In-Ga-Zn계 산화물막을 성막한다. 또한, 이 타깃의 재료 및 조성으로 한정되지 않고, 예를 들어 In2O3:Ga2O3:ZnO＝1:1:1[mol비] 등의 금속 산화물 타깃을 이용해도 된다.
또한, 금속 산화물 타깃의 충전율은 90％ 이상 100％ 이하, 바람직하게는 95％ 이상 99.9％ 이하이다. 충전율이 높은 금속 산화물 타깃을 이용함으로써, 성막한 산화물 반도체막은 치밀한 막으로 할 수 있다.
산화물 반도체막을, 성막할 때에 이용하는 스퍼터링 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 이용하는 것이 바람직하다.
감압 상태로 유지된 성막실 내에 기판을 보유 지지한다. 그리고, 성막실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터 가스를 도입하고, 상기 타깃을 이용하여 기판(400) 위에 산화물 반도체막을 성막한다. 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프, 예를 들어 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 분자 펌프에 콜드 트랩을 첨가한 것이어도 된다. 크라이오 펌프를 이용하여 배기한 성막실은, 예를 들어 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물) 등이 배기되므로, 성막실에서 성막한 산화물 반도체막에 포함되는 도펀트의 농도를 저감시킬 수 있다.
또한, 절연막(420)과 산화물 반도체막을 대기에 해방하지 않고 연속적으로 형성하는 것이 바람직하다. 절연막(420)과 산화물 반도체막을 대기에 폭로하지 않고 연속해서 형성하면, 절연막(420) 표면에 수소나 수분 등의 불순물이 흡착하는 것을 방지할 수 있다.
산화물 반도체막(403) 및 산화물 반도체막(413)으로서 CAAC-OS막을 이용하는 경우, CAAC-OS막은, 예를 들어 다결정인 산화물 반도체 스퍼터링용 타깃을 이용하여, 스퍼터링법에 의해 성막한다. 스퍼터링용 타깃에 이온이 충돌하면, 스퍼터링용 타깃에 포함되는 결정 영역이 a-b면으로부터 벽개하고, a-b면에 평행한 면을 갖는 평판 형상 또는 펠릿 형상의 스퍼터링 입자로서 박리되는 경우가 있다. 이 경우, 평판 형상의 스퍼터링 입자가, 결정 상태를 유지한 상태에서 기판에 도달함으로써, CAAC-OS막을 성막할 수 있다.
또한, CAAC-OS막을 성막하기 위해, 이하의 조건을 적용하는 것이 바람직하다.
성막 시의 불순물 혼입을 저감시킴으로써, 불순물에 의해 결정 상태가 무너지는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물(수소, 물, 이산화탄소 및 질소 등)의 농도를 저감시키면 된다. 또한, 성막 가스 중의 불순물 농도를 저감시키면 된다. 구체적으로는, 이슬점이 －80℃ 이하, 바람직하게는 －100℃ 이하인 성막 가스를 이용한다.
또한, 성막 시의 기판 가열 온도를 높임으로써, 기판 도달 후에 스퍼터링 입자의 마이그레이션이 일어난다. 구체적으로는, 기판 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 성막한다. 성막 시의 기판 가열 온도를 높임으로써, 평판 형상의 스퍼터링 입자가 기판에 도달한 경우, 기판 위에서 마이그레이션이 일어나고, 스퍼터링 입자의 평평한 면이 기판에 부착된다.
또한, 성막 가스 중의 산소 비율을 높여, 전력을 최적화함으로써 성막 시의 플라즈마 대미지를 경감시키면 바람직하다. 성막 가스 중의 산소 비율은 30체적％ 이상, 바람직하게는 100체적％로 한다.
스퍼터링용 타깃의 일례로서, In-Ga-Zn-O 화합물 타깃에 대해 이하에 기술한다.
InOX 분말, GaOY 분말 및 ZnOZ 분말을 소정의 mol수비로 혼합하여, 가압 처리 후, 1000℃ 이상 1500℃ 이하의 온도에서 가열 처리를 함으로써 다결정인 In-Ga-Zn-O 화합물 타깃으로 한다. 또한, X, Y 및 Z는 임의의 정수이다. 여기서, 소정의 mol수비는, 예를 들어 InOX 분말, GaOY 분말 및 ZnOZ 분말이, 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3 또는 3:1:2의 mol수비이다. 또한, 분말의 종류 및 혼합하는 비율은, 제작하는 스퍼터링용 타깃에 따라서 적절하게 변경하면 된다.
또한, 산화물 반도체막에 과잉의 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 행해도 된다. 가열 처리의 온도는 300℃ 이상 700℃ 이하, 또는 기판의 왜곡점 미만으로 한다. 가열 처리는 감압 하 또는 질소 분위기 하 등에서 행할 수 있다. 예를 들어, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체막에 대해 질소 분위기 하 450℃에 있어서 1시간의 가열 처리를 행한다.
또한, 가열 처리 장치는 전기로로 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 이용해도 된다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. GRTA 장치는 고온의 가스를 이용하여 가열 처리를 행하는 장치이다. 고온의 가스에는 아르곤 등의 희가스, 또는 질소와 같은, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다.
예를 들어, 가열 처리로서, 650℃ 내지 700℃의 고온으로 가열한 불활성 가스 중에 기판을 넣고, 몇 분간 가열한 후, 기판을 불활성 가스 중으로부터 나오는 GRTA를 행해도 된다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리는 산화물 반도체막(403) 및 산화물 반도체막(413)의 형성 후, 금속 원소를 포함하는 막이 형성되고 있는 동안 및 산화물 반도체막(403) 및 산화물 반도체막(413)으로의 산소의 도입 공정 전 등이면, 트랜지스터(440) 및 트랜지스터(450)의 제작 공정에 있어서 어느 타이밍에서 행해도 된다.
탈수화 또는 탈수소화를 위한 가열 처리를, 산화물 반도체막이 섬 형상으로 가공되기 전에 행하면, 절연막(420)에 포함되는 산소가 가열 처리에 의해 방출되는 것을 방지할 수 있으므로 바람직하다.
또한, 가열 처리에 있어서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999％) 이상, 바람직하게는 7N(99.99999％) 이상(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 가열 처리로 산화물 반도체막을 가열한 후, 동일한 노에 고순도의 산소 가스, 고순도의 1산화2질소 가스, 또는 초건조 에어[CRDS(캐비티링 다운 레이저 분광법) 방식의 이슬점계를 이용하여 측정한 경우의 수분량이 20ppm(이슬점 환산으로 －55℃) 이하, 바람직하게는 1ppm 이하, 보다 바람직하게는 10ppb 이하의 공기]를 도입해도 된다. 산소 가스 또는 1산화2질소 가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 산소 가스 또는 1산화2질소 가스의 순도를, 6N 이상 바람직하게는 7N 이상(즉, 산소 가스 또는 1산화2질소 가스 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 산소 가스 또는 1산화2질소 가스의 작용에 의해, 탈수화 또는 탈수소화 처리에 의한 도펀트의 배제 공정에 의해 동시에 감소해 버린 산화물 반도체를 구성하는 주성분 재료인 산소를 공급함으로써, 산화물 반도체막을 고순도화 및 i형(진성)화할 수 있다.
산화물 반도체막(403) 및 산화물 반도체막(413)은 성막된 산화물 반도체막을 포토리소그래피 공정에 의해 섬 형상으로 가공하여 형성한다. 또한, 섬 형상의 산화물 반도체막(403) 및 산화물 반도체막(413)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 된다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 이용하지 않으므로, 제조 비용을 저감시킬 수 있다.
또한, 산화물 반도체막의 에칭은, 드라이 에칭이어도, 습식 에칭이어도 되고, 양쪽을 이용해도 된다. 예를 들어, 산화물 반도체막의 습식 에칭에 이용하는 에칭액으로서는, 인산과 아세트산과 질산을 섞은 용액 등을 이용할 수 있다. 또한, ITO07N(간토 화학사제)을 이용해도 된다.
또한, 산화물 반도체막을 소자마다 분리하는 절연막으로 이루어지는 소자 분리 영역을 설치해도 된다.
계속해서, 산화물 반도체막(403) 및 산화물 반도체막(413) 위에 게이트 절연막(422)을 형성한다.
또한, 게이트 절연막(422)의 피복성을 향상시키기 위해, 산화물 반도체막(403) 및 산화물 반도체막(413) 표면에도 상기 평탄화 처리를 행해도 된다. 특히 게이트 절연막(422)으로서 막 두께가 얇은 절연막을 이용하는 경우, 산화물 반도체막(403) 및 산화물 반도체막(413) 표면의 평탄성이 양호한 것이 바람직하다.
게이트 절연막(422)의 막 두께는 1㎚ 이상 100㎚ 이하로 하고, 스퍼터링법, MBE법, CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절하게 이용할 수 있다. 또한, 게이트 절연막(422)은 스퍼터링 타깃 표면에 대해, 개략 수직으로 복수의 기판 표면이 세트된 상태에서 성막을 행하는 스퍼터 장치, 소위 CP 스퍼터 장치를 이용하여 성막해도 된다.
게이트 절연막(422)의 재료로서는, 산화 실리콘막, 산화갈륨막, 산화알루미늄막, 질화 실리콘막, 산화질화 실리콘막, 산화질화알루미늄막, 또는 질화산화 실리콘막을 이용하여 형성할 수 있다. 게이트 절연막(422)은 산화물 반도체막(403) 및 산화물 반도체막(413)과 접하는 부분에 있어서 산소를 포함하는 것이 바람직하다. 특히, 게이트 절연막(422)은 막 중(벌크 중)에 적어도 화학양론비를 초과하는 양의 산소가 존재하는 것이 바람직하고, 예를 들어 게이트 절연막(422)으로서, 산화 실리콘막을 이용하는 경우에는, SiO2＋α(단, α>0)로 한다. 본 실시 형태에서는, 게이트 절연막(422)으로서, SiO2＋α(단, α>0)인 산화 실리콘막을 이용한다. 이 산화 실리콘막을 게이트 절연막(422)으로서 이용함으로써, 산화물 반도체막(403) 및 산화물 반도체막(413)에 산소를 공급할 수 있어, 특성을 양호하게 할 수 있다. 또한, 게이트 절연막(422)은 제작하는 트랜지스터의 사이즈나 게이트 절연막(422)의 단차 피복성을 고려하여 형성하는 것이 바람직하다.
또한, 게이트 절연막(422)의 재료로서 산화하프늄, 산화이트륨, 하프늄실리케이트[HfSixOy(x>0, y>0)], 질소가 첨가된 하프늄실리케이트[HfSiOxNy(x>0, y>0)], 하프늄알루미네이트[HfAlxOy(x>0, y>0)], 산화란탄 등의 high-k 재료를 이용함으로써 게이트 리크 전류를 저감시킬 수 있다. 또한, 게이트 절연막(422)은 단층 구조로 해도 되고, 적층 구조로 해도 된다.
그리고나서, 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여 도전막을 성막하고, 도전막을 선택적으로 패터닝하여 게이트 전극층(401) 및 게이트 전극층(411)을 게이트 절연막(422) 위에 형성한다[도 8의 (a) 참조]. 게이트 전극층(401) 및 게이트 전극층(411)은 몰리브덴, 티탄, 탄탈, 텅스텐, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 이용하여 형성할 수 있다. 또한, 게이트 전극층(401) 및 게이트 전극층(411)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 이용해도 된다. 게이트 전극층(401) 및 게이트 전극층(411)은 단층 구조로 해도 되고, 적층 구조로 해도 된다. 본 실시 형태에서는, 게이트 전극층(401) 및 게이트 전극층(411)으로서 텅스텐을 이용한다.
또한, 게이트 전극층(401) 및 게이트 전극층(411)의 재료는 인듐 주석 산화물, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티탄을 포함하는 인듐 산화물, 산화티탄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화규소를 첨가한 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다. 또한, 상기 도전성 재료와, 상기 금속 재료의 적층 구조로 할 수도 있다.
또한, 게이트 절연막(422)과 접하는 게이트 전극층(401) 및 게이트 전극층(411)을 적층으로 하는 경우 일층으로서, 질소를 포함하는 금속 산화물, 구체적으로는, 질소를 포함하는 In-Ga-Zn-O막이나, 질소를 포함하는 In-Sn-O막이나, 질소를 포함하는 In-Ga-O막이나, 질소를 포함하는 In-Zn-O막이나, 질소를 포함하는 Sn-O막이나, 질소를 포함하는 In-O막이나, 금속질화막(InN, SnN 등)을 이용할 수 있다. 이들 막은 5전자 볼트, 바람직하게는 5.5전자 볼트 이상의 일 함수를 갖고, 게이트 전극층으로서 이용한 경우, 트랜지스터의 전기 특성의 임계값 전압을 플러스로 할 수 있어, 소위 노멀리 오프의 스위칭 소자를 실현할 수 있다.
다음에, 게이트 전극층(401) 및 게이트 전극층(411)을 마스크로 하여 게이트 절연막(422)을 에칭하고, 산화물 반도체막(403) 및 산화물 반도체막(413)의 일부를 노출시켜, 게이트 절연막(402) 및 게이트 절연막(412)을 형성한다[도 8의 (b) 참조].
계속해서, 산화물 반도체막(403), 산화물 반도체막(413), 게이트 절연막(402), 게이트 절연막(412), 게이트 전극층(401) 및 게이트 전극층(411) 위에 산화물 반도체막(403) 및 산화물 반도체막(413)의 일부와 접하고, 금속 원소를 포함하는 막(424)을 기판(400)을 가열하면서 성막한다[도 8의 (c) 참조]. 금속 원소를 포함하는 막(424)의 가열 성막의 온도는 100℃ 이상 700℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 하면 된다.
금속 원소를 포함하는 막(424)으로서는, 금속막, 금속 산화물막, 금속 질화물막 등을 들 수 있다. 또한, 금속 원소를 포함하는 막(424)은 산화물 반도체막(403)의 채널 형성 영역(409) 및 산화물 반도체막(413)의 채널 형성 영역(419)에 포함되는 금속 원소와는 다른 금속 원소를 포함하는 것으로 한다.
금속 원소를 포함하는 막(424) 중의 금속 원소로서는, 알루미늄(Al), 티탄(Ti), 몰리브덴(Mo), 텅스텐(W), 하프늄(Hf), 탄탈(Ta), 란탄(La), 바륨(Ba), 마그네슘(Mg), 지르코늄(Zr) 및 니켈(Ni) 중 어느 하나로부터 선택되는 1종 이상을 이용할 수 있다. 금속 원소를 포함하는 막(424)으로서, 상기 금속 원소의 어느 하나로부터 선택되는 1종 이상을 포함하는 금속막, 금속 산화물막, 또는 금속 질화물막(예를 들어, 질화티탄막, 질화몰리브덴막, 질화텅스텐막)을 이용할 수 있다. 또한, 금속 원소를 포함하는 막(424)에 인(P), 붕소(B) 등의 도펀트를 포함시켜도 된다. 본 실시 형태에 있어서 금속 원소를 포함하는 막(424)은 도전성을 갖는다.
금속 원소를 포함하는 막(424)은 플라즈마 CVD법, 스퍼터링법, 또는 증착법 등에 의해 성막할 수 있다. 금속 원소를 포함하는 막(424)의 막 두께는 5㎚ 이상 30㎚ 이하로 하면 된다.
본 실시 형태에서는, 금속 원소를 포함하는 막(424)으로서 막 두께 10㎚의 알루미늄막을 스퍼터링법에 의해 형성한다.
또한, 가열 성막은 질소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기 하에서 행하면 되지만, 상기 질소, 초건조 공기, 또는 희가스 등의 분위기에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또한, 가열 처리 장치에 도입하는 질소, 또는 희가스의 순도를, 6N(99.9999％) 이상, 바람직하게는 7N(99.99999％) 이상(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 또한, 감압 하 또는 진공 중에서 행해도 된다.
금속 원소를 포함하는 막(424)의 가열 성막에 의해, 금속 원소를 포함하는 막(424)으로부터 산화물 반도체막(403) 및 산화물 반도체막(413)으로 금속 원소가 도입된다. 이에 의해, 산화물 반도체막(403)의 게이트 전극층(401)과 중첩하는 영역에 채널 형성 영역(409)이 형성되고, 채널 형성 영역을 채널 길이 방향으로 사이에 두는 영역에, 금속 원소를 포함하고, 채널 형성 영역(409)보다 저항이 낮은 소스 영역(404a) 및 드레인 영역(404b)이 형성된다. 또한 마찬가지로, 산화물 반도체막(413)에 채널 형성 영역(419)과, 금속 원소를 포함하고, 채널 형성 영역(419)보다 저항이 낮은 소스 영역(414a) 및 드레인 영역(414b)이 형성된다.
또한, 도 8의 (c)에 있어서는, 산화물 반도체막(403)의 막 두께 방향 전체 영역에, 채널 형성 영역(409)보다 저항이 낮은 소스 영역(404a) 및 드레인 영역(404b)이 형성되어 있지만, 반드시 이와 같이 형성되는 것으로는 한정되지 않는다. 소스 영역(404a) 및 드레인 영역(404b)이 산화물 반도체막(403)의 일부, 즉 표면 근방에 형성되는 경우도 있다. 또한, 산화물 반도체막(413)에 형성되는 소스 영역(414a) 및 드레인 영역(414b)에 대해서도 마찬가지이다.
다음에, 게이트 절연막(402), 게이트 전극층(401), 게이트 절연막(412) 및 게이트 전극층(411)을 마스크로 하여, 산화물 반도체막(403) 및 산화물 반도체막(413)에 금속 원소를 포함하는 막(424)을 통과하여 도펀트(421)를 선택적으로 도입하고, 소스 영역(404a), 드레인 영역(404b), 소스 영역(414a) 및 드레인 영역(414b)의 가일층의 저저항화를 도모해도 된다[도 8의 (d) 참조].
도펀트(421)는 산화물 반도체막(403) 및 산화물 반도체막(413)의 도전율을 변화시키는 불순물이다. 불순물(421)로서는, 15족 원소[대표적으로는 인(P), 비소(As) 및 안티몬(Sb)], 붕소(B), 알루미늄(Al), 질소(N), 아르곤(Ar), 헬륨(He), 네온(Ne), 인듐(In), 불소(F), 염소(Cl), 티탄(Ti) 및 아연(Zn)의 어느 하나로부터 선택되는 1종 이상을 이용할 수 있다.
상기 도펀트는 금속 원소를 포함하는 막(424)에 포함시켜도 된다.
도펀트(421)는 주입법에 의해, 금속 원소를 포함하는 막(424)을 통과하고, 산화물 반도체막(403) 및 산화물 반도체막(413)에 도입된다. 불순물(421)의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 이멀젼 이온 임플란테이션법 등을 이용할 수 있다. 그때에는, 불순물(421)의 단체의 이온 혹은 수소화물이나 불화물, 염화물의 이온을 이용하면 바람직하다.
불순물(421)의 도입 공정은 가속 전압, 도즈량 등의 주입 조건, 또한 통과시키는 금속 원소를 포함하는 막(424)의 막 두께를 적절하게 설정하여 제어하면 된다. 예를 들어, 붕소를 이용하여, 이온 주입법으로 붕소 이온의 주입을 행하는 경우, 가속 전압 15㎸, 도즈량을 1×1015ions/㎠로 하면 된다. 도즈량은 1×1013ions/㎠ 이상 5×1016ions/㎠ 이하로 하면 된다.
소스 영역 또는 드레인 영역에 있어서의 불순물(421)의 농도는 5×1018/㎤ 이상 1×1022/㎤ 이하인 것이 바람직하다.
또한, 산화물 반도체막(403) 및 산화물 반도체막(413)에 도펀트(421)를 도입하는 처리는, 복수회 행해도 되고, 도펀트의 종류도 복수종 이용해도 된다.
또한, 불순물(421)의 도입 처리 후, 가열 처리를 행해도 된다. 가열 조건으로서는, 온도 300℃ 이상 700℃ 이하, 바람직하게는 300℃ 이상 450℃ 이하로 하고, 질소 분위기 하, 감압 하, 대기(초건조 에어) 하에서 가열 처리를 행해도 된다.
산화물 반도체막(403) 및 산화물 반도체막(413)을 결정성 산화물 반도체막으로 한 경우, 불순물(421)의 도입에 의해, 일부 비정질화하는 경우가 있다. 이 경우, 불순물(421)의 도입 후에 가열 처리를 행함으로써, 산화물 반도체막(403) 및 산화물 반도체막(413)의 결정성을 회복할 수 있다.
또한, 상기한 도펀트의 도입은 소스 영역(404a), 드레인 영역(404b), 소스 영역(414a) 및 드레인 영역(414b)의 가일층의 저저항화를 도모하기 위해 행하지만, 트랜지스터(440) 및 트랜지스터(450)의 제작에 있어서 반드시 행할 필요는 없다.
다음에, 금속 원소를 포함하는 막(424)을 습식 에칭을 이용하여 제거한다[도 8의 (e) 참조]. 본 실시 형태에 도시한 바와 같이, 게이트 전극층(401) 및 게이트 전극층(411)으로서 텅스텐을 이용하고, 산화물 반도체막(403) 및 산화물 반도체막(413)으로서 IGZO를 이용하고, 금속 원소를 포함하는 막(424)으로서 알루미늄을 이용하는 경우, TMAH(Tetra Methyl Ammonium Hydroxide, 테트라메틸암모늄히드록시드)를 0.2 내지 5.0％ 포함하는 유기 알칼리 수용액(예를 들어, 도쿄 오오카 고교 가부시키가이샤, 상품명:NMD3)을 이용하는 것이 바람직하다. 이와 같이 습식 에칭을 행함으로써, 게이트 전극층(401), 게이트 전극층(411), 산화물 반도체막(403) 및 산화물 반도체막(413)에 대해 높은 에칭 선택비로 금속 원소를 포함하는 막(424)을 제거할 수 있다.
물론 습식 에칭의 조건은 이에 한정되는 것은 아니고, 게이트 전극층(401), 게이트 전극층(411), 산화물 반도체막(403), 산화물 반도체막(413) 및 금속 원소를 포함하는 막(424)의 종류 등에 맞추어 적절하게 설정하면 된다.
이와 같이, 습식 에칭으로 금속 원소를 포함하는 막(424)을 제거함으로써, 플라즈마 처리를 행하지 않고, 금속 원소를 포함하는 막(424)을 제거할 수 있으므로, 제1 보호 회로(104) 및 제2 보호 회로(105)가 형성되기 전에, 플라즈마의 대미지로 ESD가 발생하여 구동 회로를 형성하는 트랜지스터(450)가 파괴되는 것을 방지할 수 있다.
그리고, 트랜지스터(440) 및 트랜지스터(450)를 덮도록 절연막(425)을 형성한다.
절연막(425)은 스퍼터링법 등, 절연막(425)에 물, 수소 등의 도펀트를 혼입시키지 않는 방법을 적절하게 이용하여 형성하는 것이 바람직하다. 또한, 절연막(425)으로서는 산소를 과잉으로 포함하는 막으로 하면, 산화물 반도체막(403) 및 산화물 반도체막(413)으로의 산소의 공급원으로 되므로 바람직하다.
본 실시 형태에서는, 절연막(425)으로서 막 두께 100㎚의 산화 실리콘막을, 스퍼터링법을 이용하여 성막한다. 산화 실리콘막의 스퍼터링법에 의한 성막은 희가스(대표적으로는 아르곤) 분위기 하, 산소 분위기 하, 또는 희가스와 산소의 혼합 분위기 하에 있어서 행할 수 있다.
산화물 반도체막의 성막 시와 마찬가지로, 절연막(425)의 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프(크라이오 펌프 등)를 이용하는 것이 바람직하다. 크라이오 펌프를 이용하여 배기한 성막실에서 성막한 절연막(425)에 포함되는 도펀트의 농도를 저감시킬 수 있다. 또한, 절연막(425)의 성막실 내의 잔류 수분을 제거하기 위한 배기 수단으로서는, 터보 분자 펌프에 콜드 트랩을 첨가한 것이어도 된다.
절연막(425)을, 성막할 때에 이용하는 스퍼터 가스로서는, 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 이용하는 것이 바람직하다.
절연막(425)을 적층하는 경우, 산화 실리콘막 외에, 대표적으로 산화알루미늄막, 산화질화 실리콘막, 산화질화알루미늄막, 또는 산화갈륨막 등의 무기 절연막을 이용할 수 있다. 예를 들어, 절연막(425)으로서 산화 실리콘막과 산화알루미늄막의 적층을 이용할 수 있다.
또한, 트랜지스터로 기인한 표면 요철을 저감시키기 위해 평탄화 절연막으로서 기능하는 절연막(426)을 형성해도 된다. 절연막(426)으로서는, 폴리이미드, 아크릴, 벤조시클로부텐계 수지 등의 유기 재료를 이용할 수 있다. 또한 상기 유기 재료 외에, 저유전율 재료(low-k 재료) 등을 이용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연막(426)을 형성해도 된다.
또한, 절연막(425)의 형성 후, 불활성 가스 분위기 하, 또는 산소 분위기 하에서 열처리를 행해도 된다. 열처리의 온도는 200℃ 이상 450℃ 이하로 하는 것이 바람직하고, 250℃ 이상 350℃ 이하로 하는 것이 보다 바람직하다. 이와 같은 열처리를 행함으로써, 트랜지스터(440) 및 트랜지스터(450)의 전기적 특성의 변동을 경감할 수 있다. 또한, 절연막(420), 게이트 절연막(402), 게이트 절연막(412) 또는 절연막(425)이 산소를 포함하는 경우, 산화물 반도체막(403) 및 산화물 반도체막(413)에 산소를 공급하여, 상기 산화물 반도체막(403) 및 산화물 반도체막(413)의 산소 결손을 보충할 수도 있다. 이와 같이, 상술한 열처리에는 산소를 공급하는 효과가 있으므로, 열처리를, 가산화(가산소화) 등으로 부를 수도 있다. 또한, 가산화는 상기한 금속 원소를 포함하는 막(424)의 가열 처리나, 불순물(421)의 첨가 후의 열처리로 겸할 수도 있다.
마지막으로, 절연막(425) 및 절연막(426)에 게이트 전극층(401), 게이트 전극층(411), 소스 영역(404a), 드레인 영역(404b), 소스 영역(414a) 및 드레인 영역(414b)에 도달하는 개구를 형성하고, 절연막(425) 및 절연막(426) 위에 개구를 통하고, 소스 영역(404a) 및 게이트 전극층(401)과 접하도록 소스 전극층(405a)을, 드레인 영역(404b)과 접하도록 드레인 전극층(405b)을, 소스 영역(414a)과 접하도록 소스 전극층(415a)을, 드레인 영역(414b)과 접하도록 드레인 전극층(415b)을, 게이트 전극층(411)과 접하도록 배선층(415c)을 형성한다[도 8의 (f) 참조].
소스 전극층(405a), 드레인 전극층(405b), 소스 전극층(415a), 드레인 전극층(415b) 및 배선층(415c)에 이용하는 도전막으로서는, 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소를 포함하는 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화티탄막, 질화몰리브덴막, 질화텅스텐막) 등을 이용할 수 있다. 또한, Al, Cu 등의 금속막의 하측 또는 상측의 한쪽 또는 양쪽에 Ti, Mo, W 등의 고융점 금속막 또는 그들의 금속 질화물막(질화티탄막, 질화몰리브덴막, 질화텅스텐막)을 적층시킨 구성으로 해도 된다.
소스 전극층(405a), 드레인 전극층(405b), 소스 전극층(415a), 드레인 전극층(415b) 및 배선층(415c)의 제작 시에, ESD 등의 높은 서지 전압이 트랜지스터(111)[트랜지스터(450)]에 인가되었다고 해도, 앞의 실시 형태에서 나타낸 바와 같이, 트랜지스터(114)로 이루어지는 제1 보호 회로(104) 또는 트랜지스터(115)로 이루어지는 제2 보호 회로(105)가 방전 경로로 되므로, 서지 전류가 트랜지스터(111)에 흐르는 것을 방지할 수 있다.
포토리소그래피 공정에 의해 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 소스 전극층(405a), 드레인 전극층(405b), 소스 전극층(415a), 드레인 전극층(415b) 및 배선층(415c)을 형성할 수 있다.
이와 같이 하여, 채널 형성 영역(409), 소스 영역(404a), 드레인 영역(404b)을 포함하는 산화물 반도체막(403), 소스 전극층(405a), 드레인 전극층(405b), 게이트 절연막(402), 게이트 전극층(401)을 갖는 트랜지스터(440)와, 채널 형성 영역(419), 소스 영역(414a), 드레인 영역(414b)을 포함하는 산화물 반도체막(413), 소스 전극층(415a), 드레인 전극층(415b), 배선층(415c), 게이트 절연막(412), 게이트 전극층(411)을 갖는 트랜지스터(450)를 동시에 형성할 수 있다.
여기서, 도 1에 도시한 바와 같이, 소스 전극층(405a)과 배선층(415c)은 전기적으로 접속되고, 드레인 전극층(405b)은, 도 1에 도시하는 제1 배선(102)과 전기적으로 접속된다. 또한, 도 8의 (a) 내지 도 8의 (f)에 도시하는 방법으로 트랜지스터(114)가 아니라, 도 1에 도시하는 제2 보호 회로(105)를 형성하는 트랜지스터(115)를 제작한 경우에는, 드레인 전극층(405b)과 배선층(415c)은 전기적으로 접속되고, 소스 전극층(405a)은 도 1에 도시하는 제2 배선(103)과 전기적으로 접속된다.
또한, 도 8에 도시하는 방법과는 다른 방법으로, 실시 형태 1에 나타내는 구동 회로를 형성할 수도 있다. 도 9를 이용하여, 도 8에 도시하는 방법과는 다른 방법으로 트랜지스터(440) 및 트랜지스터(450)를 동시에 제작하는 일례를 나타낸다.
우선, 도 8의 (b)에 도시하는 상태와 마찬가지로, 기판(400) 위에 절연막(420), 산화물 반도체막(403), 산화물 반도체막(413), 게이트 절연막(402), 게이트 절연막(412), 게이트 전극층(401) 및 게이트 전극층(411)을 형성한다. 이들의 상세에 대해서는, 상술한 기재를 참작할 수 있다.
그리고나서, 산화물 반도체막(403), 산화물 반도체막(413), 게이트 절연막(402), 게이트 절연막(412), 게이트 전극층(401) 및 게이트 전극층(411) 위에, 산화물 반도체막(403) 및 산화물 반도체막(413)의 일부와 접하고, 금속 원소를 포함하는 막(424)을 성막한다[도 9의 (a) 참조]. 여기서, 도 8의 (c)에 도시하는 공정에서는, 금속 원소를 포함하는 막(424)을 기판(400)을 가열하면서 성막하였지만, 본 공정에 있어서는, 기판(400)의 가열은 행하지 않거나, 또는 금속 원소를 포함하는 막(424)으로부터 산화물 반도체막(403) 및 산화물 반도체막(413)에 금속 원소가 도입되지 않을 정도의 온도, 예를 들어 100℃ 미만의 온도에서 가열한다.
여기서, 금속 원소를 포함하는 막(424)으로서는, 도 8의 (c)의 설명에서 예로 든 것과 동일한 것을 이용할 수 있고, 성막 방법도 동일한 것을 이용할 수 있다.
다음에, 산화물 반도체막(403) 및 산화물 반도체막(413)의 일부와 금속 원소를 포함하는 막(424)이 접한 상태에서 가열 처리를 행한다[도 9의 (b) 참조]. 여기서, 가열 온도는 100℃ 이상 700℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 하면 된다.
예를 들어, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 금속 원소를 포함하는 막(424), 산화물 반도체막(403) 및 산화물 반도체막(413)에 대해 불활성 가스 분위기 하 300℃에 있어서 1시간의 가열 처리를 행한다.
또한, 가열 처리 장치는 전기로로 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 이용해도 된다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용하여 가열 처리를 행하는 장치이다. 고온의 가스에는 아르곤 등의 희가스, 또는 질소와 같은, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
예를 들어, 가열 처리로서, 650℃ 내지 700℃의 고온으로 가열한 불활성 가스 중에 기판을 넣고, 몇 분간 가열한 후, 기판을 불활성 가스 중으로부터 나오는 GRTA를 행해도 된다.
또한, 가열 처리는 질소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기 하에서 행하면 되지만, 상기 질소, 초건조 공기, 또는 희가스 등의 분위기에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또한, 가열 처리 장치에 도입하는 질소, 또는 희가스의 순도를, 6N(99.9999％) 이상, 바람직하게는 7N(99.99999％) 이상(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 또한, 감압 하 또는 진공 중에서 행해도 된다.
금속 원소를 포함하는 막(424)의 가열 처리에 의해, 금속 원소를 포함하는 막(424)으로부터 산화물 반도체막(403) 및 산화물 반도체막(413)으로 금속 원소가 도입된다. 이에 의해, 산화물 반도체막(403)의 게이트 전극층(401)과 중첩하는 영역에 채널 형성 영역(409)이 형성되고, 채널 형성 영역을 채널 길이 방향으로 사이에 두는 영역에, 금속 원소를 포함하고, 채널 형성 영역(409)보다 저항이 낮은 소스 영역(404a) 및 드레인 영역(404b)이 형성된다. 또한 마찬가지로, 산화물 반도체막(413)에 채널 형성 영역(419)과, 금속 원소를 포함하고, 채널 형성 영역(419)보다 저항이 낮은 소스 영역(414a) 및 드레인 영역(414b)이 형성된다.
또한, 도 9의 (b)에 있어서는, 산화물 반도체막(403)의 막 두께 방향 전체 영역에, 채널 형성 영역(409)보다 저항이 낮은 소스 영역(404a) 및 드레인 영역(404b)이 형성되어 있지만, 반드시 이와 같이 형성되는 것만은 아니다. 소스 영역(404a) 및 드레인 영역(404b)이 산화물 반도체막(403)의 일부, 즉 표면 근방에 형성되는 경우도 있다. 또한, 산화물 반도체막(413)에 형성되는 소스 영역(414a) 및 드레인 영역(414b)에 대해서도 마찬가지이다.
또한, 가열 처리의 전후에 있어서, 도 8의 (d)에서 도시한 바와 같이, 게이트 절연막(402), 게이트 전극층(401), 게이트 절연막(412) 및 게이트 전극층(411)을 마스크로 하여, 산화물 반도체막(403) 및 산화물 반도체막(413)에 금속 원소를 포함하는 막(424)을 통과하여 도펀트(421)를 선택적으로 도입해도 된다. 불순물(421)의 도입의 상세에 대해서는, 도 8의 (d)에 관한 기재를 참작할 수 있다.
이하, 도 8의 (e) 및 도 8의 (f)에서 도시한 방법과 마찬가지로, 금속 원소를 포함하는 막(424)을 습식 에칭을 이용하여 제거하고[도 9의 (c) 참조], 트랜지스터(440) 및 트랜지스터(450)를 덮도록 절연막(425) 및 절연막(426)을 형성하고, 소스 영역(404a) 및 게이트 전극층(401)과 접하도록 소스 전극층(405a)을, 드레인 영역(404b)과 접하도록 드레인 전극층(405b)을, 소스 영역(414a)과 접하도록 소스 전극층(415a)을, 드레인 영역(414b)과 접하도록 드레인 전극층(415b)을, 게이트 전극층(411)과 접하도록 배선층(415c)을 형성한다[도 9의 (d) 참조]. 이들의 상세에 대해서는, 도 8의 (e) 및 도 8의 (f)에 관한 기재를 참작할 수 있다.
이상과 같이 하여, 트랜지스터(440)의 산화물 반도체막(403)에 금속 원소와 도펀트(421)를 포함시켜, 채널 형성 영역(409)보다 저항이 낮은 소스 영역(404a) 및 드레인 영역(404b)을 형성할 수 있다. 이에 의해, 트랜지스터(440)는 온 특성(예를 들어, 온 전류 및 전계 효과 이동도)이 높아, 고속 동작, 고속 응답이 가능해진다. 또한, 소스 영역(404a)과 드레인 영역(404b) 사이에 형성되는 채널 형성 영역(409)에 가해지는 전계를 완화시킬 수 있다. 또한, 소스 영역(404a)과 드레인 영역(404b)에 있어서 산화물 반도체막(403)과 소스 전극층(405a) 및 드레인 전극층(405b)을 전기적으로 접속시킴으로써 산화물 반도체막(403)과 소스 전극층(405a) 및 드레인 전극층(405b)의 접촉 저항을 저감시킬 수 있다. 이와 같은 트랜지스터(440)를, 제1 보호 회로(104)의 트랜지스터(114) 또는 제2 보호 회로(105)의 트랜지스터(115)에 이용함으로써, 트랜지스터(111)의 서지 전류의 방전 경로로 되어도 트랜지스터(114) 및 트랜지스터(115)가 파괴되는 위험성을 저감시킬 수 있다.
또한, 트랜지스터(450)의 산화물 반도체막(413)에 금속 원소와 도펀트(421)를 포함시켜, 채널 형성 영역(419)보다 저항이 낮은 소스 영역(414a) 및 드레인 영역(414b)을 형성할 수 있다. 이에 의해, 트랜지스터(450)는 온 특성(예를 들어, 온 전류 및 전계 효과 이동도)이 높아, 고속 동작, 고속 응답이 가능해진다. 또한, 소스 영역(414a)과 드레인 영역(414b) 사이에 형성되는 채널 형성 영역(419)에 가해지는 전계를 완화시킬 수 있다. 또한, 소스 영역(414a)과 드레인 영역(414b)에 있어서 산화물 반도체막(413)과 소스 전극층(415a) 및 드레인 전극층(415b)을 전기적으로 접속시킴으로써, 산화물 반도체막(413)과 소스 전극층(415a) 및 드레인 전극층(415b)의 접촉 저항을 저감시킬 수 있다.
고순도화되어, 산소 결손이 보충된 산화물 반도체막(403) 및 산화물 반도체막(413)은 수소, 물 등의 불순물이 충분히 제거되어 있고, 산화물 반도체막(403) 및 산화물 반도체막(413) 중의 수소 농도는 5×1019/㎤ 이하, 바람직하게는 5×1018/㎤ 이하이다. 또한, 산화물 반도체막(403) 및 산화물 반도체막(413) 중의 수소 농도는 2차 이온 질량 분석법(SIMS:Secondary Ion Mass Spectrometry)으로 측정되는 것이다.
이와 같은 산화물 반도체막(403) 및 산화물 반도체막(413) 중에는 캐리어가 극히 적고(제로에 가까움), 캐리어 농도는 1×1014/㎤ 미만, 바람직하게는 1×1012/㎤ 미만, 더욱 바람직하게는 1×1011/㎤ 미만이다.
본 실시 형태를 이용하여 제작한, 고순도화하고, 산소 결손을 보충하는 산소를 과잉으로 포함하는 산화물 반도체막(403) 및 산화물 반도체막(413)을 이용한 트랜지스터(440) 및 트랜지스터(450)는 오프 상태에 있어서의 전류값(오프 전류값)을, 채널 폭 1㎛당 실온에서 100zA/㎛(1zA(젭토 암페어)는 1×10-21A) 이하, 바람직하게는 10zA/㎛ 이하, 보다 바람직하게는 1zA/㎛ 이하, 더욱 바람직하게는 100yA/㎛ 이하 레벨까지 낮게 할 수 있다.
이와 같은 트랜지스터(440)를 제1 보호 회로(104)의 트랜지스터(114)에 이용함으로써, 제1 보호 회로(104)에 있어서의 리크 전류를 저감시킬 수 있다. 또한, 이와 같은 트랜지스터(440)를 제2 보호 회로(105)의 트랜지스터(115)에 이용함으로써, 제2 보호 회로(105)에 있어서의 리크 전류를 저감시킬 수 있다. 또한, 이와 같이 전기 특성이 높은 트랜지스터(440) 및 트랜지스터(450)를 이용함으로써 고성능 및 고신뢰성의 구동 회로를 제공할 수 있다.
이상과 같은 구성으로 함으로써, 제작 중에 ESD에 의해 반도체 소자가 파괴되는 것을 억제하는 구동 회로 및 구동 회로의 제작 방법을 제공할 수 있다. 또한, 리크 전류가 작은 보호 회로가 설치된 구동 회로 및 구동 회로의 제작 방법을 제공할 수 있다.
이상, 본 실시 형태에 나타내는 구성, 방법 등은 다른 실시 형태에 나타내는 구성, 방법 등과 적절하게 조합하여 이용할 수도 있다.
(실시 형태 3)
본 실시 형태에 있어서는, 실시 형태 2에 나타내는 트랜지스터와는 다른 형상의 트랜지스터로 이루어지는 구동 회로를 제작하는 방법에 대해, 도 10을 이용하여 설명한다. 예로서 도 10에 도시하는, 트랜지스터(460) 및 트랜지스터(470)를 동시에 제작하는 방법에 대해 도시한다. 여기서, 트랜지스터(460)는 앞의 실시 형태에 나타내는 트랜지스터(440), 즉 제1 보호 회로(104)를 형성하는 트랜지스터(114)에 대응하고, 트랜지스터(470)는 트랜지스터(450), 즉 반도체 소자(101)로서 기능하는 트랜지스터(111)에 대응한다. 또한, 본 실시 형태에 있어서도, 직접 도시하지 않지만, 앞의 실시 형태에 나타내는 제2 보호 회로(105)를 형성하는 트랜지스터(115)도 트랜지스터(460)와 동일한 방법으로 형성할 수 있다. 또한, 도 3에 도시한 바와 같이 구동 회로부와 표시부를 동일 기판 위에 제작하는 경우, 표시부의 트랜지스터도 동일한 방법으로 제작할 수 있다.
도 10의 (c)에 도시한 바와 같이, 트랜지스터(460)는 절연막(420)이 설치된 절연 표면을 갖는 기판(400) 위에, 채널 형성 영역(409), 소스 영역(404a), 드레인 영역(404b)을 포함하는 산화물 반도체막(403), 전극층(424a), 전극층(424b), 소스 전극층(405a), 드레인 전극층(405b), 게이트 절연막(402), 게이트 전극층(401)을 갖는다. 또한, 트랜지스터(470)는 절연막(420)이 설치된 절연 표면을 갖는 기판(400) 위에, 채널 형성 영역(419), 소스 영역(414a), 드레인 영역(414b)을 포함하는 산화물 반도체막(413), 전극층(424c), 전극층(424d), 소스 전극층(415a), 드레인 전극층(415b), 배선층(415c), 게이트 절연막(412), 게이트 전극층(411)을 갖는다.
즉, 트랜지스터(460)는 소스 영역(404a)과 소스 전극층(405a)이 전극층(424a)을 통해 접속되고, 드레인 영역(404b)과 드레인 전극층(405b)이 전극층(424b)을 통해 접속되는 점에 있어서 트랜지스터(440)와 다르다. 또한, 트랜지스터(470)는 소스 영역(414a)과 소스 전극층(415a)이 전극층(424c)을 통해 접속되고, 드레인 영역(414b)과 드레인 전극층(415b)이 전극층(424d)을 통해 접속되는 점에 있어서 트랜지스터(450)와 다르다.
이하, 도 10의 (a) 내지 도 10의 (c)를 이용하여 트랜지스터(460) 및 트랜지스터(470)의 제작 공정에 대해 설명한다.
우선, 도 8의 (d) 또는 도 9의 (b)에 도시하는 상태와 마찬가지로, 기판(400) 위에 절연막(420), 산화물 반도체막(403)[소스 영역(404a), 드레인 영역(404b) 및 채널 형성 영역(409)을 가짐], 산화물 반도체막(413)[소스 영역(414a), 드레인 영역(414b) 및 채널 형성 영역(419)을 가짐], 게이트 절연막(402), 게이트 절연막(412), 게이트 전극층(401) 및 게이트 전극층(411) 및 금속 원소를 포함하는 막(424)을 형성한다[도 10의 (a) 참조]. 이들의 상세에 대해서는 실시 형태 2의 기재를 참작할 수 있다.
다음에, 포토리소그래피 공정에 의해 금속 원소를 포함하는 막(424) 위에 레지스트 마스크를 형성하고, 금속 원소를 포함하는 막(424)의 일부를 습식 에칭을 이용하여 선택적으로 제거하고, 소스 영역(404a)과 접하도록 전극층(424a)을, 드레인 영역(404b)과 접하도록 전극층(424b)을, 소스 영역(414a)과 접하도록 전극층(424c)을, 드레인 영역(414b)과 접하도록 전극층(424d)을 형성한다[도 10의 (b) 참조]. 여기서 습식 에칭의 상세에 대해서는, 도 8의 (e)에 관한 기재를 참작할 수 있다.
여기서, 전극층(424a) 및 전극층(424b)은 게이트 전극층(401) 및 게이트 절연막(402)과 접하지 않도록 형성되고, 전극층(424c) 및 전극층(424d)은 게이트 전극층(411) 및 게이트 절연막(412)과 접하지 않도록 형성된다.
다음에, 트랜지스터(460) 및 트랜지스터(470)를 덮도록 절연막(425) 및 절연막(426)을 형성한다[도 10의 (c) 참조]. 절연막(425) 및 절연막(426)의 상세에 대해서는, 앞의 실시 형태를 참작할 수 있다.
또한, 전극층(424a) 내지 전극층(424d)의 형성 후, 예를 들어 절연막(425)의 형성 후에, 도 8의 (d)에서 도시한 바와 같이, 게이트 절연막(402), 게이트 전극층(401), 게이트 절연막(412), 게이트 전극층(411) 및 전극층(424a) 내지 전극층(424d)을 마스크로 하여, 산화물 반도체막(403) 및 산화물 반도체막(413)에 금속 원소를 포함하는 막(424)을 통과하여 도펀트(421)를 선택적으로 도입해도 된다. 불순물(421)의 도입의 상세에 대해서는, 도 8의 (d)에 관한 기재를 참작할 수 있다. 이에 의해, 소스 영역(404a)의 전극층(424a)과 중첩하고 있지 않은 영역, 드레인 영역(404b)의 전극층(424b)과 중첩하고 있지 않은 영역, 소스 영역(414a)의 전극층(424c)과 중첩하고 있지 않은 영역, 드레인 영역(414b)의 전극층(424d)과 중첩하고 있지 않은 영역을 보다 저저항으로 할 수 있으므로, 트랜지스터(460) 및 트랜지스터(470)의 온 특성(예를 들어, 온 전류 및 전계 효과 이동도)의 향상을 도모할 수 있다.
마지막으로, 절연막(425) 및 절연막(426)에 게이트 전극층(401), 게이트 전극층(411) 및 전극층(424a) 내지 전극층(424d)에 도달하는 개구를 형성하여, 절연막(425) 및 절연막(426) 위에 개구를 거쳐서, 전극층(424a) 및 게이트 전극층(401)과 접하도록 소스 전극층(405a)을, 전극층(424b)과 접하도록 드레인 전극층(405b)을, 전극층(424c)과 접하도록 소스 전극층(415a)을, 전극층(424d)과 접하도록 드레인 전극층(415b)을, 게이트 전극층(411)과 접하도록 배선층(415c)을 형성한다[도 10의 (c) 참조]. 여기서, 소스 전극층(405a), 드레인 전극층(405b), 소스 전극층(415a), 드레인 전극층(415b) 및 배선층(415c)에 이용하는 도전막, 도전막의 성막 방법 및 도전막의 에칭 방법에 대해서는, 앞의 실시 형태를 참작할 수 있다.
이와 같이 하여, 채널 형성 영역(409), 소스 영역(404a), 드레인 영역(404b)을 포함하는 산화물 반도체막(403), 전극층(424a), 전극층(424b), 소스 전극층(405a), 드레인 전극층(405b), 게이트 절연막(402), 게이트 전극층(401)을 갖는 트랜지스터(460)와, 채널 형성 영역(419), 소스 영역(414a), 드레인 영역(414b)을 포함하는 산화물 반도체막(413), 전극층(424c), 전극층(424d), 소스 전극층(415a), 드레인 전극층(415b), 배선층(415c), 게이트 절연막(412), 게이트 전극층(411)을 갖는 트랜지스터(470)를 동시에 형성할 수 있다.
이와 같이, 소스 영역(404a)과 소스 전극층(405a)이 전극층(424a)을 거쳐서 접속되고, 드레인 영역(404b)과 드레인 전극층(405b)이 전극층(424b)을 거쳐서 접속되고, 소스 영역(414a)과 소스 전극층(415a)이 전극층(424c)을 거쳐서 접속되고, 드레인 영역(414b)과 드레인 전극층(415b)이 전극층(424d)을 거쳐서 접속됨으로써, 각각의 접속 부분에 있어서의 접촉 저항을 저감시킬 수 있다.
소스 전극층(405a), 드레인 전극층(405b), 소스 전극층(415a), 드레인 전극층(415b) 및 배선층(415c)의 제작 시에, ESD 등의 높은 서지 전압이 트랜지스터(111)[트랜지스터(470)]에 인가되었다고 해도, 앞의 실시 형태에서 나타낸 바와 같이, 트랜지스터(114)[트랜지스터(460)]로 이루어지는 제1 보호 회로(104) 또는 트랜지스터(115)[트랜지스터(460)]로 이루어지는 제2 보호 회로(105)가 방전 경로로 되므로, 서지 전류가 트랜지스터(111)에 흐르는 것을 방지할 수 있다. 이때, 소스 영역(404a)과 소스 전극층(405a)이 전극층(424a)을 통해 접속되고, 드레인 영역(404b)과 드레인 전극층(405b)이 전극층(424b)을 통해 접속되어 접속 부분에 있어서의 접촉 저항이 저감되어 있으므로, 트랜지스터(111)의 서지 전류의 방전 경로로 되어도 트랜지스터(114) 및 트랜지스터(115)가 파괴될 위험성을 저감시킬 수 있다.
이와 같은 트랜지스터(460)를 제1 보호 회로(104)의 트랜지스터(114)에 이용함으로써, 제1 보호 회로(104)에 있어서의 리크 전류를 저감시킬 수 있다. 또한, 이와 같은 트랜지스터(460)를 제2 보호 회로(105)의 트랜지스터(115)에 이용함으로써, 제2 보호 회로(105)에 있어서의 리크 전류를 저감시킬 수 있다. 또한, 이와 같이 전기 특성이 높은 트랜지스터(460) 및 트랜지스터(470)를 이용함으로써 고성능 및 고신뢰성의 구동 회로를 제공할 수 있다.
또한, 도 10에 도시하는 트랜지스터(460) 및 트랜지스터(470)도 다른, 트랜지스터(480) 및 트랜지스터(490)로 이루어지는 구동 회로를 제작하는 방법에 대해, 도 11을 이용하여 설명한다. 여기서, 트랜지스터(480)는, 앞의 실시 형태에 나타내는 트랜지스터(440), 즉 제1 보호 회로(104)를 형성하는 트랜지스터(114)에 대응하고, 트랜지스터(490)는 트랜지스터(450), 즉 반도체 소자(101)로서 기능하는 트랜지스터(111)에 대응한다. 또한, 본 실시 형태에 있어서도, 직접 도시하지 않지만, 앞의 실시 형태에 나타내는 제2 보호 회로(105)를 형성하는 트랜지스터(115)도 트랜지스터(480)와 동일한 방법으로 형성할 수 있다. 또한, 도 3에 도시한 바와 같이 구동 회로부와 표시부를 동일 기판 위에 제작하는 경우, 표시부의 트랜지스터도 동일한 방법으로 제작할 수 있다.
도 11의 (e)에 도시한 바와 같이, 트랜지스터(480)는 절연막(420)이 설치된 절연 표면을 갖는 기판(400) 위에 채널 형성 영역(409), 소스 영역(404a), 드레인 영역(404b), 저농도 불순물 영역(434a) 및 저농도 불순물 영역(434b)을 포함하는 산화물 반도체막(403), 소스 전극층(405a), 드레인 전극층(405b), 게이트 절연막(402), 게이트 전극층(401), 사이드 월 절연막(429a)을 갖는다. 또한, 트랜지스터(490)는 절연막(420)이 설치된 절연 표면을 갖는 기판(400) 위에 채널 형성 영역(419), 소스 영역(414a), 드레인 영역(414b), 저농도 불순물 영역(444a) 및 저농도 불순물 영역(444b)을 포함하는 산화물 반도체막(413), 소스 전극층(415a), 드레인 전극층(415b), 배선층(415c), 게이트 절연막(412), 게이트 전극층(411), 사이드 월 절연막(429b)을 갖는다.
즉, 트랜지스터(480)는 게이트 전극층(401)의 측면에 사이드 월 절연막(429a)이 설치되고, 산화물 반도체막(403)의 사이드 월 절연막(429a)과 중첩하는 영역에 있어서, 소스 영역(404a)과 채널 형성 영역(409)에 끼워지도록 저농도 불순물 영역(434a)이, 드레인 영역(404b)과 채널 형성 영역(409)에 끼워지도록 저농도 불순물 영역(434b)이 설치되는 점에 있어서 트랜지스터(440)와 다르다. 또한, 트랜지스터(490)는 게이트 전극층(411)의 측면에 사이드 월 절연막(429b)이 설치되고, 산화물 반도체막(413)의 사이드 월 절연막(429b)과 중첩하는 영역에 있어서, 소스 영역(414a)과 채널 형성 영역(419)에 끼워지도록 저농도 불순물 영역(444a)이, 드레인 영역(414b)과 채널 형성 영역(419)에 끼워지도록 저농도 불순물 영역(444b)이 설치되는 점에 있어서 트랜지스터(450)와 다르다.
이하, 도 11의 (a) 내지 도 11의 (e)를 이용하여 트랜지스터(480) 및 트랜지스터(490)의 제작 공정에 대해 설명한다.
우선, 도 8의 (b)에 도시하는 상태와 마찬가지로, 기판(400) 위에, 절연막(420), 산화물 반도체막(403), 산화물 반도체막(413), 게이트 절연막(402), 게이트 절연막(412), 게이트 전극층(401) 및 게이트 전극층(411)을 형성한다. 이들의 상세에 대해서는, 실시 형태 2의 기재를 참작할 수 있다.
다음에, 산화물 반도체막(403), 산화물 반도체막(413), 게이트 절연막(402), 게이트 절연막(412), 게이트 전극층(401) 및 게이트 전극층(411)을 덮도록 절연막(429)을 성막하고, 게이트 절연막(402), 게이트 전극층(401), 게이트 절연막(412) 및 게이트 전극층(411)을 마스크로 하여, 산화물 반도체막(403) 및 산화물 반도체막(413)에 절연막(429)을 통과하여 도펀트(423)를 선택적으로 도입한다[도 11의 (a) 참조]. 이에 의해, 산화물 반도체막(403)의 게이트 전극층(401)과 중첩하는 영역에 채널 형성 영역(409)이 형성되고, 채널 형성 영역을 채널 길이 방향으로 사이에 두는 영역에, 채널 형성 영역(409)보다 저항이 낮은 저농도 불순물 영역(434a) 및 저농도 불순물 영역(434b)이 형성된다. 또한 마찬가지로, 산화물 반도체막(413)에 채널 형성 영역(419)과, 채널 형성 영역(419)보다 저항이 낮은 저농도 불순물 영역(444a) 및 저농도 불순물 영역(444b)이 형성된다.
여기서, 절연막(429)에 대해 특별히 한정은 없지만, 예를 들어 TEOS(Tetraethyl-Ortho-Silicate) 혹은 실란 등과, 산소 혹은 아산화질소 등을 반응시켜 형성한 단차 피복성이 양호한 산화 실리콘을 이용할 수 있다. 절연막(429)은 열 CVD, 플라즈마 CVD, 상압 CVD, 바이어스 ECRCVD, 스퍼터링 등의 방법에 의해 형성할 수 있다. 또한, 저온 산화(LTO:Low Temperature Oxidation)법에 의해 형성하는 산화 실리콘을 이용해도 된다.
또한, 도펀트(423)의 도입은 도 8의 (d)에 도시하는 불순물(421)의 도입과 동일한 방법으로 행할 수 있다. 단, 저농도 불순물 영역(434a), 저농도 불순물 영역(434b), 저농도 불순물 영역(444a) 및 저농도 불순물 영역(444b)은 이후의 공정에서 형성하는, 소스 영역(404a), 드레인 영역(404b), 소스 영역(414a) 및 드레인 영역(414b)보다 불순물 농도가 낮아지므로, 이후의 공정에서 행하는 불순물(421)의 도입보다 도즈량을 작게 하는 것이 바람직하다.
다음에, 절연막(429)에 이방성의 에칭을 행하고, 게이트 전극층(401)의 측면에 접하여 사이드 월 절연막(429a)을, 게이트 전극층(411)의 측면에 접하여 사이드 월 절연막(429b)을, 각각 자기 정합적으로 형성한다[도 11의 (b) 참조]. 여기서, 절연막(429)의 에칭은, 예를 들어 RIE(Reactive ion etching:반응성 이온 에칭)법을 이용하여 행할 수 있다.
다음에, 도 8의 (c)에서 도시한 것과 마찬가지로, 산화물 반도체막(403), 산화물 반도체막(413), 게이트 절연막(402), 게이트 절연막(412), 게이트 전극층(401) 및 게이트 전극층(411) 위에, 산화물 반도체막(403) 및 산화물 반도체막(413)의 일부와 접하여, 금속 원소를 포함하는 막(424)을 기판(400)을 가열하면서 성막한다[도 11의 (c) 참조]. 이에 의해, 금속 원소를 포함하는 막(424)으로부터 산화물 반도체막(403) 및 산화물 반도체막(413)에 금속 원소가 도입된다.
따라서, 저농도 불순물 영역(434a)의 사이드 월 절연막(429a)과 중첩하고 있지 않은 영역에 소스 영역(404a)이, 저농도 불순물 영역(434b)의 사이드 월 절연막(429a)과 중첩하고 있지 않은 영역에 드레인 영역(404b)이 형성된다. 또한, 저농도 불순물 영역(444a)의 사이드 월 절연막(429b)과 중첩하고 있지 않은 영역에 소스 영역(414a)이, 저농도 불순물 영역(444b)의 사이드 월 절연막(429b)과 중첩하고 있지 않은 영역에 드레인 영역(414b)이 형성된다. 여기서, 소스 영역(404a), 드레인 영역(404b), 소스 영역(414a) 및 드레인 영역(414b)은 저농도 불순물 영역(434a), 저농도 불순물 영역(434b), 저농도 불순물 영역(444a) 및 저농도 불순물 영역(444b)보다 저항이 낮아진다.
여기서, 금속 원소를 포함하는 막(424)의 성막은 도 8의 (d)에서 도시한 방법과 동일한 방법으로 행할 수 있다. 또한, 도 9의 (a) 및 도 9의 (b)에 도시한 바와 같이, 금속 원소를 포함하는 막(424)을 성막한 후에 가열 처리를 행하도록 해도 된다.
다음에, 게이트 절연막(402), 게이트 전극층(401), 사이드 월 절연막(429a), 게이트 절연막(412), 게이트 전극층(411) 및 사이드 월 절연막(429b)을 마스크로 하여, 산화물 반도체막(403) 및 산화물 반도체막(413)에 금속 원소를 포함하는 막(424)을 통과하여 도펀트(421)를 선택적으로 도입하고, 소스 영역(404a), 드레인 영역(404b), 소스 영역(414a) 및 드레인 영역(414b)의 가일층의 저저항화를 도모해도 된다[도 11의 (d) 참조].
여기서, 불순물(421)의 도입은 도 8의 (d)에 도시하는 불순물(421)의 도입과 동일한 방법으로 행할 수 있다.
이하, 도 8의 (e) 및 도 8의 (f)에 도시한 방법과 마찬가지로, 금속 원소를 포함하는 막(424)을 습식 에칭을 이용하여 제거하고, 트랜지스터(480) 및 트랜지스터(490)를 덮도록 절연막(425) 및 절연막(426)을 형성하고, 소스 영역(404a) 및 게이트 전극층(401)과 접하도록 소스 전극층(405a)을, 드레인 영역(404b)과 접하도록 드레인 전극층(405b)을, 소스 영역(414a)과 접하도록 소스 전극층(415a)을, 드레인 영역(414b)과 접하도록 드레인 전극층(415b)을, 게이트 전극층(411)과 접하도록 배선층(415c)을 형성한다[도 11의 (e) 참조]. 이들의 상세에 대해서는, 도 8의 (e) 및 도 8의 (f)에 관한 기재를 참작할 수 있다.
이와 같이 하여, 채널 형성 영역(409), 소스 영역(404a), 드레인 영역(404b), 저농도 불순물 영역(434a) 및 저농도 불순물 영역(434b)을 포함하는 산화물 반도체막(403), 소스 전극층(405a), 드레인 전극층(405b), 게이트 절연막(402), 게이트 전극층(401), 사이드 월 절연막(429a)을 갖는 트랜지스터(480)와, 채널 형성 영역(419), 소스 영역(414a), 드레인 영역(414b), 저농도 불순물 영역(444a) 및 저농도 불순물 영역(444b)을 포함하는 산화물 반도체막(413), 소스 전극층(415a), 드레인 전극층(415b), 배선층(415c), 게이트 절연막(412), 게이트 전극층(411), 사이드 월 절연막(429b)을 갖는 트랜지스터(490)를 동시에 형성할 수 있다.
이와 같이, 트랜지스터(480)의 산화물 반도체막(403)에 있어서, 채널 형성 영역(409)을 사이에 두도록, 저농도 불순물 영역(434a) 및 저농도 불순물 영역(434b)을 설치하고, 또한 그들을 사이에 두도록 소스 영역(404a) 및 드레인 영역(404b)을 설치함으로써, 채널 형성 영역에 가해지는 전계를 완화시킬 수 있어, 단채널 효과의 억제를 도모할 수 있다. 이는 트랜지스터(490)에 대해서도 마찬가지이다.
소스 전극층(405a), 드레인 전극층(405b), 소스 전극층(415a), 드레인 전극층(415b) 및 배선층(415c)의 제작 시에, ESD 등의 높은 서지 전압이 트랜지스터(111)[트랜지스터(490)]에 인가되었다고 해도, 앞의 실시 형태에서 나타낸 바와 같이, 트랜지스터(114)[트랜지스터(480)]로 이루어지는 제1 보호 회로(104) 또는 트랜지스터(115)[트랜지스터(480)]로 이루어지는 제2 보호 회로(105)가 방전 경로로 되므로, 서지 전류가 트랜지스터(111)에 흐르는 것을 방지할 수 있다.
이와 같은 트랜지스터(480)를 제1 보호 회로(104)의 트랜지스터(114)에 이용함으로써, 제1 보호 회로(104)에 있어서의 리크 전류를 저감시킬 수 있다. 또한, 이와 같은 트랜지스터(480)를 제2 보호 회로(105)의 트랜지스터(115)에 이용함으로써, 제2 보호 회로(105)에 있어서의 리크 전류를 저감시킬 수 있다. 또한, 이와 같이 전기 특성이 높은 트랜지스터(480) 및 트랜지스터(490)를 이용함으로써 고성능 및 고신뢰성의 구동 회로를 제공할 수 있다.
또한, 도 11에 도시하는 트랜지스터(480) 및 트랜지스터(490)와도 다른, 트랜지스터(481) 및 트랜지스터(491)로 이루어지는 구동 회로를 제작하는 방법에 대해, 도 15를 이용하여 설명한다. 여기서, 트랜지스터(481)는 앞의 실시 형태에 나타내는 트랜지스터(440), 즉 제1 보호 회로(104)를 형성하는 트랜지스터(114)에 대응하고, 트랜지스터(491)는 트랜지스터(450), 즉 반도체 소자(101)로서 기능하는 트랜지스터(111)에 대응한다.
도 15의 (e)에 도시한 바와 같이, 트랜지스터(481)는 절연막(420)이 설치된 절연 표면을 갖는 기판(400) 위에, 채널 형성 영역(409), 소스 영역(404a), 드레인 영역(404b)을 포함하는 산화물 반도체막(403), 소스 전극층(405a), 드레인 전극층(405b), 게이트 절연막(402), 게이트 전극층(401), 사이드 월 절연막(431a)을 갖는다. 또한, 트랜지스터(491)는 절연막(420)이 설치된 절연 표면을 갖는 기판(400) 위에 채널 형성 영역(419), 소스 영역(414a), 드레인 영역(414b)을 포함하는 산화물 반도체막(413), 소스 전극층(415a), 드레인 전극층(415b), 배선층(415c), 게이트 절연막(412), 게이트 전극층(411), 사이드 월 절연막(431b)을 갖는다.
즉, 트랜지스터(481)는 1 내지 10㎚ 정도의 얇은 막 두께의 사이드 월 절연막(431a)이 형성되고, 실질적으로 저농도 불순물 영역이 형성되어 있지 않은 점에 있어서, 트랜지스터(480)와 다르다. 또한, 트랜지스터(491)는 1 내지 10㎚ 정도의 얇은 막 두께의 사이드 월 절연막(431b)이 형성되고, 실질적으로 저농도 불순물 영역이 형성되어 있지 않은 점에 있어서, 트랜지스터(490)와 다르다.
이하, 도 15의 (a) 내지 도 15의 (e)를 이용하여 트랜지스터(481) 및 트랜지스터(491)의 제작 공정에 대해 설명한다.
우선, 도 8의 (b)에 도시하는 상태와 마찬가지로, 기판(400) 위에, 절연막(420), 산화물 반도체막(403), 산화물 반도체막(413), 게이트 절연막(402), 게이트 절연막(412), 게이트 전극층(401) 및 게이트 전극층(411)을 형성한다. 이들의 상세에 대해서는, 실시 형태 2의 기재를 참작할 수 있다.
다음에, 산화물 반도체막(403), 산화물 반도체막(413), 게이트 절연막(402), 게이트 절연막(412), 게이트 전극층(401) 및 게이트 전극층(411)을 덮도록 막 두께가 얇은 절연막(431)을 성막하고, 게이트 절연막(402), 게이트 전극층(401), 게이트 절연막(412) 및 게이트 전극층(411)을 마스크로 하여, 산화물 반도체막(403) 및 산화물 반도체막(413)에 절연막(431)을 통과하여 도펀트(423)를 선택적으로 도입한다[도 15의 (a) 참조]. 이에 의해, 산화물 반도체막(403)의 게이트 전극층(401)과 중첩하는 영역에 채널 형성 영역(409)이 형성되고, 채널 형성 영역을 채널 길이 방향으로 사이에 두는 영역에, 채널 형성 영역(409)보다 저항이 낮은 저농도 불순물 영역(434a) 및 저농도 불순물 영역(434b)이 형성된다. 또한 마찬가지로, 산화물 반도체막(413)에 채널 형성 영역(419)과, 채널 형성 영역(419)보다 저항이 낮은 저농도 불순물 영역(444a) 및 저농도 불순물 영역(444b)이 형성된다.
여기서, 절연막(431)의 막 두께는, 바람직하게는 1㎚ 내지 10㎚로 하고, 보다 바람직하게는 3㎚ 내지 5㎚로 한다. 또한, 절연막(431)은, 도 11의 (a)에 도시하는 절연막(429)과 동일한 재료 및 방법으로 형성할 수 있다. 또한, 도펀트(423)의 도입은 도 11의 (a)에 도시하는 도펀트(423)의 도입과 동일한 방법으로 행할 수 있다.
다음에, 절연막(431)에 이방성의 에칭을 행하고, 게이트 전극층(401)의 측면에 접하여 사이드 월 절연막(431a)을, 게이트 전극층(411)의 측면에 접하여 사이드 월 절연막(431b)을, 각각 자기 정합적으로 형성한다[도 15의 (b) 참조].
이와 같이 막 두께가 얇은 사이드 월 절연막(431a)을 설치함으로써, 트랜지스터(481)에 있어서, 게이트와, 소스 또는 드레인 중 어느 하나가 단락하는 것을 방지할 수 있다. 또한, 막 두께가 얇은 사이드 월 절연막(431b)을 설치함으로써, 트랜지스터(491)에 있어서, 게이트와, 소스 또는 드레인이 단락하는 것을 방지할 수 있다.
여기서, 절연막(431)의 에칭은 도 11의 (b)에 도시하는 절연막(429)의 에칭과 동일한 방법을 이용하여 행할 수 있다.
다음에, 도 8의 (c)에서 도시한 것과 마찬가지로, 산화물 반도체막(403), 산화물 반도체막(413), 게이트 절연막(402), 게이트 절연막(412), 게이트 전극층(401) 및 게이트 전극층(411) 위에, 산화물 반도체막(403) 및 산화물 반도체막(413)의 일부와 접하고, 금속 원소를 포함하는 막(424)을 기판(400)을 가열하면서 성막한다[도 15의 (c) 참조]. 이에 의해, 금속 원소를 포함하는 막(424)으로부터 산화물 반도체막(403) 및 산화물 반도체막(413)으로 금속 원소가 도입된다.
따라서, 저농도 불순물 영역(434a), 저농도 불순물 영역(434b), 저농도 불순물 영역(444a) 및 저농도 불순물 영역(444b)에 금속 원소가 도입되어 보다 저항이 낮아진다. 여기서, 도 11의 (c)에 도시하는 공정에 있어서는, 사이드 월 절연막이 산화물 반도체막에 중첩한 부분에는 금속 원소가 도입되지 않아, 저농도 불순물 영역이 유지되었지만, 도 15의 (c)에 도시하는 공정에 있어서는, 사이드 월 절연막(431a) 및 사이드 월 절연막(431b)의 막 두께가 충분히 작으므로, 저농도 불순물 영역(434a), 저농도 불순물 영역(434b), 저농도 불순물 영역(444a) 및 저농도 불순물 영역(444b) 전체에 금속 원소가 도입된다. 따라서, 저농도 불순물 영역(434a)이 소스 영역(404a)에, 저농도 불순물 영역(434b)이 드레인 영역(404b)에, 저농도 불순물 영역(444a)이 소스 영역(414a)에, 저농도 불순물 영역(444b)이 드레인 영역(414b)으로 되고, 트랜지스터(481) 및 트랜지스터(491)는 싱글 드레인 구조로 된다.
여기서, 금속 원소를 포함하는 막(424)의 성막은 도 8의 (d)에서 도시한 방법과 동일한 방법으로 행할 수 있다. 또한, 도 9의 (a) 및 도 9의 (b)에서 도시한 바와 같이, 금속 원소를 포함하는 막(424)을 성막한 후에 가열 처리를 행하도록 해도 된다.
다음에, 게이트 절연막(402), 게이트 전극층(401), 게이트 절연막(412) 및 게이트 전극층(411)을 마스크로 하여, 산화물 반도체막(403) 및 산화물 반도체막(413)에 금속 원소를 포함하는 막(424)을 통과하여 도펀트(421)를 선택적으로 도입하고, 소스 영역(404a), 드레인 영역(404b), 소스 영역(414a) 및 드레인 영역(414b)의 가일층의 저저항화를 도모해도 된다[도 15의 (d) 참조]. 물론 불순물(421)도, 소스 영역(404a), 드레인 영역(404b), 소스 영역(414a) 및 드레인 영역(414b) 전체에 도입되어, 트랜지스터(481) 및 트랜지스터(491)는 싱글 드레인 구조로 된다.
여기서, 불순물(421)의 도입은 도 11의 (d)에 도시하는 불순물(421)의 도입과 동일한 방법으로 행할 수 있다.
이하, 도 8의 (e) 및 도 8의 (f)에서 도시한 방법과 마찬가지로, 금속 원소를 포함하는 막(424)을 습식 에칭을 이용하여 제거하고, 트랜지스터(481) 및 트랜지스터(491)를 덮도록 절연막(425) 및 절연막(426)을 형성하고, 소스 영역(404a) 및 게이트 전극층(401)과 접하도록 소스 전극층(405a)을, 드레인 영역(404b)과 접하도록 드레인 전극층(405b)을, 소스 영역(414a)과 접하도록 소스 전극층(415a)을, 드레인 영역(414b)과 접하도록 드레인 전극층(415b)을, 게이트 전극층(411)과 접하도록 배선층(415c)을 형성한다[도 15의 (e) 참조]. 이들의 상세에 대해서는, 도 8의 (e) 및 도 8의 (f)에 관한 기재를 참작할 수 있다.
이와 같이 하여, 채널 형성 영역(409), 소스 영역(404a), 드레인 영역(404b)을 포함하는 산화물 반도체막(403), 소스 전극층(405a), 드레인 전극층(405b), 게이트 절연막(402), 게이트 전극층(401), 사이드 월 절연막(431a)을 갖는 트랜지스터(481)와, 채널 형성 영역(419), 소스 영역(414a), 드레인 영역(414b)을 포함하는 산화물 반도체막(413), 소스 전극층(415a), 드레인 전극층(415b), 배선층(415c), 게이트 절연막(412), 게이트 전극층(411), 사이드 월 절연막(431b)을 갖는 트랜지스터(491)를 동시에 형성할 수 있다.
또한, 도 15에 도시하는 트랜지스터(481) 및 트랜지스터(491)의 제작 공정에 있어서는, 게이트 절연막(402) 및 게이트 절연막(412)을 형성한 후에, 사이드 월 절연막(431a) 및 사이드 월 절연막(431b)을 형성하였지만, 이에 한정되는 것은 아니다. 사이드 월 절연막(431a) 및 사이드 월 절연막(431b)과, 게이트 절연막(402) 및 게이트 절연막(412)을 동시에 에칭하여 형성해도 되고, 형성한 사이드 월 절연막(431a) 및 사이드 월 절연막(431b)을 마스크로 하여 게이트 절연막(402) 및 게이트 절연막(412)을 에칭으로 형성해도 된다. 이와 같이 트랜지스터(481) 및 트랜지스터(491)를 제작한 경우, 도 16에 도시한 바와 같이, 게이트 절연막(402) 위에 접하여 사이드 월 절연막(431a)이 형성되고, 게이트 절연막(412) 위에 접하여 사이드 월 절연막(431b)이 형성된다.
이상과 같은 구성으로 함으로써, 제작 중에 ESD에 의해 반도체 소자가 파괴되는 것을 억제하는 구동 회로 및 구동 회로의 제작 방법을 제공할 수 있다. 또한, 리크 전류가 작은 보호 회로가 설치된 구동 회로 및 구동 회로의 제작 방법을 제공할 수 있다.
이상, 본 실시 형태에 나타내는 구성, 방법 등은 본 실시 형태에 나타내는 구성끼리로 조합하여 이용할 수도 있고, 다른 실시 형태에 나타내는 구성, 방법 등과 적절하게 조합하여 이용할 수도 있다.
(실시 형태 4)
앞의 실시 형태에 나타낸 트랜지스터 및 트랜지스터를 이용한 구동 회로를 이용하여 표시 기능을 갖는 반도체 장치(표시 장치라고도 함)를 제작할 수 있다. 또한, 트랜지스터를 포함하는 구동 회로의 일부 또는 전체를, 화소부와 동일한 기판 위에 일체 형성하고, 시스템 온 패널을 형성하는 경우, 구동 회로에 이용한 트랜지스터와 동시에 표시부의 트랜지스터를 형성할 수도 있다.
도 12의 (a)에 있어서, 제1 기판(4001) 위에 설치된 화소부(4002)를 둘러싸도록 하고, 시일재(4005)가 설치되고, 제2 기판(4006)에 의해 밀봉되어 있다. 도 12의 (a)에 있어서는, 제1 기판(4001) 위의 시일재(4005)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 주사선 구동 회로(4004), 신호선 구동 회로(4003)가 실장되어 있다. 또한 별도 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 부여되는 각종 신호 및 전위는 FPC(Flexible printed circuit)(4018a, 4018b)로부터 공급되고 있다.
도 12의 (b), (c)에 있어서, 제1 기판(4001) 위에 설치된 화소부(4002)와, 주사선 구동 회로(4004)를 둘러싸도록 하여, 시일재(4005)가 설치되어 있다. 또한 화소부(4002)와, 주사선 구동 회로(4004) 위에 제2 기판(4006)이 설치되어 있다. 따라서 화소부(4002)와, 주사선 구동 회로(4004)는 제1 기판(4001)과 시일재(4005)와 제2 기판(4006)에 의해, 표시 소자와 함께 밀봉되어 있다. 도 12의 (b), (c)에 있어서는, 제1 기판(4001) 위의 시일재(4005)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장되어 있다. 도 12의 (b), (c)에 있어서는, 별도 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 부여되는 각종 신호 및 전위는 FPC(4018)로부터 공급되어 있다.
또한 도 12의 (b), (c)에 있어서는, 신호선 구동 회로(4003)를 별도 형성하여, 제1 기판(4001)에 실장하고 있는 예를 나타내고 있지만, 이 구성으로 한정되지 않는다. 주사선 구동 회로를 별도 형성하여 실장해도 되고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성하여 실장해도 된다.
또한, 별도 형성한 구동 회로의 접속 방법은 특별히 한정되는 것은 아니고, COG(Chip On Glass) 방법, 와이어 본딩 방법, 혹은 TAB(Tape Automated Bonding) 방법 등을 이용할 수 있다. 도 12의 (a)는 COG 방법에 의해 신호선 구동 회로(4003), 주사선 구동 회로(4004)를 실장하는 예이고, 도 12의 (b)는 COG 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이고, 도 12의 (c)는 TAB 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이다.
또한, 표시 장치는 표시 소자가 밀봉된 상태에 있는 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다.
또한, 본 명세서 중에 있어서의 표시 장치라 함은, 화상 표시 디바이스, 표시 디바이스, 혹은 광원(조명 장치 포함함)을 가리킨다. 또한, 커넥터, 예를 들어 FPC 혹은 TAB 테이프 혹은 TCP가 설치된 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 설치된 모듈, 또는 표시 소자에 COG 방식에 의해 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
또한 제1 기판 위에 설치된 화소부는 트랜지스터를 복수 갖고 있고, 앞의 실시 형태에서 나타낸 구동 회로와 마찬가지로, 앞의 실시 형태 중 어느 하나에서 일례를 나타낸 트랜지스터를 적용할 수 있다.
표시 장치에 설치되는 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 이용할 수 있다. 발광 소자는 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있고, 구체적으로는 무기 EL(Electro Luminescence) 소자, 유기 EL 소자 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화되는 표시 매체도 적용할 수 있다.
표시 장치의 일 형태에 대해, 도 12 및 도 13을 이용하여 설명한다. 도 13은 도 12의 (b)의 M-N에 있어서의 단면도에 상당한다.
도 12 및 도 13에서 도시한 바와 같이, 표시 장치는 접속 단자 전극(4015) 및 단자 전극(4016)을 갖고 있고, 접속 단자 전극(4015) 및 단자 전극(4016)은 FPC(4018)가 갖는 단자와 이방성 도전막(4019)을 거쳐, 전기적으로 접속되어 있다.
접속 단자 전극(4015)은 제1 전극층(4030)과 동일한 도전막으로 형성되고, 단자 전극(4016)은 트랜지스터(4010, 4011)의 소스 전극층 및 드레인 전극층과 동일한 도전막으로 형성되어 있다.
또한 제1 기판(4001) 위에 설치된 화소부(4002)와, 주사선 구동 회로(4004)는 트랜지스터를 복수 갖고 있고, 도 13에서는 화소부(4002)에 포함되는 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 트랜지스터(4011)를 예시하고 있다. 도 13의 (a)에서는, 트랜지스터(4010, 4011) 위에는 절연막(4020)이 설치되고, 도 13의 (b)에서는 또한, 절연막(4021)이 설치되어 있다. 여기서, 절연막(4020)은, 도 8 내지 도 11에 도시하는 절연막(425)과 대응하고, 절연막(4021)은 도 8 내지 도 11에 도시하는 절연막(426)과 대응한다. 또한, 절연막(4023)은 바탕막으로서 기능하는 절연막이다.
트랜지스터(4010), 트랜지스터(4011)로서는, 앞의 실시 형태 중 어느 하나에서 나타낸 반도체 소자로서 기능하는 트랜지스터를 적용할 수 있다. 본 실시 형태에서는, 실시 형태 2에서 나타낸 트랜지스터(450)와 동일한 구조를 갖는 트랜지스터를 적용하는 예를 나타낸다.
앞의 실시 형태에서 나타낸 바와 같이, 트랜지스터(4010) 및 트랜지스터(4011)는 채널 길이 방향으로 채널 형성 영역을 사이에 두고 저저항 영역을 포함하는 산화물 반도체막을 갖는 트랜지스터를 이용할 수 있다. 따라서, 트랜지스터(4010) 및 트랜지스터(4011)는 온 특성(예를 들어, 온 전류 및 전계 효과 이동도)이 높고, 고속 동작, 고속 응답이 가능하다. 또한, 미세화도 달성할 수 있다.
본 실시 형태에 관한 표시 장치의 구동 회로는, 앞의 실시 형태에서 나타낸 바와 같이, 제작 중에 ESD에 의해 반도체 소자가 파괴되는 것을 억제하고, 또한 리크 전류가 작은 보호 회로가 설치되어 있다. 이에 의해 매우 신뢰성이 높은 구동 회로를 제공할 수 있다.
따라서, 도 12 및 도 13에서 도시하는 본 실시 형태의 표시 장치로서 고성능 및 고신뢰성의 표시 장치를 제공할 수 있다.
화소부(4002)에 설치된 트랜지스터(4010)는 표시 소자와 전기적으로 접속하여, 표시 패널을 구성한다. 표시 소자는 표시를 행할 수 있으면 특별히 한정되지 않고, 다양한 표시 소자를 이용할 수 있다.
도 13의 (a)에 표시 소자로서 액정 소자를 이용한 액정 표시 장치의 예를 나타낸다. 도 13의 (a)에 있어서, 표시 소자인 액정 소자(4013)는 제1 전극층(4030), 제2 전극층(4031) 및 액정층(4008)을 포함한다. 또한, 액정층(4008)을 끼움 지지하도록 배향막으로서 기능하는 절연막(4032, 4033)이 설치되어 있다. 제2 전극층(4031)은 제2 기판(4006)측에 설치되고, 제1 전극층(4030)과 제2 전극층(4031)은 액정층(4008)을 통해 적층하는 구성으로 되어 있다.
또한 4035는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥 형상의 스페이서로, 액정층(4008)의 막 두께(셀 갭)를 제어하기 위해 설치되어 있다. 또한 구 형상의 스페이서를 이용하고 있어도 된다.
표시 소자로서, 액정 소자를 이용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 이용할 수 있다. 이들 액정 재료(액정 조성물)는 조건에 따라서, 콜레스테릭상, 스멕틱상, 큐빅상, 카이럴네마틱상, 등방상 등을 나타낸다.
또한, 액정층(4008)에, 배향막을 이용하지 않는 블루상을 발현하는 액정 조성물을 이용해도 된다. 블루상은 액정상의 하나이고, 콜레스테릭 액정을 승온해 가면, 콜레스테릭상으로부터 등방상으로 전위하기 직전에 발현하는 상이다. 블루상은 액정 및 카이럴제를 혼합시킨 액정 조성물을 이용하여 발현시킬 수 있다. 또한, 블루상이 발현하는 온도 범위를 넓히기 위해, 블루상을 발현하는 액정 조성물에 중합성 모노머 및 중합 개시제 등을 첨가하여, 고분자 안정화시키는 처리를 행하여 액정층을 형성할 수도 있다. 블루상을 발현하는 액정 조성물은 응답 속도가 짧고, 광학적 등방성이므로 배향 처리가 불필요해, 시야각 의존성이 작다. 또한 배향막을 설치하지 않아도 되어 러빙 처리도 불필요해지므로, 러빙 처리에 의해 야기되는 정전 파괴를 방지할 수 있어, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 따라서 액정 표시 장치의 생산성을 향상시키는 것이 가능해진다. 산화물 반도체막을 이용하는 트랜지스터는 정전기의 영향에 의해 트랜지스터의 전기적인 특성이 현저하게 변동하여 설계 범위를 일탈할 우려가 있다. 따라서 산화물 반도체막을 이용하는 트랜지스터를 갖는 액정 표시 장치에 블루상을 발현하는 액정 조성물을 이용하는 것은 보다 효과적이다.
또한, 액정 재료의 고유 저항은 1×109Ωㆍ㎝ 이상이고, 바람직하게는 1×1011Ωㆍ㎝ 이상이고, 더욱 바람직하게는 1×1012Ωㆍ㎝ 이상이다. 또한, 본 명세서에 있어서의 고유 저항의 값은 20℃에서 측정한 값으로 한다.
액정 표시 장치에 설치되는 보유 지지 용량의 크기는 화소부에 배치되는 트랜지스터의 리크 전류 등을 고려하여, 소정의 기간 동안 전하를 유지할 수 있도록 설정된다. 보유 지지 용량의 크기는 트랜지스터의 오프 전류 등을 고려하여 설정하면 된다. 본 명세서에 개시하는 산화물 반도체막을 갖는 트랜지스터를 이용함으로써, 각 화소에 있어서의 액정 용량에 대해 1/3 이하, 바람직하게는 1/5 이하의 용량의 크기를 갖는 보유 지지 용량을 설치하면 충분하다.
본 명세서에 개시하는 산화물 반도체막을 이용한 트랜지스터는 오프 상태에 있어서의 전류값(오프 전류값)을 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전원 온 상태에서는 기입 간격도 길게 설정할 수 있다. 따라서, 리프레쉬 동작의 빈도를 적게 할 수 있으므로, 소비 전력을 억제하는 효과를 발휘한다.
또한, 본 명세서에 개시하는 산화물 반도체막을 이용한 트랜지스터는, 높은 전계 효과 이동도가 얻어지므로, 고속 구동이 가능하다. 예를 들어, 이와 같은 고속 구동이 가능한 트랜지스터를 액정 표시 장치에 이용함으로써, 화소부의 스위칭 트랜지스터와, 구동 회로부에 사용하는 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉, 별도 구동 회로로서, 실리콘 웨이퍼 등에 의해 형성된 반도체 장치를 이용할 필요가 없으므로, 반도체 장치의 부품 개수를 삭감할 수 있다. 또한, 화소부에 있어서도, 고속 구동이 가능한 트랜지스터를 이용함으로써, 고화질의 화상을 제공할 수 있다. 따라서, 반도체 장치로서 고신뢰화도 달성할 수 있다.
액정 표시 장치에는 TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(Anti Ferroelectric Liquid Crystal) 모드 등을 이용할 수 있다.
또한, 노멀리 블랙형의 액정 표시 장치, 예를 들어 수직 배향(VA) 모드를 채용한 투과형의 액정 표시 장치로 해도 된다. 수직 배향 모드로서는, 몇 개를 들 수 있지만, 예를 들어, MVA(Multi-Domain Vertical Alig㎚ent) 모드, PVA(Patterned Vertical Alig㎚ent) 모드, ASV(Advanced Super View) 모드 등을 이용할 수 있다. 또한, VA형의 액정 표시 장치에도 적용할 수 있다. VA형의 액정 표시 장치라 함은, 액정 표시 패널의 액정 분자의 배열을 제어하는 방식의 일종이다. VA형의 액정 표시 장치는 전압이 인가되어 있지 않을 때에 패널면에 대해 액정 분자가 수직 방향을 향하는 방식이다. 또한, 화소(픽셀)를 몇 개의 영역(서브 픽셀)으로 나누고, 각각 다른 방향으로 분자를 쓰러뜨리도록 고안되어 있는 멀티 도메인화 혹은 멀티 도메인 설계라고 불리는 방법을 이용할 수 있다.
또한, 표시 장치에 있어서, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절하게 설치한다. 예를 들어, 편광 기판 및 위상차 기판에 의한 원편광을 이용해도 된다. 또한, 광원으로서 백라이트, 사이드 라이트 등을 이용해도 된다.
또한, 화소부에 있어서의 표기 방식은 프로그레시브 방식이나 인터레이스 방식 등을 이용할 수 있다. 또한, 컬러 표시할 때에 화소로 제어하는 색 요소로서는, RGB(R은 적, G는 녹, B는 청을 나타냄)의 3색으로 한정되지 않는다. 예를 들어, RGBW(W는 백을 나타냄), 또는 RGB에, 옐로우, 시안, 마젠타 등을 1색 이상 추가한 것이 있다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 달라도 된다. 단, 개시하는 발명은 컬러 표시의 표시 장치로 한정되는 것은 아니고, 모노크롬 표시의 표시 장치에 적용할 수도 있다.
또한, 표시 장치에 포함되는 표시 소자로서, 일렉트로 루미네센스를 이용하는 발광 소자를 적용할 수 있다. 일렉트로 루미네센스를 이용하는 발광 소자는 발광 재료가 유기 화합물인지, 무기 화합물인지에 따라서 구별되고, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 부르고 있다.
유기 EL 소자는 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어, 전류가 흐른다. 그리고, 그들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 여기 상태가 기저 상태로 복귀될 때에 발광한다. 이와 같은 메커니즘으로부터, 이와 같은 발광 소자는 전류 여기형의 발광 소자라고 불린다.
무기 EL 소자는 소자 구성에 의해, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 갖는 것이고, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층을 유전체층으로 끼워 넣고, 또한 그것을 전극으로 끼운 구조이고, 발광 메커니즘은 금속 이온의 내각 전자 천이를 이용하는 국재형(局在型) 발광이다. 또한, 여기서는 발광 소자로서 유기 EL 소자를 이용하여 설명한다.
발광 소자는 발광을 취출하기 위해 적어도 한 쌍의 전극의 한쪽이 투광성이면 된다. 그리고, 기판 위에 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대측의 면으로부터 발광을 취출하는 상면 사출이나, 기판측의 면으로부터 발광을 취출하는 하면 사출이나, 기판측 및 기판과는 반대측의 면으로부터 발광을 취출하는 양면 사출 구조의 발광 소자가 있고, 어떤 사출 구조의 발광 소자도 적용할 수 있다.
도 13의 (b)에 표시 소자로서 발광 소자를 이용한 발광 장치의 예를 나타낸다. 표시 소자인 발광 소자(4513)는 화소부(4002)에 설치된 트랜지스터(4010)와 전기적으로 접속하고 있다. 또한 발광 소자(4513)의 구성은 제1 전극층(4030), 전계 발광층(4511), 제2 전극층(4031)의 적층 구조이지만, 나타낸 구성으로 한정되지 않는다. 발광 소자(4513)로부터 취출하는 광의 방향 등에 맞추어, 발광 소자(4513)의 구성은 적절하게 바꿀 수 있다.
격벽(4510)은 유기 절연 재료, 또는 무기 절연 재료를 이용하여 형성한다. 특히 감광성의 수지 재료를 이용하여, 제1 전극층(4030) 위에 개구부를 형성하고, 개구부의 측벽이 연속된 곡률을 갖고 형성되는 경사면으로 되도록 형성하는 것이 바람직하다.
전계 발광층(4511)은 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도, 어떤 쪽이라도 좋다.
발광 소자(4513)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제2 전극층(4031) 및 격벽(4510) 위에 보호막을 형성해도 된다. 보호막으로서는, 질화 실리콘막, 질화산화 실리콘막, DLC막 등을 형성할 수 있다. 또한, 제1 기판(4001), 제2 기판(4006) 및 시일재(4005)에 의해 밀봉된 공간에는 충전재(4514)가 설치되어 밀봉되어 있다. 이와 같이 외기에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(봉입)하는 것이 바람직하다.
충전재(4514)로서는 질소나 아르곤 등의 불활성의 기체 외에, 자외선 경화 수지 또는 열경화 수지를 이용할 수 있고, PVC(폴리비닐클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐부티랄) 또는 EVA(에티렌비닐아세테이트)를 이용할 수 있다. 예를 들어, 충전재로서 질소를 이용하면 된다.
또한, 필요하다면, 발광 소자의 사출면에 편광판, 또는 원편광판(타원 편광판을 포함함), 위상차판(λ/4판, λ/2판), 컬러 필터 등의 광학 필름을 적절하게 설치해도 된다. 또한, 편광판 또는 원편광판에 반사 방지막을 설치해도 된다. 예를 들어, 표면의 요철에 의해 반사광을 확산하여, 투영을 저감시킬 수 있는 안티글레어 처리를 실시할 수 있다.
또한, 표시 장치로서, 전자 잉크를 구동시키는 전자 페이퍼를 제공하는 것도 가능하다. 전자 페이퍼는 전기 영동 표시 장치(전기 영동 디스플레이)라고도 불리고 있고, 종이와 동일한 판독 용이성이나, 다른 표시 장치에 비해 저소비 전력, 얇고 가벼운 형상으로 하는 것이 가능하다고 하는 이점을 갖고 있다.
전기 영동 표시 장치는 다양한 형태가 생각될 수 있지만, 플러스의 전하를 갖는 제1 입자와, 마이너스의 전하를 갖는 제2 입자를 포함하는 마이크로 캡슐이 용매 또는 용질에 복수 분산된 것이고, 마이크로 캡슐에 전계를 인가함으로써, 마이크로 캡슐 중의 입자를 서로 반대 방향으로 이동시켜 일방측에 집합한 입자의 색만을 표시하는 것이다. 또한, 제1 입자 또는 제2 입자는 염료를 포함하고, 전계가 없는 경우에 있어서 이동하지 않는 것이다. 또한, 제1 입자의 색과 제2 입자의 색은 다른 것(무색을 포함함)으로 한다.
이와 같이, 전기 영동 표시 장치는 유전 정수가 높은 물질이 높은 전계 영역으로 이동하는, 소위 유전 영동적 효과를 이용한 디스플레이이다.
상기 마이크로 캡슐을 용매 중에 분산시킨 것이 전자 잉크라고 불리는 것이고, 이 전자 잉크는 유리, 플라스틱, 천, 종이 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 갖는 입자를 이용함으로써 컬러 표시도 가능하다.
또한, 마이크로 캡슐 중의 제1 입자 및 제2 입자는 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 일렉트로 루미네센스 재료, 일렉트로 크로믹 재료, 자기 영동 재료로부터 선택된 일종의 재료, 또는 이들의 복합 재료를 이용하면 된다.
또한, 전자 페이퍼로서, 트위스트 볼 표기 방식을 이용하는 표시 장치도 적용할 수 있다. 트위스트 볼 표기 방식이라 함은, 백과 흑으로 나뉘어 도포된 구형 입자를 표시 소자에 이용하는 전극층인 제1 전극층 및 제2 전극층 사이에 배치하고, 제1 전극층 및 제2 전극층에 전위차를 발생시켜 구형 입자의 방향을 제어함으로써, 표시를 행하는 방법이다.
또한, 도 12 및 도 13에 있어서, 제1 기판(4001), 제2 기판(4006)으로서는, 유리 기판 외에, 가요성을 갖는 기판도 이용할 수 있고, 예를 들어 투광성을 갖는 플라스틱 기판 등을 이용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 이용할 수 있다. 또한, 투광성이 필요하지 않으면, 알루미늄이나 스테인리스 등의 금속 기판(금속 필름)을 이용해도 된다. 예를 들어, 알루미늄 호일을 PVF 필름이나 폴리에스테르 필름으로 끼운 구조의 시트를 이용할 수도 있다.
표시 장치는 광원 또는 표시 소자로부터의 광을 투과시켜 표시를 행한다. 따라서 광이 투과하는 화소부에 설치되는 기판, 절연막, 도전막 등의 박막은 모두 가시광의 파장 영역의 광에 대해 투광성으로 한다.
표시 소자에 전압을 인가하는 제1 전극층 및 제2 전극층(화소 전극층, 공통 전극층, 대향 전극층 등이라고도 함)에 있어서는, 취출하는 광의 방향, 전극층이 설치되는 장소 및 전극층의 패턴 구조에 의해 투광성, 반사성을 선택하면 된다.
제1 전극층(4030), 제2 전극층(4031)은 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티탄을 포함하는 인듐 산화물, 산화티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 나타냄), 인듐 아연 산화물, 산화규소를 첨가한 인듐 주석 산화물, 그래핀 등의 투광성을 갖는 도전성 재료를 이용할 수 있다.
또한, 제1 전극층(4030), 제2 전극층(4031)은 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오브(Nb), 탄탈(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티탄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속, 또는 그 합금, 혹은 그 금속 질화물로부터 하나, 또는 복수종을 이용하여 형성할 수 있다.
또한, 제1 전극층(4030), 제2 전극층(4031)으로서, 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 이용하여 형성할 수 있다. 도전성 고분자로서는, 소위 π 전자 공역계 도전성 고분자를 이용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 혹은 아닐린, 피롤 및 티오펜의 2종 이상으로 이루어지는 공중합체 혹은 그 유도체 등을 들 수 있다.
이상과 같이 앞의 실시 형태에 나타낸 트랜지스터 및 트랜지스터를 이용한 구동 회로를 적용함으로써, 다양한 기능을 갖는 표시 장치를 제공할 수 있다.
(실시 형태 5)
본 명세서에 개시하는 구동 회로는 다양한 전자 기기(유기기도 포함함)의 표시 장치로서 적용할 수 있다. 전자 기기로서는, 예를 들어 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파칭코기 등의 대형 게임기 등을 들 수 있다. 상기 실시 형태에서 설명한 구동 회로를 구비하는 표시 장치를 갖는 전자 기기의 예에 대해 설명한다.
도 14의 (a)는 노트형의 퍼스널 컴퓨터이고, 본체(3001), 하우징(3002), 표시부(3003), 키보드(3004) 등에 의해 구성되어 있다. 앞의 실시 형태 중 어느 하나에서 나타낸 구동 회로를 표시부(3003)에 적용함으로써, 고성능 및 고신뢰성의 노트형의 퍼스널 컴퓨터로 할 수 있다.
도 14의 (b)는 휴대 정보 단말(PDA)이고, 본체(3021)에는 표시부(3023)와, 외부 인터페이스(3025)와, 조작 버튼(3024) 등이 설치되어 있다. 또한 조작용 부속품으로서 스타일러스(3022)가 있다. 앞의 실시 형태의 어느 하나에서 나타낸 구동 회로를 표시부(3023)에 적용함으로써, 보다 고성능 및 고신뢰성의 휴대 정보 단말(PDA)로 할 수 있다.
도 14의 (c)는 전자 서적의 일례를 나타내고 있다. 예를 들어, 전자 서적은 하우징(2701) 및 하우징(2703)의 2개의 하우징으로 구성되어 있다. 하우징(2701) 및 하우징(2703)은 축부(2711)에 의해 일체로 되어 있고, 상기 축부(2711)를 축으로 하여 개폐 동작을 행할 수 있다. 이와 같은 구성에 의해, 종이의 서적과 같은 동작을 행하는 것이 가능해진다.
하우징(2701)에는 표시부(2705)가 내장되고, 하우징(2703)에는 표시부(2707)가 내장되어 있다. 표시부(2705) 및 표시부(2707)는 계속 화면을 표시하는 구성으로 해도 되고, 다른 화면을 표시하는 구성으로 해도 된다. 다른 화면을 표시하는 구성으로 함으로써, 예를 들어 우측의 표시부[도 14의 (c)에서는 표시부(2705)]에 문장을 표시하고, 좌측의 표시부[도 14의 (c)에서는 표시부(2707)]에 화상을 표시할 수 있다. 앞의 실시 형태의 어느 하나에서 나타낸 구동 회로를 표시부(2705), 표시부(2707)에 적용함으로써, 고성능 및 고신뢰성의 전자 서적으로 할 수 있다. 표시부(2705)로서 반투과형, 또는 반사형의 액정 표시 장치를 이용하는 경우, 비교적 밝은 상황 하에서의 이용도 예상되므로, 태양 전지를 설치하여, 태양 전지에 의한 발전 및 배터리에 의한 충전을 행할 수 있도록 해도 된다. 또한 배터리로서는, 리튬 이온 전지를 이용하면, 소형화가 도모되는 등의 이점이 있다.
또한, 도 14의 (c)에서는, 하우징(2701)에 조작부 등을 구비한 예를 나타내고 있다. 예를 들어, 하우징(2701)에 있어서, 전원(2721), 조작 키(2723), 스피커(2725) 등을 구비하고 있다. 조작 키(2723)에 의해, 페이지를 넘길 수 있다. 또한, 하우징의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 해도 된다. 또한, 하우징의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 해도 된다. 또한, 전자 서적은 전자 사전으로서의 기능을 갖게 한 구성으로 해도 된다.
또한, 전자 서적은 무선으로 정보를 송수신할 수 있는 구성으로 해도 된다. 무선에 의해, 전자 서적 서버로부터, 원하는 서적 데이터 등을 구입하고, 다운로드하는 구성으로 하는 것도 가능하다.
도 14의 (d)는 휴대 전화로, 하우징(2800) 및 하우징(2801)의 2개의 하우징으로 구성되어 있다. 하우징(2801)에는 표시 패널(2802), 스피커(2803), 마이크로폰(2804), 포인팅 디바이스(2806), 카메라용 렌즈(2807), 외부 접속 단자(2808) 등을 구비하고 있다. 또한, 하우징(2800)에는 휴대 전화의 충전을 행하는 태양 전지 셀(2810), 외부 메모리 슬롯(2811) 등을 구비하고 있다. 또한, 안테나는 하우징(2801) 내부에 내장되어 있다. 앞의 실시 형태의 어느 하나에서 나타낸 구동 회로를 표시 패널(2802)에 적용함으로써, 고성능 및 고신뢰성의 휴대 전화로 할 수 있다.
또한, 표시 패널(2802)은 터치 패널을 구비하고 있고, 도 14의 (d)에는 영상 표시되어 있는 복수의 조작 키(2805)를 점선으로 나타내고 있다. 또한, 태양 전지 셀(2810)로 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로도 실장하고 있다.
표시 패널(2802)은 이용 형태에 따라서 표시의 방향이 적절하게 변화된다. 또한, 표시 패널(2802)과 동일면 위에 카메라용 렌즈(2807)를 구비하고 있으므로, 영상 전화가 가능하다. 스피커(2803) 및 마이크로폰(2804)은 음성 통화로 한정되지 않고, 영상 전화, 녹음, 재생 등이 가능하다. 또한, 하우징(2800)과 하우징(2801)은 슬라이드되어, 도 14의 (d)와 같이 전개하고 있는 상태로부터 겹친 상태로 할 수 있어, 휴대에 적합한 소형화가 가능하다.
외부 접속 단자(2808)는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능하고, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(2811)에 기록 매체를 삽입하고, 보다 대량의 데이터 보존 및 이동에 대응할 수 있다.
또한, 상기 기능에 추가하여, 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이어도 된다.
도 14의 (e)는 디지털 비디오 카메라로, 본체(3051), 표시부(3057), 접안부(3053), 조작 스위치(3054), 표시부(3055), 배터리(3056) 등에 의해 구성되어 있다. 앞의 실시 형태의 어느 하나에서 나타낸 구동 회로를 표시부(3057), 표시부(3055)에 적용함으로써, 고성능 및 고신뢰성의 디지털 비디오 카메라로 할 수 있다.
도 14의 (f)는 텔레비전 장치의 일례를 나타내고 있다. 텔레비전 장치는 하우징(9601)에 표시부(9603)가 내장되어 있다. 표시부(9603)에 의해, 영상을 표시하는 것이 가능하다. 또한, 여기서는, 스탠드(9605)에 의해 하우징(9601)을 지지한 구성을 도시하고 있다. 앞의 실시 형태의 어느 하나에서 나타낸 구동 회로를 표시부(9603)에 적용함으로써, 고성능 및 고신뢰성의 텔레비전 장치로 할 수 있다.
텔레비전 장치의 조작은 하우징(9601)이 구비하는 조작 스위치나, 별체의 리모콘 조작기에 의해 행할 수 있다. 또한, 리모콘 조작기에, 리모콘 조작기로부터 출력하는 정보를 표시하는 표시부를 설치하는 구성으로 해도 된다.
또한, 텔레비전 장치는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반적인 텔레비전 방송의 수신을 행할 수 있고, 또한 모뎀을 통해 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 혹은 수신자간끼리 등)의 정보 통신을 행하는 것도 가능하다.
본 실시 형태는, 다른 실시 형태에 기재한 구성과 적절하게 조합하여 실시하는 것이 가능하다.
10 : 펄스 출력 회로
11 : 배선
12 : 배선
13 : 배선
14 : 배선
15 : 배선
16 : 배선
17 : 배선
21 : 입력 단자
22 : 입력 단자
23 : 입력 단자
24 : 입력 단자
25 : 입력 단자
26 : 출력 단자
27 : 출력 단자
31 : 트랜지스터
32 : 트랜지스터
33 : 트랜지스터
34 : 트랜지스터
35 : 트랜지스터
36 : 트랜지스터
37 : 트랜지스터
38 : 트랜지스터
39 : 트랜지스터
40 : 트랜지스터
41 : 트랜지스터
51 : 전원선
53 : 전원선
61 : 기간
62 : 기간
101 : 반도체 소자
102 : 배선
103 : 배선
104 : 제1 보호 회로
105 : 제2 보호 회로
111 : 트랜지스터
114 : 트랜지스터
115 : 트랜지스터
400 : 기판
401 : 게이트 전극층
402 : 게이트 절연막
403 : 산화물 반도체막
409 : 채널 형성 영역
411 : 게이트 전극층
412 : 게이트 절연막
413 : 산화물 반도체막
419 : 채널 형성 영역
420 : 절연막
421 : 도펀트
422 : 게이트 절연막
423 : 도펀트
424 : 금속 원소를 포함하는 막
425 : 절연막
426 : 절연막
429 : 절연막
431 : 절연막
440 : 트랜지스터
450 : 트랜지스터
460 : 트랜지스터
470 : 트랜지스터
480 : 트랜지스터
481 : 트랜지스터
490 : 트랜지스터
491 : 트랜지스터
104a : 제1 보호 회로
104b : 제1 보호 회로
104c : 제1 보호 회로
104d : 제1 보호 회로
104e : 제1 보호 회로
104f : 제1 보호 회로
104g : 제1 보호 회로
104h : 제1 보호 회로
105a : 제2 보호 회로
105b : 제2 보호 회로
105c : 제2 보호 회로
105d : 제2 보호 회로
105e : 제2 보호 회로
105f : 제2 보호 회로
105g : 제2 보호 회로
105h : 제2 보호 회로
114a : 트랜지스터
114b : 트랜지스터
115a : 트랜지스터
115b : 트랜지스터
2701 : 하우징
2703 : 하우징
2705 : 표시부
2707 : 표시부
2711 : 축부
2721 : 전원
2723 : 조작 키
2725 : 스피커
2800 : 하우징
2801 : 하우징
2802 : 표시 패널
2803 : 스피커
2804 : 마이크로폰
2805 : 조작 키
2806 : 포인팅 디바이스
2807 : 카메라용 렌즈
2808 : 외부 접속 단자
2810 : 태양 전지 셀
2811 : 외부 메모리 슬롯
3001 : 본체
3002 : 하우징
3003 : 표시부
3004 : 키보드
3021 : 본체
3022 : 스타일러스
3023 : 표시부
3024 : 조작 버튼
3025 : 외부 인터페이스
3051 : 본체
3053 : 접안부
3054 : 조작 스위치
3055 : 표시부
3056 : 배터리
3057 : 표시부
4001 : 기판
4002 : 화소부
4003 : 신호선 구동 회로
4004 : 주사선 구동 회로
4005 : 시일재
4006 : 기판
4008 : 액정층
4010 : 트랜지스터
4011 : 트랜지스터
4013 : 액정 소자
4015 : 접속 단자 전극
4016 : 단자 전극
4018 : FPC
4019 : 이방성 도전막
4020 : 절연막
4021 : 절연막
4023 : 절연막
4030 : 전극층
4031 : 전극층
4032 : 절연막
404a : 소스 영역
404b : 드레인 영역
405a : 소스 전극층
405b : 드레인 전극층
414a : 소스 영역
414b : 드레인 영역
415a : 소스 전극층
415b : 드레인 전극층
415c : 배선층
424a : 전극층
424b : 전극층
424c : 전극층
424d : 전극층
429a : 사이드 월 절연막
429b : 사이드 월 절연막
431a : 사이드 월 절연막
431b : 사이드 월 절연막
434a : 저농도 불순물 영역
434b : 저농도 불순물 영역
444a : 저농도 불순물 영역
444b : 저농도 불순물 영역
4510 : 격벽
4511 : 전계 발광층
4513 : 발광 소자
4514 : 충전재
5300 : 기판
5301 : 화소부
5302 : 주사선 구동 회로
5303 : 주사선 구동 회로
5304 : 신호선 구동 회로
5305 : 타이밍 제어 회로
5601 : 시프트 레지스터
5602 : 스위칭 회로
5603 : 박막 트랜지스터
5604 : 배선
5605 : 배선
9601 : 하우징
9603 : 표시부
9605 : 스탠드

Claims (19)

  1. 표시 장치로서,
    기판 위의 화소부 내 제1 트랜지스터;
    상기 기판 위에 있고 상기 제1 트랜지스터에 전기적으로 접속된 구동 회로;
    상기 구동 회로에 전기적으로 접속된 보호 회로로서, 상기 보호 회로가 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각이 상기 기판 위의 산화물 반도체층, 상기 산화물 반도체층 위의 게이트 절연막 및 상기 게이트 절연막 위의 게이트 전극을 포함하고, 상기 산화물 반도체층이 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이의 채널 형성 영역을 포함하는, 상기 보호 회로; 및
    상기 제1 트랜지스터의 상기 소스 영역 및 상기 드레인 영역 중 한쪽에 전기적으로 접속된 화소 전극
    을 포함하고,
    상기 소스 영역 및 상기 드레인 영역이 상기 채널 형성 영역보다 낮은 저항을 갖고,
    상기 제2 트랜지스터의 상기 게이트 전극이 상기 제2 트랜지스터의 상기 소스 영역 및 상기 드레인 영역 중 한쪽에 전기적으로 접속되는, 표시 장치.
  2. 표시 장치로서,
    기판 위의 화소부 내 제1 트랜지스터;
    상기 기판 위에 있고 상기 제1 트랜지스터에 전기적으로 접속된 구동 회로;
    상기 구동 회로에 전기적으로 접속된 보호 회로로서, 상기 보호 회로가 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각이 상기 기판 위의 산화물 반도체층, 상기 산화물 반도체층 위의 게이트 절연막 및 상기 게이트 절연막 위의 게이트 전극을 포함하고, 상기 산화물 반도체층이 소스 영역, 드레인 영역, 상기 소스 영역과 상기 드레인 영역 사이의 채널 형성 영역, 상기 채널 형성 영역과 상기 소스 영역 사이의 제1 불순물 영역 및 상기 채널 형성 영역과 상기 드레인 영역 사이의 제2 불순물 영역을 포함하는, 상기 보호 회로; 및
    상기 제1 트랜지스터의 상기 소스 영역 및 상기 드레인 영역 중 한쪽에 전기적으로 접속된 화소 전극
    을 포함하고,
    상기 소스 영역 및 상기 드레인 영역이 상기 채널 형성 영역보다 낮은 저항을 갖고,
    상기 제1 불순물 영역 및 상기 제2 불순물 영역이 상기 채널 형성 영역보다 낮은 저항을 갖고,
    상기 제2 트랜지스터의 상기 게이트 전극이 상기 제2 트랜지스터의 상기 소스 영역 및 상기 드레인 영역 중 한쪽에 전기적으로 접속되는, 표시 장치.
  3. 표시 장치로서,
    기판 위의 화소부 내 제1 트랜지스터;
    상기 기판 위의 전원선;
    상기 전원선에 전기적으로 접속된 보호 회로로서, 상기 보호 회로가 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각이 상기 기판 위의 산화물 반도체층, 상기 산화물 반도체층 위의 게이트 절연막 및 상기 게이트 절연막 위의 게이트 전극을 포함하고, 상기 산화물 반도체층이 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이의 채널 형성 영역을 포함하는, 상기 보호 회로; 및
    상기 제1 트랜지스터의 상기 소스 영역 및 상기 드레인 영역 중 한쪽에 전기적으로 접속된 화소 전극
    을 포함하고,
    상기 소스 영역 및 상기 드레인 영역이 상기 채널 형성 영역보다 낮은 저항을 갖고,
    상기 제2 트랜지스터의 상기 게이트 전극이 상기 제2 트랜지스터의 상기 소스 영역 및 상기 드레인 영역 중 한쪽에 전기적으로 접속되는, 표시 장치.
  4. 표시 장치로서,
    기판 위의 화소부 내 제1 트랜지스터;
    상기 기판 위에 있고 상기 제1 트랜지스터에 전기적으로 접속된 구동 회로;
    상기 구동 회로에 전기적으로 접속된 보호 회로로서, 상기 보호 회로가 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각이 상기 기판 위의 산화물 반도체층, 상기 산화물 반도체층 위의 게이트 절연막 및 상기 게이트 절연막 위의 게이트 전극을 포함하고, 상기 산화물 반도체층이 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이의 채널 형성 영역을 포함하는, 상기 보호 회로;
    상기 제1 트랜지스터의 상기 소스 영역 및 상기 드레인 영역 중 한쪽에 전기적으로 접속된 화소 전극; 및
    상기 제1 트랜지스터의 상기 게이트 전극의 적어도 측면을 덮는 절연막으로서, 상기 절연막이 산화 알루미늄을 포함하고, 상기 절연막이 상기 제1 트랜지스터의 상기 게이트 절연막의 측면 및 상기 제1 트랜지스터의 상기 산화물 반도체층의 상면과 접하는, 상기 절연막
    을 포함하고,
    상기 소스 영역 및 상기 드레인 영역이 상기 채널 형성 영역보다 낮은 저항을 갖고,
    상기 제2 트랜지스터의 상기 게이트 전극이 상기 제2 트랜지스터의 상기 소스 영역 및 상기 드레인 영역 중 한쪽에 전기적으로 접속되는, 표시 장치.
  5. 표시 장치로서,
    기판 위의 화소부 내 제1 트랜지스터;
    상기 기판 위의 전원선;
    상기 전원선에 전기적으로 접속된 보호 회로로서, 상기 보호 회로가 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각이 상기 기판 위의 산화물 반도체층, 상기 산화물 반도체층 위의 게이트 절연막 및 상기 게이트 절연막 위의 게이트 전극을 포함하고, 상기 산화물 반도체층이 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이의 채널 형성 영역을 포함하는, 상기 보호 회로;
    상기 제1 트랜지스터의 상기 소스 영역 및 상기 드레인 영역 중 한쪽에 전기적으로 접속된 화소 전극; 및
    상기 제1 트랜지스터의 상기 게이트 전극의 적어도 측면을 덮는 절연막으로서, 상기 절연막이 산화 알루미늄을 포함하고, 상기 절연막이 상기 제1 트랜지스터의 상기 게이트 절연막의 측면 및 상기 제1 트랜지스터의 상기 산화물 반도체층의 상면과 접하는, 상기 절연막
    을 포함하고,
    상기 소스 영역 및 상기 드레인 영역이 상기 채널 형성 영역보다 낮은 저항을 갖고,
    상기 제2 트랜지스터의 상기 게이트 전극이 상기 제2 트랜지스터의 상기 소스 영역 및 상기 드레인 영역 중 한쪽에 전기적으로 접속되는, 표시 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역이 금속 원소로 도핑되는, 표시 장치.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역이 불순물로 도핑되는, 표시 장치.
  8. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 산화물 반도체층이 1㎚ 이하의 평균 면 거칠기를 갖는 절연막 위에 형성되는, 표시 장치.
  9. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 산화물 반도체층이 결정성을 갖는, 표시 장치.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8673426B2 (en) * 2011-06-29 2014-03-18 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, method of manufacturing the driver circuit, and display device including the driver circuit
US8969154B2 (en) * 2011-08-23 2015-03-03 Micron Technology, Inc. Methods for fabricating semiconductor device structures and arrays of vertical transistor devices
JP2014027263A (ja) * 2012-06-15 2014-02-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
KR102085367B1 (ko) 2013-05-27 2020-03-06 삼성디스플레이 주식회사 게이트 구동부 및 그것을 포함하는 표시 장치
US9276128B2 (en) 2013-10-22 2016-03-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, and etchant used for the same
JP2015188062A (ja) * 2014-02-07 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
TWI685116B (zh) * 2014-02-07 2020-02-11 日商半導體能源研究所股份有限公司 半導體裝置
US9780226B2 (en) * 2014-04-25 2017-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
FR3025921A1 (fr) * 2014-09-15 2016-03-18 St Microelectronics Int Nv Procede de determination d'une frequence de rafraichissement d'une matrice de pixels actifs oled, et dispositif correspondant
US10460984B2 (en) 2015-04-15 2019-10-29 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating electrode and semiconductor device
CN106847183B (zh) * 2015-12-03 2020-04-24 群创光电股份有限公司 具有混合晶体管的主动矩阵有机发光二极管的驱动电路
CN105609138A (zh) * 2016-01-04 2016-05-25 京东方科技集团股份有限公司 一种移位寄存器、栅极驱动电路、显示面板及显示装置
SG11201806226WA (en) * 2016-02-01 2018-08-30 Ricoh Co Ltd Field effect transistor, method for manufacturing same, display element, display device, and system
CN105468204B (zh) * 2016-02-04 2018-07-17 京东方科技集团股份有限公司 一种显示模组、显示装置
JP2017224676A (ja) * 2016-06-14 2017-12-21 株式会社ジャパンディスプレイ 半導体装置及び表示装置
CN107293493A (zh) * 2017-06-06 2017-10-24 武汉华星光电技术有限公司 铟镓锌氧化物薄膜晶体管的制作方法
CN107611952B (zh) * 2017-09-14 2019-04-05 惠科股份有限公司 静电放电防护电路及其应用的显示装置
JP7018786B2 (ja) * 2018-02-27 2022-02-14 デクセリアルズ株式会社 保護回路、光発電システム
JP6753885B2 (ja) 2018-04-16 2020-09-09 シャープ株式会社 アクティブマトリクス基板、表示装置およびアクティブマトリクス基板の欠陥修正方法
KR20200145870A (ko) 2019-06-10 2020-12-31 삼성전자주식회사 반도체 장치
KR20220001984A (ko) * 2020-06-30 2022-01-06 엘지디스플레이 주식회사 표시장치
KR20220037659A (ko) * 2020-09-18 2022-03-25 엘지디스플레이 주식회사 게이트 드라이버를 갖는 디스플레이 장치
CN112530937B (zh) * 2020-12-02 2022-09-27 Tcl华星光电技术有限公司 一种静电保护电路和显示面板
KR20220134324A (ko) 2021-03-26 2022-10-05 삼성전자주식회사 이미지 센서
KR20230001600A (ko) * 2021-06-28 2023-01-05 삼성디스플레이 주식회사 트랜지스터 및 이를 포함하는 표시 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005093974A (ja) * 2003-09-18 2005-04-07 Ind Technol Res Inst 薄膜トランジスタ素子活性層の半導体材料とその製造方法
JP2007220816A (ja) * 2006-02-15 2007-08-30 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ及びその製法
JP2009275236A (ja) * 2007-04-25 2009-11-26 Canon Inc 酸窒化物半導体
JP2011124360A (ja) * 2009-12-10 2011-06-23 Fujifilm Corp 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置

Family Cites Families (169)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH06332011A (ja) * 1993-05-18 1994-12-02 Sony Corp 半導体集合基板及び半導体装置
JPH0830799B2 (ja) 1994-04-26 1996-03-27 セイコーエプソン株式会社 液晶表示装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3409542B2 (ja) * 1995-11-21 2003-05-26 ソニー株式会社 半導体装置の製造方法
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH10198292A (ja) * 1996-12-30 1998-07-31 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP3116916B2 (ja) 1998-08-17 2000-12-11 日本電気株式会社 回路装置、その製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3652898B2 (ja) * 1998-11-19 2005-05-25 株式会社日立製作所 液晶表示装置
US6767775B1 (en) * 1999-03-30 2004-07-27 Seiko Epson Corporation Method of manufacturing thin-film transistor
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
WO2003003108A1 (fr) * 2001-06-29 2003-01-09 Citizen Watch Co., Ltd. Ecran lcd et procede de fabrication correspondant
KR100386849B1 (ko) * 2001-07-10 2003-06-09 엘지.필립스 엘시디 주식회사 박막 트랜지스터 표시장치의 정전방전 방지회로
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP5072157B2 (ja) * 2001-09-27 2012-11-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP3714243B2 (ja) * 2001-12-11 2005-11-09 セイコーエプソン株式会社 半導体装置、電気光学装置、および電子機器
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4574158B2 (ja) * 2003-10-28 2010-11-04 株式会社半導体エネルギー研究所 半導体表示装置及びその作製方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CN102938420B (zh) 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
JP5138163B2 (ja) * 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1995787A3 (en) * 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101707212B (zh) 2005-11-15 2012-07-11 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5015471B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
JP2007220818A (ja) * 2006-02-15 2007-08-30 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ及びその製法
JP5110803B2 (ja) * 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
KR100847640B1 (ko) * 2006-05-23 2008-07-21 가시오게산키 가부시키가이샤 표시장치
JP2009528670A (ja) * 2006-06-02 2009-08-06 財団法人高知県産業振興センター 半導体機器及びその製法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4404881B2 (ja) * 2006-08-09 2010-01-27 日本電気株式会社 薄膜トランジスタアレイ、その製造方法及び液晶表示装置
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP5216204B2 (ja) * 2006-10-31 2013-06-19 株式会社半導体エネルギー研究所 液晶表示装置及びその作製方法
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR100993420B1 (ko) * 2006-12-29 2010-11-09 엘지디스플레이 주식회사 액정표시장치
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
KR20080095538A (ko) * 2007-04-25 2008-10-29 엘지전자 주식회사 박막 트랜지스터 및 그 제조방법, 이를 포함하는평판표시장치
US7750345B2 (en) * 2007-05-18 2010-07-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5268132B2 (ja) * 2007-10-30 2013-08-21 富士フイルム株式会社 酸化物半導体素子とその製造方法、薄膜センサおよび電気光学装置
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP2009147192A (ja) * 2007-12-17 2009-07-02 Fujifilm Corp 結晶性無機膜とその製造方法、半導体装置
US20100295042A1 (en) 2008-01-23 2010-11-25 Idemitsu Kosan Co., Ltd. Field-effect transistor, method for manufacturing field-effect transistor, display device using field-effect transistor, and semiconductor device
KR101490112B1 (ko) * 2008-03-28 2015-02-05 삼성전자주식회사 인버터 및 그를 포함하는 논리회로
JP5503895B2 (ja) * 2008-04-25 2014-05-28 株式会社半導体エネルギー研究所 半導体装置
KR101496148B1 (ko) * 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
TWI711182B (zh) 2008-07-31 2020-11-21 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
TWI627757B (zh) * 2008-07-31 2018-06-21 半導體能源研究所股份有限公司 半導體裝置
JP5322530B2 (ja) * 2008-08-01 2013-10-23 富士フイルム株式会社 薄膜電界効果型トランジスタの製造方法及び該製造方法によって製造された薄膜電界効果型トランジスタ
JP5608347B2 (ja) * 2008-08-08 2014-10-15 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
JP5480554B2 (ja) * 2008-08-08 2014-04-23 株式会社半導体エネルギー研究所 半導体装置
TWI518800B (zh) * 2008-08-08 2016-01-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
KR20100023151A (ko) 2008-08-21 2010-03-04 삼성모바일디스플레이주식회사 박막 트랜지스터 및 그 제조방법
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
WO2010032603A1 (en) * 2008-09-19 2010-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and wireless tag using the same
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8492756B2 (en) * 2009-01-23 2013-07-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8174021B2 (en) * 2009-02-06 2012-05-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
JP4857353B2 (ja) * 2009-03-02 2012-01-18 株式会社日立製作所 半導体装置、およびそれを用いたプラズマディスプレイ駆動用半導体装置
KR101671210B1 (ko) * 2009-03-06 2016-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US8872751B2 (en) * 2009-03-26 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device having interconnected transistors and electronic device including the same
KR101810699B1 (ko) * 2009-06-30 2018-01-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작 방법
KR101476817B1 (ko) * 2009-07-03 2014-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터를 갖는 표시 장치 및 그 제작 방법
WO2011004723A1 (en) * 2009-07-10 2011-01-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method the same
CN102473734B (zh) * 2009-07-31 2015-08-12 株式会社半导体能源研究所 半导体装置及其制造方法
KR101065407B1 (ko) * 2009-08-25 2011-09-16 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
CN104733540B (zh) 2009-10-09 2019-11-12 株式会社半导体能源研究所 半导体器件
KR101801538B1 (ko) * 2009-10-16 2017-11-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리 회로 및 반도체 장치
KR102023128B1 (ko) * 2009-10-21 2019-09-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 아날로그 회로 및 반도체 장치
WO2011058913A1 (en) 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI419324B (zh) 2009-11-27 2013-12-11 Univ Nat Chiao Tung 具有三五族通道及四族源汲極之半導體裝置及其製造方法
KR20110066370A (ko) 2009-12-11 2011-06-17 한국전자통신연구원 박막트랜지스터 및 그의 제조방법
WO2011074407A1 (en) * 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011145794A1 (ko) * 2010-05-18 2011-11-24 서울반도체 주식회사 파장변환층을 갖는 발광 다이오드 칩과 그 제조 방법, 및 그것을 포함하는 패키지 및 그 제조 방법
JP2012015436A (ja) * 2010-07-05 2012-01-19 Sony Corp 薄膜トランジスタおよび表示装置
JP6005401B2 (ja) * 2011-06-10 2016-10-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8673426B2 (en) * 2011-06-29 2014-03-18 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, method of manufacturing the driver circuit, and display device including the driver circuit
US8698137B2 (en) * 2011-09-14 2014-04-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101923190B1 (ko) * 2012-02-17 2018-11-30 삼성디스플레이 주식회사 정전기 보호 회로를 구비한 표시장치 및 그의 제조방법
US9324449B2 (en) * 2012-03-28 2016-04-26 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, signal processing unit having the driver circuit, method for manufacturing the signal processing unit, and display device
US9166054B2 (en) * 2012-04-13 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN102956649A (zh) * 2012-11-26 2013-03-06 京东方科技集团股份有限公司 阵列基板、阵列基板制作方法及显示装置
JP6585354B2 (ja) * 2014-03-07 2019-10-02 株式会社半導体エネルギー研究所 半導体装置
JP6364891B2 (ja) * 2014-04-01 2018-08-01 セイコーエプソン株式会社 電気光学装置、電子機器および半導体装置
EP3214654A4 (en) * 2014-10-28 2018-07-04 Toppan Printing Co., Ltd. Thin-film transistor array and method for manufacturing same
JP2017103408A (ja) * 2015-12-04 2017-06-08 株式会社ジャパンディスプレイ 表示装置
CN113327948A (zh) * 2015-12-28 2021-08-31 株式会社半导体能源研究所 半导体装置、包括该半导体装置的显示装置
JP6726973B2 (ja) * 2016-02-01 2020-07-22 株式会社ジャパンディスプレイ 表示装置
KR102375685B1 (ko) * 2016-02-02 2022-03-18 삼성디스플레이 주식회사 플렉서블 디스플레이 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005093974A (ja) * 2003-09-18 2005-04-07 Ind Technol Res Inst 薄膜トランジスタ素子活性層の半導体材料とその製造方法
JP2007220816A (ja) * 2006-02-15 2007-08-30 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ及びその製法
JP2009275236A (ja) * 2007-04-25 2009-11-26 Canon Inc 酸窒化物半導体
JP2011124360A (ja) * 2009-12-10 2011-06-23 Fujifilm Corp 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置

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