KR19980081308A - 멀티플렉서 - Google Patents

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KR19980081308A
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mos transistor
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type mos
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KR1019980012845A
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간노히로시
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가네꼬히사시
닛뽕덴끼가부시끼가이샤
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Abstract

(과제)
멀티플렉서의 제어신호가 구동하는 트랜지스터의 수를 감소시켜, 소비전력을 저감한다.
(해결수단)
서로 역위상에서 출력이 다이나믹 유지상태가 되는 2 개의 래치회로 (L1) 와 (L3) 의 출력 (Q1, Q3) 을 와이어드 (wired) 접속함으로써 멀티플렉서를 구성한다.

Description

멀티플렉서
본 발명은, 멀티플렉서에 관하며, 특히 다이나믹형 래치 회로를 이용한 멀티플렉서에 관한 것이다.
종래의 멀티플렉서에 대하여, 2 비트의 멀티플렉서의 경우를 예를 들어 설명한다. 다비트의 멀티플렉서는, 2 비트의 멀티플렉서의 조합으로 구성할 수 있는 것은, 예를 들면 문헌 (1) (아이·이·이·이·저널·오브·솔리드스테이트·사키쓰, 제 26 권, 제 12 호 (IEEE Journal of Solid - State Circuits, Vol. 26, No. 12, December, 1991) 의 제 1936 면 ∼ 제 1943 면) 나, 문헌 (2) (아이·이·이·이·저널·오브·솔리드스테이트·사키쓰, 제 28 권, 제 3 호 (IEEE Journal of Solid - State Circuits, Vol. 28, No. 3, March, 1993) 의 제 339 면 ∼ 제 343 면) 등에서 이미 나타나 있는 공지의 기술이다.
도 23 에 종래의 2 비트의 멀티플렉서의 동작원리를 설명하기 위한 도면을 나타낸다. 도 23 을 참조하면, 이 2 비트 멀티플렉서 회로는, 데이터 입력단자 (D1) 가 제 1 데이터 입력단자 (IN1) 에 접속되고, 정상 클럭 입력단자 (C1) 가 정상 클럭 입력단자 (CLK) 에 접속되며, 역상 클럭 입력단자 (C1B) 가 역상 클럭 입력단자 (CLKB) 에 접속되며, 출력단자 (Q1) 가 접합점 (01) 에 접속된 래치 (L1) 와, 데이터 입력단자 (D2) 가 제 2 데이터 입력단자 (IN2) 에 접속되고, 정상클럭 입력단자 (C2) 가 정상 클럭 입력단자 (CLK) 에 접속되며, 역상 클럭 입력단자 (C2B) 가 역상 클럭 입력단자 (CKLB) 에 접속되며, 출력단자 (Q2) 가 접합점 (02) 에 접속된 래치 (L2) 와, 데이터 입력단자 (D3) 가 접합점 (02) 에 접속되며, 정상 클럭 입력단자 (C3) 가 역상 클럭 입력단자 (CKLB) 에 접속되고, 역상 클럭 입력단자 (C3B) 가 정상 클럭 입력단자 (CLK) 에 접속되며, 출력단자 (Q3) 가 접합점 (03) 에 접속된 래치 (L3) 와, 제 1 입력단자 (A) 가 접합점 (01) 에 접속되고, 제 2 입력단자 (B) 가 접합점 (03) 에 접속되며, 정상 선택신호 (S) 가 정상 클럭 입력단자 (CLK) 에 접속되며, 역상 선택신호 (SB) 가 역상 클럭 입력단자 (CLKB) 에 접속되고, 출력을 출력단자 (OUT) 에 접속한 셀렉터 (S) 를 구비하여 구성되어 있다.
다음으로 도 23 에 나타낸 회로의 동작에 대하여, 도 24 에 나타낸 타이밍 챠트를 참조하여 설명한다. 역상 클럭 입력단자 (CLKB) 에는, 정상 클럭 입력단자 (CLK) 에 가해지는 신호와 역상의 신호가 입력되므로, 이후, 정상 클럭 입력단자 (CLK) 에 대해서만 설명한다.
정상 클럭 입력단자 (CLK) 에 로우 레벨이 가해질 때, 래치 (L1) 및 래치 (L2) 는 데이터의 입력을 실행하고, 입력한 데이터를 각각 출력단자 (Q1, Q2) 에 출력하고, 래치 (L3) 의 출력단자 (Q3) 에는 이전의 데이터가 유지되어 있다. 정상 클럭 입력단자 (CLK) 에 가해지는 신호가 하이레벨이 되면, 제 1 래치 및 제 2 래치 (L2) 의 각각의 출력단자 (Q1, Q2) 에는, 이전의 데이터가 유지되어, 제 3 래치 (L3) 는 래치 (L2) 가 출력되어 있는 데이터를 입력하고, 출력단자 (Q3) 에는 새롭게 입력한 레벨이 출력된다.
도 24 에 나타낸 바와 같이, 제 1 래치회로 (L1) 의 출력단자 (Q1) 와 제 3 래치회로 (L3) 의 출력단자 (Q3) 에는, 반주기 변위된 출력이 실시되어, 각각이 셀렉터의 입력단자 (A, B) 에 입력된다. 셀렉터 (S) 는 정상 클럭 입력단자 (CLK) 에 하이레벨이 가해질 때, 입력단자 (A) 의 값을, 로우레벨이 가해질 때, 입력단자 (B) 의 값을 출력단자 (OUT) 로 출력한다.
도 25 에, MOS 트랜지스터를 사용하여 구성한 종래의 멀티플렉서로서는, 가장 사용소자수 및 제어신호가 구동하는 트랜지스터수가 적은 회로의 일례를 나타낸다. 도 25 에 나타낸 회로는, 도 23 에 나타낸 멀티플렉서에 있어서, 래치 (L1) 가 트랜지스터 게이트 (TG1) 와 인버터 (INV1) 에 의해 구성되고, 래치 (L2) 가 트랜지스터 게이트 (TG2) 와 인버터 (INV2) 에 의해 구성되고, 래치 (L3) 가 트랜지스터 게이트 (TG3) 와 인버터 (INV3) 에 의해 구성되고, 셀렉터 (S) 가 트랜지스터 게이트 (TG4, TG5) 에 의해 구성된 것이다.
다음으로 도 25 에 나타낸 회로의 동작을 설명한다. 정상 클럭 입력단자 (CLK) 에 로우레벨이 입력될 때, 트랜지스터 게이트 (TG1, TG2, TG5) 가 열리고, (TG4, TG3) 가 닫혀, 데이터 단자 (IN1, IN2) 의 값에 따라, 각각 접합점 (101, 103) 의 충방전이 실시되어, 접합점 (102) 은 데이터 단자 (IN1) 의 부정치가, 접합점 (104) 에는 데이터 단자 (IN2) 의 부정치가 출력되고, 출력단자 (OUT) 에는 다이나믹 접합점 (105) 의 부정치가 출력된다. 정상 클럭 입력단자 (CLK) 의 신호가 하이레벨로 변화하면, 트랜지스터 게이트 (TG1, TG2, TG5) 가 닫히고, (TG4, TG3) 이 열려, 접합점 (101, 103) 이 다이나믹 유지상태로 되어, 출력단자 (OUT) 에는 접합점 (101) 의 부정치가 출력된다.
도 25 에 나타낸 회로는, 전원간에서 진폭이 풀 스윙하는 MOS 트랜지스터 구성의 멀티플렉서로서는, 소자수 및 제어신호가 구동하는 트랜지스터가 가장 적은 회로의 하나이지만, 래치 및 셀렉터의 제어에 클럭신호를 사용하고 있고, 그것을 구동하는데 많은 전력을 소비한다. 2 비트의 멀티플렉서를 사용하여, 다비트의 멀티플렉서를 구성하는 경우에는, 더욱 소비전력은 커진다.
따라서, 본 발명은, 상기 문제점을 감안하여 이루어진 것으로, 그 목적은, 제어신호가 구동하는 트랜지스터수가 적은 멀티플렉서를 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본 발명의 멀티플렉서는, 다른 위상에서 각각 다이나믹 유지상태가 되는 복수의 래치회로를 와이어드 접속하고, 상기 복수의 래치회로로 부터의 스태틱 출력을 상기 와이어드 접속점으로부터 취출하도록 구성한 것을 특징으로 한다.
또, 본 발명의 멀티플렉서는, 제어신호가 하이레벨일 때에 데이터가 출력되고, 제어신호가 로우레벨일 때에, 출력부가 다이나믹 접합점이 되어, 제어신호가 하이레벨일 때의 값이 유지되는 제 1 래치회로의 출력과, 제어신호가 로우레벨일 때에 데이터가 출력되고, 제어신호가 하이레벨일 때에 출력부가 다이나믹 접합점이 되어, 제어신호가 로우레벨일 때의 값이 유지되는 제 2 래치회로의 출력을 와이어드 접속의 구성으로 한 것이다.
본 발명은, 다른 위상에서 각각 다이나믹 유지상태가 되는 래치 출력을 와이어드 접속함으로써, 셀렉터를 불필요로 하고 있고, 그 결과, 제어신호가 구동하는 트랜지스터수가 저감되어, 소비전력을 저감할 수 있다.
도 1 은 본 발명의 멀티플렉서의 실시형태의 원리를 설명하기 위한 도면이다.
도 2 는 본 발명의 멀티플렉서의 실시형태의 동작을 설명하기 위한 타이밍차트이다.
도 3 은 출력부에서 다이나믹 유지상태가 되는 래치회로를 나타낸 도면이다.
도 4 는 출력부에서 다이나믹 유지상태가 되는 래치회로를 나타낸 도면이다.
도 5 는 출력부에서 다이나믹 유지상태가 되는 래치회로를 나타낸 도면이다.
도 6 은 출력부에서 다이나믹 유지상태가 되는 래치회로를 나타낸 도면이다.
도 7 은 본 발명의 제 1 실시예의 멀티플렉서의 회로구성을 나타낸 도면이다.
도 8 은 본 발명의 제 2 실시예의 멀티플렉서의 회로구성을 나타낸 도면이다.
도 9 는 본 발명의 제 3 실시예의 멀티플렉서의 회로구성을 나타낸 도면이다.
도 10 은 본 발명의 제 4 실시예의 멀티플렉서의 회로구성을 나타낸 도면이다.
도 11 은 본 발명의 제 5 실시예의 멀티플렉서의 회로구성을 나타낸 도면이다.
도 12 는 본 발명의 제 6 실시예의 멀티플렉서의 회로구성을 나타낸 도면이다.
도 13 은 본 발명의 제 7 실시예의 멀티플렉서의 회로구성을 나타낸 도면이다.
도 14 는 본 발명의 제 8 실시예의 멀티플렉서의 회로구성을 나타낸 도면이다.
도 15 는 본 발명의 제 9 실시예의 멀티플렉서의 회로구성을 나타낸 도면이다.
도 16 은 본 발명의 제 10 실시예의 멀티플렉서의 회로구성을 나타낸 도면이다.
도 17 은 본 발명의 제 11 실시예의 멀티플렉서의 회로구성을 나타낸 도면이다.
도 18 은 본 발명의 제 12 실시예의 멀티플렉서의 회로구성을 나타낸 도면이다.
도 19 는 본 발명의 제 13 실시예의 멀티플렉서의 회로구성을 나타낸 도면이다.
도 20 은 본 발명의 제 14 실시예의 멀티플렉서의 회로구성을 나타낸 도면이다.
도 21 은 본 발명의 제 15 실시예의 멀티플렉서의 회로구성을 나타낸 도면이다.
도 22 는 본 발명의 제 16 실시예의 멀티플렉서의 회로구성을 나타낸 도면이다.
도 23 은 멀티플렉서의 원리를 설명하기 위한 도면이다.
도 24 는 종래의 멀티플렉서의 타이밍차트이다.
도 25 는 종래의 멀티플렉서의 회로구성을 나타낸 도면이다.
*도면의 주요부분에 대한 부호의 설명*
CLK, C1, C2, C3 : 정상 클럭 입력단자
CLKB, C1B, C2B, C3B : 역상 클럭 입력단자
C : 클럭 입력단자
S : 정상 선택 신호단자
SB : 역상 선택 신호단자
D1, D2, D3, D, A, B : 데이터 입력단자
IN1 : 제 1 데이터 입력단자
IN2 : 제 2 데이터 입력단자
Q1, Q2, Q3, OUT : 출력단자
P011, P012, P021, P022, P023, P024, P031, P032, P041, P042, P043, P044 : P 채널형 MOS 트랜지스터
N011, N012, N013, N014, N021, N022, N031, N032, N033, N034, N041, N042 : N 채널형 MOS 트랜지스터
01, 02, 03, 011, 012, 013, 021, 022, 023, 031, 032, 033, 041, 042, 043, 101, 102, 103, 104, 105, 106 : 접합점
L1, L2, L3 : 래치
S : 셀렉터
VDD : 고위측 전원단자
GND : 저위측 전원단자
INV1, INV2, INV3 : 인버터
TG1, TG2, TG3, TG4, TG5 : 트랜스퍼게이트
다음으로, 본 발명의 실시형태에 대하여 도면을 참조하여 설명한다. 도 1 은 본 발명의 실시형태의 원리를 설명하기 위한 도면이다. 도 1 을 참조하면, 본 발명의 실시형태에 있어서, 데이터 입력단자 (D1) 가 제 1 데이터 입력단자 (IN1) 에 접속되고, 정상 클럭 입력단자 (C1) 가 정상 클럭 입력단자 (CLK) 에 접속되며, 역상 클럭 입력단자 (C1B) 가 역상 클럭 입력단자 (CKLB) 에 접속되고, 출력단자 (Q1) 가 출력단자 (OUT) 에 접속된 래치 (L1) 와, 데이터 입력단자 (D2) 가 제 2 데이터 입력단자 (IN2) 에 접속되고, 정상 클럭 입력단자 (C2) 가 정상 클럭 입력단자 (CLK) 에 접속되며, 역상 클럭 입력단자 (C2B) 가 역상 클럭 입력단자 (CKLB) 에 접속되고, 출력단자 (Q2) 가 접합점 (02) 에 접속된 래치 (L2) 와, 데이터 입력단자 (D3) 가 접합점 (02) 에 접속되어, 정상 클럭 입력단자 (C3) 가 역상 클럭 입력단자 (CKLB) 에 접속되고, 역상 클럭 입력단자 (C3B) 가 정상 클럭 입력단자 (CLK) 에 접속되며, 출력단자 (Q3) 가 출력단자 (OUT) 에 접속된 래치 (L3) 를 구비하여 구성되어 있다.
도 2 는 도 1 에 나타낸 본 발명의 실시;형태의 동작을 설명하기 위한 타이밍 차트이다. 도 1 및 도 2를 참조하여, 본 발명의 실시형태의 동작에 대하여 설명한다.
래치 (L1, L2, L3) 는 모두 타이밍형 래치로, 정상 클럭 신호단자 (C1, C2, C3) 에 로우레벨이 가해지면, 래치 내부의 접합점의 충방전이 미리 실시되고, 출력단자는 타이밍 상태에서 이전의 값을 유지한다. 정상 클럭 입력단자 (C1, C2, C3) 에 가해지는 신호가 하이레벨로 변화하면, 입력단자의 값에 따라, 회로내부점의 충방전이 실시되어, 입력단자의 값이 출력단자에 출력된다.
래치 (L1, L2) 의 출력은, 정상 클럭 단자 (CLK) 에 하이레벨이 입력되는 때에 스태틱 출력을 실시하고, 로우레벨이 입력될 때에 다이나믹 유지상태가 된다.
래치 (L3) 는, 래치 (L2) 의 출력이 입력되어, 래치 (L2) 와 래치 (L3) 와는 역위상에서 동작하므로, 출력단자 (Q3) 에는 래치 (L2) 의 출력이 클럭의 반주기분만큼 늦어져 출력되지만, 정상 클럭단자 (CLK) 에 로우레벨이 입력될 때에 스태틱 출력이 실시되고, 하이레벨이 입력될 때에 다이나믹 유지상태가 된다.
래치 (L1, L3) 의 출력은 서로 역위상에서 다이나믹 유지상태가 되지만, 그 출력을 와이어드 접속되어 있으므로, 정상 클럭 입력단자 (CLK) 에 하이레벨이 입력될 때, 스태틱 출력상태의 래치 (L1) 의 출력부가, 다이나믹 유지상태의 래치 (L3) 의 출력단자 (Q3) 의 전하의 충방전도 실시하므로, 출력단자 (OUT) 에는 래치 (L1) 의 출력이 출력된다. 정상 클럭 입력단자 (CLK) 에 로우레벨이 입력될 때, 스태틱 출력상태의 래치 (L3) 의 출력부가, 다이나믹 유지상태의 래치 (L1) 의 출력단자 (Q1) 의 전하의 충방전도 실시하므로, 출력단자 (OUT) 에는 래치 (L3) 의 출력이 출력된다.
본 발명의 실시형태의 멀티플렉서에서의 래치 (L1, L3) 의 구성요소수 및 제어신호가 구동하는 트랜지스터수가, 종래의 래치 (L1, L3) 및 셀렉터 (S) 의 구성소자스 및 제어신호가 구동하는 트랜지스터수보다도 적게 구성할 수 있으면, 소자수의 삭감에 의해 면적을 저감할 수 있고, 그 결과, 배선용량도 감소하므로, 제어신호가 구동하는 트랜지스터수의 저감에 의한 구동하는 부하용량의 저감과 합쳐져, 저소비전력을 실현할 수 있다. 또한, 래치 (L2) 는 데이터를 시프트하는 역할을 맡고 있어, 종래의 임의의 래치를 이용하는 것이 가능하기 때문에, 이하에서는, 생략하여 설명을 실시하기로 한다.
출력부에서 다이나믹 유지상태가 되는 래치회로는, (아이·이·이·이·저널·오브·솔리드스테이트·사키쓰, 제 24 권, 제 1 호 (IEEE Journal of Solid - State Circuits, Vol. 24, No. 1, February, 1989) 의 제 62 면 ∼ 제 72 면에 기재의, JIREN YUAN 씨 등에 의해 「하이스피드·CMOS·서킷·테크닉」(High-Speed CMOS Circuit Technique) 란 제목의 논문 (문헌 (3) 이라 함) 이 참조된다. 도 3 ∼ 도 6 에 나타낸 래치회로는, 상기 문헌에서 인용한 것으로, 이 래치회로는 본 발명의 멀티플렉서에 적용할 수 있다.
도 3 을 참조하여, 이 래치회로는, 데이터 입력단자 (D) 와, 출력단자 (Q) 와, 클럭입력단자 (C) 와, 고위측 전원단자 (VDD) 와, 저위측 전원단자 (GND) 의 각 단자를 구비하여, 이하와 같이 접속된 트랜지스터를 구비하여 구성된다.
즉, (a) 소스가 고위측 전원단자 (VDD) 에 접속되고, 드레인이 접합점 (011) 에 접속되며, 게이트가 클럭 입력단자 (C) 에 접속된 P 채널형 MOS 트랜지스터 (P011) 와, (b) 소스가 저위측 전원단자 (GND) 에 접속되고, 드레인이 접합점 (012) 에 접속되며, 게이트가 클럭 입력단자 (C) 에 접속된 N 채널형 MOS 트랜지스터 (N011) 와, (c) 소스가 접합점 (012) 에 접속되고, 드레인이 접합점 (011) 에 접속되며, 게이트가 데이터 입력단자 (D) 에 접속된 N 채널형 MOS 트랜지스터 (N012) 와, (d) 소스가 고위측 전원단자 (VDD) 에 접속되고, 드레인이 출력단자 (Q) 에 접속되며, 게이트가 접합점 (011) 에 접속된 P 채널형 MOS 트랜지스터 (P012) 와, (e) 소스가 저위측 전원단자 (GND) 에 접속되고, 드레인이 접합점 (013) 에 접속되며, 게이트가 접합점 (011) 에 접속된 N 채널형 MOS 트랜지스터 (N013) 와, (f) 소스가 접합점 (013) 에 접속되고, 드레인이 출력단자 (Q) 에 접속되며, 게이트가 클럭 입력단자 (C) 에 접속된 N 채널형 MOS 트랜지스터 (N014) 를 구비하여 구성된다.
다음으로, 도 3 에 나타낸 회로 (상기 문헌에서는, true single-phase clock 1 (TPSC1) 로 칭하고 있는, 이하 「TSPC1의 N 블록」 이라 함) 의 동작을 설명한다.
클럭 입력단자 (C) 에 로우레벨 신호가 가해지는 경우, P 채널형 MOS 트랜지스터 (P011) 는 ON 하고, N 채널형 MOS 트랜지스터 (N011, N014) 은 OFF 하고, 접합점 (011) 은 하이레벨로 충전되고, 이 때문에, P 채널형 MOS 트랜지스터 (P012) 는 OFF 하고, 출력단자 (Q) 는 다이나믹 접합점이 되어, 클럭 입력단자 (C) 의 신호가 하이레벨로 천이하면, P 채널형 MOS 트랜지스터 (P011) 는 OFF 하고, N 채널형 MOS 트랜지스터 (N011, N014) 는 ON 한다. 이 때, 데이터 입력단자 (D) 에 하이레벨 신호가 가해지고 있으면, N 채널형 MOS 트랜지스터 (N012) 는 ON 하고, 접합점 (011) 은 로우레벨로 방전되어, P 채널형 MOS 트랜지스터 (P012) 는 ON 하고, N 채널형 MOS 트랜지스터 (N013) 는 OFF 하고, 출력단자 (Q) 에는 하이레벨이 출력된다. 한편, 데이터 입력단자 (D) 에 로우레벨이 가해지고 있으면, N 채널형 MOS 트랜지스터 (N012) 는 OFF 하므로, 접합점 (011) 은 다이나믹 접합점이 되어 하이레벨을 유지하여, P 채널형 MOS 트랜지스터 (P012) 는 OFF 하고, N 채널형 MOS 트랜지스터 (N013) 가 ON 하므로, 출력단자 (Q) 에는 로우레벨이 출력된다.
다음으로 도 4 에 나타낸 래치회로 (이하, TSPC1 의 P 클럭 이라 함) 는, 데이터 입력단자 (D) 와, 출력단자 (Q) 와, 클럭입력단자 (C) 와, 고위측 전원단자 (VDD) 와, 저위측 전원단자 (GND) 의 각 단자를 구비하여, 이하와 같이 접속된 트랜지스터를 구비하여 구성된다.
(a) 소스가 고위측 전원단자 (VDD) 에 접속되고, 드레인이 접합점 (022) 에 접속되며, 게이트가 클럭 입력단자 (C) 에 접속된 P 채널형 MOS 트랜지스터 (P021) 와, (b) 소스가 접합점 (022) 에 접속되고, 드레인이 접합점 (021) 에 접속되며, 게이트가 데이터 입력단자 (D) 에 접속된 P 채널형 MOS 트랜지스터 (P022) 와, (c) 소스가 저위측 전원단자 (GND) 에 접속되고, 드레인이 접합점 (021) 에 접속되며, 게이트가 클럭 입력단자 (C) 에 접속된 N 채널형 MOS 트랜지스터 (N021) 와, (d) 소스가 고위측 전원단자 (VDD) 에 접속되고, 드레인이 접합점 (023) 에 접속되며, 게이트가 접합점 (021) 에 접속된 P 채널형 MOS 트랜지스터 (P023) 와, (e) 소스가 접합점 (023) 에 접속되고, 드레인이 출력단자 (Q) 에 접속되며, 게이트가 클럭 입력단자 (C) 에 접속된 P 채널형 MOS 트랜지스터 (P024) 와, (f) 소스가 저위측 전원단자 (GND) 에 접속되고, 드레인이 출력단자 (Q) 에 접속되며, 게이트가 접합점 (021) 에 접속된 N 채널형 MOS 트랜지스터 (N022) 를 구비하여 구성되어 있다.
다음으로, 도 4 에 나타낸 회로의 동작을 설명한다. 클럭 입력단자 (C) 에 하이레벨 신호가 가해지는 경우, N 채널형 MOS 트랜지스터 (N021) 는 ON 하고, P 채널형 MOS 트랜지스터 (P021, P024) 는 OFF 하고, 접합점 (021) 은 로우레벨에 충전되어, N 채널형 MOS 트랜지스터 (N022) 는 OFF 하고, 출력단자 (Q) 는 다이나믹 접합점이 되어, 이전의 상태가 유지된다.
클럭 입력단자 (C) 의 신호가 로우레벨로 천이하면, N 채널형 MOS 트랜지스터 (N021) 는 OFF 하고, P 채널형 MOS 트랜지스터 (P021, P024) 는 ON 한다. 이 때, 데이터 입력단자 (D) 에 로우레벨 신호가 가해지고 있으면, P 채널형 MOS 트랜지스터 (P022) 는 ON 하고, 접합점 (021) 은 하이레벨로 충전되어, N 채널형 MOS 트랜지스터 (N022) 는 ON 하고, P 채널형 MOS 트랜지스터 (P023) 는 OFF 하고, 출력단자 (Q) 에는 로우레벨이 출력된다. 데이터 입력단자 (D) 에 하이레벨이 가해지고 있으면, P 채널형 MOS 트랜지스터 (P022) 는 OFF 하므로, 접합점 (021) 은 다이나믹 접합점이 되어 로우레벨을 유지하여, N 채널형 MOS 트랜지스터 (N022) 는 OFF 하고, P 채널형 MOS 트랜지스터 (P023) 가 ON 하므로, 출력단자에는 하이레벨이 출력된다.
다음으로 도 5 에 나타낸 래치회로 (이하, TSPC2 의 N 클럭 이라 함) 는, 데이터 입력단자 (D) 와, 출력단자 (Q) 와, 클럭입력단자 (C) 와, 고위측 전원단자 (VDD) 와, 저위측 전원단자 (GND) 의 각 단자를 구비하여, 이하와 같이 접속된 트랜지스터를 구비하여 구성된다.
즉, (a) 소스가 고위측 전원단자 (VDD) 에 접속되고, 드레인이 접합점 (031) 에 접속되며, 게이트가 클럭 입력단자 (C) 에 접속된 P 채널형 MOS 트랜지스터 (P031) 와, (b) 소스가 저위측 전원단자 (GND) 에 접속되고, 드레인이 접합점 (032) 에 접속되며, 게이트가 클럭 입력단자 (C) 에 접속된 N 채널형 MOS 트랜지스터 (N031) 와, (c) 소스가 접합점 (032) 에 접속되고, 드레인이 접합점 (031) 에 접속되며, 게이트가 데이터 입력단자 (D) 에 접속된 N 채널형 MOS 트랜지스터 (N032) 와, (d) 소스가 고위측 전원단자 (VDD) 에 접속되고, 드레인이 출력단자 (Q) 에 접속되며, 게이트가 접합점 (031) 에 접속된 P 채널형 MOS 트랜지스터 (P032) 와, (e) 소스가 접합점 (032) 에 접속되고, 드레인이 접합점 (033) 에 접속되며, 게이트가 접합점 (031) 에 접속된 N 채널형 MOS 트랜지스터 (N033) 와, (f) 소스가 접합점 (033) 에 접속되고, 드레인이 출력단자 (Q) 에 접속되며, 게이트가 클럭 입력단자 (C) 에 접속된 N 채널형 MOS 트랜지스터 (N034) 를 구비하여 구성된다.
다음으로, 도 5 에 나타낸 회로의 동작을 설명한다. 클럭 입력단자 (C) 에 로우레벨 신호가 가해지는 경우, P 채널형 MOS 트랜지스터 (P031) 는 ON 하고, N 채널형 MOS 트랜지스터 (N031, N034) 는 OFF 하고, 접합점 (031) 은 하이레벨에 충전되어, P 채널형 MOS 트랜지스터 (P032) 는 OFF 하고, 출력단자 (Q) 는 다이나믹 접합점이 되어, 이전의 상태가 유지된다.
클럭 입력단자 (C) 의 신호가 하이레벨로 천이하면, P 채널형 MOS 트랜지스터 (P031) 는 OFF 하고, N 채널형 MOS 트랜지스터 (N031, N034) 는 ON 한다. 이 때, 데이터 입력단자 (D) 에 하이레벨 신호가 가해지고 있으면, N 채널형 MOS 트랜지스터 (N032) 는 ON 하고, 접합점 (031) 은 로우레벨로 방전되어, P 채널형 MOS 트랜지스터 (P032) 는 ON 하고, N 채널형 MOS 트랜지스터 (N033) 는 OFF 하고, 출력단자 (Q) 에는 하이레벨이 출력된다. 데이터 입력단자 (D) 에 로우레벨이 가해지고 있으면, N 채널형 MOS 트랜지스터 (N032) 는 OFF 하므로, 접합점 (031) 은 다이나믹 접합점이 되어 하이레벨을 유지하여, P 채널형 MOS 트랜지스터 (P032) 는 OFF 하고, N 채널형 MOS 트랜지스터 (N033) 가 ON 하므로, 출력단자 (Q) 에는 로우레벨이 출력된다.
도 6 에 나타낸 래치회로 (이하, TSPC2 의 P 클럭 이라 함) 는, 데이터 입력단자 (D) 와, 출력단자 (Q) 와, 클럭입력단자 (C) 와, 고위측 전원단자 (VDD) 와, 저위측 전원단자 (GND) 의 각 단자를 구비하여, 이하와 같이 접속된 트랜지스터를 구비하여 구성된다.
즉, (a) 소스가 고위측 전원단자 (VDD) 에 접속되고, 드레인이 접합점 (042) 에 접속되며, 게이트가 클럭 입력단자 (C) 에 접속된 P 채널형 MOS 트랜지스터 (P041) 와, (b) 소스가 접합점 (042) 에 접속되고, 드레인이 접합점 (041) 에 접속되며, 게이트가 데이터 입력단자 (D) 에 접속된 P 채널형 MOS 트랜지스터 (P042) 와, (c) 소스가 저위측 전원단자 (GND) 에 접속되고, 드레인이 접합점 (041) 에 접속되며, 게이트가 클럭 입력단자 (C) 에 접속된 N 채널형 MOS 트랜지스터 (N041) 와, (d) 소스가 접합점 (042) 에 접속되고, 드레인이 접합점 (043) 에 접속되며, 게이트가 접합점 (041) 에 접속된 P 채널형 MOS 트랜지스터 (P043) 와, (e) 소스가 접합점 (043) 에 접속되고, 드레인이 출력단자 (Q) 에 접속되며, 게이트가 클럭 입력단자 (C) 에 접속된 P 채널형 MOS 트랜지스터 (P044) 와, (f) 소스가 저위측 전원단자 (GND) 에 접속되고, 드레인이 출력단자 (Q) 에 접속되며, 게이트가 접합점 (041) 에 접속된 N 채널형 MOS 트랜지스터 (N042) 를 구비하여 구성되어 있다.
다음으로, 도 6 에 나타낸 회로의 동작을 설명한다. 클럭 입력단자 (C) 에 하이레벨 신호가 가해지는 경우, N 채널형 MOS 트랜지스터 (N041) 는 ON 하고, P 채널형 MOS 트랜지스터 (P041, P044) 는 OFF 하고, 접합점 (041) 은 로우레벨에 충전되어, N 채널형 MOS 트랜지스터 (N042) 는 OFF 하고, 출력단자 (Q) 는 다이나믹 접합점이 되어, 이전의 상태가 유지된다.
클럭 입력단자 (C) 의 신호가 로우레벨로 천이하면, N 채널형 MOS 트랜지스터 (N041) 는 OFF 하고, P 채널형 MOS 트랜지스터 (P041, P044) 는 ON 한다. 이 때, 데이터 입력단자 (D) 에 로우레벨 신호가 가해지고 있으면, P 채널형 MOS 트랜지스터 (P042) 는 ON 하고, 접합점 (041) 은 하이레벨로 충전되어, N 채널형 MOS 트랜지스터 (N042) 는 ON 하고, P 채널형 MOS 트랜지스터 (P043) 는 OFF 하고, 출력단자 (Q) 에는 로우레벨이 출력된다. 데이터 입력단자 (D) 에 하이레벨이 가해지고 있으면, P 채널형 MOS 트랜지스터 (P042) 는 OFF 하므로, 접합점 (041) 은 다이나믹 접합점이 되어 로우레벨을 유지하여, N 채널형 MOS 트랜지스터 (N042) 는 OFF 하고, P 채널형 MOS 트랜지스터 (P043) 가 ON 하므로, 출력단자에는 하이레벨이 출력된다.
도 7 은, 본 발명의 제 1 실시예의 멀티플렉서의 회로구성을 나타낸 도면이다. 도 7을 참조하여, 본 실시예에서는, 래치 (L1, L3) 를 모두, 도 3 의 TSPC1 의 N 블록으로 구성하여, 정상 클럭 입력단자 (CLK) 가 래치 (L1) 의 클럭 입력단자 (C1) 에 접속되고, 역상 클럭 입력단자 (CLKB) 가 래치 (L3) 의 클럭 입력단자 (C3) 에 접속되어 있다.
도 8 은, 본 발명의 제 2 실시예의 멀티플렉서의 회로구성을 나타낸 도면이다. 도 8 을 참조하여, 본 실시예에서는, 래치 (L1, L3) 를 모두, 도 3 의 TSPC2 의 N 블록으로 구성하여, 정상 클럭 입력단자 (CLK) 가 래치 (L1) 의 클럭 입력단자 (C1) 에 접속되고, 역상 클럭 입력단자 (CLKB) 가 래치 (L3) 의 클럭 입력단자 (C3) 에 접속되어 있다.
도 9 는, 본 발명의 제 3 실시예의 멀티플렉서의 회로구성을 나타낸 도면이다. 도 9 를 참조하여, 본 실시예에서는, 래치 (L1) 를 도 3 의 TSPC1 의 N 블록으로 구성하고, 래치 (L3) 를 도 5 의 TSPC2 의 N 블록으로 구성하여, 정상 클럭 입력단자 (CLK) 가 래치 (L1) 의 클럭 입력단자 (C1) 에 접속되고, 역상 클럭 입력단자 (CLKB) 가 래치 (L3) 의 클럭 입력단자 (C3) 에 접속되어 있다.
도 10 은, 본 발명의 제 4 실시예의 멀티플렉서의 회로구성을 나타낸 도면이다. 도 10 을 참조하여, 본 실시예에서는, 래치 (L1) 를 도 5 의 TSPC2 의 N 블록으로 구성하고, 래치 (L3) 를 도 3 의 TSPC1 의 N 블록으로 구성하여, 정상 클럭 입력단자 (CLK) 가 래치 (L1) 의 클럭 입력단자 (C1) 에 접속되고, 역상 클럭 입력단자 (CLKB) 가 래치 (L3) 의 클럭 입력단자 (C3) 에 접속되어 있다.
도 11 은, 본 발명의 제 5 실시예의 멀티플렉서의 회로구성을 나타낸 도면이다. 도 11 을 참조하여, 본 실시예에서는, 래치 (L1, L3) 를 모두, 도 4 의 TSPC1 의 P 블록으로 구성하여, 정상 클럭 입력단자 (CLK) 가 래치 (L3) 의 클럭 입력단자 (C3) 에 접속되고, 역상 클럭 입력단자 (CLKB) 가 래치 (L1) 의 클럭 입력단자 (C1) 에 접속되어 있다.
도 12 는, 본 발명의 제 6 실시예의 멀티플렉서의 회로구성을 나타낸 도면이다. 도 12 를 참조하여, 본 실시예에서는, 래치 (L1, L3) 를 모두, 도 6 의 TSPC2 의 P 블록으로 구성하여, 정상 클럭 입력단자 (CLK) 가 래치 (L3) 의 클럭 입력단자 (C1) 에 접속되고, 역상 클럭 입력단자 (CLKB) 가 래치 (L1) 의 클럭 입력단자 (C3) 에 접속되어 있다.
도 13 은, 본 발명의 제 7 실시예의 멀티플렉서의 회로구성을 나타낸 도면이다. 도 13 을 참조하여, 본 실시예에서는, 래치 (L1) 를 도 4 의 TSPC1 의 P 블록으로 구성하고, 래치 (L3) 를 도 6 의 TSPC2 의 P 블록으로 구성하여, 정상 클럭 입력단자 (CLK) 가 래치 (L3) 의 클럭 입력단자 (C3) 에 접속되고, 역상 클럭 입력단자 (CLKB) 가 래치 (L1) 의 클럭 입력단자 (C1) 에 접속되어 있다.
도 14 는, 본 발명의 제 8 실시예의 멀티플렉서의 회로구성을 나타낸 도면이다. 도 14 를 참조하여, 본 실시예에서는, 래치 (L1) 를 도 6 의 TSPC2 의 P 블록으로 구성하고, 래치 (L3) 를 도 4 의 TSPC1 의 P 블록으로 구성하여, 정상 클럭 입력단자 (CLK) 가 래치 (L3) 의 클럭 입력단자 (C3) 에 접속되고, 역상 클럭 입력단자 (CLKB) 가 래치 (L1) 의 클럭 입력단자 (C1) 에 접속되어 있다.
도 15 는, 본 발명의 제 9 실시예의 멀티플렉서의 회로구성을 나타낸 도면이다. 도 15 를 참조하여, 본 실시예에서는, 래치 (L1) 를 도 3 의 TSPC1 의 N 블록으로 구성하고, 래치 (L3) 를 도 4 의 TSPC1 의 P 블록으로 구성하여, 정상 클럭 입력단자 (CLK) 가 래치 (L1, L3) 의 클럭 입력단자 (C1, C3) 에 접속되어 있다.
도 16 은, 본 발명의 제 10 실시예의 멀티플렉서의 회로구성을 나타낸 도면이다. 도 16 을 참조하여, 본 실시예에서는, 래치 (L1) 를 도 4 의 TSPC1 의 P 블록으로 구성하고, 래치 (L3) 를 도 3 의 TSPC1 의 N 블록으로 구성하여, 역상 클럭 입력단자 (CLKB) 가 래치 (L1, L3) 의 클럭 입력단자 (C1, C3) 에 접속되어 있다.
도 17 은, 본 발명의 제 11 실시예의 멀티플렉서의 회로구성을 나타낸 도면이다. 도 17 을 참조하여, 본 실시예에서는, 래치 (L1) 를 도 5 의 TSPC2 의 N 블록으로 구성하고, 래치 (L3) 를 도 6 의 TSPC2 의 P 블록으로 구성하여, 정상 클럭 입력단자 (CLK) 가 래치 (L1, L3) 의 클럭 입력단자 (C1, C3) 에 접속되어 있다.
도 18 은, 본 발명의 제 12 실시예의 멀티플렉서의 회로구성을 나타낸 도면이다. 도 18 을 참조하여, 본 실시예에서는, 래치 (L1) 를 도 6 의 TSPC2 의 P 블록으로 구성하고, 래치 (L3) 를 도 5 의 TSPC2 의 N 블록으로 구성하여, 역상 클럭 입력단자 (CLKB) 가 래치 (L1, L3) 의 클럭 입력단자 (C1, C3) 에 접속되어 있다.
도 19 는, 본 발명의 제 13 실시예의 멀티플렉서의 회로구성을 나타낸 도면이다. 도 19 를 참조하여, 본 실시예에서는, 래치 (L1) 를 도 3 의 TSPC1 의 N 블록으로 구성하고, 래치 (L3) 를 도 6 의 TSPC2 의 P 블록으로 구성하여, 정상 클럭 입력단자 (CLK) 가 래치 (L1, L3) 의 클럭 입력단자 (C1, C3) 에 접속되어 있다.
도 20 은, 본 발명의 제 14 실시예의 멀티플렉서의 회로구성을 나타낸 도면이다. 도 20 을 참조하여, 본 실시예에서는, 래치 (L1) 를 도 6 의 TSPC2 의 P 블록으로 구성하고, 래치 (L3) 를 도 4 의 TSPC1 의 N 블록으로 구성하여, 역상 클럭 입력단자 (CLKB) 가 래치 (L1, L3) 의 클럭 입력단자 (C1, C3) 에 접속되어 있다.
도 21 은, 본 발명의 제 15 실시예의 멀티플렉서의 회로구성을 나타낸 도면이다. 도 21 를 참조하여, 본 실시예에서는, 래치 (L1) 를 도 5 의 TSPC2 의 N 블록으로 구성하고, 래치 (L3) 를 도 4 의 TSPC1 의 P 블록으로 구성하여, 정상 클럭 입력단자 (CLK) 가 래치 (L1, L3) 의 클럭 입력단자 (C1, C3) 에 접속되어 있다.
도 22 는, 본 발명의 제 16 실시예의 멀티플렉서의 회로구성을 나타낸 도면이다. 도 22 를 참조하여, 본 실시예에서는, 래치 (L1) 를 도 4 의 TSPC1 의 P 블록으로 구성하고, 래치 (L3) 를 도 5 의 TSPC2 의 N 블록으로 구성하여, 역상 클럭 입력단자 (CLKB) 가 래치 (L1, L3) 의 클럭 입력단자 (C1, C3) 에 접속되어 있다.
다음으로 도 7 내지 도 22 에 나타낸 회로는, 모두 도 1 의 원리구성도와 동일한 동작을 실시한다.
도 7 내지 도 22 의 회로의 어느것이나, 래치 (L1, L3) 를 구성하는 트랜지스터수는 12 개, 클럭이 입력되는 트랜지스터는 6 개다. 도 25 에 나타낸 회로에서는, 래치 (L1, L2)M 및 셀렉터 (S) 를 구성하는 트랜지스터수는 12 개, 클럭수가 입력되는 트랜지스터의 수는 8 개다. 상기 실시예에서, MOS 구성의 종래의 멀티플렉서의 가장 구성소자수, 제어신호가 구동하는 트랜지스터의 수가 적은 회로에 비하여, 구성소자수는 동일하지만, 클럭수가 구동하는 트랜지스터수, 즉, 부하용량이 감소하기 때문에, 소비전력을 작게 할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 멀티플렉서에 있어서, 제어신호가 하이레벨일 때에 데이터가 출력되고, 제어신호가 로우레벨일 때에, 출력부가 다이나믹 접합점이 되어, 제어신호가 하이레벨일 때의 값이 유지되는 제 1 래치회로의 출력과, 제어신호가 로우레벨일 때에, 데이터가 출력되고, 제어신호가 하이레벨일 때에, 출력부가 다이나믹 접합점이 되어, 제어신호가 로우레벨일 때의 값이 유지되는 제 2 래치회로의 출력을 와이어드 접속함으로써, 종래 회로에서 필요하였던 셀렉터가 불필요해지고, 제어신호가 구동하는 트랜지스터가 저감되어, 소비전력을 저감할 수 있다.

Claims (13)

  1. 다른 위상에서 각각 다이나믹 유지상태가 되는 복수의 래치회로를 와이어드 접속하고, 상기 복수의 래치회로로부터의 스태틱 출력을 상기 와이어드 접속점으로부터 취출하도록 구성한 것을 특징으로 하는 멀티플렉서.
  2. 제어신호의 논리레벨에 의해, 입력단으로부터의 입력 데이터의 출력단으로의 스태틱 출력과, 상기 출력단이 다이나믹 상태에서 이전의 값을 유지하는 다이나믹 유지상태를 교체하는 제 1, 제 2 래치회로를 적어도 포함하고,
    상기 제 1, 제 2 래치회로에는 서로 역상의 제어신호가 인가되어, 상기 제 1, 제 2 래치회로의 출력단을 와이어드 접속하여 출력을 취출하도록 한 것을 특징으로 하는 멀티플렉서.
  3. 제어신호가 하이레벨일 때에 데이터가 출력되고, 상기 제어신호가 로우레벨일 때에 출력부가 다이나믹 접합점이 되어, 상기 제어신호가 하이레벨일 때의 값이 유지되는 제 1 래치회로의 출력과,
    상기 제어신호가 로우레벨일 때에 데이터가 출력되고, 상기 제어신호가 하이레벨일 때에 출력부가 다이나믹 접합점이 되어, 상기 제어신호가 로우레벨일 때의 값이 유지되는 제 2 래치회로의 출력을 와이어드 접속 구성으로 한 것을 특징으로 ,하는 멀티플렉서.
  4. 제 1 데이터단자와,
    제 2 데이터단자와,
    제 1 제어단자와,
    상기 제 1 제어단자와는 역상의 신호가 입력되는 제 2 제어단자와,
    제 1 전원단자와,
    제 2 전원단자와,
    출력단자를 가지며,
    소스가 상기 제 1 전원단자에 접속되고, 드레인이 제 1 접합점에 접속되며, 게이트가 상기 제 1 제어단자에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 전원단자에 접속되고, 드레인이 제 2 접합점에 접속되며, 게이트가 상기 제 1 제어단자에 접속된 제 2 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 접합점에 접속되고, 드레인이 제 1 접합점에 접속되며, 게이트가 상기 제 1 데이터단자에 접속된 제 2 도전형 MOS 트랜지스터와,
    소스가 상기 제 1 전원단자에 접속되고, 드레인이 상기 출력단자에 접속되며, 게이트가 상기 제 1 접합점에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 전원단자에 접속되고, 드레인이 제 3 접합점에 접속되며, 게이트가 상기 제 1 접합점에 접속된 제 2 도전형 MOS 트랜지스터와,
    소스가 상기 제 3 접합점에 접속되고, 드레인이 상기 출력단자에 접속되며, 게이트가 상기 제 1 제어단자에 접속된 제 2 도전형 MOS 트랜지스터를 구비하는 제 1 래치회로를 가지며,
    소스가 상기 제 1 전원단자에 접속되고, 드레인이 제 4 접합점에 접속되며, 게이트가 상기 제 2 제어단자에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 전원단자에 접속되고, 드레인이 제 5 접합점에 접속되며, 게이트가 상기 제 2 제어단자에 접속된 제 2 도전형 MOS 트랜지스터와,
    소스가 상기 제 5 접합점에 접속되고, 드레인이 상기 제 4 접합점에 접속되며, 게이트가 상기 제 2 데이터단자에 접속된 제 2 도전형 MOS 트랜지스터와,
    소스가 상기 제 1 전원단자에 접속되고, 드레인이 상기 출력단자에 접속되며, 게이트가 상기 제 4 접합점에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 전원단자에 접속되고, 드레인이 제 6 접합점에 접속되며, 게이트가 상기 제 4 접합점에 접속된 제 2 도전형 MOS 트랜지스터와,
    소스가 상기 제 6 접합점에 접속되고, 드레인이 상기 출력단자에 접속되며, 게이트가 상기 제 2 제어단자에 접속된 제 2 도전형 MOS 트랜지스터를 구비하는 제 2 래치회로를 갖는 것을 특징으로 하는 멀티플렉서.
  5. 제 1 데이터단자와,
    제 2 데이터단자와,
    제 1 제어단자와,
    상기 제 1 제어단자와는 역상의 신호가 입력되는 제 2 제어단자와,
    제 1 전원단자와,
    제 2 전원단자와,
    출력단자를 가지며,
    소스가 상기 제 1 전원단자에 접속되고, 드레인이 제 1 접합점에 접속되며, 게이트가 상기 제 1 제어단자에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 전원단자에 접속되고, 드레인이 제 2 접합점에 접속되며, 게이트가 상기 제 1 제어단자에 접속된 제 2 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 접합점에 접속되고, 드레인이 제 1 접합점에 접속되며, 게이트가 상기 제 1 데이터단자에 접속된 제 2 도전형 MOS 트랜지스터와,
    소스가 상기 제 1 전원단자에 접속되고, 드레인이 상기 출력단자에 접속되며, 게이트가 상기 제 1 접합점에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 접합점에 접속되고, 드레인이 제 3 접합점에 접속되며, 게이트가 상기 제 1 접합점에 접속된 제 2 도전형 MOS 트랜지스터와,
    소스가 상기 제 3 접합점에 접속되고, 드레인이 상기 출력단자에 접속되며, 게이트가 상기 제 1 제어단자에 접속된 제 2 도전형 MOS 트랜지스터를 구비하는 제 1 래치회로를 가지며,
    소스가 상기 제 1 전원단자에 접속되고, 드레인이 제 4 접합점에 접속되며, 게이트가 상기 제 2 제어단자에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 전원단자에 접속되고, 드레인이 제 5 접합점에 접속되며, 게이트가 상기 제 2 제어단자에 접속된 제 2 도전형 MOS 트랜지스터와,
    소스가 상기 제 5 접합점에 접속되고, 드레인이 상기 제 4 접합점에 접속되며, 게이트가 상기 제 2 데이터단자에 접속된 제 2 도전형 MOS 트랜지스터와,
    소스가 상기 제 1 전원단자에 접속되고, 드레인이 상기 출력단자에 접속되며, 게이트가 상기 제 4 접합점에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 5 접합점에 접속되고, 드레인이 제 6 접합점에 접속되며, 게이트가 상기 제 4 접합점에 접속된 제 2 도전형 MOS 트랜지스터와,
    소스가 상기 제 6 접합점에 접속되고, 드레인이 상기 출력단자에 접속되며, 게이트가 상기 제 2 제어단자에 접속된 제 2 도전형 MOS 트랜지스터를 구비하는 제 2 래치회로를 갖는 것을 특징으로 하는 멀티플렉서.
  6. 제 1 데이터단자와,
    제 2 데이터단자와,
    제 1 제어단자와,
    상기 제 1 제어단자와는 역상의 신호가 입력되는 제 2 제어단자와,
    제 1 전원단자와,
    제 2 전원단자와,
    출력단자를 가지며,
    소스가 상기 제 1 전원단자에 접속되고, 드레인이 제 1 접합점에 접속되며, 게이트가 상기 제 1 제어단자에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 전원단자에 접속되고, 드레인이 제 2 접합점에 접속되며, 게이트가 상기 제 1 제어단자에 접속된 제 2 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 접합점에 접속되고, 드레인이 제 1 접합점에 접속되며, 게이트가 상기 제 1 데이터단자에 접속된 제 2 도전형 MOS 트랜지스터와,
    소스가 상기 제 1 전원단자에 접속되고, 드레인이 상기 출력단자에 접속되며, 게이트가 상기 제 1 접합점에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 전원단자에 접속되고, 드레인이 제 3 접합점에 접속되며, 게이트가 상기 제 1 접합점에 접속된 제 2 도전형 MOS 트랜지스터와,
    소스가 상기 제 3 접합점에 접속되고, 드레인이 상기 출력단자에 접속되며, 게이트가 상기 제 1 제어단자에 접속된 제 2 도전형 MOS 트랜지스터를 구비하는 제 1 래치회로를 가지며,
    소스가 상기 제 1 전원단자에 접속되고, 드레인이 제 4 접합점에 접속되며, 게이트가 상기 제 2 제어단자에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 전원단자에 접속되고, 드레인이 제 5 접합점에 접속되며, 게이트가 상기 제 2 제어단자에 접속된 제 2 도전형 MOS 트랜지스터와,
    소스가 상기 제 5 접합점에 접속되고, 드레인이 상기 제 4 접합점에 접속되며, 게이트가 상기 제 2 데이터단자에 접속된 제 2 도전형 MOS 트랜지스터와,
    소스가 상기 제 1 전원단자에 접속되고, 드레인이 상기 출력단자에 접속되며, 게이트가 상기 제 4 접합점에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 5 접합점에 접속되고, 드레인이 제 6 접합점에 접속되며, 게이트가 상기 제 4 접합점에 접속된 제 2 도전형 MOS 트랜지스터와,
    소스가 상기 제 6 접합점에 접속되고, 드레인이 상기 출력단자에 접속되며, 게이트가 상기 제 2 제어단자에 접속된 제 2 도전형 MOS 트랜지스터를 구비하는 제 2 래치회로를 갖는 것을 특징으로 하는 멀티플렉서.
  7. 제 1 데이터단자와,
    제 2 데이터단자와,
    제 1 제어단자와,
    상기 제 1 제어단자와는 역상의 신호가 입력되는 제 2 제어단자와,
    제 1 전원단자와,
    제 2 전원단자와,
    출력단자를 가지며,
    소스가 상기 제 1 전원단자에 접속되고, 드레인이 제 2 접합점에 접속되며, 게이트가 상기 제 1 제어단자에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 접합점에 접속되고, 드레인이 제 1 접합점에 접속되며, 게이트가 상기 제 1 데이터단자에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 접합점에 접속되고, 드레인이 제 1 접합점에 접속되며, 게이트가 상기 제 1 제어단자에 접속된 제 2 도전형 MOS 트랜지스터와,
    소스가 상기 제 1 전원단자에 접속되고, 드레인이 제 3 접합점에 접속되며, 게이트가 상기 제 1 접합점에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 3 접합점에 접속되고, 드레인이 상기 출력단자에 접속되며, 게이트가 상기 제 1 제어단자에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 전원단자에 접속되고, 드레인이 출력단자에 접속되며, 게이트가 상기 제 1 접합점에 접속된 제 2 도전형 MOS 트랜지스터로 구성되는 제 1 래치회로를 가지며,
    소스가 상기 제 1 전원단자에 접속되고, 드레인이 제 5 접합점에 접속되며, 게이트가 상기 제 2 제어단자에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 5 접합점에 접속되고, 드레인이 제 4 접합점에 접속되며, 게이트가 제 2 데이터단자에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 전원단자에 접속되고, 드레인이 제 4 접합점에 접속되며, 게이트가 상기 제 2 제어단자에 접속된 제 2 도전형 MOS 트랜지스터와,
    소스가 상기 제 1 전원단자에 접속되고, 드레인이 제 6 접합점에 접속되며, 게이트가 상기 제 4 접합점에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 6 접합점에 접속되고, 드레인이 상기 출력단자에 접속되며, 게이트가 상기 제 2 제어단자에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 전원단자에 접속되고, 드레인이 상기 출력단자에 접속되며, 게이트가 상기 제 4 접합점에 접속된 제 2 도전형 MOS 트랜지스터로 구성되는 제 2 래치회로를 갖는 것을 특징으로 하는 멀티플렉서.
  8. 제 1 데이터단자와,
    제 2 데이터단자와,
    제 1 제어단자와,
    제 1 제어단자와는 역상의 신호가 입력되는 제 2 제어단자와,
    제 1 전원단자와,
    제 2 전원단자와,
    출력단자를 가지며,
    소스가 상기 제 1 전원단자에 접속되고, 드레인이 제 2 접합점에 접속되며, 게이트가 상기 제 1 제어단자에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 접합점에 접속되고, 드레인이 제 1 접합점에 접속되며, 게이트가 상기 제 1 데이터단자에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 접합점에 접속되고, 드레인이 제 1 접합점에 접속되며, 게이트가 상기 제 1 제어단자에 접속된 제 2 도전형 MOS 트랜지스터와,
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    소스가 상기 제 3 접합점에 접속되고, 드레인이 상기 출력단자에 접속되며, 게이트가 상기 제 1 제어단자에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 전원단자에 접속되고, 드레인이 상기 출력단자에 접속되며, 게이트가 상기 제 1 접합점에 접속된 제 2 도전형 MOS 트랜지스터로 구성되는 제 1 래치회로를 가지며,
    소스가 상기 제 1 전원단자에 접속되고, 드레인이 제 5 접합점에 접속되며, 게이트가 상기 제 2 제어단자에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 5 접합점에 접속되고, 드레인이 제 4 접합점에 접속되며, 게이트가 제 2 데이터단자에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 전원단자에 접속되고, 드레인이 상기 제 4 접합점에 접속되며, 게이트가 상기 제 2 제어단자에 접속된 제 2 도전형 MOS 트랜지스터와,
    소스가 상기 제 5 접합점에 접속되고, 드레인이 제 6 접합점에 접속되며, 게이트가 상기 제 4 접합점에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 6 접합점에 접속되고, 드레인이 상기 출력단자에 접속되며, 게이트가 상기 제 2 제어단자에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 전원단자에 접속되고, 드레인이 상기 출력단자에 접속되며, 게이트가 상기 제 4 접합점에 접속된 제 2 도전형 MOS 트랜지스터로 구성되는 제 2 래치회로를 갖는 것을 특징으로 하는 멀티플렉서.
  9. 제 1 데이터단자와,
    제 2 데이터단자와,
    제 1 제어단자와,
    제 1 제어단자와는 역상의 신호가 입력되는 제 2 제어단자와,
    제 1 전원단자와,
    제 2 전원단자와,
    출력단자를 가지며,
    소스가 상기 제 1 전원단자에 접속되고, 드레인이 제 2 접합점에 접속되며, 게이트가 상기 제 1 제어단자에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 접합점에 접속되고, 드레인이 제 1 접합점에 접속되며, 게이트가 상기 제 1 데이터단자에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 전원단자에 접속되고, 드레인이 상기 제 1 접합점에 접속되며, 게이트가 상기 제 1 제어단자에 접속된 제 2 도전형 MOS 트랜지스터와,
    소스가 상기 제 1 전원단자에 접속되고, 드레인이 제 3 접합점에 접속되며, 게이트가 상기 제 1 접합점에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 3 접합점에 접속되고, 드레인이 상기 출력단자에 접속되며, 게이트가 상기 제 1 제어단자에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 전원단자에 접속되고, 드레인이 상기 출력단자에 접속되며, 게이트가 상기 제 1 접합점에 접속된 제 2 도전형 MOS 트랜지스터로 구성되는 제 1 래치회로와,
    소스가 상기 제 1 전원단자에 접속되고, 드레인이 제 5 접합점에 접속되며, 게이트가 상기 제 2 제어단자에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 5 접합점에 접속되고, 드레인이 제 4 접합점에 접속되며, 게이트가 제 2 데이터단자에 접속된 제 1 도전형 MOS 트랜지스터와,
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    소스가 상기 제 5 접합점에 접속되고, 드레인이 제 6 접합점에 접속되며, 게이트가 상기 제 4 접합점에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 6 접합점에 접속되고, 드레인이 상기 출력단자에 접속되며, 게이트가 상기 제 2 제어단자에 접속된 제 1 도전형 MOS 트랜지스터와,
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  10. 제 1 데이터단자와,
    제 2 데이터단자와,
    제어단자와,
    제 1 전원단자와,
    제 2 전원단자와,
    출력단자를 가지며,
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    소스가 상기 제 2 전원단자에 접속되고, 드레인이 상기 제 3 접합점에 접속되며, 게이트가 상기 제 1 접합점에 접속된 제 2 도전형 MOS 트랜지스터와,
    소스가 상기 제 3 접합점에 접속되고, 드레인이 상기 출력단자에 접속되며, 게이트가 상기 제어단자에 접속된 제 2 도전형 MOS 트랜지스터로 구성되는 제 1 래치회로를 가지며,
    소스가 상기 제 1 전원단자에 접속되고, 드레인이 제 5 접합점에 접속되며, 게이트가 상기 제어단자에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 5 접합점에 접속되고, 드레인이 제 4 접합점에 접속되며, 게이트가 제 2 데이터단자에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 전원단자에 접속되고, 드레인이 상기 제 4 접합점에 접속되며, 게이트가 상기 제어단자에 접속된 제 2 도전형 MOS 트랜지스터와,
    소스가 상기 제 1 전원단자에 접속되고, 드레인이 제 6 접합점에 접속되며, 게이트가 상기 제 4 접합점에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 6 접합점에 접속되고, 드레인이 상기 출력단자에 접속되며, 게이트가 상기 제어단자에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 전원단자에 접속되고, 드레인이 상기 출력단자에 접속되며, 게이트가 상기 제 4 접합점에 접속된 제 2 도전형 MOS 트랜지스터로 구성되는 제 2 래치회로를 갖는 것을 특징으로 하는 멀티플렉서.
  11. 제 1 데이터단자와,
    제 2 데이터단자와,
    제어단자와,
    제 1 전원단자와,
    제 2 전원단자와,
    출력단자를 가지며,
    소스가 상기 제 1 전원단자에 접속되고, 드레인이 제 1 접합점에 접속되며, 게이트가 상기 제어단자에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 전원단자에 접속되고, 드레인이 제 2 접합점에 접속되며, 게이트가 상기 제어단자에 접속된 제 2 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 접합점에 접속되고, 드레인이 상기 제 1 접합점에 접속되며, 게이트가 상기 제 1 데이터단자에 접속된 제 2 도전형 MOS 트랜지스터와,
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    소스가 상기 제 2 접합점에 접속되고, 드레인이 상기 제 3 접합점에 접속되며, 게이트가 상기 제 1 접합점에 접속된 제 2 도전형 MOS 트랜지스터와,
    소스가 상기 제 3 접합점에 접속되고, 드레인이 상기 출력단자에 접속되며, 게이트가 상기 제어단자에 접속된 제 2 도전형 MOS 트랜지스터로 구성되는 제 1 래치회로를 가지며,
    소스가 상기 제 1 전원단자에 접속되고, 드레인이 제 5 접합점에 접속되며, 게이트가 상기 제어단자에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 5 접합점에 접속되고, 드레인이 제 4 접합점에 접속되며, 게이트가 제 2 데이터단자에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 전원단자에 접속되고, 드레인이 상기 제 4 접합점에 접속되며, 게이트가 상기 제어단자에 접속된 제 2 도전형 MOS 트랜지스터와,
    소스가 상기 제 5 접합점에 접속되고, 드레인이 제 6 접합점에 접속되며, 게이트가 상기 제 4 접합점에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 6 접합점에 접속되고, 드레인이 상기 출력단자에 접속되며, 게이트가 상기 제어단자에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 전원단자에 접속되고, 드레인이 상기 출력단자에 접속되며, 게이트가 상기 제 4 접합점에 접속된 제 2 도전형 MOS 트랜지스터로 구성되는 제 2 래치회로를 갖는 것을 특징으로 하는 멀티플렉서.
  12. 제 1 데이터단자와,
    제 2 데이터단자와,
    제어단자와,
    제 1 전원단자와,
    제 2 전원단자와,
    출력단자를 가지며,
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    소스가 상기 제 2 전원단자에 접속되고, 드레인이 상기 제 3 접합점에 접속되며, 게이트가 상기 제 1 접합점에 접속된 제 2 도전형 MOS 트랜지스터와,
    소스가 상기 제 3 접합점에 접속되고, 드레인이 상기 출력단자에 접속되며, 게이트가 상기 제어단자에 접속된 제 2 도전형 MOS 트랜지스터로 구성되는 제 1 래치회로를 가지며,
    소스가 상기 제 1 전원단자에 접속되고, 드레인이 제 5 접합점에 접속되며, 게이트가 상기 제어단자에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 5 접합점에 접속되고, 드레인이 제 4 접합점에 접속되며, 게이트가 제 2 데이터단자에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 전원단자에 접속되고, 드레인이 상기 제 4 접합점에 접속되며, 게이트가 상기 제어단자에 접속된 제 2 도전형 MOS 트랜지스터와,
    소스가 상기 제 5 접합점에 접속되고, 드레인이 제 6 접합점에 접속되며, 게이트가 상기 제 4 접합점에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 6 접합점에 접속되고, 드레인이 상기 출력단자에 접속되며, 게이트가 상기 제어단자에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 전원단자에 접속되고, 드레인이 상기 출력단자에 접속되며, 게이트가 상기 제 4 접합점에 접속된 제 2 도전형 MOS 트랜지스터로 구성되는 제 2 래치회로를 갖는 것을 특징으로 하는 멀티플렉서.
  13. 제 1 데이터단자와,
    제 2 데이터단자와,
    제어단자와,
    제 1 전원단자와,
    제 2 전원단자와,
    출력단자를 가지며,
    소스가 상기 제 1 전원단자에 접속되고, 드레인이 제 1 접합점에 접속되며, 게이트가 상기 제어단자에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 전원단자에 접속되고, 드레인이 제 2 접합점에 접속되며, 게이트가 상기 제어단자에 접속된 제 2 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 접합점에 접속되고, 드레인이 상기 제 1 접합점에 접속되며, 게이트가 상기 제 1 데이터단자에 접속된 제 2 도전형 MOS 트랜지스터와,
    소스가 상기 제 1 전원단자에 접속되고, 드레인이 상기 출력단자에 접속되며, 게이트가 상기 제 1 접합점에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 전원단자에 접속되고, 드레인이 상기 제 3 접합점에 접속되며, 게이트가 상기 제 1 접합점에 접속된 제 2 도전형 MOS 트랜지스터와,
    소스가 상기 제 3 접합점에 접속되고, 드레인이 상기 출력단자에 접속되며, 게이트가 상기 제어단자에 접속된 제 2 도전형 MOS 트랜지스터로 구성되는 제 1 래치회로를 가지며,
    소스가 상기 제 1 전원단자에 접속되고, 드레인이 제 5 접합점에 접속되며, 게이트가 상기 제어단자에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 5 접합점에 접속되고, 드레인이 제 4 접합점에 접속되며, 게이트가 제 2 데이터단자에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 전원단자에 접속되고, 드레인이 상기 제 4 접합점에 접속되며, 게이트가 상기 제어단자에 접속된 제 2 도전형 MOS 트랜지스터와,
    소스가 상기 제 1 전원단자에 접속되고, 드레인이 제 6 접합점에 접속되며, 게이트가 상기 제 4 접합점에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 6 접합점에 접속되고, 드레인이 상기 출력단자에 접속되며, 게이트가 상기 제어단자에 접속된 제 1 도전형 MOS 트랜지스터와,
    소스가 상기 제 2 전원단자에 접속되고, 드레인이 상기 출력단자에 접속되며, 게이트가 상기 제 4 접합점에 접속된 제 2 도전형 MOS 트랜지스터로 구성되는 제 2 래치회로를 갖는 것을 특징으로 하는 멀티플렉서.
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