KR20150137020A - 예측 결정 피드백 등화를 위한 시스템 - Google Patents

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KR20150137020A
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Abstract

레이트 감소된 예측 DFE를 위한 시스템이 개시된다. 하나의 실시예에서 각각 2개의 샘플러들 및 멀티플렉서-래치를 포함하고, 다상 클럭에 의해 제어되는 복수의 샘플러-멀티플렉서 블록들은 수신되는 아날로그 신호를 한번에 하나씩 샘플링하고 마지막 수신된 비트의 값을 나타낼 수 있는 각각의 멀티플렉서-래치의 출력은 다른 멀티플렉서-래치의 선택 입력을 제어하는 데 사용되어, 다른 멀티플렉서-래치가 샘플링 전에 상이한 정정을 수신된 아날로그 신호에 각각 적용하는 2개의 샘플러들 중 적절한 샘플러를 선택하도록 한다. 각각의 멀티플렉서-래치는 자체의 클럭 입력에서의 신호가 제 1 논리 레벨을 가질 때 데이터 입력을 트래킹하고 자체의 클럭 입력이 다른(즉, 제 2) 논리 레벨을 가질 때 자체의 상태를 보존하는 클럭식 요소이다.

Description

예측 결정 피드백 등화를 위한 시스템{SYSTEM FOR PREDICTIVE DECISION FEEDBACK EQUALIZATION}
본 출원 발명은 비이상적(예를 들어, 손실) 채널을 통한 디지털 데이터의 송신에 관한 것으로, 특히 비이상적 채널을 통한 송신으로부터 발생되는 심볼 간 간섭을 완화시키기 위한 예측 결정 피드백 등화기(equalizer)에 관한 것이다.
<관련 출원(들)과의 상호 참조>
본 출원은 2014년 5월 27일에 "CML QUARTER-RATE PREDICTIVE DECISION FEEDBACK EQUALIZER ARCHITECTURE"라는 명칭으로 제출된 미국 예비 출원 번호 62/003,476의 우선권 및 이점을 주장하고, 이의 전체 내용은 본원에 참조로서 통합되어 있다.
고속 디지털 데이터 링크들은 특히 손실, 반사들 또는 다른 결함들이 송신 채널 내에 존재하는 상황들에서, 심볼간 간섭(inter-symbol interference)을 겪을 수 있다. 심볼간 간섭은 소정의 클럭 사이클(clock cycle) 동안 수신되는 신호가 대응하는 클럭 사이클 동안 송신기에서 송신되는 비트, 그리고 다수의 이전의 클럭 사이클 동안 송신된 비트들을 선형 결합하는 효과를 가질 수 있다. 이 심볼간 간섭의 효과들은 결정 피드백 등화(decision feedback equalization; DFE)라 칭해지는 기술을 사용하여 완화될 수 있는데, 이 기술은 다수의 이전의 클럭 사이클들 동안 수신된 비트들의 선형 결합으로, 각 클럭 사이클 동안 샘플링 포인트(sampling point)에서 수신된 신호를 정정하는 것을 포함한다.
제 1 탭(tap)으로 칭해지는 바로 이전에 수신된 비트로부터의 기여분(contribution)은 예측 결정 피드백 등화로 칭해지는(예측 DFE(predictive DFE), 이는 또한 추론적 DFE(speculative DFE) 또는 루프 언롤식 DEF(loop-unrolled DFE)로서 칭해질 수 있다) 기술을 사용하여 생성될 수 있고, 여기서는 바로 직전에 수신된 비트에서 하나는 수신된 1에 대응하고 하나는 수신된 0에 대응하는 2개의 정정 항들이 계산되고; 그 후에 일단 바로 이전의 클럭 사이클 도중에 수신된 비트들에 대한 이진값이 이용 가능하게 되면 멀티플렉서(multiplexer; MUX)를 사용하여 이 두 정정 항들 중에서 적절한 항이 선택된다. 마지막 수신되는 비트로부터의 정정 프로세싱은 회로의 동작 속도에 대해 상대적으로 엄격한 요건들을 부과할 수 있다.
따라서 본 발명이 해결하고자 하는 과제는 DFE 루프에서 회로들에 대한 완화된 타이밍 요건들을 가지는 예측 DFE에 대한 시스템을 제공하는 것이다.
본 명세서의 실시예들의 양태들은 개별 블록들에 대한 완화된 요건들을 가지는 예측 DFE를 위한 시스템에 관한 것이다. 하나의 실시예에서, 다상 클럭에 의해 제어되고, 각각 2개의 샘플러(sampler)들 및 멀티플렉서-래치(multiplexer-latch)를 포함하는 복수의 샘플러-멀티플렉서 블록(sampler-multiplexer block)들은 수신된 아날로그 신호를 한번에 하나씩 샘플링(sampling)하고, 마지막 수신된 비트의 값을 나타낼 수 있는 각각의 멀티플렉서-래치의 출력은 다른 멀티플렉서-래치가 샘플링 전에 수신된 아날로그 신호에 각각 상이한 정정을 적용하는 2개의 샘플러들 중 적절한 샘플러를 선택하도록, 다른 멀티플렉서-래치의 선택 입력을 제어하는 데 사용된다. 각각의 멀티플렉서-래치는 자체의 클럭 입력에서의 신호가 제 1 논리 레벨(logic level)을 가질 때 선택된 데이터 입력을 트래킹(tracking)하고 자체의 클럭 입력이 다른(즉, 제 2) 논리 레벨을 가질 때 자체의 출력 상태를 보존하는(retain) 클럭식 요소(clocked element)이다. 즉, 클럭이 제 1 논리 레벨에서 제 2 논리 레벨로 전이된 후에, 멀티플렉서는 자신이 전이 시에 가지고 있었던 출력 값을 지닌다.
본 발명의 하나의 실시예에 따르면 예측 결정 피드백 등화(feedback equalization)를 위한 시스템이 제공되고, 상기 시스템은: 제 1 샘플러-멀티플렉서(sampler-multiplexer) 블록 및 제 2 샘플러-멀티플렉서 블록 - 상기 제 1 샘플러-멀티플렉서 블록 및 제 2 샘플러-멀티플렉서 블록의 각각은: 제 1 샘플러 및 제 2 샘플러로서, 제 1 샘플러 및 제 2 샘플러는 공통 아날로그 입력 및 공통 클럭 입력을 가지고, 제 1 샘플러 및 제 2 샘플러의 각각은 자체의 클럭 입력에서의 클럭 신호가 제 1 논리 레벨(logic level)일 때 자체의 출력 상태를 보존할 수 있는, 상기 제 1 샘플러 및 제 2 샘플러; 및 제 1 샘플러의 출력 그리고 제 2 샘플러의 출력에 접속, 예를 들어 직접적으로 접속되는 멀티플렉서-래치(multiplexer-latch)로서, 멀티플렉서-래치는 클럭 입력, 선택 입력 및 출력을 가지고, 멀티플렉서-래치는 자체의 클럭 입력에서의 클럭 신호가 제 2 논리 레벨일 때 자체의 출력 상태를 보존할 수 있고, 제 1 샘플러-멀티플렉서 블록의 멀티플렉서-래치의 출력은 제 2 샘플러-멀티플렉서 블록의 멀티플렉서-래치의 선택 입력에 접속되는, 예를 들어 직접적으로 접속되는, 상기 멀티플렉서-래치를 포함한다-; 및 클럭 생성기- 상기 클럭 생성기는 제 1 위상 및 실질적으로 50%와 동일한 듀티 사이클(duty cycle)을 가지는 제 1 클럭 출력; 및 제 1 위상에 대하여 1 단위 간격만큼 지연되는 제 2 위상 및 실질적으로 50%와 동일한 듀티 사이클을 가지는 제 2 클럭 출력을 가진다-를 포함하고, 클럭 생성기의 제 1 클럭 출력은 제 1 샘플러-멀티플렉서 블록의 제 1 샘플러 및 제 2 샘플러의 공통 클럭 입력에 접속, 예를 들어, 직접적으로 접속되고, 그리고 클럭 생성기의 제 2 클럭 출력은 제 1 샘플러-멀티플렉서 블록의 멀티플렉서-래치의 클럭 입력에 그리고 제 2 샘플러-멀티플렉서 블록의 제 1 샘플러 및 제 2 샘플러의 공통 클럭 입력에 접속, 예를 들어, 직접적으로 접속된다.
하나의 실시예에서, 상기 시스템은 제 1 샘플러-멀티플렉서 블록, 제 2 샘플러-멀티플렉서 블록, 제 3 샘플러-멀티플렉서 블록 및 제 4 샘플러-멀티플렉서 블록을 포함하는 4개의 샘플러-멀티플렉서 블록들을 포함하고, 제 3 샘플러-멀티플렉서 블록 및 제 4 샘플러-멀티플렉서 블록의 각각은: 제 1 샘플러 및 제 2 샘플러로서, 제 1 샘플러 및 제 2 샘플러는 공통 아날로그 입력 및 공통 클럭 입력을 가지고, 제 1 샘플러 및 제 2 샘플러의 각각은 자체의 클럭 입력에서의 제 3 클럭 신호가 제 1 논리 레벨일 때 자체의 출력 상태를 보존할 수 있는, 상기 제 1 샘플러 및 제 2 샘플러; 및 제 1 샘플러의 출력에 그리고 제 2 샘플러의 출력에 접속, 예를 들어, 직접적으로 접속되는 멀티플렉서-래치로서, 멀티플렉서-래치는 클럭 입력, 선택 입력 및 출력을 가지고, 멀티플렉서-래치는 자체의 클럭 입력에서의 제 4 클럭 신호가 제 2 논리 레벨일 때 자체의 출력 상태를 보존할 수 있는, 상기 멀티플렉서-래치를 포함하고, 여기서 제 2 샘플러-멀티플렉서 블록의 멀티플렉서-래치의 출력은 제 3 샘플러-멀티플렉서 블록의 멀티플렉서-래치의 선택 입력에 접속, 예를 들어 직접적으로 접속되고, 제 3 샘플러-멀티플렉서 블록의 멀티플렉서-래치의 출력은 제 4 샘플러-멀티플렉서 블록의 멀티플렉서-래치의 선택 입력에 접속, 예를 들어, 직접적으로 접속되고, 그리고 제 4 샘플러-멀티플렉서 블록의 멀티플렉서-래치의 출력은 제 1 샘플러-멀티플렉서 블록의 멀티플렉서-래치의 선택 입력에 접속, 예를 들어, 직접적으로 접속된다.
하나의 실시예에서, 클럭 생성기는: 제 2 위상에 대하여 1 단위 간격만큼 지연되는 제 3 위상 및 실질적으로 50%와 동일한 듀티 사이클을 가지는 제 3 클럭 출력, 제 3 위상에 대하여 1 단위 간격만큼 지연되는 제 4 위상 및 실질적으로 50%와 동일한 듀티 사이클을 가지는 제 4 클럭 출력을 더 가지고, 제 1 위상은 제 4 위상에 대하여 1 단위 간격만큼 지연되고, 클럭 생성기의 제 1 클럭 출력은 제 4 샘플러-멀티플렉서 블록의 멀티플렉서-래치의 클럭 입력에 접속, 예를 들어 직접적으로 접속되고, 클럭 생성기의 제 3 클럭 출력은 제 2 샘플러-멀티플렉서 블록의 멀티플렉서-래치의 클럭 입력에 그리고 제 3 샘플러-멀티플렉서 블록의 제 1 샘플러 및 제 2 샘플러의 공통 클럭 입력에 접속, 예를 들어, 직접적으로 접속되고, 그리고 클럭 생성기의 제 4 클럭 출력은 제 3 샘플러-멀티플렉서 블록의 멀티플렉서-래치의 클럭 입력에 그리고 제 4 샘플러-멀티플렉서 블록의 제 1 샘플러 및 제 2 샘플러의 공통 클럭 입력에 접속, 예를 들어, 직접적으로 접속된다.
하나의 실시예에서, 제 1 논리 레벨은 논리 저(logical low)이고 제 2 논리 레벨은 논리 저(logical low)이다.
하나의 실시예에서, 상기 시스템은 제 1 트랜지스터 및 제 2 트랜지스터 및 차동 출력을 가지고 제 3 트랜지스터 및 제 4 트랜지스터를 포함하는 제 2 차동 쌍을 포함하고, 제 1 차동 쌍의 차동 출력은 제 2 차동 쌍의 차동 출력에 접속, 예를 들어, 직접적으로 접속된다.
하나의 실시예에서, 상기 시스템은 제 1 트랜지스터 및 제 2 트랜지스터, 그리고 제 3 트랜지스터 및 제 4 트랜지스터를 포함하는 교차 결합 쌍을 포함한다.
본 발명의 하나의 실시예에 따르면 예측 결정 피드백 등화를 위한 시스템이 제공되고, 상기 시스템은: 제 1 샘플러-멀티플렉서 블록 및 제 2 샘플러-멀티플렉서 블록을 포함하고, 제 1 샘플러-멀티플렉서 블록 및 제 2 샘플러-멀티플렉서 블록의 각각은; 제 1 샘플러 및 제 2 샘플러로서, 제 1 샘플러 및 제 2 샘플러는 공통 아날로그 입력 및 공통 클럭 입력을 가지고, 제 1 샘플러 및 제 2 샘플러의 각각은 자체의 클럭 입력에서의 제 1 클럭 신호가 제 1 논리 레벨일 때 자체의 출력 상태를 보존할 수 있는, 상기 제 1 샘플러 및 제 2 샘플러; 및 제 1 샘플러의 출력에 그리고 제 2 샘플러의 출력에 접속, 예를 들어 직접적으로 접속되는 멀티플렉서-래치로서, 멀티플렉서-래치는 클럭 입력, 선택 입력 및 출력을 가지고, 멀티플렉서-래치는 자체의 클럭 입력에서의 제 2 클럭 신호가 제 2 논리 레벨일 때 자체의 출력 상태를 보존할 수 있는, 상기 멀티플렉서 래치를 포함하고, 제 1 샘플러-멀티플렉서 블록의 멀티플렉서-래치의 출력은 제 2 샘플러-멀티플렉서 블록의 멀티플렉서-래치의 선택 입력에 접속, 예를 들어 직접적으로 접속된다.
하나의 실시예에서, 상기 시스템은 클럭 생성기를 포함하고, 클럭 생성기는: 제 1 위상을 가지는 제 1 클럭 출력 및 제 1 위상에 대하여 1 단위 간격만큼 지연되는 제 2 위상을 가지는 제 2 클럭 출력을 가지고, 클럭 생성기의 제 1 클럭 출력은 제 1 샘플러-멀티플렉서 블록의 제 1 샘플러 및 제 2 샘플러의 공통 클럭 입력에 접속, 예를 들어, 직접적으로 접속된다.
하나의 실시예에서, 제 1 클럭 출력은 실질적으로 50%와 동일한 듀티 사이클을 가지고, 제 2 클럭 출력은 실질적으로 50%와 동일한 듀티 사이클을 가진다.
하나의 실시예에서, 클럭 생성기의 제 2 클럭 출력은 제 1 샘플러-멀티플렉서 블록의 멀티플렉서-래치의 클럭 입력에 그리고 제 2 샘플러-멀티플렉서 블록의 제 1 샘플러 및 제 2 샘플러의 공통 클럭 입력에 접속, 예를 들어, 직접적으로 접속된다.
하나의 실시예에서, 제 1 클럭 출력은 실질적으로 50%와 동일한 듀티 사이클을 가지고, 제 2 클럭 출력은 실질적으로 50%와 동일한 듀티 사이클을 가진다.
하나의 실시예에서, 상기 시스템은 제 1 샘플러-멀티플렉서 블록, 제 2 샘플러-멀티플렉서 블록, 제 3 샘플러-멀티플렉서 블록 및 제 4 샘플러-멀티플렉서 블록을 포함하는 4개의 샘플러-멀티플렉서 블록들을 포함하고, 제 3 샘플러-멀티플렉서 블록 및 제 4 샘플러-멀티플렉서 블록의 각각은: 제 1 샘플러 및 제 2 샘플러로서, 제 1 샘플러 및 제 2 샘플러는 공통 아날로그 입력 및 공통 클럭 입력을 가지고, 제 1 샘플러 및 제 2 샘플러의 각각은 자체의 클럭 입력에서의 제 3 클럭 신호가 제 1 논리 레벨일 때 자체의 출력 상태를 보존할 수 있는, 상기 제 1 샘플러 및 제 2 샘플러; 및 제 1 샘플러의 출력에 그리고 제 2 샘플러의 출력에 접속, 예를 들어 직접적으로 접속되는 멀티플렉서-래치로서, 멀티플렉서-래치는 클럭 입력, 선택 입력 및 출력을 가지고, 멀티플렉서-래치는 자체의 클럭 입력에서의 제 4 클럭 신호가 제 2 논리 레벨일 때 자체의 출력 상태를 보존할 수 있는, 상기 멀티플렉서-래치를 포함하고, 여기서 제 2 샘플러-멀티플렉서 블록의 멀티플렉서-래치의 출력은 제 3 샘플러-멀티플렉서 블록의 멀티플렉서-래치의 선택 입력에 접속, 예를 들어 직접적으로 접속되고, 제 3 샘플러-멀티플렉서 블록의 멀티플렉서-래치의 출력은 제 4 샘플러-멀티플렉서 블록의 멀티플렉서-래치의 선택 입력에 접속, 예를 들어 직접적으로 접속되고, 그리고 제 4 샘플러-멀티플렉서 블록의 멀티플렉서-래치의 출력은 제 1 샘플러-멀티플렉서 블록의 멀티플렉서-래치의 선택 입력에 접속, 예를 들어 직접적으로 접속된다.
하나의 실시예에서, 상기 시스템은 클럭 생성기를 포함하고, 상기 클럭 생성기는: 제 1 위상을 가지는 제 1 클럭 출력 및 제 1 위상에 대하여 1 단위 간격만큼 지연되는 제 2 위상을 가지는 제 2 클럭 출력, 제 2 위상에 대하여 1 단위 간격만큼 지연되는 제 3 위상을 가지는 제 3 클럭 출력, 제 3 위상에 대하여 1 단위 간격만큼 지연되는 제 4 위상을 가지는 제 4 클럭 출력을 가지고, 여기서 제 1 위상은 제 4 위상에 대하여 1 단위 간격만큼 지연되고, 클럭 생성기의 제 1 클럭 출력은 제 4 샘플러-멀티플렉서 블록의 멀티플렉서-래치의 클럭 입력에 그리고 제 1 샘플러-멀티플렉서 블록의 제 1 샘플러 및 제 2 샘플러의 공통 클럭 입력에 접속, 예를 들어, 직접적으로 접속되고, 클럭 생성기의 제 2 클럭 출력은 제 1 샘플러-멀티플렉서 블록의 멀티플렉서-래치의 클럭 입력에 그리고 제 2 샘플러-멀티플렉서 블록의 제 1 샘플러 및 제 2 샘플러의 공통 클럭 입력에 접속, 예를 들어, 직접적으로 접속되고, 클럭 생성기의 제 3 클럭 출력은 제 2 샘플러-멀티플렉서 블록의 멀티플렉서-래치의 클럭 입력에 제 3 샘플러-멀티플렉서 블록의 제 1 샘플러 및 제 2 샘플러의 공통 클럭 입력에 접속, 예를 들어, 직접적으로 접속되고, 클럭 생성기의 제 4 클럭 출력은 제 3 샘플러-멀티플렉서 블록의 멀티플렉서-래치의 클럭 입력에 그리고 제 4 샘플러-멀티플렉서 블록의 제 1 샘플러 및 제 2 샘플러의 공통 클럭 입력에 접속, 직접적으로 접속된다.
하나의 실시예에서, 제 1 클럭 출력은 실질적으로 50%와 동일한 듀티 사이클을 가지고, 제 2 클럭 출력은 실질적으로 50%와 동일한 듀티 사이클을 가지고, 제 3 클럭 출력은 실질적으로 50%와 동일한 듀티 사이클을 가지고, 그리고 제 4 클럭 출력은 실질적으로 50%와 동일한 듀티 사이클을 가진다.
하나의 실시예에서, 제 1 논리 레벨은 제 2 논리 레벨과 동일한 논리 레벨이다.
하나의 실시예에서, 제 1 논리 레벨은 논리 저이고 제 2 논리 레벨은 논리 저이다.
하나의 실시예에서, 상기 시스템은 제 1 트랜지스터 및 제 2 트랜지스터 및 차동 출력을 가지고 제 3 트랜지스터 및 제 4 트랜지스터를 포함하는 제 2 차동 쌍을 포함하고, 제 1 차동 쌍의 차동 출력은 제 2 차동 쌍의 차동 출력에 접속, 예를 들어 직접적으로 접속된다.
하나의 실시예에서, 상기 시스템은 제 1 샘플러-멀티플렉서 블록에 접속, 예를 들어, 직접적으로 접속되는 가산기(adder)를 포함한다.
하나의 실시예에서, 상기 시스템은 디지털 출력을 포함하는 타이밍 제어기; 및 드라이버 집적 회로(integrated circuit; IC)를 포함하고, 상기 드라이버 IC는: IC 입력; 및 IC 입력에 접속, 예를 들어 직접적으로 접속되는, 제 7 항의 시스템의 입력을 포함하고, 타이밍 제어기의 디지털 출력은 드라이버 IC의 IC 입력에 접속, 직접적으로 접속된다.
본 발명의 하나의 실시예에 따르면 예측 결정 피드백 등화를 위한 시스템이 제공되고, 상기 시스템은: 제 1 샘플러-멀티플렉서 블록- 상기 제 1 샘플러-멀티플렉서 블록은: 제 1 샘플러 및 제 2 샘플러로서, 제 1 샘플러 및 제 2 샘플러는 공통 아날로그 입력 및 공통 클럭 입력을 가지고, 제 1 샘플러 및 제 2 샘플러의 각각은 자체의 클럭 입력에서의 제 1 클럭 신호가 제 1 논리 레벨일 때 자체의 출력 상태를 보존할 수 있는, 상기 제 1 샘플러 및 제 2 샘플러; 및 제 1 샘플러의 출력에 그리고 제 2 샘플러의 출력에 접속, 예를 들어 직접적으로 접속되는 멀티플렉서-래치로서, 멀티플렉서-래치는 클럭 입력, 선택 입력 및 출력을 가지고, 멀티플렉서-래치는 자체의 클럭 입력에서의 제 2 클럭 신호가 제 2 논리 레벨일 때 자체의 출력 상태를 보존할 수 있는, 상기 멀티플렉서-래치를 포함한다-; 제 2 샘플러-멀티플렉서 블록- 상기 제 2 샘플러-멀티플렉서 블록은: 제 3 샘플러 및 제 4 샘플러로서, 제 3 샘플러 및 제 4 샘플러는 공통 아날로그 입력 및 공통 클럭 입력을 가지고, 제 3 샘플러 및 제 4 샘플러의 각각은 자체의 클럭 입력에서의 제 3 클럭 신호가 제 1 논리 레벨일 때 자체의 출력 상태를 보존할 수 있는, 제 3 샘플러 및 제 4 샘플러; 및 제 3 샘플러의 출력에 그리고 제 4 샘플러의 출력에 접속, 예를 들어 직접적으로 접속되는 멀티플렉서-래치로서, 멀티플렉서-래치는 클럭 입력, 선택 입력 및 출력을 가지고, 멀티플렉서-래치는 자체의 클럭 입력에서의 제 4 클럭 신호가 제 2 논리 레벨일 때 자체의 출력 상태를 보존할 수 있는, 상기 멀티플렉서-래치를 포함한다; 제 1 샘플러-멀티플렉서 블록의 멀티플렉서-래치의 출력은 제 2 샘플러-멀티플렉서 블록의 멀티플렉서-래치의 선택 입력에 접속, 예를 들어 직접적으로 접속된다-; 클럭 생성기- 상기 클럭 생성기는 제 1 위상 및 실질적으로 50%와 동일한 듀티 사이클을 가지는 제 1 클럭 출력; 및 제 1 위상에 대하여 1 단위 간격만큼 지연되는 제 2 위상 및 실질적으로 50%와 동일한 듀티 사이클을 가지는 제 2 클럭 출력을 가진다;를 포함하고, 클럭 생성기의 제 1 클럭 출력은 제 1 샘플러-멀티플렉서 블록의 제 1 샘플러 및 제 2 샘플러의 공통 클럭 입력에 접속, 예를 들어 직접적으로 접속되고, 그리고 클럭 생성기의 제 2 클럭 출력은 제 1 샘플러-멀티플렉서 블록의 멀티플렉서-래치의 클럭 입력에 그리고 제 2 샘플러-멀티플렉서 블록의 제 3 샘플러 및 제 4 샘플러의 공통 클럭 입력에 접속, 예를 들어 직접적으로 접속된다.
본 발명의 한 실시예에 따르면 DFE 루프에서 회로들에 대한 완화된 타이밍 요건들을 가지는 예측 DFE에 대한 시스템이 제공될 수 있다.
도 1a는 심볼간 간섭의 영향들을 나타내는, 비이상적(예를 들어, 손실) 채널로의 입력 신호 및 비이상적 채널로부터의 출력 신호를 도시하는 도면;
도 1b는 본 발명의 하나의 실시예에 따른, 심볼간 간섭의 효과들을 나타내는 신호 및 피드백 등화에 의해 심볼간 간섭의 효과들이 완화된 신호를 도시하는 그래프;
도 2는 직접 결정 피드백 등화를 위한 시스템의 개략도;
도 3은 예측 결정 피드백 등화를 위한 시스템의 개략도;
도 4는 예측 결정 피드백 등화를 위한 1/2 레이트 시스템의 개략도;
도 5a는 예측 결정 피드백 등화를 위한 시스템의, 비교를 위해 도시되는 개략도;
도 5b는 도 5a의 회로의 동작(behavior)을 도시하는 타이밍도;
도 6a는 본 발명의 하나의 실시예에 따른 예측 결정 피드백 등화를 위한 시스템의 개략도;
도 6b는 도 6a의 회로의 거동을 도시하는 타이밍 도;
도 7은 본 발명의 하나의 실시예에 따른 멀티플렉서-래치(multiplexer-latch)의 개략도;
도 8은 본 발명의 하나의 실시예에 따른 샘플러의 개략도; 및
도 9는 본 발명의 하나의 실시예에 따른 디스플레이의 블록도.
용어들, 본원에서 다양한 요소들, 구성요소들, 영역들, 층들 및/또는 섹션들을 기술하는 데 "제 1", "제 2", "제 3" 등이 사용될 수 있을지라도, 이 요소들, 구성요소들, 영역들, 층들 및/또는 섹션들은 이 용어들에 의해 제한되지 않을 것임이 이해될 것이다. 이 용어들은 단지 하나의 요소, 구성요소, 영역, 층 또는 섹션을 다른 요소, 구성요소, 영역, 층 또는 섹션과 구분하기 위해서 사용된다. 그러므로, 아래에서 논의되는 제 1 요소, 구성요소, 영역, 층 또는 섹션은 발명의 개념의 사상 및 범위로부터 벗어나지 않고 제 2 요소, 구성요소, 영역, 층 또는 섹션으로 칭해질 수 있다.
"밑에", "아래에", "하위의", "하의", "위에", "상위의" 등과 같은 공간에서의 상대적인 용어는 도면들에서 도시되는 바와 같이 본원에서 설명의 편의를 위해 다른 요소(들) 또는 특징(들)에 대한 하나의 요소 또는 특징의 관계를 기술하는 데 사용될 수 있다. 그와 같은 공간에서의 상대적인 용어들은 도면들에서 도시된 방위 외에 사용 중 또는 동작 중에 디바이스의 상이한 방위들을 포함하도록 의도되는 것이 이해될 것이다. 예를 들어, 도면에서의 디바이스를 뒤집으면, 다른 요소들 또는 특징들 "아래" 또는 "밑" 또는 "하"로 기술된 요소들은 다른 요소들 또는 특징들 "위에" 정위될 것이다. 그러므로, 예의 용어들 "아래" 및 "하"는 위 및 아래의 방위 모두를 포함할 수 있다. 디바이스는 다른 방식으로 정위(예를 들어, 90도 회전되거나 다른 방위들로)될 수 있고 본원에서 사용되는 공간에 있어서 상대적인 기술자들은 이에 맞게 해석되어야만 한다. 게다가, 또한 층은 두 층들 "사이에" 있는 것으로 칭해질 때, 이는 두 층들 사이 있는 유일한 층일 수 있거나 하나 이상의 다른 개재 층들이 또한 존재할 수 있음이 이해될 것이다.
본원에서 사용되는 용어는 단지 특정한 실시예들을 설명하기 위한 목적이며 발명의 개념을 제한하려고 의도되지 않는다. 본원에서 사용되는 바와 같이, 용어들 "실질적으로", "대략" 및 유사한 용어들은 근사의 용어들로서 사용되고 정도의 용어들로 사용되지 않으며, 당업자에 의해 인정될 측정 또는 계산 값들에서의 내제하는 편차를 설명하도록 의도된다. 본원에서 사용되는 바와 같이, 용어 "주 구성요소"는 중량으로 구성물의 적어도 절반을 이루는 구성요소를 의미하고, 용어 "주 부분"은 복수의 아이템들에 적용될 때 아이템들의 적어도 절반을 의미한다.
본원에서 사용되는 바와 같이, 단수 형태들 "a" 및 "the"는 맥락이 분명하게 달리 나타내지 않는 한, 또한 복수의 형태를 포함하도록 의도된다. 용어들 "포함한다" 및/또는 "포함하는"은 본 명세서에서 사용될 때, 진술된 특징들, 정수들, 단계들, 동작들, 요소들 및/또는 구성요소들의 존재를 명시하지만 하나 이상의 다른 특징들, 정수들, 단계들, 동작들, 요소들, 구성요소들 및/또는 이들의 그룹들의 존재 또는 추가를 배제하지 않음이 더 이해될 것이다. 본원에서 사용되는 바와 같이 용어 "및/또는"은 연관되는 기재된 아이템들 중 하나 이상의 임의의 그리고 모든 결합들을 포함한다. "중 적어도 하나"와 같은 표현들은 요소들의 목록에 선행할 때, 요소들의 전체 목록을 수정하고 이 목록의 개별 목록들을 수정하지 않는다. 더욱이, "일 수 있다"의 사용이 발명의 개념의 실시예들을 설명할 때에는 "본 발명의 하나 이상의 실시예들"을 칭한다. 또한, 용어 "예시적인"은 하나의 예 또는 실례를 칭하도록 의도된다.
본원에서 사용되는 바와 같이, 용어들 "사용한다", "사용하는" 및 "사용되는"은 각각 용어들 "활용하다", "활용하는" 및 "활용되는"과 동의어로 간주될 수 있다.
요소 또는 층이 다른 요소 또는 층 "위에", "에 접속되는", "에 결합되는" 또는 "에 인접하는"으로 칭해질 때, 이는 직접적으로 다른 요소 또는 층 위에, 접속, 결합 또는 인접할 수 있거나 하나 이상의 개재하는 요소들 또는 층들이 존재할 수 있음이 이해될 것이다. 대조적으로, 요소 또는 층이 다른 요소 또는 층에 "직접적으로 위에", "에 직접적으로 접속되는", "에 직접적으로 결합되는" 또는 "에 바로 인접하는"으로 칭해지면, 어떠한 개재하는 요소들 또는 층들도 존재하지 않는다.
첨부 도면들과 관련하여 진술되는 상세한 설명은 본 발명에 따라 제공되는 전류 모드 논리(current-mode logic; CML) 1/4(quarter)-레이트 예측 피드백 등화기 아키텍처의 예시적인 실시예들에 대한 설명으로서 의도되지만 본 발명이 구성되거나 사용될 수 있는 유일한 형태들을 나타내도록 의도되지는 않는다. 본 설명은 본 발명의 특징들을 실례의 실시예들과 관련하여 진술한다. 그러나, 동일하거나 등가의 기능들 및 구조들은 본 발명의 정신 및 범위 내에 포함되도록 의도되는 상이한 실시예들에 의해서 달성될 수 있음이 또한 이해될 수 있다. 본원의 다른 곳에서 표시되는 바와 같이, 동일한 번호들은 동일한 요소들 또는 특징들을 표시하도록 의도된다.
도 1a를 참조하면, 하나의 실시예에서 송신기에 의해 송신되는 신호는 단일 사각 펄스(square pulse)(110)이고, 이 펄스(110)는 비이상적인(예를 들어, 손실) 채널을 통해 송신된 후에 수신된 아날로그 신호(120)는 송신된 신호와는 상이한 형상을 가지게 된다. 수신된 신호(120)는 아날로그 신호가 수신기에서 샘플링될 때 값 C0를 가지고, 비이상적인 채널의 결함 특성으로 인해, 송신된 펄스(110)의 효과는 서너 단위 간격들 동안 지속되어, 잔여들(C1, C2 등)으로 칭해지는 잔여 신호 값들이 취해진다. 고속 직렬 링크에서, 일련의 펄스들은 총합 데이터 레이트(aggregate data rate)로서 칭해지는 레이트로 송신될 수 있고, 각각의 펄스는 논리 고(logical high) 또는 논리 저(logical low)(즉, 이진수 1 및 이진수 0)를 나타낸다. 더 이전에 수신된 펄스들로부터의 잔여 신호는 현재의 펄스가 수신될 때 심볼간 간섭을 야기할 수 있는데, 왜냐하면 잔여 신호가 현재의 펄스와 동시에 수신되어 현재의 펄스 상에 중첩되기 때문이다.
도 1b를 참조하면, 결정 피드백 등화는 수신기에서 송신되는 펄스가 0 또는 1이었는지에 관한 결정이 행해진 후에 사용될 수 있다. 이 결정이 일단 행해졌으면, 송신되는 펄스에 대응하는 수신되는 아날로그 신호의 형상이 추론되고, 다양한 샘플링 시간 지연들에서의 잔여들이 계산되고, 계산된 잔여들이 후속하여 수신되는 신호(120)로부터 공제되어 정정된 신호(125)에서는 심볼간 간섭의 효과들이 감소된다.
도 2를 참조하면, 관련 기술 실시예에서, 직접 DFE는 시프트 레지스터(220)에 선행하는 클럭 비교기 또는 "샘플러"(210)로 수신된 신호를 프로세싱함으로써 달성된다. 샘플러는 아날로그 입력을 가지며, 상승 또는 하강 클럭 에지(clock edge) 중에, 샘플러의 출력은 아날로그 신호가 이 클럭 에지 시에 임계치 위 또는 아래에 있는지에 따라 논리 고 또는 논리 저로 세팅된다.
샘플러의 출력과 시프터 레지스터의 이전의 비트 출력들을 포함하는 각각의 연속적인 이전의 비트 출력(230)은 이전의 샘플링 시에 수신된 비트를 포함한다. 각각의 이전의 비트 출력(230)은 잔여에 대응하는 상수에 의해 승산되고("탭(tap)"으로 칭해지는 적(product)을 형성한다) 먼저 수신된 비트들로부터 잔여들을 지우기 위해 수신된 신호에 피드백 및 가산된다. 제 1 이전 비트 출력으로부터의(즉, 샘플러의 출력으로부터의) 경로는 임계 경로(critical path)로 칭해지는데 왜냐하면 이 경로를 따른 타이밍은 직접 DFE 회로의 동작에 있어서 가장 큰 난제를 주기 때문이다; 이 경로에서 이전의 비트는 분해되고 대응하는 상수(C1)로 승산되고 하나의 단위 간격(unit interval; UI) 내에서 현재의 입력으로부터 공제된다. 본원에서 사용되는 바와 같이, 단위 간격은 1을 총합 데이터 레이트로 나눈 것과 동일한 시간 간격이다. 6 Gbp의 총합 데이터 레이트의 경우, 예를 들어, 단위 간격은 1/(6e9)초이다.
도 3을 참조하면, 직접 DFE을 통하여 속도의 개선들을 획득하기 위해 사용되는 하나의 관련 기술 실시예에 따른 예측 DFE에서, 수신되는 0 또는 1에 각각 대응하는 2개의 가능한 결과들은 회로의 2개의 각각의 지선(branch)들에서 오프셋된 C1을 입력 신호에 가산하거나 오프셋된 C1을 상기 입력 신호로부터 공제하고 각각의 결과를 두 샘플러들(305, 310)의 각각에서 디지털 값으로 변환함으로써 미리 계산된다. 등가로, 두 지선들에서의 샘플러들의 임계치들은 오프셋된 C1에 의해 각각 상향 또는 하향 조정될 수 있다. 정정 결과는 수신기에서 가장 최근에 수신된 비트(간단히 "마지막 수신된 비트"로 칭해질 수 있다)가 0 또는 1인지에 관하여 결정이 행해질 때 멀티플렉서(315)에서 선택된다. 예측 DFE는 하나 이상의 예측 탭들을 가질 수 있다.
도 4를 참조하면, 하나의 실시예에서, 각각 입력 데이터 레이트의 1/2로 지나가고 각각 예측 DFE를 수행하는 2개의 병렬 경로(parallel path)들이 사용될 수 있다. 절반의 레이트 동작은 더 높은 입력 데이터 레이트들이 가능하게 만들 수 있거나, 이는 2개의 병렬 경로들에 있는 요소들에 대한 타이밍 요건을 완화하는 것을 가능하게 만들 수 있다. 도 4의 실시예들에서, 플립 플롭(flip-flop) 샘플러들(410)의 각각의 출력은 클럭 에지에서만 변한다. 다른 실시예들에서, 둘보다 더 많은 병렬 데이터 경로들, 예를 들어, 4 또는 8개의 병렬 데이터 경로들이 사용되어, 더 낮은 데이터 레이트들에서 동작할 수 있다(예를 들어, 입력 데이터 레이트의 1/4 또는 1/8에서 동작한다).
플립 플롭 샘플러가 아닌 샘플러, 예를 들어 전류 모드 논리(CML) 래치 기반 샘플러는 플립 플롭 샘플러보다 더 낮은 전파 지연을 가질 수 있다. CML 래치 기반 샘플러는 데이터 입력 및 클럭 입력, 그리고 클럭 입력에서의 신호가 제 1 논리 레벨(예를 들어, 논리 고 또는 논리 저)을 가질 때 데이터 입력을 트래킹하고 클럭 입력이 제 2 논리 레벨(즉, 다른 논리 레벨, 예를 들어 제 1 논리 레벨이 논리 고일 때 논리 저, 또는 제 1 논리 레벨이 논리 저일 때 논리 고)을 가질 때 출력 값 또는 출력 상태를 보존하는 출력을 가질 수 있다. 그러나 도 4의 회로는 플립 플롭 샘플러들 대신 래치 기반 샘플러들이 사용되는 경우 신뢰성 있게 동작하지 않을 수 있다. 예를 들어, 클럭이 상일 때의 클럭 사이클의 일부 동안 하위 지선에서의 멀티플렉서의 출력은 적절하기 동작하기 위해 이전의 수신된 비트들로 유지되어야 하고 변경되어서는 안 된다. 그러나 래치 기반 샘플러들이 사용되면, 클럭이 고일 때, 상위의 데이터 경로에서의 래치 기반 샘플러의 출력들이 변경되어, 상위의 데이터 경로에 있는 멀티플렉서의 출력이 변경되도록 할 수 있고, 이는 순서대로 하위의 데이터 경로 내의 멀티플렉서의 출력이 변경되도록 할 수 있다.
도 5a 및 도 5b를 참조하면, 하나의 실시예에서 네 개의 위상들(j0,?j1, j2, 및 j3)를 사용하는 4개의 병렬 데이터 경로들을 가지는 예측 DFE 회로가 도시된다. 네 위상들은 위상에 있어서 90도로 연속해서 분리되고 이 실시예는 또한 래치 기반 샘플들이 사용되면 신뢰성 있게 동작하지 않을 수 있다. 이 실시예에서, 각각의 샘플러는 자체의 클럭 입력이 고일 때 트래킹되고 클럭 입력이 저일 때 유지된다. 도 5b는 도 5a의 회로의 동작을 예시하는 타이밍도이다. 예를 들어, "X"로 라벨링된 간격들 동안, 도 5b에서 "Sampler0"로 라벨링된 라인에 의해 표현되는 제 1 데이터 경로에서의 샘플러들의 출력들은 데이터 경로로의 아날로그 입력이 변할 때 변하는데, 왜냐하면 이 두 샘플러들을 제어하는 클럭 위상(j0)이 고이기 때문이고; "D0"로 라벨링된 시간 간격 동안, 클럭 위상(j0)은 저이고 출력들은 유지된다. 제 1 지선(510)에서의 멀티플렉서의 출력은 "Mux0"로 라벨링된 선으로 도시된다. 다른 3개의 데이터 경로들은 자체의 각각의 클럭 위상들에 따라, 유사하게 동작한다.
다음의 예는 도 5b의 타이밍도에서 "A"로 라벨링된 간격에 대하여 기술된다. A 간격 동안, 제 4 데이터 경로(540)에서의 샘플러들은 유지되고 있고 적절하게 동작하고, 제 1 데이터 경로(510)에서의 멀티플렉서("Mux")의 선택 입력은 일정하게 유지될 것이고 마지막 수신된 비트를 표현할 것이다. 마지막 수신된 비트의 값은 멀티플렉서로 하여금 샘플러의 적절한 지선, 즉 오프셋된 C1이 가산되었던 지선 또는 C1이 공제되었던 지선을 선택하도록 할 것이다. 그러나, 도 5a의 실시예에서, 제 1 데이터 경로(510)에서의 멀티플렉서의 입력들이 변하도록 아날로그 신호가 변경되면, 제 2 데이터 경로(520)에서의 멀티플렉서의 선택 입력에서의 값이 변할 것이고, 이는 제 2 데이터 경로(520)에서의 멀티플렉서의 출력이 변경되도록 할 것이다. 유사하게, 제 2 데이터 경로(520)에서의 멀티플렉서의 출력의 변경은 제 3 데이터 경로(530)에서의 멀티플렉서의 출력에서의 변경을 야기시킬 수 있고, 이는 제 1 데이터 경로에서의 멀티플렉서의 선택 입력에 접속되는 제 4 데이터 경로(540)의 출력의 변경을 야기할 수 있다. 그러므로, 상술한 바와 같이, A 간격 동안 일정해야 하는 제 1 데이터 경로에서의 멀티플렉서의 선택 입력이 변할 수 있다.
도 6a 및 도 6b를 참조하면, 하나의 실시예에서, 논리 전용 멀티플렉서들 대신 4개의 데이터 경로들(610, 629, 630, 640)에서 멀티플렉서-래치들이 사용된다. 이 결과는 제 1 데이터 경로의 선택 입력이 A 간격들(도 6b의 타이밍도에서 "A"로 라벨링된 간격) 동안 변하지 않는다는 점이다. 멀티플렉서-래치는 본원에서 사용되는 바와 같이, 멀티플렉서 및 래치의 특성들을 결합한 회로 요소이다. 멀티플렉서-래치는 제 1 데이터 입력, 제 2 데이터 입력, 선택 입력, 클럭 입력 및 출력을 가진다. 클럭 입력이 제 1 논리 레벨일 때, 멀티플렉서-래치는 트래킹 상태에 있으며, 출력은 선택된 입력, 즉 선택 입력에서의 논리 레벨에 대응하는 입력과 동일한 논리 레벨이다. 예를 들어, 선택 입력에서의 논리 고가 선택된 제 1 데이터 입력에 대응하면, 클럭 입력이 제 1 논리 레벨을 가지고 선택 입력이 논리 고일 때, 출력은 제 1 입력과 동일한 논리 레벨에 있다. 클럭 입력이 제 2 논리 레벨일 때, 멀티플렉서-래치의 출력은 자체의 출력 상태를 유지 또는 "보존", 즉 이 출력은 클럭 입력이 제 1 논리 레벨에서 제 2 논리 레벨로 전이했을 때(예를 들어, 클럭 입력이 논리 고에서 논리 저로 전이했을 때) 출력에 존재했던 논리 레벨을 보존한다.
도 6a의 회로는 제 1 데이터 경로(610)에서, 가산기(650) 및 2개의 샘플러들(도 6a에서는 "L")과 멀티플렉서-래치(도 6a에서는 "MuxL")로 구성되는 샘플러-멀티플렉서 블록(660)을 포함한다. 가산기(650)는 먼저 수신된 비트들로부터 잔여들을 공제하는 데 사용될 수 있다. 2개의 샘플러들은 공통 아날로그 입력을 가지며(즉, 이들의 아날로그 입력들은 서로 접속된다), 공통 아날로그 입력은 가산기로부터 신호를 수신한다. 2개의 샘플러들은 또한 공통 클럭 입력을 가진다. 2개의 샘플러들의 출력들은 멀티플렉서-래치의 각각의 데이터 입력들에 접속된다. 2개의 샘플러들은 +C1 및 -C1에 대응하는 상이한 임계치들을 가진다. 제 2, 제 3 및 제 4 데이터 경로들(620, 630, 640)은 제 1 데이터 경로(610)와 동일한 회로를 포함한다.
4-상 클럭 생성기(670)는 4개의 출력들로부터의 4개의 클럭 위상들(j0, j1, j2 및 j3)을 공급하는 데 사용될 수 있다. 각각의 클럭 생성기 출력은 예를 들어, 클럭 생성기(670)내의 링 오실레이터에 있는 각각의 탭에 접속될 수 있다. 링 오실레이터는 위상 고정 루프의 일부 지연 고정 루프의 일부일 수 있다.
도 6b에서, 4개의 데이터 경로들(610, 620, 630, 640)에서의 샘플러들의 상태들은 Sampler0에서 Sampler3으로 라벨링된 타이밍도 내의 4개의 대응하는 라인들에 의해 표현된다. 각각의 샘플러는 각각 j0, j1, j2 및 j3으로 라벨링된 행들로 도시되는 바와 같이, 이전의 클럭 위상에 대해 1 단위 간격(또는 90도)으로 지연되는 네 클럭 위상들(j0, j1, j2 및 j3) 중 하나에 의해 클럭화된다.
각각의 샘플러는 자체의 입력에서의 클럭 신호가 제 1 논리 레벨(여기서는 논리 고)에 있을 때에는 트래킹 상태(타이밍도에서 X로 표현된다)에 있고, 자체의 입력에서의 클럭 신호가 제 2 논리 레벨(여기서는 논리 저)에 있을 때에는 유지 상태(D0, D1, D2 및 D3로 표현된다)에 있다. 예를 들어, j0가 제 1 논리 레벨에 있으면, 제 1 데이터 경로(610)에 있는 2개의 래치들의 출력들은 하나는 양으로 오프셋되고 하나는 음으로 오프셋된 상태로 아날로그 신호를 트래킹한다. 클럭이 제 1 논리 레벨에서 제 2 논리 레벨로 전이될 때, 양 샘플러들 모두는 자체의 출력들을 유지하고 이전의 비트로부터의 심볼간 간섭을 소거하는 데 정확한(즉, 양 또는 음) 오프셋을 가지는 샘플러는 자체의 출력에서 현재의 비트를 가진다. 그 후에 제 1 데이터 경로에 있는 멀티플렉서-래치는 멀티플렉서-래치가 자체의 선택 입력에서 제 4 데이터 경로에 있는 멀티플렉서-래치로부터 수신한 이전의 비트의 값에 기초하여 이 샘플러를 선택(제 1 데이터 경로에 있는 2개의 샘플러들 중에서)한다. 4개의 멀티플렉서-래치들의 상태들은 MuxL0에서 MUxL3로 라벨링된 타이밍도의 4개의 대응하는 행들에 도시된다. A 간격들(즉, 도 6b의 타이밍도에서 "A"로 라벨링된 시간 간격) 동안, 예를 들어, 모두 제 4 클럭 위상(j3)를 수신하는 제 3 데이터 경로(630)에 있는 멀티플렉서-래치 및 제 4 데이터 경로(640)에 있는 샘플러들은 유지 상태에 있으며; 결과적으로, 제 4 데이터 경로(640)에 있는 멀티플렉서-래치의 선택 입력 및 데이터 입력들은 모두 A 간격들 동안 변경되지 않는다. 제 4 데이터 경로(640)에 있는 멀티플렉서-래치의 출력은 그러므로 또한 A 간격들 동안 변하지 않고, 이는 마지막 수신된 비트의 값을 제 1 데이터 경로(610)에 있는 멀티플렉서-래치로 공급한다. A 간격들 동안, 제 1 클럭 위상(j0)은 제 1 논리 레벨에 있고 제 1 데이터 경로(610)에 있는 샘플러들의 출력들은 자체의 공통 아날로그 입력에서의 신호가 변함에 따라 변하는 것을 계속할 수 있다. 각각의 A 간격의 말에, 제 1 클럭 위상(j0)은 제 2 논리 레벨로 전이되고, 제 1 데이터 경로(610) 내의 2개의 샘플러들은 아날로그 신호를 샘플링하고, 그 후에 각각은 제 1 클럭 위상(j0)이 제 2 논리 레벨에 계속 있는 동안 자체의 각각의 출력을 유지한다(예를 들어, 제 1 A 간격 동안, 도 6b의 Sampler0 행에서 라벨(D0)에 의해 표시되는 바와 같이). 제 1 데이터 경로(610)에서의 멀티플렉서-래치는 제 2 논리 레벨로의 j0 전이 시에, 트래킹 상태에 있고, 이는 마지막 수신된 비트의 값에 따라(도 6b에서 제 1 A 간격 동안 이탤릭 텍스트에서의 라벨(D 0 )에 의해 표시되는 바와 같이) 이 샘플러들 중 하나 또는 다른 하나의 출력을 선택한다. 제 2 클럭 위상(j1)이 그 후에 제 2 논리 레벨로 전이되면, 제 1 데이터 경로(610)에 있는 멀티플렉서-래치는 유지하는 것으로 전이되고 제 2 클럭 위상(j1)이 제 2 논리 레벨에 계속 있는 동안, 즉 도 6b의 MuxL0 행에서 D0로 라벨링된 간격 동안 자체의 출력 값을 유지한다. 다른 데이터 경로들은 유사하게 동작한다.
도 7을 참조하면, 하나의 실시예에서, 멀티플렉서-래치는 다수의 n-채널 금속 산화물 전계 효과 트랜지스터(n-channel metal-oxide field effect transistor; n-채널 MOSFET 또는 NMOS 트랜지스터)들을 사용하여 형성된다. 각각의 NMOS 트랜지스터는 제 1 전극, 예를 들어, 드레인(도 7에서의 각각의 트랜지스터의 상위 단자로 도시된다), 제 2 전극, 예를 들어, 소스(도 7에서의 각각의 트랜지스터의 하위 단자로서 도시된다) 및 제어 전극, 예를 들어, 게이트(도 7에서의 각각의 트랜지스터의 측면 단자로서 도시된다)를 가진다. 제 1 차동 쌍(제 1 NMOS 트랜지스터(701) 및 제 2 NMOS 트랜지스터(702)를 포함하는)은 멀티플렉서-래치의 제 1 데이터 입력(D0) 및 이의 보수(complement)(
Figure pat00001
)로 접속되는 입력들을 가지고 제 2 차동 쌍(제 3 NMOS 트랜지스터(703) 및 제 4 NMOS 트랜지스터(704)를 포함하는)은 멀티플렉서-래치의 제 2 데이터 입력(D1) 및 이의 보수(
Figure pat00002
)에 접속되는 입력들을 가진다. 제 1 차동 쌍은 출력 저항들(721 및 722)을 포함하고 제 2 차동 쌍은 출력 저항들(723 및 724)을 가지며, 4개의 이 출력 저항들 모두는 제 1 전력 공급 라인(710)에 접속된다.
본원에서 사용되는 바와 같이, 차동 쌍은 2개의 트랜지스터들 및 2개의 출력 저항들을 구비하는 회로이고, 출력 저항들은 제 1 전력 공급 라인에 그리고 두 트랜지스터들의 각각의 제 1 전극들에 접속되고, 2개의 트랜지스터들의 제 2 전극들은 공통 노드에서 서로 접속되고 제 2 전력 공급 라인에 접속되는 전류 소스에 (간접적으로) 접속되거나 직접적으로 접속된다. 2개의 트랜지스터들의 제어 전극들은 차동 쌍의 입력들이고(또는 등가적으로, 차동 쌍의 차동 입력을 형성하고), 트랜지스터들의 제 1 전극들은 차동 쌍의 출력들(또는 등가적으로, 차동 출력)이다.
제 1 및 제 2 차동 쌍들의 출력들은 멀티플렉서-래치의 차동 출력(Q)의 각각의 단자들에 병렬로 배선된다(즉, 제 1 및 제 2 차동 쌍들의 차동 출력들은 서로 접속되고 멀티플렉서-래치의 차동 출력(Q)에 접속된다). 제 1 및 제 2 차동 쌍들 중 하나만이 사용 가능(enable)한, 즉 언제라도 유의미한 소스 전류를 가지도록, 제 1 차동 쌍의 총 소스 전류는 제 1 차동 쌍의 공통 노드와 직렬로 접속되는 제 5 NMOS 트랜지스터(705)에 의해 제어되고, 제 2 차동 쌍의 총 소스 전류는 유사하게 제 6 NMOS 트랜지스터(706)에 의해 제어되고, 제 5 및 제 6 NMOS 트랜지스터들(705, 706)은 각각 멀티플렉서-래치의 선택 입력에 의해 그리고 선택 입력의 보수에 의해 제어된다. 제 5 및 제 6 NMOS 트랜지스터들(795, 706)의 소스들은 서로 접속되고 이들의 총 소스 전류(및 따라서, 제 1 및 제 2 차동 쌍들의 총 소스 전류)는 제 2 전력 공급 라인(715)(이는 도시되는 바와 같이 접지될 수 있다)에 접속되는 전류 소스(722) 및 제 5 및 제 6 NMOS 트랜지스터들(705, 706)의 소스들 사이에서 직렬로 접속되는 제 7 NMOS 트랜지스터(707)에 의해 제어된다.
하나의 실시예에서, 양의 피드백을 가지는 교차 결합 쌍은 멀티플렉서-래치에서 래치 역할을 한다. 이 교차 결합 쌍은 한 쌍의 트랜지스터들, 즉 제 8 NMOS 트랜지스터(708) 및 제 9 NMOS 트랜지스터(709)로서 형성되고, 이 트랜지스터들의 차동 출력은 제 1 및 제 2 차동 쌍들의 차동 출력들에 그리고 멀티플렉서-래치의 차동 출력(Q)에 접속되고 그리고 이 트랜지스터들의 입력은 출력들에 교차 접속된다. 제 8 및 제 9 NMOS 트랜지스터들(708, 709)의 소스들은 서로 접속되고, 교차 결합 쌍의 총 소스 전류는 제 8 및 제 9 NMOS 트랜지스터들(708, 709)의 소스들 및 전류 소스(722) 사이에서 직렬로 접속되는 제 10 NMOS 트랜지스터(710)에 의해 제어된다.
동작 시에, 클럭 입력이 제 1 논리 레벨(여기서 논리 고)에 있고 멀티플렉서-래치가 트래킹할 때, 제 5 및 제 6 NMOS 트랜지스터들(705, 706) 중 어느 것이 턴온(turn-on)되는지에 따라, 제 1 및 제 2 차동 쌍들 중 하나가 사용 가능(enable)하다. 사용 가능한 차동 쌍은 그 후에 대응하는 입력에서의 데이터 신호를 멀티플렉서-래치의 출력으로 송신한다. 클럭이 제 1 논리 레벨에서 제 2 논리 레벨로(여기서는 고에서 저로) 전이될 때, 제 7 NMOS 트랜지스터(707)는 턴오프되고 제 1 및 제 2 차동 쌍들 모두의 소스 전류는 셧오프(shutoff)되고, 이 차동 쌍들은 출력 전압에 영향을 미치는 것을 중단한다. 그 후에 교차 결합 쌍은 제 10 NMOS 트랜지스터가 턴온되는 결과로 사용 가능하게 되어, 클럭의 전이 시의 출력의 값에 따라, 출력을 제 1 논리 레벨 또는 제 2 논리 레벨로 래칭한다.
도 7의 예시의 멀티플렉서-래치 회로가 NMOS 트랜지스터들을 사용하여 구성될지라도, 본 발명은 이로 제한되지 않고 당업자에 이해되는 바와 같이 p-채널 금속 산화막 전계 효과 트랜지스터(p-channel metal-oxide field effect transistor; PMOS 트랜지스터)를 사용하여 동일한 기능을 수행하는 상보형 회로가 구성될 수 있다. 예를 들어, NMOS 트랜지스터들로부터 구성되는 회로에서, 제 1 전력 공급 라인에는 제 2 전력 공급 라인(관례상 접지로 칭해질 수 있는)에 공급되는 전압에 대하여 양인 전압이 공급될 수 있다. PMOS 트랜지스터들로 구성되는 회로에서, 제 1 전력 공급 라인에는 제 2 전력 공급 라인에 공급되는 전압에 대하여 음인 전압이 공급될 수 있다. 이 경우에 제 1 전력 공급 라인은 접지로 칭해질 수 있다. 다른 실시예들에서, 회로는 바이폴라 접합 트랜지스터들, 예를 들어, 제 1 전극이 NPN 트랜지스터의 컬렉터이고, 제 2 전극이 에미터이며 제어 전극이 베이스인 NPN 바이폴라 접합 트랜지스터들로 구성될 수 있다.
샘플러는 도 8에 도시되는 바와 같이 차동 쌍(810)을 형성하는 제 1 및 제 2 NMOS 트랜지스터들(801, 802) 및 교차 결합 쌍을 형성하는 제 3 및 제 4 NMOS 트랜지스터들(803, 804)을 포함하여 회로 내에 6개의 NMOS 트랜지스터들로부터 구성될 수 있다. 차동 쌍의 NMOS 트랜지스터들의 소스들은 공통 노드(820)에서 서로 접속되고, 차동 쌍의 총 소스 전류는 자체의 게이트가 샘플러의 클럭 입력에 접속되어 있는 제 5 NMOS 트랜지스터(805)에 의해 제어된다. 교차 결합 쌍의 NMOS 트랜지스터들(803, 804)의 소스들은 서로 접속되고, 교차 결합 쌍의 총 소스 전류는 자체의 게이트가 샘플러의 보수의 클럭 입력에 접속되는 제 6 NMOS 트랜지스터(806)에 의해 제어된다. 그러므로, 클럭 입력이 제 1 논리 레벨(여기서는 논리 고)에 있으면, 차동 쌍(810)이 이용 가능하여 샘플러의 출력이 입력을 트래킹하고; 클럭 입력이 저(그리고 보수의 클럭 입력이 고)이면, 교차 결합 쌍(815)이 사용 가능하여 샘플러의 출력이 자체의 이전 값을 보존한다. 도 7의 멀티플렉서-래치 회로에서의 경우와 같이, 다른 실시예에서 샘플러는 NMOS 트랜지스터들 외의 트랜지스터들로 구성될 수 있고; 예를 들어, PMOS 트랜지스터들 또는 바이폴라 접합 트랜지스터들이 사용될 수 있다.
도 6a의 실시예는 4개 이상의 병렬 데이터 경로들을 사용하여 그리고 도 6a에서와 같이 각각의 멀티플렉서-래치 출력을 후속하는 멀티플렉서-래치의 선택 입력에 접속하고, 최종 멀티플렉서-래치의 출력이 제 1 멀티플렉서-래치의 선택 입력에 접속되도록 함으로써 클럭 레이트가 데이터 레이트의 1/4보다 더 낮은 회로를 생성하도록 일반화될 수 있다. 데이터 경로 별로 하나의 클럭 위상을 생성하는 클럭 생성기가 사용되고, 여기서 각각의 데이터 경로 내에서는 멀티플렉서-래치 클럭 입력이 샘플러의 클럭 입력에서의 클럭 위상에 대하여 1 단위 간격만큼 지연되는 클럭 위상에 접속되고, 그리고 샘플러의 클럭 입력에서의 클럭 위상은 선행하는 데이터 경로 내의 샘플러의 클럭 입력에서의 클럭 위상에 대하여 하나의 단위 간격만큼 지연된다.
도 9를 참조하면, 하나의 실시예에서, 디스플레이(905)는 고속 디지털 데이터를 비이상적(예를 들어, 손실) 채널(920)을 통해 드라이버 집적 회로(드라이버 IC)(915)로 송신하도록 구성되는 타이밍 제어기(910)를 포함한다. 드라이버 IC는 심볼간 간섭에 의해 영향을 받은 신호를 수신한다. 드라이버 IC는 심볼간 간섭의 효과들을 완화하기 위하여 본 발명의 하나의 실시예에 따라 구성되는 예측 DFE를 포함한다. 여기서, 본 발명의 실시예들에서, 디스플레이는 유기 발광 다이오드(organic light emitting diode; OLED) 디스플레이 또는 액정 디스플레이(liquid crystal display; LCD)이다.
CML 1/4 레이트 예측 피드백 등화기 아키텍처의 예시적인 실시예들이 본원에서 구체적으로 기술되었고 예시되었을지라도, 많은 수정들 및 변형들이 당업자에게는 명백할 것이다. 따라서, 본 발명의 원리들에 따라 구성되는 CML 1/4 레이트 예측 피드백 등화기 아키텍처는 본원에서 구체적으로 설명되는 것과는 달리 구현될 수 있다는 것이 이해되어야 한다. 본 발명은 또한 다음의 청구항들 및 이의 등가물들에서 규정된다.

Claims (20)

  1. 예측 결정 피드백 등화(feedback equalization)를 위한 시스템으로서, 상기 시스템은:
    제 1 샘플러-멀티플렉서(sampler-multiplexer) 블록 및 제 2 샘플러-멀티플렉서 블록으로서, 상기 제 1 샘플러-멀티플렉서 블록 및 상기 제 2 샘플러-멀티플렉서 블록의 각각은:
    제 1 샘플러 및 제 2 샘플러로서,
    상기 제 1 샘플러 및 상기 제 2 샘플러는 공통 아날로그 입력 및 공통 클럭 입력을 가지고,
    상기 제 1 샘플러 및 상기 제 2 샘플러의 각각은 자체의 클럭 입력에서의 클럭 신호가 제 1 논리 레벨(logic level)일 때 자체의 출력 상태를 보존할 수 있는, 상기 제 1 샘플러 및 상기 제 2 샘플러; 및
    상기 제 1 샘플러의 출력에 접속되고 상기 제 2 샘플러의 출력에 접속되는 멀티플렉서-래치(multiplexer-latch)로서,
    상기 멀티플렉서-래치는 클럭 입력, 선택 입력 및 출력을 가지고,
    상기 멀티플렉서-래치는 자체의 클럭 입력에서의 클럭 신호가 제 2 논리 레벨일 때 자체의 출력 상태를 보존할 수 있는, 상기 멀티플렉서-래치를 포함하고,
    상기 제 1 샘플러-멀티플렉서 블록의 상기 멀티플렉서-래치의 출력은 상기 제 2 샘플러-멀티플렉서 블록의 상기 멀티플렉서-래치의 상기 선택 입력에 접속되는, 상기 제 1 샘플러-멀티플렉서 블록 및 상기 제 2 샘플러-멀티플렉서 블록; 및
    클럭 생성기로서:
    제 1 위상 및 실질적으로 50%와 동일한 듀티 사이클(duty cycle)을 가지는 제 1 클럭 출력; 및
    상기 제 1 위상에 대하여 1 단위 간격만큼 지연되는 제 2 위상 및 실질적으로 50%와 동일한 듀티 사이클을 가지는 제 2 클럭 출력을 가지는, 상기 클럭 생성기를 포함하고,
    상기 클럭 생성기의 상기 제 1 클럭 출력은 상기 제 1 샘플러-멀티플렉서 블록의 상기 제 1 샘플러 및 상기 제 2 샘플러의 상기 공통 클럭 입력에 접속되고, 그리고
    상기 클럭 생성기의 상기 제 2 클럭 출력은 상기 제 1 샘플러-멀티플렉서 블록의 상기 멀티플렉서-래치의 상기 클럭 입력에 그리고 상기 제 2 샘플러-멀티플렉서 블록의 상기 제 1 샘플러 및 상기 제 2 샘플러의 상기 공통 클럭 입력에 접속되는
    시스템.
  2. 제 1 항에 있어서,
    상기 제 1 샘플러-멀티플렉서 블록, 상기 제 2 샘플러-멀티플렉서 블록, 제 3 샘플러-멀티플렉서 블록 및 제 4 샘플러-멀티플렉서 블록을 포함하는 4개의 샘플러-멀티플렉서 블록들을 포함하고, 상기 제 3 샘플러-멀티플렉서 블록 및 상기 제 4 샘플러-멀티플렉서 블록들의 각각은:
    제 1 샘플러 및 제 2 샘플러로서,
    상기 제 1 샘플러 및 상기 제 2 샘플러는 공통 아날로그 입력 및 공통 클럭 입력을 가지고,
    상기 제 1 샘플러 및 상기 제 2 샘플러의 각각은 자체의 클럭 입력에서의 제 3 클럭 신호가 제 1 논리 레벨일 때 자체의 출력 상태를 보존할 수 있는, 상기 제 1 샘플러 및 상기 제 2 샘플러; 및
    상기 제 1 샘플러의 출력에 그리고 상기 제 2 샘플러의 출력에 접속되는 멀티플렉서-래치로서,
    상기 멀티플렉서-래치는 클럭 입력, 선택 입력 및 출력을 가지고,
    상기 멀티플렉서-래치는 자체의 클럭 입력에서의 제 4 클럭 신호가 상기 제 2 논리 레벨일 때 자체의 출력 상태를 보존할 수 있는, 상기 멀티플렉서-래치를 포함하고,
    여기서
    상기 제 2 샘플러-멀티플렉서 블록의 상기 멀티플렉서-래치의 상기 출력은 상기 제 3 샘플러-멀티플렉서 블록의 상기 멀티플렉서-래치의 상기 선택 입력에 접속되고,
    상기 제 3 샘플러-멀티플렉서 블록의 상기 멀티플렉서-래치의 상기 출력은 상기 제 4 샘플러-멀티플렉서 블록의 상기 멀티플렉서-래치의 상기 선택 입력에 접속되고, 그리고
    상기 제 4 샘플러-멀티플렉서 블록의 상기 멀티플렉서-래치의 상기 출력은 상기 제 1 샘플러-멀티플렉서 블록의 상기 멀티플렉서-래치의 상기 선택 입력에 접속되는
    시스템.
  3. 제 2 항에 있어서,
    상기 클럭 생성기는:
    상기 제 2 위상에 대하여 1 단위 간격만큼 지연되는 제 3 위상 및 실질적으로 50%와 동일한 듀티 사이클을 가지는 제 3 클럭 출력,
    상기 제 3 위상에 대하여 1 단위 간격만큼 지연되는 제 4 위상 및 실질적으로 50%와 동일한 듀티 사이클을 가지는 제 4 클럭 출력을 더 가지고,
    상기 제 1 위상은 상기 제 4 위상에 대하여 1 단위 간격만큼 지연되고,
    상기 클럭 생성기의 상기 제 1 클럭 출력은 상기 제 4 샘플러-멀티플렉서 블록의 상기 멀티플렉서-래치의 상기 클럭 입력에 접속되고,
    상기 클럭 생성기의 상기 제 3 클럭 출력은 상기 제 2 샘플러-멀티플렉서 블록의 상기 멀티플렉서-래치의 상기 클럭 입력에 그리고 상기 제 3 샘플러-멀티플렉서 블록의 상기 제 1 샘플러 및 상기 제 2 샘플러의 상기 공통 클럭 입력에 접속되고, 그리고
    상기 클럭 생성기의 상기 제 4 클럭 출력은 상기 제 3 샘플러-멀티플렉서 블록의 상기 멀티플렉서-래치의 상기 클럭 입력에 그리고 상기 제 4 샘플러-멀티플렉서 블록의 상기 제 1 샘플러 및 상기 제 2 샘플러의 상기 공통 클럭 입력에 접속되는
    시스템.
  4. 제 1 항에 있어서,
    상기 제 1 논리 레벨은 논리 저(logical low)이고 상기 제 2 논리 레벨은 논리 저(logical low)인
    시스템.
  5. 제 1 항에 있어서,
    상기 제 1 샘플러-멀티플렉서 블록의 상기 제 1 멀티플렉서-래치는:
    차동 출력을 가지고 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 제 1 차동 쌍, 및
    차동 출력을 가지고 제 3 트랜지스터 및 제 4 트랜지스터를 포함하는 제 2 차동 쌍을 포함하고,
    상기 제 1 차동 쌍의 상기 차동 출력은 상기 제 2 차동 쌍의 상기 차동 출력에 접속되는
    시스템.
  6. 제 1 항에 있어서,
    상기 제 1 샘플러는:
    제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 차동 쌍; 및
    제 3 트랜지스터 및 제 4 트랜지스터를 포함하는 교차 결합 쌍을 포함하는
    시스템.
  7. 예측 결정 피드백 등화를 위한 시스템으로서:
    제 1 샘플러-멀티플렉서 블록 및 제 2 샘플러-멀티플렉서 블록을 포함하고, 상기 제 1 샘플러-멀티플렉서 블록 및 상기 제 2 샘플러-멀티플렉서 블록의 각각은:
    제 1 샘플러 및 제 2 샘플러로서,
    상기 제 1 샘플러 및 상기 제 2 샘플러는 공통 아날로그 입력 및 공통 클럭 입력을 가지고,
    상기 제 1 샘플러 및 상기 제 2 샘플러의 각각은 자체의 클럭 입력에서의 제 1 클럭 신호가 제 1 논리 레벨일 때 자체의 출력 상태를 보존할 수 있는, 상기 제 1 샘플러 및 상기 제 2 샘플러; 및
    상기 제 1 샘플러의 출력에 그리고 상기 제 2 샘플러의 출력에 접속되는 멀티플렉서-래치로서,
    상기 멀티플렉서-래치는 클럭 입력, 선택 입력 및 출력을 가지고,
    상기 멀티플렉서-래치는 자체의 클럭 입력에서의 제 2 클럭 신호가 제 2 논리 레벨일 때 자체의 출력 상태를 보존할 수 있는, 상기 멀티플렉서 래치를 포함하고,
    상기 제 1 샘플러-멀티플렉서 블록의 상기 멀티플렉서-래치의 출력은 상기 제 2 샘플러-멀티플렉서 블록의 상기 멀티플렉서-래치의 상기 선택 입력에 접속되는
    시스템.
  8. 제 7 항에 있어서,
    클럭 생성기를 더 포함하고, 상기 클럭 생성기는:
    제 1 위상을 가지는 제 1 클럭 출력 및
    상기 제 1 위상에 대하여 1 단위 간격만큼 지연되는 제 2 위상을 가지는 제 2 클럭 출력을 가지고,
    상기 클럭 생성기의 상기 제 1 클럭 출력은 상기 제 1 샘플러-멀티플렉서 블록의 상기 제 1 샘플러 및 상기 제 2 샘플러의 상기 공통 클럭 입력에 접속되는
    시스템.
  9. 제 8 항에 있어서,
    상기 제 1 클럭 출력은 실질적으로 50%와 동일한 듀티 사이클을 가지고, 그리고
    상기 제 2 클럭 출력은 실질적으로 50%와 동일한 듀티 사이클을 가지는
    시스템.
  10. 제 8 항에 있어서,
    상기 클럭 생성기의 상기 제 2 클럭 출력은 상기 제 1 샘플러-멀티플렉서 블록의 상기 멀티플렉서-래치의 상기 클럭 입력에 그리고 상기 제 2 샘플러-멀티플렉서 블록의 상기 제 1 샘플러 및 상기 제 2 샘플러의 상기 공통 클럭 입력에 접속되는
    시스템.
  11. 제 10 항에 있어서,
    상기 제 1 클럭 출력은 실질적으로 50%와 동일한 듀티 사이클을 가지고, 그리고
    상기 제 2 클럭 출력은 실질적으로 50%와 동일한 듀티 사이클을 가지는
    시스템.
  12. 제 7 항에 있어서,
    상기 제 1 샘플러-멀티플렉서 블록, 상기 제 2 샘플러-멀티플렉서 블록, 제 3 샘플러-멀티플렉서 블록 및 제 4 샘플러-멀티플렉서 블록을 포함하는 4개의 샘플러-멀티플렉서 블록들을 포함하고, 상기 제 3 샘플러-멀티플렉서 블록 및 상기 제 4 샘플러-멀티플렉서 블록의 각각은:
    제 1 샘플러 및 제 2 샘플러로서,
    상기 제 1 샘플러 및 상기 제 2 샘플러는 공통 아날로그 입력 및 공통 클럭 입력을 가지고,
    상기 제 1 샘플러 및 상기 제 2 샘플러의 각각은 자체의 클럭 입력에서의 제 3 클럭 신호가 상기 제 1 논리 레벨일 때 자체의 출력 상태를 보존할 수 있는, 상기 제 1 샘플러 및 상기 제 2 샘플러; 및
    상기 제 1 샘플러의 출력에 그리고 상기 제 2 샘플러의 출력에 접속되는 멀티플렉서-래치로서,
    상기 멀티플렉서-래치는 클럭 입력, 선택 입력 및 출력을 가지고,
    상기 멀티플렉서-래치는 자체의 클럭 입력에서의 제 4 클럭 신호가 상기 제 2 논리 레벨일 때 자체의 출력 상태를 보존할 수 있는, 상기 멀티플렉서-래치를 포함하고,
    여기서
    상기 제 2 샘플러-멀티플렉서 블록의 상기 멀티플렉서-래치의 상기 출력은 상기 제 3 샘플러-멀티플렉서 블록의 상기 멀티플렉서-래치의 상기 선택 입력에 접속되고,
    상기 제 3 샘플러-멀티플렉서 블록의 상기 멀티플렉서-래치의 상기 출력은 상기 제 4 샘플러-멀티플렉서 블록의 상기 멀티플렉서-래치의 상기 선택 입력에 접속되고, 그리고
    상기 제 4 샘플러-멀티플렉서 블록의 상기 멀티플렉서-래치의 상기 출력은 상기 제 1 샘플러-멀티플렉서 블록의 상기 멀티플렉서-래치의 상기 선택 입력에 접속되는
    시스템.
  13. 제 12 항에 있어서,
    클럭 생성기를 더 포함하고, 상기 클럭 생성기는:
    제 1 위상을 가지는 제 1 클럭 출력 및
    상기 제 1 위상에 대하여 1 단위 간격만큼 지연되는 제 2 위상을 가지는 제 2 클럭 출력,
    상기 제 2 위상에 대하여 1 단위 간격만큼 지연되는 제 3 위상을 가지는 제 3 클럭 출력,
    상기 제 3 위상에 대하여 1 단위 간격만큼 지연되는 제 4 위상을 가지는 제 4 출력을 가지고,
    여기서
    상기 제 1 위상은 상기 제 4 위상에 대하여 1 단위 간격만큼 지연되고,
    상기 클럭 생성기의 상기 제 1 클럭 출력은 상기 제 4 샘플러-멀티플렉서 블록의 상기 멀티플렉서-래치의 상기 클럭 입력에 그리고 상기 제 1 샘플러-멀티플렉서 블록의 상기 제 1 샘플러 및 상기 제 2 샘플러의 상기 공통 클럭 입력에 접속되고,
    상기 클럭 생성기의 상기 제 2 클럭 출력은 상기 제 1 샘플러-멀티플렉서 블록의 상기 멀티플렉서-래치의 상기 클럭 입력에 그리고 상기 제 2 샘플러-멀티플렉서 블록의 상기 제 1 샘플러 및 상기 제 2 샘플러의 공통 클럭 입력에 접속되고,
    상기 클럭 생성기의 상기 제 3 클럭 출력은 상기 제 2 샘플러-멀티플렉서 블록의 상기 멀티플렉서-래치의 상기 클럭 입력에 상기 제 3 샘플러-멀티플렉서 블록의 상기 제 1 샘플러 및 상기 제 2 샘플러의 상기 공통 클럭 입력에 접속되고,
    상기 클럭 생성기의 상기 제 4 클럭 출력은 상기 제 3 샘플러-멀티플렉서 블록의 상기 멀티플렉서-래치의 상기 클럭 입력에 그리고 상기 제 4 샘플러-멀티플렉서 블록의 상기 제 1 샘플러 및 상기 제 2 샘플러의 상기 공통 클럭 입력에 접속되는
    시스템.
  14. 제 13 항에 있어서,
    상기 제 1 클럭 출력은 실질적으로 50%와 동일한 듀티 사이클을 가지고,
    상기 제 2 클럭 출력은 실질적으로 50%와 동일한 듀티 사이클을 가지고,
    상기 제 3 클럭 출력은 실질적으로 50%와 동일한 듀티 사이클을 가지고, 그리고
    상기 제 4 클럭 출력은 실질적으로 50%와 동일한 듀티 사이클을 가지는
    시스템.
  15. 제 7 항에 있어서,
    상기 제 1 논리 레벨은 상기 제 2 논리 레벨과 동일한 논리 레벨인
    시스템.
  16. 제 15 항에 있어서,
    상기 제 1 논리 레벨은 논리 저이고 상기 제 2 논리 레벨은 논리 저인
    시스템.
  17. 제 7 항에 있어서,
    상기 제 1 샘플러-멀티플렉서 블록의 상기 멀티플렉서-래치는:
    차동 출력을 가지고 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 제 1 차동 쌍 및
    차동 출력을 가지고 제 3 트랜지스터 및 제 4 트랜지스터를 포함하는 제 2 차동 쌍을 포함하고,
    상기 제 1 차동 쌍의 상기 차동 출력은 상기 제 2 차동 쌍의 상기 차동 출력에 접속되는
    시스템.
  18. 제 7 항에 있어서,
    상기 제 1 샘플러-멀티플렉서 블록에 접속되는 가산기(adder)를 더 포함하는
    시스템.
  19. 디스플레이로서:
    디지털 출력을 포함하는 타이밍 제어기; 및
    드라이버 집적 회로(integrated circuit; IC)를 포함하고, 상기 드라이버 IC는:
    IC 입력; 및
    상기 IC 입력에 접속되는, 제 7 항의 상기 시스템의 입력을 포함하고,
    상기 타이밍 제어기의 상기 디지털 출력은 상기 드라이버 IC의 상기 IC 입력에 접속되는
    디스플레이.
  20. 예측 결정 피드백 등화를 위한 시스템으로서, 상기 시스템은:
    제 1 샘플러-멀티플렉서 블록으로서,
    제 1 샘플러 및 제 2 샘플러로서,
    상기 제 1 샘플러 및 상기 제 2 샘플러는 아날로그 공통 입력 및 공통 클럭 입력을 가지고,
    상기 제 1 샘플러 및 상기 제 2 샘플러의 각각은 자체의 클럭 입력에서의 제 1 클럭 신호가 제 1 논리 레벨일 때 자체의 출력 상태를 보존할 수 있는, 상기 제 1 샘플러 및 상기 제 2 샘플러; 및
    상기 제 1 샘플러의 출력에 그리고 상기 제 2 샘플러의 출력에 접속되는 멀티플렉서-래치로서,
    상기 멀티플렉서-래치는 클럭 입력, 선택 입력 및 출력을 가지고,
    상기 멀티플렉서-래치는 자체의 클럭 입력에서의 제 2 클럭 신호가 제 2 논리 레벨일 때 자체의 출력 상태를 보존할 수 있는, 상기 멀티플렉서-래치를 포함하는, 상기 제 1 샘플러-멀티플렉서 블록;
    제 2 샘플러-멀티플렉서 블록으로서:
    제 3 샘플러 및 제 4 샘플러로서,
    상기 제 3 샘플러 및 상기 제 4 샘플러는 공통 아날로그 입력 및 공통 클럭 입력을 가지고,
    상기 제 3 샘플러 및 상기 제 4 샘플러의 각각은 자체의 클럭 입력에서의 제 3 클럭 신호가 제 1 논리 레벨일 때 자체의 출력 상태를 보존할 수 있는, 상기 제 3 샘플러 및 상기 제 4 샘플러; 및
    상기 제 3 샘플러의 출력에 그리고 상기 제 4 샘플러의 출력에 접속되는 멀티플렉서-래치로서,
    상기 멀티플렉서-래치는 클럭 입력, 선택 입력 및 출력을 가지고,
    상기 멀티플렉서-래치는 자체의 클럭 입력에서의 제 4 클럭 신호가 제 2 논리 레벨일 때 자체의 출력 상태를 보존할 수 있는, 상기 멀티플렉서-래치를 포함하고,
    상기 제 1 샘플러-멀티플렉서 블록의 상기 멀티플렉서-래치의 상기 출력은 상기 제 2 샘플러-멀티플렉서 블록의 상기 멀티플렉서-래치의 상기 선택 입력에 접속되는, 상기 제 2 샘플러-멀티플렉서 블록; 및
    클럭 생성기로서:
    제 1 위상 및 실질적으로 50%와 동일한 듀티 사이클을 가지는 제 1 클럭 출력; 및
    상기 제 1 위상에 대하여 1 단위 간격만큼 지연되는 제 2 위상 및 실질적으로 50%와 동일한 듀티 사이클을 가지는 제 2 클럭 출력을 가지는, 상기 클럭 생성기를 포함하고,
    상기 클럭 생성기의 상기 제 1 클럭 출력은 상기 제 1 샘플러-멀티플렉서 블록의 상기 제 1 샘플러 및 상기 제 2 샘플러의 상기 공통 클럭 입력에 접속되고, 그리고
    상기 클럭 생성기의 상기 제 2 클럭 출력은 상기 제 1 샘플러-멀티플렉서 블록의 상기 멀티플렉서-래치의 상기 클럭 입력에 그리고 상기 제 2 샘플러-멀티플렉서 블록의 상기 제 3 샘플러 및 상기 제 4 샘플러의 상기 공통 클럭 입력에 접속되는
    시스템.
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