CN105282063B - 用于预测判决反馈均衡的系统和显示器 - Google Patents

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Abstract

本发明公开一种CML四分之一速率预测判决反馈均衡器体系结构。在一个实施例中，多个采样器‑复接器块一次采样一个接收到的模拟信号，每个采样器‑复接器块包括由多相位时钟控制的两个采样器以及复接器‑锁存器；并且每个复接器‑锁存器的输出用于控制另一复接器‑锁存器的选择输入，每个复接器‑锁存器的输出可以代表最后接收的比特的值，使得另一复接器‑锁存器选择两个采样器中适合的一个采样器，每个采样器在采样前向所接收的模拟信号施加不同的校正。每个复接器‑锁存器是钟控元件，其在其时钟输入处的信号具有第一逻辑电平时跟踪数据输入并且在其时钟输入具有另一(即第二)逻辑电平时维持其输出状态。

Description

用于预测判决反馈均衡的系统和显示器
相关申请的交叉引用
本申请要求2014年5月27日提交的标题为“CML四分之一速率预测判决反馈均衡器体系结构(CML QUARTER-RATE PREDICTIVE DECISION FEEDBACK EQUALIZERARCHITECTURE)”的美国临时申请No.62/003,476的优先权和权益，该美国临时申请的全部内容通过引用并入本文。
技术领域
下面的描述涉及数字数据经由非理想(例如，有损)信道的传输，更具体地涉及用于减轻因通过非理想信道的传输而导致的码间干扰的预测判决反馈均衡器。
背景技术
高速数字数据链路可能受码间干扰影响，特别是在传输信道中存在损耗、反射或其它不理想情况的场合中。码间干扰可能具有的影响是，在给定时钟周期期间接收到的信号是发射器在对应时钟周期期间发射的比特与在之前的多个时钟周期期间发射的比特的线性组合。可以使用被称为“判决反馈均衡(DFE)”的技术来减轻码间干扰的这种影响，判决反馈均衡(DFE)涉及利用在之前的多个时钟周期期间接收到的比特的线性组合，在每个时钟周期期间校正采样点处接收到的信号。
前一紧邻接收比特(还被称为第一抽头)的贡献可以利用被称为预测判决反馈均衡(预测DFE，其还可以被称为推测DFE或循环展开(loop-unrolled)DFE)的技术来产生，其中计算两个校正项，一个对应于前一紧邻接收比特中接收到的‘1’，一个对应于接收到的‘0’；然后，一旦前一紧邻时钟周期内接收到的比特的二进制值可用，就可以利用复接器(MUX)选择这两个校正项中适当的一个校正项。最后接收的比特的校正处理可能对电路的工作速度提出相对严格的要求。
因此，需要一种在DFE循环中对电路具有宽松时序要求的预测DFE系统。
发明内容
本公开实施例的各方面涉及一种对单独块具有宽松要求的预测DFE系统。在一个实施例中，多个采样器-复接器块一次采样一个接收到的模拟信号，每个采样器-复接器块包括由多相位时钟控制的两个采样器以及复接器-锁存器；并且每个复接器-锁存器的、可以代表最后接收的比特的值的输出用于控制另一复接器-锁存器的选择输入，使得另一复接器-锁存器选择两个采样器中适合的一个采样器，每个采样器在采样之前向所接收的模拟信号施加不同的校正。每个复接器-锁存器是钟控元件，其在其时钟输入处的信号具有第一逻辑电平时跟踪所选择的数据输入并且在其时钟输入具有另一(即第二)逻辑电平时维持其输出状态。换句话说，在时钟从第一逻辑电平转变至第二逻辑电平时，该复接器保持其在转变时具有的输出值。
根据本发明的实施例，提供一种用于预测判决反馈均衡的系统，系统包括：第一采样器-复接器块和第二采样器-复接器块，第一采样器-复接器块和第二采样器-复接器块中的每一个包括：第一采样器和第二采样器，第一采样器和第二采样器具有公共模拟输入和公共时钟输入，第一采样器和第二采样器中的每一个采样器在其时钟输入处的时钟信号是第一逻辑电平时维持其输出状态；以及复接器-锁存器，连接至(例如，直接连接至)第一采样器的输出和第二采样器的输出，复接器-锁存器具有时钟输入、选择输入和输出，复接器-锁存器在其时钟输入处的时钟信号是第二逻辑电平时维持其输出状态，第一采样器-复接器块中的复接器-锁存器的输出连接至(例如，直接连接至)第二采样器-复接器块中的复接器-锁存器的选择输入；以及时钟发生器，具有：第一时钟输出，具有第一相位和大致等于50％的占空比；以及第二时钟输出，具有相对于第一相位延迟一个单位间隔的第二相位和大致等于50％的占空比，时钟发生器的第一时钟输出连接至(例如，直接连接至)第一采样器-复接器块中的第一采样器和第二采样器的公共时钟输入，以及时钟发生器的第二时钟输出连接至(例如，直接连接至)第一采样器-复接器块中的复接器-锁存器的时钟输入以及第二采样器-复接器块中的第一采样器和第二采样器的公共时钟输入。
在一个实施例中，系统包括四个采样器-复接器块，这四个采样器-复接器块包括第一采样器-复接器块、第二采样器-复接器块、第三采样器-复接器块和第四采样器-复接器块，第三采样器-复接器块和第四采样器-复接器块中的每一个包括：第一采样器和第二采样器，第一采样器和第二采样器具有公共模拟输入和公共时钟输入，第一采样器和第二采样器中的每一个采样器在其时钟输入处的第三时钟信号是第一逻辑电平时维持其输出状态；以及复接器-锁存器，连接至(例如，直接连接至)第一采样器的输出和第二采样器的输出，复接器-锁存器具有时钟输入、选择输入和输出，复接器-锁存器在其时钟输入处的第四时钟信号是第二逻辑电平时维持其输出状态，其中：第二采样器-复接器块中的复接器-锁存器的输出连接至(例如，直接连接至)第三采样器-复接器块中的复接器-锁存器的选择输入，第三采样器-复接器块中的复接器-锁存器的输出连接至(例如，直接连接至)第四采样器-复接器块中的复接器-锁存器的选择输入；以及第四采样器-复接器块中的复接器-锁存器的输出连接至(例如，直接连接至)第一采样器-复接器块中的复接器-锁存器的选择输入。
在一个实施例中，时钟发生器进一步具有：第三时钟输出，具有相对于第二相位延迟一个单位间隔的第三相位和大致等于50％的占空比；第四时钟输出，具有相对于第三相位延迟一个单位间隔的第四相位和大致等于50％的占空比；第一相位相对于第四相位延迟一个单位间隔，时钟发生器的第一时钟输出连接至(例如，直接连接至)第四采样器-复接器块中的复接器-锁存器的时钟输入，时钟发生器的第三时钟输出连接至(例如，直接连接至)第二采样器-复接器块中的复接器-锁存器的时钟输入以及第三采样器-复接器块中的第一采样器和第二采样器的公共时钟输入，以及时钟发生器的第四时钟输出连接至(例如，直接连接至)第三采样器-复接器块中的复接器-锁存器的时钟输入以及第四采样器-复接器块中的第一采样器和第二采样器的公共时钟输入。
在一个实施例中，第一逻辑电平是逻辑‘低’，第二逻辑电平是逻辑‘低’。
在一个实施例中，第一采样器-复接器块中的复接器-锁存器包括第一差分对和第二差分对，第一差分对具有差分输出并且包括第一晶体管和第二晶体管，第二差分对具有差分输出并且包括第三晶体管和第四晶体管，第一差分对的差分输出连接至(例如，直接连接至)第二差分对的差分输出。
在一个实施例中，第一采样器包括差分对，包括第一晶体管和第二晶体管；以及交叉耦合对，包括第三晶体管和第四晶体管。
根据本发明的实施例，提供一种用于预测判决反馈均衡的系统，系统包括：第一采样器-复接器块和第二采样器-复接器块，第一采样器-复接器块和第二采样器-复接器块中的每一个包括：第一采样器和第二采样器，第一采样器和第二采样器具有公共模拟输入和公共时钟输入，第一采样器和第二采样器中每一个采样器在其时钟输入处的第一时钟信号是第一逻辑电平时维持其输出状态；以及复接器-锁存器，连接至(例如，直接连接至)第一采样器的输出和第二采样器的输出，复接器-锁存器具有时钟输入、选择输入和输出，复接器-锁存器在其时钟输入处的第二时钟信号是第二逻辑电平时维持其输出状态，第一采样器-复接器块中的复接器-锁存器的输出连接至(例如，直接连接至)第二采样器-复接器块中的复接器-锁存器的选择输入。
在一个实施例中，系统包括时钟发生器，时钟发生器具有：第一时钟输出，具有第一相位；以及第二时钟输出，具有第二相位，第二相位相对于第一相位延迟一个单位间隔，时钟发生器的第一时钟输出连接至(例如，直接连接至)第一采样器-复接器块中的第一采样器和第二采样器的公共时钟输入。
在一个实施例中，第一时钟输出具有大致等于50％的占空比，并且第二时钟输出具有大致等于50％的占空比。
在一个实施例中，时钟发生器的第二时钟输出连接至(例如，直接连接至)第一采样器-复接器块中的复接器-锁存器的时钟输入以及第二采样器-复接器块中的第一采样器和第二采样器的公共时钟输入。
在一个实施例中，第一时钟输出具有大致等于50％的占空比，并且第二时钟输出具有大致等于50％的占空比。
在一个实施例中，系统包括四个采样器-复接器块，这四个采样器-复接器块包括第一采样器-复接器块、第二采样器-复接器块、第三采样器-复接器块和第四采样器-复接器块，第三采样器-复接器块和第四采样器-复接器块中的每一个包括：第一采样器和第二采样器，第一采样器和第二采样器具有公共模拟输入和公共时钟输入，第一采样器和第二采样器中的每一个采样器在其时钟输入处的第三时钟信号是第一逻辑电平时维持其输出状态；以及复接器-锁存器，连接至(例如，直接连接至)第一采样器的输出和第二采样器的输出，复接器-锁存器具有时钟输入、选择输入和输出，复接器-锁存器在其时钟输入处的第四时钟信号是第二逻辑电平时维持其输出状态，其中：第二采样器-复接器块中的复接器-锁存器的输出连接至(例如，直接连接至)第三采样器-复接器块中的复接器-锁存器的选择输入，第三采样器-复接器块中的复接器-锁存器的输出连接至(例如，直接连接至)第四采样器-复接器块中的复接器-锁存器的选择输入；以及第四采样器-复接器块中的复接器-锁存器的输出连接至(例如，直接连接至)第一采样器-复接器块中的复接器-锁存器的选择输入。
在一个实施例中，系统包括时钟发生器，时钟发生器具有：第一时钟输出，具有第一相位；以及第二时钟输出，具有相对于第一相位延迟一个单位间隔的第二相位；第三时钟输出，具有相对于第二相位延迟一个单位间隔的第三相位；第四时钟输出，具有相对于第三相位延迟一个单位间隔的第四相位，其中：第一相位相对于第四相位延迟一个单位间隔，时钟发生器的第一时钟输出连接至(例如，直接连接至)第四采样器-复接器块中的复接器-锁存器的时钟输入以及第一采样器-复接器块中的第一采样器和第二采样器的公共时钟输入，时钟发生器的第二时钟输出连接至(例如，直接连接至)第一采样器-复接器块中的复接器-锁存器的时钟输入以及第二采样器-复接器块中的第一采样器和第二采样器的公共时钟输入，时钟发生器的第三时钟输出连接至(例如，直接连接至)第二采样器-复接器块中的复接器-锁存器的时钟输入以及第三采样器-复接器块中的第一采样器和第二采样器的公共时钟输入，时钟发生器的第四时钟输出连接至(例如，直接连接至)第三采样器-复接器块中的复接器-锁存器的时钟输入以及第四采样器-复接器块中的第一采样器和第二采样器的公共时钟输入。
在一个实施例中，第一时钟输出具有大致等于50％的占空比，第二时钟输出具有大致等于50％的占空比，第三时钟输出具有大致等于50％的占空比，并且第四时钟输出具有大致等于50％的占空比。
在一个实施例中，第一逻辑电平是与第二逻辑电平相同的逻辑电平。
在一个实施例中，第一逻辑电平是逻辑‘低’，第二逻辑电平是逻辑‘低’。
在一个实施例中，第一采样器-复接器块中的复接器-锁存器包括第一差分对和第二差分对，第一差分对具有差分输出并且包括第一晶体管和第二晶体管，第二差分对具有差分输出并且包括第三晶体管和第四晶体管，第一差分对的差分输出连接至(例如，直接连接至)第二差分对的差分输出。
在一个实施例中，系统包括与第一采样器-复接器块连接(例如，直接连接)的加法器。
在一个实施例中，系统包括：时序控制器，包括数字输出；以及，驱动器集成电路(IC)，包括：IC输入；以及根据权利要求7的系统的输入，连接至(例如，直接连接至)IC输入，时序控制器的数字输出连接至(例如，直接连接至)驱动器IC的IC输入。
根据本发明的实施例，提供一种用于预测判决反馈均衡的系统，系统包括：第一采样器-复接器块，包括：第一采样器和第二采样器，第一采样器和第二采样器具有公共模拟输入和公共时钟输入，第一采样器和第二采样器中的每一个采样器在其时钟输入处的第一时钟信号是第一逻辑电平时维持其输出状态；以及复接器-锁存器，连接至(例如，直接连接至)第一采样器的输出和第二采样器的输出，复接器-锁存器具有时钟输入、选择输入和输出，复接器-锁存器在其时钟输入处的第二时钟信号是第二逻辑电平时维持其输出状态，第二采样器-复接器块，包括：第三采样器和第四采样器，第三采样器和第四采样器具有公共模拟输入和公共时钟输入，第三采样器和第四采样器中的每一个采样器在其时钟输入处的第三时钟信号是第一逻辑电平时维持其输出状态；以及复接器-锁存器，连接至(例如，直接连接至)第三采样器的输出和第四采样器的输出，复接器-锁存器具有时钟输入、选择输入和输出，复接器-锁存器在其时钟输入处的第四时钟信号是第二逻辑电平时维持其输出状态，第一采样器-复接器块中的复接器-锁存器的输出连接至(例如，直接连接至)第二采样器-复接器块中的复接器-锁存器的选择输入；以及时钟发生器，具有：第一时钟输出，具有第一相位和大致等于50％的占空比；以及第二时钟输出，具有相对于第一相位延迟一个单位间隔的第二相位和大致等于50％的占空比，时钟发生器的第一时钟输出连接至(例如，直接连接至)第一采样器-复接器块中的第一采样器和第二采样器的公共时钟输入，并且时钟发生器的第二时钟输出连接至(例如，直接连接至)第一采样器-复接器块中的复接器-锁存器的时钟输入以及第二采样器-复接器块中的第三采样器和第四采样器的公共时钟输入。
附图说明
本发明的这些及其它特征和优势将参考说明书、权利要求书以及附图得到理解和领会，其中：
图1A是非理想(例如，有损)信道的输入信号和该非理想信道的输出信号的示图，该图表现出码间干扰的影响；
图1B是示出表现出码间干扰的影响的信号以及码间干扰的影响已经通过根据本发明实施例的反馈均衡被减轻的信号的曲线图；
图2是用于直接判决反馈均衡的系统的示意图；
图3是用于预测判决反馈均衡的系统的示意图；
图4是用于预测判决反馈均衡的半速率系统的示意图；
图5A是为了对比而示出的用于预测判决反馈均衡的系统的示意图；
图5B是图示图5A的电路行为的时序图；
图6A是根据本发明实施例的用于预测判决反馈均衡的系统的示意图；
图6B是图示图6A的电路行为的时序图；
图7是根据本发明实施例的复接器-锁存器的示意图；
图8是根据本发明实施例的采样器的示意图；以及
图9是根据本发明实施例的显示器的框图。
具体实施方式
下面结合附图阐述的具体实施方式旨在对根据本发明提供的电流模式逻辑(CML)四分之一速率预测反馈均衡器体系结构的示例性实施例进行描述，而不旨在表示可以构造或利用本发明的唯一形式。该具体实施方式结合所图示的实施例阐述本发明的特征。然而，应当理解，相同的或等价的功能和结构可以通过也旨在包含于本发明的精神和范围内的不同实施例来实现。本说明书其它地方表示的相同的附图标记旨在表示相同的要素或特征。
参考图1A，在一个实施例中，由发射器发射的信号是单个方形脉冲110，该单个方形脉冲110在通过非理想(例如，有损)信道115被传输之后变成接收的模拟信号120，该接收的模拟信号120具有与所发射的信号不同的形状。当在接收器中对该模拟信号进行采样时，该接收的信号120具有值C0，并且由于该非理想信道的不完美特性，所发射的脉冲110的影响持续数个单位间隔，从而取被称为残值C1、C2等的残留信号值。在高速串行链路中，可以以被称为聚合数据速率的速率传输一系列脉冲，每个脉冲表示逻辑‘高’或逻辑‘低’(即二进制1或二进制0)。早前接收的脉冲的残留信号可能在当前脉冲被接收时造成码间干扰，这是因为该残留信号与当前脉冲同时被接收并且叠加在当前脉冲上。
参考图1B，可以在接收器中对所发射的脉冲是‘0’还是‘1’进行判决之后，使用判决反馈均衡。一旦进行该判决，就推出所接收的与所发射的脉冲相对应的模拟信号的形状，计算各个采样时间延迟处的残值，并且从随后接收的信号120中减去所计算的残值，以减少被校正信号125中的码间干扰的影响。
参考图2，在相关技术的实施例中，通过利用钟控比较器或“采样器”210以及之后的移位寄存器220处理所接收的信号，实现直接DFE。采样器具有模拟输入，并且在上升时钟沿或下降时钟沿处，根据该模拟信号在时钟沿的时间处是高于阈值还是低于阈值，将采样器的输出设置为逻辑高或逻辑低。
每个连续的前一比特输出230(包括采样器的输出和移位寄存器的前一比特输出)包含在前一采样时间处接收到的比特。每个前一比特输出230乘以与残值相对应的恒定值(形成被称为“抽头”的积)，并且被反馈以及被添加至所接收的信号，以消除早前接收的比特中的残值。来自第一个前一比特输出(即，来自采样器的输出)的路径被称为关键路径，这是因为沿此路径的时序对直接DFE电路的操作带来最大挑战：在此路径中，前一比特被解析并且乘以对应的恒定值(C1)，并且在一个单位间隔(UI)内从当前输入中减去该前一比特。如本文中使用的，单位间隔是与1除以聚合数据速率相等的时间间隔。例如，对于6Gbps的聚合数据速率，单位间隔是1/(6e9)秒。
参照图3，在根据用于对直接DFE获得速度改进的一个相关技术实施例的预测DFE中，通过向电路的两个不同分支中的输入信号添加偏置C1或者从电路的两个不同分支的输入信号中减去偏置C1，并且将每个结果转换成两个采样器305、310中的每个采样器中的数字值，来预计算分别与已接收到的0或1对应的两个可能结果。等价地，可以将这两个分支中采样器的阈值分别向上或向下调整偏置C1。当在接收器中对最近接收的比特(其可以被简称为“最后接收的比特”)是0还是1进行判决时，在复接器315中选择正确的结果。预测DFE可以具有一个或多个预测抽头。
参考图4，在一个实施例中，可以采用两个并行路径，每个路径以输入数据速率的一半运行并且每个执行预测DFE。半速率操作可以使更高的输入数据速率成为可能，或者可以能够放宽对这两个并行路径中要素的时序要求。在图4的实施例中，触发采样器410中的每一个的输出仅在时钟沿处改变。在其它实施例中，可以使用以较低数据速率操作(例如，以输入数据速率的四分之一或八分之一操作)的两个以上并行数据路径，例如，四个或八个并行数据路径。
不属于触发采样器的采样器(例如，基于电流模式(CML)锁存器的采样器)可以具有比触发采样器低的传播延迟。基于CML锁存器的采样器可以具有数据输入以及时钟输入和输出，该输出在时钟输入处的信号具有第一逻辑电平(例如，逻辑高或逻辑低)时跟踪数据输入，并且在时钟输入具有第二逻辑电平(即，另一逻辑电平；例如当第一逻辑电平是逻辑高时为逻辑低，或者当第一逻辑电平是逻辑低时为逻辑高)时保持输出值或输出状态。然而，如果使用基于锁存器的采样器代替触发采样器，那么图4的电路可能无法可靠地操作。例如，在时钟周期中时钟高的部分期间，为了正常操作，下分支中的复接器的输出应当被保持在前一接收的比特，而不应当改变。然而，如果使用基于锁存器的采样器，那么当时钟高时，上数据路径中的基于锁存器的采样器的输出可能发生变化，造成上数据路径中的复接器的输出发生变化，而这可能导致下数据路径中的复接器的输出发生变化。
参照图5A和图5B，在一个实施例中，描述了具有使用四个相位
Figure GDA0002192089760000081
和
Figure GDA0002192089760000082
的四个并行数据路径的预测DFE电路。这四个相位连续地相位分离90度，并且如果使用基于锁存器的采样器，那么该实施例也可能无法可靠地操作。在该实施例中，每个采样器在其时钟输入高时跟踪，并且在时钟输入低时保持。图5B是图示图5A的电路行为的时序图。例如，在标记为“X”的间隔期间，图5B中由标记为“Sampler0”的行表示的第一数据路径中的采样器的输出随着该数据路径的模拟输入变化而变化，这是因为用于控制这两个采样器的时钟相位
Figure GDA0002192089760000083
高；在标记为“D0”的时间间隔期间，时钟相位
Figure GDA0002192089760000084
低并且输出被保持。在标记为“Mux0”的行中图示第一分支510中的复接器的输出。其余三个数据路径根据它们各自的时钟相位类似地操作。
下面的示例是关于图5B的时序图中标记为“A”的间隔描述的。在此“A”间隔期间，第四数据路径540中的采样器保持并且正常操作，第一数据路径510中的复接器(“Mux”)的选择输入会保持恒定并且会代表最后接收的比特。最后接收的比特的值会促使复接器选择采样器的适合分支，即被添加偏置C1的分支或者被减去C1的分支。然而，在图5A的实施例中，如果模拟信号改变，使得第一数据路径510中的复接器的输入改变，那么第二数据路径520中的复接器的选择输入处的值会改变，这可能导致第二数据路径520中的复接器的输出发生改变。类似地，第二数据路径520中的复接器的输出改变可能导致第三数据路径530中的复接器的输出改变，这可能导致第四数据路径540的输出改变，第四数据路径540的输出连接至第一数据路径中的复接器的选择输入。因此，第一数据路径中复接器的选择输入(如上面提到的，应当在“A”间隔期间保持不变)可能变化。
参照图6A和图6B，在一个实施例中，在四个数据路径610、620、630和640中使用复接器-锁存器，而不是仅逻辑的复接器。结果是第一数据路径的选择输入在“A”间隔(在图6B的时序图中标记为“A”的间隔)期间不发生改变。本文中使用的复接器-锁存器是将复接器的特性和锁存器的特性相结合的电路元件。复接器-锁存器具有第一数据输入、第二数据输入、选择输入、时钟输入和输出。当时钟输入是第一逻辑电平时，复接器-锁存器处于跟踪状态，并且输出是与所选择的输入(即，与选择输入处的逻辑电平相对应的输入)相同的逻辑电平。例如，如果选择输入处的逻辑‘高’对应于被选择的第一数据输入，那么当时钟输入具有第一逻辑电平并且该选择输入是逻辑‘高’时，那么输出处于与第一输入相同的逻辑电平。当时钟输入是第二逻辑电平时，复接器-锁存器的输出保持或“维持”其输出状态，即当时钟输入从第一逻辑电平转变至第二逻辑电平时(例如，当时钟输入从逻辑‘高’转变至逻辑‘低’时)，复接器-锁存器的输出维持在输出处提供的逻辑电平。
图6A的电路在第一数据路径610中包括加法器650和采样器-复接器块660，采样器-复接器块660包括两个采样器(图6A中的“L”)以及复接器-锁存器(图6A中的“MuxL”)。加法器650可以用于从早前接收的比特中减去残值。这两个采样器具有共同的模拟输入(即，它们的模拟输入连接在一起)；该共同的模拟输入从加法器接收信号。这两个采样器还具有共同的时钟输入。这两个采样器的输出连接至复接器-锁存器的相应数据输入。这两个采样器具有与+C1和-C1相对应的不同阈值。第二数据路径620、第三数据路径630和第四数据路径640包括与第一数据路径610相同的电路。
四相位时钟发生器670可以用于从四个输出供应四个时钟相位
Figure GDA0002192089760000091
每个时钟发生器输出具有大致等于50％的占空比，并且可以例如连接至时钟发生器670的环行振荡器中的相应抽头。环行振荡器可以是锁相环的一部分或者是延迟锁相环的一部分。
在图6B中，四个数据路径610、620、630和640中的采样器的状态由时序图中标记为Sampler0至Sampler3的四个对应行表示。每个采样器由四个时钟相位
Figure GDA0002192089760000101
和
Figure GDA0002192089760000103
之一钟控，这四个时钟相位
Figure GDA0002192089760000104
和
Figure GDA0002192089760000105
中的每一个相对于前一时钟相位延迟一个单位间隔(或90度)，如在标记为
Figure GDA0002192089760000106
和
Figure GDA0002192089760000107
的行中图示的。
每个采样器在其输入处的时钟信号处于第一逻辑电平(这里是逻辑‘高’)时，处于跟踪状态(在时序图中由X表示)，并且在其输入处的时钟信号处于第二逻辑电平(这里是逻辑‘低’)时，处于保持状态(由D0、D1、D2和D3表示)。例如，当处于第一逻辑电平时，第一数据路径610中的两个采样器的输出跟踪模拟信号，一个输出具有正偏置，一个输出具有负偏置。当时钟从第一逻辑电平转变至第二逻辑电平时，这两个采样器都保持它们的输出，并且具有用于消除前一比特中的码间干扰的校正(即，正或负)偏置的采样器在其输出处具有当前比特。然后，第一数据路径中的复接器-锁存器基于该复接器-锁存器在其选择输入处从第四数据路径中的复接器-锁存器接收的前一比特的值，(从第一数据路径中的两个采样器中)选择这一采样器。这四个复接器-锁存器的状态在时序图中标记为MuxL0至MuxL3的四个对应行中图示出。例如，在“A”间隔(即，图6B的时序图中标记为“A”的时间间隔)期间，第四数据路径640中的采样器和第三数据路径630中的复接器-锁存器(它们全部接收第四时钟相位
Figure GDA0002192089760000109
)处于保持状态；因此，第四数据路径640中的复接器-锁存器的数据输入和选择输入在“A”间隔期间全部不变。因此，第四数据路径640中的复接器-锁存器的输出在“A”间隔期间也不改变，并且其将最后接收的比特的值提供给第一数据路径610中的复接器-锁存器。在“A”间隔期间，第一时钟相位处于第一逻辑电平并且第一数据路径610中的采样器的输出可以继续随着它们公共的模拟输入处的信号改变而改变。在每个“A”间隔结束时，第一时钟相位
Figure GDA00021920897600001011
转变至第二逻辑电平，并且第一数据路径610中的两个采样器采样该模拟信号，然后在第一时钟相位
Figure GDA00021920897600001012
保持第二逻辑电平(例如，对于第一“A”间隔，由图6B的Sampler0行中的标记D0所示)时各自保持其各自的输出。第一数据路径610中的复接器-锁存器在
Figure GDA00021920897600001013
转变至第二逻辑电平时处于跟踪状态，并且其根据最后接收的比特的值选择这些采样器中一个采样器或另一采样器的输出(对于第一“A”间隔，由图6B中斜体字标记D0所示)。然后，当第二时钟相位
Figure GDA0002192089760000113
转变至第二逻辑电平时，第一数据路径610中的复接器-锁存器转变至保持状态，并且在第二时钟相位
Figure GDA0002192089760000114
保持在第二逻辑电平(例如在图6B的MuxL0行中标记为D0的间隔期间)时保持其输出值。其它数据路径类似地操作。
参考图7，在一个实施例中，使用多个n沟道金属氧化物场效应晶体管(n沟道MOSFET或NMOS晶体管)形成复接器-锁存器。每个NMOS晶体管具有例如漏极的第一电极(在图7中被示为每个晶体管的上端子)、例如源极的第二电极(在图7中被示为每个晶体管的下端子)以及例如栅极的控制电极(在图7中被示为每个晶体管的侧端子)。第一差分对(包括第一NMOS晶体管701和第二NMOS晶体管702)具有与复接器-锁存器的第一数据输入D0和其互补
Figure GDA0002192089760000111
连接的输入，并且第二差分对(包括第三NMOS晶体管703和第四NMOS晶体管704)具有与复接器-锁存器的第二数据输入D1和其互补
Figure GDA0002192089760000112
连接的输入。第一差分对包括输出电阻器721和722，第二差分对包括输出电阻器723和724；这四个输出电阻器全部连接至第一电源线710。
本文中使用的差分对是具有两个晶体管和两个输出电阻器的电路，输出电阻器连接至第一电源线和这两个晶体管的各自第一电极，这两个晶体管的第二电极在公共节点处连接在一起，并且(间接地)连接或直接地连接至与第二电源线连接的电流源。这两个晶体管的控制电极是差分对的输入(或者等价地，形成该差分对的差分输入)，并且这些晶体管的第一电极是该差分对的输出(或者等价地，差分输出)。
第一差分对和第二差分对的输出并行接线至复接器-锁存器的差分输出Q的各个端子(即，第一差分对和第二差分对的差分输出连接在一起并且连接至复接器-锁存器的差分输出Q)。第一差分对的总源电流由与第一差分对的公共节点串联的第五NMOS晶体管705控制，并且第二差分对的总源电流类似地由第六NMOS晶体管706控制；第五NMOS晶体管705和第六NMOS晶体管706分别由复接器-锁存器的选择输入以及选择输入的互补控制，使得在任何时候仅启用第一差分对和第二差分对之一，即具有显著的源电流。第五NMOS晶体管705的源极和第六NMOS晶体管706的源极连接在一起，并且它们的总源电流(因此，第一差分对和第二差分对的总源电流)由第七NMOS晶体管707控制，第七NMOS晶体管707串联在与第二电源线715(其可以如图所示是‘地’)连接的电流源722与第五NMOS晶体管705的源极和第六NMOS晶体管706的源极之间。
在一个实施例中，具有正反馈的交叉耦合对担当复接器-锁存器中的锁存器。该交叉耦合对被形成为一对晶体管——第八NMOS晶体管708和第九NMOS晶体管709，该对晶体管的差分输出连接至第一差分对和第二差分对的差分输出并且连接至复接器-锁存器的差分输出Q，该对晶体管的输入交叉连接至输出。第八NMOS晶体管708的源极和第九NMOS晶体管709的源极连接在一起，并且该交叉耦合对的总源电流由第十NMOS晶体管710控制，第十NMOS晶体管710串联在第八NMOS晶体管708的源极和第九NMOS晶体管709的源极与电流源722之间。
在操作时，当时钟输入处于第一逻辑电平(这里是逻辑‘高’)并且复接器-锁存器正在跟踪时，根据第五NMOS晶体管705和第六NMOS晶体管706中哪个被导通，启用第一差分对和第二差分对之一。然后，被启用的差分对将对应输入处的数据信号传输至复接器-锁存器的输出。当时钟从第一逻辑电平转变至第二逻辑电平(这里，从‘高’转变至‘低’)时，第七NMOS晶体管707截止，并且第一差分对的源极电流和第二差分对的源极电流都被截止，并且这些差分对停止影响输出电压。然后该交叉耦合对由于第十NMOS晶体管导通而被启用，并且根据时钟转变时输出的值，将输出锁存至第一逻辑电平或第二逻辑电平。
尽管图7的示例性复接器-锁存器电路是使用NMOS晶体管构造的，但是本发明不局限于此，并且如本领域技术人员将理解的，可以使用p沟道金属氧化物场效应晶体管(PMOS晶体管)构造用于执行相同功能的互补电路。例如，在由NMOS晶体管构造的电路中，第一电源线可以被供应相对于第二电源线被供应的电压(其按照惯例可以被称为‘地’)为正性的电压。在用PMOS晶体管构造的电路中，第一电源线可以被供应相对于第二电源线被供应的电压为负性的电压。在此情况中，第一电源线可以被称为“地”。在其它实施例中，该电路可以由双极结型晶体管构造，例如由NPN双极结型晶体管构造，其中第一电极是NPN晶体管的集电极，第二电极是发射极，并且控制电极是基极。
采样器可以如图8所示由电路中包括形成差分对810的第一NMOS晶体管801和第二NMOS晶体管802以及形成交叉耦合对的第三NMOS晶体管803和第四NMOS晶体管804在内的6个NMOS晶体管构造。该差分对的NMOS晶体管的源极在公共节点820处连接在一起，并且该差分对的总源电流由第五NMOS晶体管805控制，第五NMOS晶体管805的栅极连接至采样器的时钟输入。该交叉耦合对的NMOS晶体管803、804的源极连接在一起，并且该交叉耦合对的总源电流由第六NMOS晶体管806控制，第六NMOS晶体管806的栅极连接至采样器的互补时钟输入。因此，当时钟输入处于第一逻辑电平(这里是逻辑‘高’)时，差分对810被启用，并且采样器的输出跟踪该输入；当时钟输入为‘低’(并且互补时钟输入为‘高’)时，交叉耦合对815被启用，并且采样器的输出保持其前一值。如图7的复接器-锁存器电路的情况一样，在其它实施例中，采样器可以由除NMOS晶体管以外的晶体管构造；例如，可以使用PMOS晶体管或双极结型晶体管。
图6A的实施例可以被推广至形成以下电路：通过使用四个以上的并行数据路径并且如图6A所示将每个复接器-锁存器输出连接至后面的复接器-锁存器的选择输入，时钟速率低于数据速率的四分之一，其中最后一个复接器-锁存器的输出连接至第一复接器-锁存器的选择输入。可以使用为每个数据路径生成一个时钟相位的时钟发生器，其中在每个数据路径中，复接器-锁存器时钟输入连接至相对于采样器的时钟输入处的时钟相位延迟一个单位间隔的时钟相位，并且采样器的时钟输入处的时钟相位相对于前一数据路径中的采样器的时钟输入处的时钟相位延迟一个单位间隔。
参考图9，在一个实施例中，显示器905包含时序控制器910，时序控制器910被配置为经由非理想(例如，有损)信道920向驱动器集成电路(驱动器IC)915发送高速数字数据。驱动器IC接收受码间干扰影响的信号。驱动器IC包括根据本发明实施例构造的预测DFE，以减轻码间干扰的影响。这里，在本发明的实施例中，显示器是有机发光二极管(OLED)显示器或液晶显示器(LCD)。
将理解，虽然本文中可以使用术语“第一”、“第二”、“第三”等来描述各元件、部件、区域、层和/或部分，但这些元件、部件、区域、层和/或部分不应受这些术语限制。这些术语仅仅用于将一个元件、部件、区域、层或部分与另一元件、部件、区域、层或部分区别开。因此，在不脱离本发明构思的精神和范围情况下，下面讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分。
为了方便描述，本文中可以使用诸如“在…下方”、“在…下面”，“下”、“在…上方”、“在…上面”、“上”等之类的空间关系术语，来描述附图所示的一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。将理解，这些空间关系术语旨在包括设备在使用时或操作时除附图中所示的方位以外的不同方位。例如，如果图中的设备被翻转，则被描述为位于其它元件或特征“下面”或“下方”或“以下”的元件将位于其它元件或特征“上方”。因此，示例性术语“在…下面”和“在…下方”可以包括“在…上面”和“在…下面”两个方位。设备可以进一步位于别的方向(旋转90度或朝其它方位)，并且应当相应地解释本文中使用的与空间有关的描述符。此外，还将理解，当一层被称为“位于两个层中间”时，其可以是这两个层之间的唯一层，或者还可以存在一个或多个中间层。
本文中使用的术语仅仅是为了描述具体实施例的目的，而不旨在限制本发明。本文中使用的术语“基本”、“大约”及类似术语用作近似术语而不用作程度术语，并且旨在解释本领域普通技术人员认可的所测量的或所计算的值的固有偏差。本文中使用的术语“主要成分”的意思是按重量构成组合物的至少一半的成分，并且术语“主要部分”在应用于多个项时指这些项的至少一半。
本文中使用的单数形式“一”和“该”旨在也包含复数形式，除非上下文清楚地指出相反意思。进一步将理解，术语“包括”和/或“包含”在本说明书中使用时指定所陈述的特征、整数、步骤、操作、元件和/或组件的存在，但不排除存在或增加一个或多个其它特征、整数、步骤、操作、元件、组件和/或它们的组合。本文中使用的术语“和/或”包括所列相关项目中的一个或多个项目的任意组合和所有组合。诸如“…中的至少一个”这样的表述，在位于一系列要素之后时，修饰该系列的全部要素，而不修饰该系列的单独要素。进一步，在描述本发明的实施例时使用“可以”是指“本发明的一个或多个实施例”。此外，术语“示例性”旨在是指示例或图示。
本文中使用的术语“使用”可以被认为是利用的同义词。
应当理解，当一个元件或层被提及“位于另一元件或层上”、“连接至另一元件或层”、“联接至另一元件或层”或“与另一元件或层相邻”时，该元件或层可以直接位于该另一元件或层上、直接连接至或直接联接至该另一元件或层，或者与该另一元件或层紧邻，或者可以存在中间元件或层。相比之下，当一元件或层被称为“直接位于另一元件或层上”、“直接连接至另一元件或层”、“直接联接至另一元件或层”或“与另一元件或层紧邻”时，不存在中间的元件或层。
尽管本文已经详细描述并图示了CML四分之一速率预测反馈均衡器体系结构的示例性实施例，但是许多修改和变化对本领域技术人员来说将是显而易见的。因此，应当理解，根据本发明的原理构造的CML四分之一速率预测反馈均衡器体系结构可以与本文具体描述的方式不同地体现。本发明还在下面的权利要求和其等同物中限定。

Claims (13)

1.一种用于预测判决反馈均衡的系统，所述系统包括：
第一采样器-复接器块和第二采样器-复接器块，所述第一采样器-复接器块和所述第二采样器-复接器块中的每一个包括：
第一采样器和第二采样器，
所述第一采样器和所述第二采样器具有公共模拟输入和公共时钟输入，
所述第一采样器和所述第二采样器中的每一个采样器在其时钟输入处的第一时钟信号是第一逻辑电平时维持其输出状态；和
复接器-锁存器，连接至所述第一采样器的输出和所述第二采样器的输出，
所述复接器-锁存器具有时钟输入、选择输入和输出，
所述复接器-锁存器在其时钟输入处的第二时钟信号是第二逻辑电平时维持其输出状态，
所述第一采样器-复接器块中的复接器-锁存器的输出连接至所述第二采样器-复接器块中的复接器-锁存器的选择输入，以及
时钟发生器，所述时钟发生器为包括环行振荡器的锁相环，所述时钟发生器具有：
第一时钟输出，具有第一相位，和
第二时钟输出，具有相对于所述第一相位延迟一个单位间隔的第二相位，所述时钟发生器的所述第一时钟输出连接至所述第一采样器-复接器块中的第一采样器和第二采样器的公共时钟输入，
其中所述第一采样器包括：
差分对，包括第一晶体管、第二晶体管、第一电阻器和第二电阻器；和
交叉耦合对，包括第三晶体管和第四晶体管，
所述第一电阻器的第一端子连接至第一电源线，
所述第一电阻器的第二端子连接至所述第一晶体管的漏极和所述第一采样器的输出，
所述第二电阻器的第一端子连接至所述第一电源线，并且
所述第二电阻器的第二端子连接至所述第二晶体管的漏极和所述第一采样器的输出，
其中所述复接器-锁存器包括：
第一差分对，包括第一晶体管、第二晶体管、第一电阻器和第二电阻器；和
第二差分对，包括第三晶体管、第四晶体管、第三电阻器和第四电阻器，
所述第一差分对的差分输出与所述第二差分对的差分输出并行连接，并且
其中所述复接器-锁存器不包括从所述复接器-锁存器的第一差分对的第一晶体管的栅极连接至所述复接器-锁存器的第一差分对的第二晶体管的漏极的电容器。
2.根据权利要求1所述的系统，其中：
所述第一时钟输出具有等于50％的占空比，并且
所述第二时钟输出具有等于50％的占空比。
3.根据权利要求1所述的系统，其中：
所述时钟发生器的所述第二时钟输出连接至所述第一采样器-复接器块中的复接器-锁存器的时钟输入以及所述第二采样器-复接器块中的第一采样器和第二采样器的公共时钟输入。
4.根据权利要求3所述的系统，其中：
所述第一时钟输出具有等于50％的占空比，并且
所述第二时钟输出具有等于50％的占空比。
5.根据权利要求1所述的系统，包括四个采样器-复接器块，所述四个采样器-复接器块包括所述第一采样器-复接器块、所述第二采样器-复接器块、第三采样器-复接器块和第四采样器-复接器块，所述第三采样器-复接器块和所述第四采样器-复接器块中的每一个包括：
第一采样器和第二采样器，
该第一采样器和该第二采样器具有公共模拟输入和公共时钟输入，
该第一采样器和该第二采样器中的每一个采样器在其时钟输入处的第三时钟信号是所述第一逻辑电平时维持其输出状态；和
复接器-锁存器，连接至该第一采样器的输出和该第二采样器的输出，
该复接器-锁存器具有时钟输入、选择输入和输出，
该复接器-锁存器在其时钟输入处的第四时钟信号是所述第二逻辑电平时维持其输出状态，其中：
所述第二采样器-复接器块中的复接器-锁存器的输出连接至所述第三采样器-复接器块中的复接器-锁存器的选择输入；并且
所述第三采样器-复接器块中的复接器-锁存器的输出连接至所述第四采样器-复接器块中的复接器-锁存器的选择输入；以及
所述第四采样器-复接器块中的复接器-锁存器的输出连接至所述第一采样器-复接器块中的复接器-锁存器的选择输入。
6.根据权利要求5所述的系统，其中所述时钟发生器进一步具有：
第三时钟输出，具有相对于所述第二相位延迟一个单位间隔的第三相位，和
第四时钟输出，具有相对于所述第三相位延迟一个单位间隔的第四相位，
其中：
所述第一相位相对于所述第四相位延迟一个单位间隔，
所述时钟发生器的所述第一时钟输出进一步连接至所述第四采样器-复接器块中的复接器-锁存器的时钟输入，
所述时钟发生器的所述第二时钟输出连接至所述第一采样器-复接器块中的复接器-锁存器的时钟输入以及所述第二采样器-复接器块中的第一采样器和第二采样器的公共时钟输入，
所述时钟发生器的所述第三时钟输出连接至所述第二采样器-复接器块中的复接器-锁存器的时钟输入以及所述第三采样器-复接器块中的第一采样器和第二采样器的公共时钟输入，
所述时钟发生器的所述第四时钟输出连接至所述第三采样器-复接器块中的复接器-锁存器的时钟输入以及所述第四采样器-复接器块中的第一采样器和第二采样器的公共时钟输入。
7.根据权利要求6所述的系统，其中：
所述第一时钟输出具有等于50％的占空比，
所述第二时钟输出具有等于50％的占空比，
所述第三时钟输出具有等于50％的占空比，并且
所述第四时钟输出具有等于50％的占空比。
8.根据权利要求1所述的系统，其中所述第一逻辑电平是与所述第二逻辑电平相同的逻辑电平。
9.根据权利要求8所述的系统，其中所述第一逻辑电平是逻辑‘低’，所述第二逻辑电平是逻辑‘低’。
10.根据权利要求1所述的系统，进一步包括连接至所述第一采样器-复接器块的加法器。
11.一种显示器，包括：
时序控制器，包括数字输出；以及
驱动器集成电路IC，具有IC输入并且包括：根据权利要求1所述的系统，所述系统连接至所述IC输入，
所述时序控制器的所述数字输出连接至所述驱动器IC的所述IC输入。
12.一种用于预测判决反馈均衡的系统，所述系统包括：
第一采样器-复接器块，包括：
第一采样器和第二采样器，
所述第一采样器和所述第二采样器具有公共模拟输入和公共时钟输入，
所述第一采样器和所述第二采样器中的每一个采样器在其时钟输入处的第一时钟信号是第一逻辑电平时维持其输出状态；以及
复接器-锁存器，连接至所述第一采样器的输出和所述第二采样器的输出，
所述复接器-锁存器具有时钟输入、选择输入和输出，
所述复接器-锁存器在其时钟输入处的第二时钟信号是第二逻辑电平时维持其输出状态，
第二采样器-复接器块，包括：
第三采样器和第四采样器，
所述第三采样器和所述第四采样器具有公共模拟输入和公共时钟输入，
所述第三采样器和所述第四采样器中的每一个采样器在其时钟输入处的第三时钟信号是第一逻辑电平时维持其输出状态；以及
复接器-锁存器，连接至所述第三采样器的输出和所述第四采样器的输出，
该复接器-锁存器具有时钟输入、选择输入和输出，
该复接器-锁存器在其时钟输入处的第四时钟信号是第二逻辑电平时维持其输出状态，
所述第一采样器-复接器块中的复接器-锁存器的输出连接至所述第二采样器-复接器块中的复接器-锁存器的选择输入；以及
时钟发生器，所述时钟发生器为包括环行振荡器的延迟锁相环，所述时钟发生器具有：
第一时钟输出，具有第一相位和等于50％的占空比，以及
第二时钟输出，具有相对于所述第一相位延迟一个单位间隔的第二相位和等于50％的占空比，
所述时钟发生器的所述第一时钟输出连接至所述第一采样器-复接器块中的所述第一采样器和所述第二采样器的公共时钟输入，并且
所述时钟发生器的所述第二时钟输出连接至所述第一采样器-复接器块中的复接器-锁存器的时钟输入以及所述第二采样器-复接器块中的所述第三采样器和所述第四采样器的公共时钟输入，
其中所述第一采样器包括：
差分对，包括第一晶体管、第二晶体管、第一电阻器和第二电阻器；和
交叉耦合对，包括第三晶体管和第四晶体管，
所述第一电阻器的第一端子连接至第一电源线，
所述第一电阻器的第二端子连接至所述第一晶体管的漏极和所述第一采样器的输出，
所述第二电阻器的第一端子连接至所述第一电源线，并且
所述第二电阻器的第二端子连接至所述第二晶体管的漏极和所述第一采样器的输出，
其中所述复接器-锁存器包括：
第一差分对，包括第一晶体管、第二晶体管、第一电阻器和第二电阻器；
第二差分对，包括第三晶体管、第四晶体管、第三电阻器和第四电阻器，
所述第一差分对的差分输出与所述第二差分对的差分输出并行连接，并且
其中所述复接器-锁存器不包括从所述复接器-锁存器的第一差分对的第一晶体管的栅极连接至所述复接器-锁存器的第一差分对的第二晶体管的漏极的电容器。
13.一种用于预测判决反馈均衡的系统，所述系统包括：
第一采样器-复接器块和第二采样器-复接器块，所述第一采样器-复接器块和所述第二采样器-复接器块中的每一个包括：
第一采样器和第二采样器，
所述第一采样器和所述第二采样器具有公共模拟输入和公共时钟输入，
所述第一采样器和所述第二采样器中的每一个采样器在其时钟输入处的第一时钟信号是第一逻辑电平时维持其输出状态；和
复接器-锁存器，连接至所述第一采样器的输出和所述第二采样器的输出，
所述复接器-锁存器具有时钟输入、选择输入和输出，
所述复接器-锁存器在其时钟输入处的第二时钟信号是第二逻辑电平时维持其输出状态，
所述第一采样器-复接器块中的复接器-锁存器的输出连接至所述第二采样器-复接器块中的复接器-锁存器的选择输入，以及
时钟发生器，所述时钟发生器为包括环行振荡器的锁相环，所述时钟发生器具有：
第一时钟输出，具有第一相位，和
第二时钟输出，具有相对于所述第一相位延迟一个单位间隔的第二相位，所述时钟发生器的所述第一时钟输出连接至所述第一采样器-复接器块中的第一采样器和第二采样器的公共时钟输入，
其中所述第一采样器包括：
差分对，包括第一晶体管、第二晶体管、第一电阻器和第二电阻器；和
交叉耦合对，包括第三晶体管和第四晶体管，
所述第一电阻器的第一端子连接至第一电源线，
所述第一电阻器的第二端子连接至所述第一晶体管的漏极和所述第一采样器的输出，
所述第二电阻器的第一端子连接至所述第一电源线，并且
所述第二电阻器的第二端子连接至所述第二晶体管的漏极和所述第一采样器的输出，
其中所述复接器-锁存器包括：
第一差分对，包括第一晶体管、第二晶体管、第一电阻器和第二电阻器；
第二差分对，包括第三晶体管、第四晶体管、第三电阻器和第四电阻器；
第五晶体管，连接至所述第一差分对的公共节点并且被配置为控制所述第一差分对的总源电流；
第六晶体管，连接至所述第二差分对的公共节点并且被配置为控制所述第二差分对的总源电流；
第七晶体管，连接至所述第五晶体管的源极和所述第六晶体管的源极，并且被配置为控制所述第五晶体管和所述第六晶体管的总源电流；
交叉耦合对，包括第八晶体管和第九晶体管；
第十晶体管，连接至所述第八晶体管的源极和所述第九晶体管的源极，并且被配置为控制所述第八晶体管和所述第九晶体管的总源电流；和
电流源，所述电流源的第一端子连接至所述第七晶体管的源极和所述第十晶体管的源极，所述交叉耦合对的差分输出并行连接至：
所述第一差分对的差分输出，和
所述第二差分对的差分输出。
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