JPH07500226A - 電圧比較器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 電圧比較器 本発明は電圧比較器に関係する。

電圧比較器の機能は、電圧比較器の各人力ボートへ印加される２つの電圧の内の どちらが太きいがの指示を与えることである。

本発明の目的は集積回路としての製造に特に適した電圧比較器を提供することで ある。

本発明は以下の段階により、入力ボートに印加された２つの電圧の内のどちらが 大きいかを指示する出方信号を与えるよう動作する電圧比較器を提供し、その段 階は、電圧対電流変換器により、２つの印加電圧に対応する各第１及び第２電流 を発生する段階と、これらの電流で動作を保持するよう設定可能な各能動負荷へ 第１および第２電流を印加する段階と、第１及び第２電流での動作を保持するよ う能動負荷を設定する段階と、 ２つの印加電圧の代りに、２つの印加電圧の平均である共通入力電圧を電圧対電 流変換器へ印加する段階と、共通入力電圧に対応する実質的に等しい電流を発生 する段階と、 第１及び第２電流の代りに能動負荷へ実質的に等しい電流を印加する段階であっ て、能動負荷は第１及び第２電流を導通するよう設定されている段階と、第１及 び第２電流の代りに実質的に等しい電流が印加された時に能動負荷に生じる電圧 変化の検出を示す出力信号を与える段階と、 を含む。

この電圧比較器は、コンデンサによるオフセット電圧の記憶なしに従来の電圧比 較器と比べてオフセット電圧の相当な減少を行うことが可能である。

第１及び第２電流の代りに実質的に等しい電流が印加された時、能動負荷に生じ る電圧変化の検出を示す出力信号を与えるため再生スイッチング回路を能動負荷 間に接続することが望ましい。

再生スイッチング回路は双安定ラッチ回路であることが望ましい。

双安定ラッチ回路は第１及び第２絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ ）から構成されることが望ましく、第１のＩＣＦＥＴのゲート電極は第２１０Ｆ ＥＴのドレイン電極と能動付加の一方に接続され、第２１ＧＦＥＴのゲート電極 は第１１０ＦＥＴのドレイン電極と他方の能動負荷へ接続される。

各能動負荷は、まず印加された電流を導通させるためにそれ自身の制ｉ［ｌ電圧 を発生するよう動作し、次いでそれが記憶した状態で動作して印加電流を導通ず る間発生された制御電圧にのみ応答する電圧制御電流シンクであることが望まし い。

電圧制御電流シンクは、スイッチ装置によりそのゲート電極をそのドレイン電極 へ接続可能としたＩＧＦＥＴを含むことが望ましい。

電圧比較器の１装置は、第１スイツチ装置により第１電圧対電流変換器の制御ボ ートへ接続した第１入カボートと、第２スイツチ装置により第２電圧対電流変換 器の制御ボートへ接続した第２人力ボートと、を育し、電圧対電流変換器の制御 ボートは電荷を貯蔵可能であり又第３スイツチ装置により一緒に接続可能であり 、動作時に、第３スイツチ装置を非導通とし第１及び第２スイツチ装置を導通と して第１及び＊２１Ｅ流を発生し、第３スイツチ装置を導通とし第１及び第２ス イツチ装置を非導通として実質的に等しい電流を発生する。

比較器により用いられる各能動負荷は、与えられる電流とその電流か同じになる まで制御電圧を調節することにより与えられる電流をシンクする第１状態と、能 動負荷が与えられた電流を［記憶しＪ、第１状態で生じた制御電圧に対してのみ 記憶し応答することによりその電流での動作を保持する第２状態との間でスイッ チ可能である。

本発明はまた、能動負荷へ電流を与えるため接続された電圧対電流変換器を含む 回路装置を提供し、この能動負荷は、まず印加された電流を導通させるためそれ 自身の制御電圧を発生するよう動作し、次いでそれが記憶した状態で動作して印 加電流を導通している間は発生した制ａＩＩＴＬ圧にのみ応答する電圧制御電流 シンクである。

電圧制御電流シンクは、スイッチ装置によりゲート電極をドレイン電極へ接続可 能としたＩＧＦＥＴを含むことが望ましい。動作時に、スイッチ装置は、ＩＣＦ ＥＴがそれ自身の制御電圧を発生し印加電流を導通させるために導通し、又ＩＧ ＦＥＴがこの電流を「記憶」するためにスイッチ装置は非導通となる。

本発明の一面による電圧比較器と本発明の別な面による電圧比較器の一部を形成 する回路装置は、単なる一例として添付図面を参照して以下に説明される。

第１図は電圧比較器を表わす回路図である。

第２図は回路装置を表わす回路図である。

添付図面の第１図を参照すると、電圧比較器は、Ｐチャネルエンハンスメント・ モード絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）１から構成された第１の 電圧対電流変換器と、このトランジスタはＰチャネルＩＧＦＥＴＩのドレイン電 極にドレイン電極を接続した第１のＮチャネル・エンハンスメント・モードＩＧ ＦＥＴ２から構成された能動負荷に接続され、ドレイン電極か第１のＮチャネル ＩＣＦＥＴ２のドレイン電極に接続されソース電極が第１のＮチャネルＩＣＦＥ Ｔ２のゲート電極に接続された第２のＮチャネル・エンハンスメント・モードＩ ＧＦＥＴ４と、を含む。

第３のＩＣＦＥＴ３はそのソース電極をＩＧＦＥＴＩのゲート電極に接続されて いる。

第ｆｌｉ？を参照すると、電圧比較器は、ドレイン電極を第４のＮチャネルＩＣ ＦＥＴ７のドレイン電極に接続した第２のＰチャネルＩＧＦＥＴ６から構成され る第２の電圧対電流変換器と、ドレイン電極をＮチャネルＩＣＦＥＴ７のドレイ ン電極に接続し、ソース電極をＮチャネルＩＣＦＥＴ７のゲート電極に接続した 第５のＮチャネルＩＣＦＥＴ９とを含む。第６のＩＣＦＥＴ８はそのソース電極 をＩＣＦＥＴ６のゲート電極へ接続されている。ＩＧＦＥＴの全てはエンハンス メント・モード電子である。

第１図を参照すると、電圧比較器は第７のＮチャネルＩＣＦＥＴ５を含み、その ドレイン電極はＮチャネルＩＣＦＥＴ６のゲート電極に接続され、そのソース電 極はＮチャネルＩＧＦＥＴＩのゲート電極に接続される。

ＩＧＦＥＴｌ、６へのＮチャネルＩＣＦＥＴ５の接続は反転可能である。

第１図を参照すると、第８のＮチャネルＩＧＦＥＴＩＯはドレイン電極対ドレイ ン電極、ソース電極対ソース電極とＮチャネルＩＣＦＥＴ２と並列に接続され、 第８のＮチャネルＩＧＦＥＴＩＯのゲート電極はＮチャネルＩＣＦＥＴ７のドレ イン電極に接続される。第９のＮチャネルＩＧＦＥＴＩＩはドレイン電極対ドレ イン電極、ソース電極対ソース電極とＮチャネルＩＣＦＥＴ７と並列に接続され 、トランジスタ１１のゲート電極はＮチャネルＩＣＦＥＴ２のドレイン電極に接 続される。ＮチャネルＩＧＦＥＴ２．７．１Ｏ１１１のソース電極は一緒に接続 される。ＮチャネルＩＣＦＥＴＩ　Ｏ，１１はＮチャネルＩＣＦＥＴ２．７のド レイン電極間に接続された双安定ラッチを形成する。ＮチャネルＩＣＦＥＴＩ、 ６のソース電極は互いに接続される。電流源１６によりＩＧＦＥＴＩ、６へ電流 か供給される。

第１図を参照すると、ＮチャネルＩＣＦＥＴ３のドレイン電極である第１入力ボ ート１２、ＮチャネルＩＣＦＥＴ８のドレイン電極である第２人力ボート１３、 ＮチャネルＩＣＦＥＴ２．４、ｌＯのドレイン電極の共通接続点である第１出力 ボート１４、ＮチャネルＩＣＦＥＴ７．９．１１のドレイン電極の共通接続点で ある第２出力ボート１５を存する。電圧比較器は又電流源１６に接続された正電 圧供給ボートとＮチャネルＩＣＦＥＴ２．７．１０．１１のソース電極の共通接 続点である負電圧供給ボートを有する。

第１図に表わされる電圧比較器は２つの動作状態を有する。

第１図の電圧比較器が第１の動作状態にある時、ＮチャネルＩＣＦＥＴ３．４． ８．９は導通状態にあり、ＮチャネルＩＣＦＥＴ５は非導通状態にある。入力ボ ートＩ２．１３の各々に一印加された入力電圧ＩＮＩとｌＮ２は各々Ｐチャネル ＩＧＦＥＴＩ、６のゲート電極に伝送され、これらを導通させる。ＰチャネルＩ ＣＦＥＴＩの場合、電流はそのドレイン電極を流れ、ＮチャネルＩＣＦＥＴ２の ゲート電極はＮチャネルＩＣＦＥＴ４を介して届いた電流により充電される。Ｎ チャネルＩＣＦＥＴ２のゲートを極上に設定された電荷はこれを導通させ、ＩＧ ＦＥＴＩ、２は共にその共通ドレイン電流とドレイン電圧との間の動的平衡の状 態を確立し、ＮチャネルＩＣＦＥＴ２のゲート電圧はＩＣＦＥＴ４によるそのド レイン電極からそのゲート電極への接続によりそのトレイン電圧と同じである。

ＩＧＦＥＴＩ、２の共通ドレイン電流は入力電圧ＩＮＩに依存する。

ＩＣＦＥＴＩは電圧対電流変換器として作用する。

ＩＣＦＥＴ４か導通しているＩＣＦＥＴ２は、そのゲート電圧が所要電流を発生 するよう電流対電圧変換器として作用する。ＩＣＦＥＴ４が非導通となると、そ のゲート容量に貯えられた電荷のためＩＣＦＥＴ２は前に設定された電流を通過 させ続ける。

第１図の電圧比較器が第１動作状態にあると、ＮチャネルＩＣＦＥＴ６．７はＮ チャネルＩＣＦＥＴＩ、２と同様にふるまい、ＮチャネルＩＣＦＥＴ６．７はこ の場合ＩＮ２である入力電圧に応じたドレイン電流を導通する。

第１図の電圧比較器が第１動作状態にあり、ＩＮＩとｌＮ２が等しくなく、例え ばＩＮＩ力＜ｌＮ２より小さい場合、ＩＣＦＥＴＩ、２のドレイン電圧はＩＣＦ ＥＴ６゜７のドレイン電圧より高い。２つのドレイン電圧の差はＮチャネルＩＧ ＦＥＴＩＯ１１１へ印加されて、これらは導通ずるか、ＩＣＦＥＴ２．７はクロ ス接続のＩＧＦＥＴＩＯ，１１の利得を減する重い負荷として作用するため双安 定ラッチとして作用することはできない。

第１図を参照すると、電圧対電流変換器ＩＧＦＥＴＩ、６は電圧ＩＮＩ、ｌＮ２ に応じた電流を導通し、ＩＧＦＥＴＩ、２．６．７のゲート電極はドレイン電流 を生じたゲート信号用の貯蔵部としての作用を果たすため、ＮチャネルＩＣＦＥ Ｔ３．４．８．９は能動負荷２゜７を流れる電流に影響を与えることなく非導通 状態へ変更される。すなわち、ＩＧＦＥＴＩ、２．６．７はその各々の状態を「 記憶」し、そのドレイン電流を前のレベルに保持することが可能である。

第１図を参照すると、出力ポート１４に対する出力ポート１５の電圧は入力電圧 ＩＮＩとｌＮ２のどちらが大きいかを示している。しかしながら、出力ポート１ ４゜１５に存在する電圧は電圧比較器に用いた素子間の差により生じるオフセッ ト電圧を含み、２方向の電圧比較器か互いに同一でなく、回路の２面間に小さい 不平衡が生しる。特に、電圧比較器からの出力電圧がＯＵＴ　１と０ＵＴ２の場 合、両電圧対電流変換器か実質的に同じ利得を有していると仮定すると、 ０ＵＴＩ−ＯＵＴ２　＝−利得（［Ｎ１−１Ｎ２　＋０ＦＦＳＥＴ）第１図を参 照すると、ＮチャネルＩＣＦＥＴ５を導通としＮチャネルＩＣＦＥＴ３．４．８ ．９を非導通とすることを要求する第２動作状聾への電圧比較器の変化により実 質的に減少したオフセット電圧の出力信号が得られる。上述したように、Ｎチャ ネルＩＣＦＥＴ３．４゜８．９か非導通とされた後も電圧対電流変換器と能動負 荷はその電流を「記憶し」、従って電圧比較器の状態はＩＣＦＥＴ３．４．８． ９が非導通となっても実質的に影響されない。導通状態へのＮチャネルＩＣＦＥ Ｔ５の状態の変化はＩＣＦＥＴＩ、６のゲート電極により貯えられる電荷、ＩＣ ＦＥＴＩ、６のドレイン電流の電荷、出力ポート１４．１５に存在する電圧間の 差の変化の平衡化を生じる。一方の出力ポートの電圧は上昇し、他方の出力ポー トの電圧は降下し、上昇は降下と大きさが等しい（ＩＮＩとｌＮ２の平均値は ５の電圧の上昇と降下はＩＧＦＥＴＩＯｌｌｌに対して最大の効果を与える、何 故ならそのゲート電極はそのボートに接続され、ＩＣＦＥＴ２．７は今や高ダイ ナミツク・インピーダンスの［電流メモリＪとして作用するためである。今やＩ ＧＦＥＴＩＯ１＋１から構成される双安定ラッチを再生的にし、出力ポート１４ ．１５の電圧変化の検出により決定される状態ヘスイッチする十分な利得があり 、この電圧変化はオフセット電圧成分を含まない。

第１図を参照すると、ＩＧＦＥＴＩ、６のゲート電極の電荷の平衡化直前の入力 端子が１Ｎ１ａと１Ｎ２ａであり、この平衡化直後の入力電圧が１Ｎ１ｂと１Ｎ ２ｂである場合、１Ｎ１ｂは実際１Ｎ２ｂに等しく、出力電圧の変化は 〔利得（ＩＮｌｂ−ＩＮ２ｂ＋オフセット）〕−〔利得Ｘ　（ＩＮｌａ−ＩＮ２ ａ＋オフセット）〕となり、１Ｎ１ｂ＝ＩＮ２ｂであるためこれは利得Ｘ　（Ｉ Ｎｌａ−ＩＮ２ａ）に等しい。式利得Ｘ　（ＩＮｌａ−ＩＮ２ａ）は出力電圧の 変化であり、オフセット項は含まない。

実際、ＮチャネルＩＧＦＥＴ３．４．８．９は交互にオン・オフヘスイッチする 第１のクロック信号により操作され、ＮチャネルＩＧＦＥＴ５は交互にオン・オ フヘスイッチする第２のクロック信号により操作され、第１及び第２クロツク信 号は互いに反対位相である。

第１図に表わされる電圧比較器はディジタルＣＭＯ３製造プロセスを用いたフラ ッシュ・アナログ対ディジタル変換器ての使用に特に適している。この電圧比較 器は、オフセット電圧減少を与えるよう動作するためオフセット電圧により殆ん ど影響されない出力を与えることか可能であり、比較結果を記憶するラッチは指 数関数的に増大する利得を有する正帰還系であるため動作が速く、差動電圧か電 源ノイズにより影響されないことを回路対称性は保証するため電源ノイズの良好 な拒絶性を有し、比較の結果か決定すると入力ポートに開放スイッチか存在する ためとちらの入力ポートにも殆んど電荷注入特性は存さず、オフセット減少を達 成するためコンデンサを必要としないためコンパクトである。

第１図を参照すると、出力は次式で表わされる時定数により指数関数的に上昇す る、 ここでパラメータは全てラッチＩＧＦＥＴＩ　Ｏ，１１のもので、Ｖ　ｔ　ａと ＶＩｂは各々これらの■ＧＦＥＴのゲート・ソース動作電圧および閾値電圧であ る。動作速度は出力時定数に依存するため、短ゲート長ＩＧＦＥＴ（６μｍのオ ーダー）、大きな静止項（Ｖ、、−Ｖ、、）、高い有効チャネル移動度を有する ことか望ましい。スイッチから何らかの電荷注入があるため、比較器を駆動する ためには非常に速いクロック・ドライバが最も有効である。回路電圧に対する電 荷注入の効果はクロック上昇及び降下時間とクロック・スキューに対して指数関 係を有しており、従ってこれらの望ましくない効果はクロック縁速度を増大する ことにより減少可能である。

第２図は第１図の電圧比較器の右側（直視して）の電圧対電流変換器と能動負荷 を図示する。第１図を参照して上述したように、電圧ｖＤＤはＩＣＦＥＴ６のソ ース電極へ直接又は電流源を介して印加され、ＩＣＦＥＴ７のソース電極は接地 され、信号電圧ＩＮ２は入力ポート１３へ印加され、ＩＣＦＥＴ８．９はオンし 、すなわち導通し、実質的にＩＮ２にのみ依存する電流がＩＣＦＥＴ６．７を通 して設定される。ＩＣＦＥＴ７はそれ用の正しいゲート電圧を発生させて与えら れた電流を通過させ、ＩＣＦＥＴ６．７の共通ドレイン電圧とＩＣＦＥＴ７のゲ ート電圧（これはＩＣＦＥＴ６．７の共通ドレイン電圧と同じ）が素子により設 定される。

ＩＣＦＥＴ８．９がオフされると、すなわち非導通となると、信号電圧ＩＮ２は ＩＣＦＥＴ６のゲート電極上に貯えられ、又ＩＧＦＥＴ６．７の共通ドレイン電 圧はゲート電圧としてＩＣＦＥＴ７のゲート電極に貯えられ、結果としてＩＣＦ ＥＴ６．７を流れる電流は保持される、すなわち信号ＩＮ２の除去後も［記憶さ れる」。

ＩＣＦＥＴ６のゲート！極上に貯えられた電荷が変化した場合、ＩＣＦＥＴ７は その電流を元の値に保持しようとするためこの変化はＩＣＦＥＴ６．７の共通ド レイン電圧の変化として反映される。それ故ＩＧＦＥＴ７．９は電流メモリを形 成し、例えば上述したように電圧比較器の一部として有用である。

第１図と第２図から明かなように、上述した電圧比較器はオフセット信号を記憶 するために割当てられたコンデンサの必要性を避け、従って前記コンデンサを設 けるための余分な処理段階を避けつる。集積回路として製造されるこの比較器は 、割当てたコンデンサか必要とする相対的に大きな面積に等しい量たけ従来の比 較器より小さくてきる。

又、第１図に示した電圧比較器と比較して、既知の比較器は貧弱な電源ノイズの 拒絶性と比較フェーズでの入力ポートの一方での低入力インピーダンスを存し、 又高速動作に必要な高利得を達成するために多段を必要とする（本比較器に用い たラッチ段の再生が欠如している）。

出力信号を得る段階と同じ段階でオフセットを処理しているため本電圧比較器は オフセット記憶用の別な段階は必要としない。

６ＮＤ 補正書の写しく翻訳文）提中吉（曲法組８４条）８）平成５年１１月２５日

Claims (12)

【特許請求の範囲】
1. １．入力ポートに与えられた２つの電圧の内のどちらが大きいかを指示する出力 信号を与えるよう動作する電圧比較器において、 電圧対電流変換器により、２つの印加電圧に対応する各第１及び第２電流を発生 する段階と、これらの電流で動作を保持するよう設定可能な各能動負荷へ第１及 び第２電流を印加する段階と、第１及び第２電流での動作を保持するよう能動負 荷を設定する段階と、 ２つの印加電圧の代りに、２つの印加電圧の平均である共通入力電圧を電圧対電 流変換器へ印加する段階と、共通入力電圧に対応する実質的に等しい電流を発生 する段階と、 第１及び第２電流の代りに能動負荷へ実質的に等しい電流を印加する段階であっ て、能動負荷は第１及び第２電流を導通するよう設定されている段階と、第１及 び第２電流の代りに実質的に等しい電流が印加された時に能動負荷に生じる電圧 変化の検出を示す出力信号を与える段階と、 を含む電圧比較器。
2. ２．第１項記載の電圧比較器において、第１及び第２電流の代りに実質的に等し い電流が印加された時に能動負荷に生じる電圧変化の検出を示す出力信号を与え るために、再生スイッチング回路が能動負荷間に接続されている電圧比較器。
3. ３．第２項記載の電圧比較器において、再生スイッチング回路は双安定ラッチ回 路である電圧比較器。
4. ４．第３項記載の電圧比較器において、双安定ラッチ回路は第１及び第２の絶縁 ゲート電界効果トランジスタ（ＩＧＦＥＴ）から構成され、第１ＩＧＦＥＴのゲ ート電極は第２ＩＧＦＥＴのドレイン電極と一方の能動負荷に接続され、第２Ｉ ＧＦＥＴのゲート電極は第１ＩＧＦＥＴのドレイン電極と他方の能動負荷に接続 されている電圧比較器。
5. ５．第１項から第４項までのいずれか１つに記載の電圧比較器において、各能動 負荷は、まず印加された電流を導通させるためにそれ自身の制御電圧を発生する よう動作し、次いでそれが記憶した状態で動作して印加電流を導通する間発生さ れた制御電圧にのみ応答する電圧制御電流シンクである電圧比較器。
6. ６．第５項記載の電圧比較器において、電圧制御電流シンクは、スイッチ装置に よりそのゲート電極をそのドレイン電極へ接続可能としたＩＧＦＥＴを含む電圧 比較器。
7. ７．第１項から第６項のいずれか１つに記載の電圧比較器において、第１スイッ チ装置により第１電圧対電流変換器の制御ポートへ接続した第１入力ポートと、 第２スイッチ装置により第２電圧対電流変換器の制御ポートへ接続した第２入力 ポートと、を有し、電圧対電流変換器の制御ポートは電荷を貯蔵可能であり又第 ３スイッチ装置により一緒に接続可能であり、動作時に、第３スイッチ装置を非 導通とし第１及び第２スイッチ装置を導通として第１及び第２電流を発生し、第 ３スイッチ装置を導通とし第１及び第２スイッチ装置を非導通として実質的に等 しい電流を発生する電圧比較器。
8. ８．添付図面の第１図に図示され、これを参照して本明細書に実質的に記述され た電圧比較器。
9. ９．第１項から第８項のいずれか１つに記載の電圧比較器を含むアナログ対ディ ジタル変換器。
10. １０．能動負荷へ電流を供給するため接続された電圧対電流変換器を含む回路装 置において、この能動負荷は、まず印加された電流を導通させるためそれ自身の 制御電圧を発生するよう動作し、次いでそれが記憶した状態で動作して印加電流 を導通している間は発生した制御電圧にのみ応答する電圧制御電流シンクである 回路装置。
11. １１．第１０項記載の回路装置において、電圧制御電流シンクは、スイッチ装置 によりゲート電極をドレイン電極へ接続可能としたＩＧＦＥＴを含む回路装置。
12. １２．添付図面の第２図に図示され、これを参照して本明細書に実質的に記述さ れた回路装置。