JPS58212222A - フラッシュ形アナログ・ディジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の背景〕 本発明は、フラッシュ形のアナログ・ディジタル変換器
（以下「ＡＤ変換器」という。）に関し、特にフラッシ
ュ形ＡＤ変換器に用いられる比較回路に関する。

フラッシュ形ＡＤ変換器は、入力信号を多数の時 基準電位と同着に比較する。オーバーフローする６ビツ
トの変換器では、２６すなわち６４の同時比較が必要で
あり、８ビツトの変換器では２５６の同時比較が必要で
ある。扱い易い回路を用いて経済的にフラッシュ形ＡＤ
変換器を実現するために、比較的簡単な比較回路が利用
される。少なくとも６ビツトの変換器に都合よく使用さ
れる比較回路が、イー・−一・マクグローガン・ジュニ
ア（Ｅ、Ｐ。

ＭｅＧｒＯｇａｌ　Ｊｒ、　）氏に付与された、「比較
回路という名称の米国特許第３，６７６，７０２号明細
書に開示されている。マクグローガン・ジュニア氏の回
路は、加算コンデンサの第１の極板にまず基準電位を印
加し、次に信号電位を印加することを繰返すものである
。加算コンデンサの第２の極板はインバータ回路の入力
に接続され、基準電位が印加される度にトリップ点すな
わち閾値電位に選択的にバイアスされる。入力信号およ
び基準信号間の非常に小さな差も正確に検出され、すな
わち入力信号が基準信号よりも極めて僅かに大きくても
（小さくても）インバータが負（正）に切シ換わる。

マクグローガン・ジュニア氏の回路は、加算コンデンサ
に基準電位あるいは信号電位を交互に印加するために、
相補形電界効果トランジスタ■酊）から成る相補形伝送
ダートを使用する。相補形伝送ダートは、ゲートを構成
するスイッチング・トランジスタに固有の漂遊キャ・９
シタンスあるいはその他の不可避的キャパシタンスを介
して加算コンデンサに結合されるスイッチ・Ａ？ルスの
電位ｔを見掛は上減少させる傾向がある。各相補形伝送
ダートは、並列に接続されたＮ形ＦＥＴおよびＰ形ＦＥ
Ｔから成り、それぞれの制御電極には等しい振幅の相補
信号が同時に供給され３．る、。一方のトランジスタに
よって信号回路に結合されるスイッチング・パルス信号
のいずれかに等しいものは全て他方のトランジスタによ
る結合によって補償すなわち除去される。

この種の現存するフラッシュ形ＡＤ変換器の回路測定を
行なうと、自己補償形のトランジスタ間に、等しくない
ダート・ドレイン間のキャパシタンスが存在するため、
実際にはスイッチング・・ぐルス信号が完全に相殺され
ない傾向がある。不完全な補償によって生ずる問題点の
１つは、信号入力バスにスイッチング・スパイクが結合
されることである。これにより入力信号は低下し、従っ
て変換器の感度あるいは変換速度が低下する。この問題
点は、入力信号線における比較器の前に低インピーダン
スのバッファ増幅器を直列に接続することによって解決
することができる。しかしながら、このような増幅器を
ＭＯ８集積回路上で実現するには可なりのシリコン領域
が必要である。

フラッシュ形ＡＤ変換器の感度を制限する第２の要因は
、基準はし、）１：ご形回路を流れる電流から生ずる。

入力信号が俄イ場合を考えてみる。比較サイクルの量大
力信号が供給され、全ての加算コンデンサが実質的に放
電する。続いて次のシステム・サイクルの間加算コンデ
ンサを再充電すると、はしご形回路に電流が流れ、従っ
て非線形性が生じ、また変換器のサイクル時間が実質的
に減少するか、あるいは、サイクル時間を一定にすると
、変換器の感度が低下する。

動作可能な信号範囲の極値にある入力信号は、すべての
加算コンデンサを実質的に充電あるいは放電しなければ
ならない。このことは、多数の入力信号回路を負荷とす
る入力信号源に比較的高い電流を要求することになる。

この種の負荷によって、システムの変換時間が影響を受
け、少なくとも変換時間および変換精度のどちらを優先
させるかが問題となる。

〔発明の概要〕

本発明によるフラッシュ形ＡＤ変換器は、各々の入力端
子を有する複数個の比較回路と；変換器の入力端子およ
び各比較回路の入力端子間にそれぞれ結合される複数個
のコンデンサと；漸増する複数個の基準電圧と；複数個
の組合せスイッチ手段とを含んでいる。この組合せスイ
ッチ手段は、そ（５） れぞれの基準電圧あるいは入力信号を各コンデンサに交
互に供給する。基準電位に対する負荷を減少させるため
に、コンデンサの電位の最大変位を制限するだめの手段
が入力端子およびスイッチ手段の間に接続される。

本発明の実施例によると、信号入力・ぐスを介して加算
コンデンサに変位される電荷量を制限し、各直列インピ
ーダンスによシ各信号入力スイッチを信号入力パスから
分離することによって前述の問題点が解決される。電界
効果トランジスタが各信号入力スイッチおよび信号入力
バス間に接続される。この電界効果トランジスタのゲー
ト電極は、抵抗性はしご形回路に沿って各電界効果トラ
ンジスタの相対的な位置に対して調整されるり、Ｃ，電
位でバイアスされる。電界効果トランジスタは、個々の
加算コンデンサが各トランジスタのダート電位からその
トランジスタの閾値電位を減じた値を越えるような電位
に充電もしくは放電することができないようにして抵抗
性はしご形回路における負荷が減少されるように、入力
信号の成る範囲で（６） はソース・ホロワ−・モードで動作する。各電界効果ト
ランジスタのｒレイン・ソース間のインピーダンスによ
って信号入力バスは信号入力スイッチに付随するクロッ
クから保護される。

以下、図面を参照しつつ本発明の詳細な説明する。

ｃ＋Ｐ４扼工、。

第１図を参照すると、並列の６ビツト２進出力信号ＡＯ
〜Ａ５を発生し得る典型的なフラッシュ形ＡＤ変換器が
示されている。この６ビツトの出力信号は、最大許容入
力信号（すなわち、動作可能な入力電圧範囲）を６４個
すなわち２　個の漸増値に割り当てることに対応する。

これは、ツェナー基準回路１０によって与えられる既知
の電圧を線形抵抗器２０の両端間に印加し、その両端間
で降下する電位を６４個の等間隔のタップから取り出す
ことによって行なわれる。抵抗器のタップ１課：・ 〜６４は、それぞれ順次増大する基準電圧を発生する。

入力電圧信号は、並列に動作する６４個の比較器１５に
よって各タップの基準電圧と比較される。入力電圧より
も小さい電圧値を有する基準タップに接続された全ての
比較器の出力は、第１の出力状態（例えば、「高」）を
示し、残りの比較器は第２の出力状態（例えば、「低」
）を示す。

比較器１５は入力信号を所定の間隔でサンプリングして
比較するようにクロック制御される。比較器の出力状態
は、サンプリング期間の終りに６４個の並列ラッチ回路
１６にそれぞれラッチされる。

ラッチされた出力信号は゛、６３個の並列３人力アンド
回路１７に供給される。各アンド回路は隣接する３つの
比較器の状態を検査し、それに接続された隣接する２つ
のラッチが「高」い論理出力状態を示し、次に高位のラ
ッチが「低」い論理出力状態を示す場合のみ所定の状態
（例えば、「高」または「低」）の出力信号を発生する
。この構成によって６３個のアンド回路の中の１個のみ
が所定の入力サンプルに勅して所定状態の出力信号を発
生する。　　　　パ□ 例えば、アンド・ダート１７Ａは、ラッチ１６Ａが第２
の出力状態（すなわち「低」）であって、ラッチ１６Ｂ
および１６Ｃの両方が第１め出力状態（すなわち、「高
」）である場合にのみ「高」い出力を発生する。この場
合、アンド・ゲート１７Ａの反転入力（丸で示される）
は「低」い入力を受は取り、非反転入力は「高」い入力
を受は取る。この条件下でのみ、アンＰ−デート１７Ａ
は「高」い状態になる。

アンド回路１７の各出力端子は、所定の状態の出力信号
を発生している特定のアンド回路に関連して、並列６ビ
ツトの２進出力信号ＡＯ−Ａ５を発生するプログラム可
能々論理アレイすなわちＰＬＡ　１８に供給される。

第２図は、第１図に示されるＡＤ変換器に使用される比
較回路を示す。抵抗３０は、はしご形抵抗器２０（第１
図）を分割したもので基準電圧の一部を示す。６４個の
基準電位の中の特定の１つが点３１に得られる。

比較器は、正電位ｖＤＤと接地点との間に直列に接続さ
れたＰ形トランジスタ４０およびＮ形トラ（９） ンジスタ４２から成る相補対称形すなわちＣＭＯ８形の
インバータ４５を含んでいる。制御信号１およびφにそ
れぞれ応答するＰ形トランジスタ４３およびＮ形トラン
ジスタ４４を含んでいる相補形トランジスタ・スイッチ
４７は、インバータの出力端子４１をその入力端子３９
に選択的に接続する。これによりインバータはその中点
すなわち切換え点で自己バイアスされる。このバイアス
電位は加算コンデンサ３８に貯えられる。

インバータ４５の端子４１の出力電位が入力端子３９お
よびコンデンサ３８に帰還される間、Ｐ形トランジスタ
３４および制御信号７およびφにそれぞれ応答するＰ形
トランジスタ３４およびＮ形トランジスタ３５から成る
第２の相補形トランジスタ・スイッチ４８は、点３１の
基準電位を加算コンデンサ３８のもう一方の側の接続点
３２に選択的に供給する。次いで、スイッチ４７および
４８が遮断されると、インバータ４５はソノ切換え点に
バイアスされたままとなり、また接続点３２には基準電
位が貯えられる。

（１０） この直後、制御信号φ′および１′にそれぞれ応答する
Ｐ形トランジスタ３６およびＮ形トランジスタ３７を含
んでいる第３の相補形トランジスタ・スイッチ４９は、
端子３３０入力信号を接続点３２に供給する。この入力
信号が基準電位よシ大きいかまたは小さければ、その電
位差が加算コンデンサ３８を介してインバータの入力接
続点３９に供給される。このインバータの利得は極めて
高く、自己バイアス電位に極めて小さな変位が生じると
、出力が「高」出力状態（ｖｉｎ　＜　Ｖｒｅｆ　）ま
たは「低」出力状態（ｖｉｎ　＞　Ｖｒｅｆ　）に切シ
換わる。この出力状態は、低状態になる制御信号７′に
応答して出力状態を貯えるラッチ１６′の入力に供給さ
れる。

上述の回路および動作の説明は、比較回路の信号サンプ
リング・サイクルの完全な１サイクルに関する。インバ
ータそれ自体は各サイクルの間自己バイアスし、・母う
メータの変、動、による安定性の問題を無くなしている
。制御俗情１φおよびｉは相補信号である。制御信号φ
′および１′は、それぞれ信号φおよび１と持続時間お
よび位相が実質的に同一である相補信号である。一般に
、これらの信号の持続時間は、スイッチ４９が導通する
前に、スイッチ４７および４８が非導通となるように設
計されているが、・ぐルスが少々重なっていてもシステ
ムは動作可能である。

本発明において、スイッチング回路は、スイッチ４９お
よび端子３３の間に直列に接続されたドレン電極および
ソース電極を有する追加のＥＦＴを設けることによって
変更される。この追加のＦＥＴ〔実施例の説明〕 第３図は、本発明によるフラッシュ形ＡＤ変換器に使用
される比較器のスイッチ構成の一部を示す。これらのス
イッチはＩ−Ｖで示される５つのグループに分けられる
。これらのグループは接続される基準電位の範囲に対応
している。各スイッチは、それが接続される各基準電位
に調整されるのが理想的であるけれども、そうすると必
要な支持回路の量が増える。従って、本実施例の場合、
５つのグループの選択は全く任意である。

第３図において、回路要素５０−５９は、第２図の要素
４８および４９と同様な相補形のＦＥＴ伝送デートであ
る。各スイッチング回路中の２つのダートは交互に駆動
され、最初に基準電位、次いで入力電位を各加算コンデ
ンサ３８に供給する。

グループＩおよび■においては入力パス６０および各入
力伝送ゲート間にＮ形のＦＥＴが直列に接続される。ま
た、グループ■および■においては入力パス６０および
各入力伝送タート間にＰ形のＦＥＴが直列に接続され、
さらにグループ■におい（１３） ては入力パス端子６０および各入力伝送ダート間に直列
にＰ形およびＮ形のＦＥＴが並列接続され゛る。

Ｐ形トランジスタは、はしご形抵抗器の比較的正側のタ
ップで使用され、Ｎ形トランジスタは、比較的負側のタ
ッグで使用され、その結果、端子６７−７２に供給され
るケ８−トのバイアス電位ｖ６．−ｖＢ６は、”１１哩
より実質的に大きくなくあるいはｖＲＪ→より実質的に
小さい電位から得られる。

説明の便宜上、トランジスタ６１−６６がエンハンスメ
ント形の素子であって、Ｎ形素子は＋１？ルトの閾値電
位（Ｖ、ｒＨ，）を有し、Ｐ形素子は−１がルトの閾値
電位（ｖＴＩ（）を有するものと仮定する。

まだ、バイアス電位ＶＢ、は、タラ７’９１における基
準電位より少なくとも閾値電位だけ大きく、バイアス電
位ｖＢ２は、タップ９２における基準電位より少なくと
も閾値電位だけ大きく、またバイアス電位■Ｂ３は、タ
ッグ９３における基準電位よシ少なくとも閾値電位だけ
大きいものと仮定する。

イｊ乙 同様に、バイアス電曇ｖＢ６＋　ＶＨ２およびＶＨ４は
、（１４） それぞれタップ９３．９２および９１における基準電位
より少なくとも閾値電位だけ小さいものと仮定する。

双方向性導電素子であるＦＥＴは、ダート、ドレインお
よびソース電極に与えられる各電位によっていずれかの
方向に導通する。第３図に示される形式の構成では、公
称上、ＦＥＴのドレイン・ソースの構造は対称であって
、ドレインおよびソース電極は機能上交換可能である。

しかしながら、ドレインおよびソース電極の中の１方が
ダート電極よりも太きくＧＮＮ形ＥＴ　）　、かつドレ
インおよびソース電極の中の他方がダート電極より少な
くとも閾値電位だけ小さいと、ドレインおよびソース電
極の中、低い方の電位を有する方がソース電極として動
作する。ドレインおよびソース電極の両方の電位がダー
ト電位よりも小さいと、本発明の場合それらの区別は問
題とならなり。

、１：′、１ 比較的高い、例えば、ｖＲＩ２（＋−）の入力信号電位
が端子６０に供給された場合について、スイッチ構成の
グループＩの部分を検討してみる。トランジスタ６１が
無い場合、加算コンデンサは１サイクルのサンプリング
部分の間ｖＲＦ、Ｆ（→に充電し、次いで１サイクルの
比較部分の間はしご形抵抗を介してｖＲＩ、Ｆ（−）に
放電する。トランジスタ６１が回路に付加され、ｖＲｏ
Ｆ（））が端子６０に供給されると、その左側および右
側の電極がそれぞれドレインおよびソースとして動作す
る。スイッチ５０が閉じると、トランジスタ６１は、負
荷として加算コンデンサ３８を有するソース・ホロワ−
として動作する。エンハンスメント形のＦＥＴのソース
電極が達成し得る最大の電位は、そのダート電極（ｖｇ
ａｔｅ）に印加される電位よりも閾値電位（■ＴＨ）だ
け小さく、すなわちｖｇａｔｅ　’−”ＴＨであること
はよく知られている。上述の条件の場合、本発明の装置
の段１−８における加算コンデンサ３８は、入力信号に
よる（ＶＩ］１−１）ｙｌ？ルトより大きい電位となる
ことはあシ得ない。（ＶＢ１羊１）がルトの電位は段１
−８□冒 に印加される基準電位よりも大きく、それ故これらの加
算コンデンサ３８に対する充電の制限によって回路の論
理動作は何ら影響されないが、比較的大きな入力信号に
ついて、グループＩの加算コンデンサ３８に付随する電
荷の変位は減少する。

（ＶＢ、−１）ボルトよりも小さい入力信号電位につ゛
いては、ドレインおよびソース電極の両方が入力電位と
なる。

グループ■の直列トランジスタ（段９において、トラン
ジスタ６２で表わされる）のダートは、グループ■のＦ
ＥＴが更に大きい入力信号電位をそれぞれの加算コンデ
ンサに伝達することができるから、グループＩのＦＥＴ
よりも更に正側にバイアスされている。グループ■のＮ
形ＦＥＴのダート電極に印加されるバイアス電位ｖＢ３
は、同じ理由でグループ■のバイアス電位■Ｂ２よりも
太きい。

次に、グループＶのトランジスタを検討スる。

Ｐ形のＦＥＴが使用される理由は、それらがＶ□Ｆ（→
に対して比較的負の電位でバイアスされ得るからである
。この箇所にＮ形のＦＥＴを使用すると、■Ｒ０Ｆ（＋
）よりも大きなバイアス電位、それ故追加の電位源が必
要となる。さらに重要なことは、Ｎ形のＦＥＴは、その
ダートのバイアス電位が入力信号（１７） の最大範囲よりも必然的に大きくなるから、コンデンサ
の充電電流を何ら制限することができない。

グループ■のＰ形トランジスタ６６は、Ｎ形トランジス
タ６１に対して相補的に動作する。Ｐ形のトランジスタ
６６は、各加算コンデンサが（ｖＢ６＋１）ボルトの値
以下の比較的大きい基準電位を放電することができない
比較的負の入力信号については、ソース・ホロワ−・モ
ードで動作する。

同様に、グループ■および■のＰ形の直列ＦＥＴによっ
て、それぞれ（Ｖ、５＋１　）　ｙｌ？ルトおよび（Ｖ
、４＋１）ボルト以下の各加算コンデンサ３８の放電が
行なわれない。

Ｎ形の直列ＦＥＴによってもたらされるグループ■およ
び■における加算コンデンサの制限された充電と、Ｐ形
の直列ＦＥＴによってもたらされるグループ■および■
における加算コンデンサ３８の制限された放電とにより
、入力範囲の極値に近い入力信号について抵抗性はしご
形回路における負荷が減少し、従ってシステムの線形性
が増強される。加算コンデンサ３８における電位の振れ
が城（１８） 少するから、加算コンデンサ３８をそれぞれの基準電位
に再充電し、放電するのに必要な時間が減少し、従って
、システムの変換速度が増強される３グループ■の並列
接続されたＰ形およびＮ形のＦＥＴから成る直列ＦＥＴ
は、本発明の場合、それぞれの加算コンデンサ３８の電
位が全ての入力電位範囲を越えて振れるようにバイアス
されている。

従って、グルー７°開の直列ＦＥＴは、コンデンサの変
位電流を制限することに関してはほとんど影響を及ぼさ
ない。しかしながら、グループ■の直列ＦＥＴのドレイ
ン／ソース・インピーダンスによって、入力信号バス６
０から入力伝送ダートのクロック供給が分離される。Ｐ
形トランジスタ６４あるいはＮ形トランジスタ６３が所
望のシステム速度で各加算コンデンサを放電／充電する
ことができる程、ＶＢ４またはＶＢ３に対するバイアス
電位の範囲があれば、Ｐ形あるいはＮ形トランジスタの
：　・！。

いずれか一方を回路から取り鹸＜゛ことができ、その場
合、コンデンサの充電および放電電流は更に減少する。

第４図は、第３図の回路のような低電圧の供給例、例え
ば、５７Ｉ−＃ルトの供給電位の場合にバイアス電位ｖ
６．−ｖＢ６を発生するだめの回路である。

この条件の場合、タラｆ９２および９３（第３図参照）
の基準電位は、それぞれ約２ボルトと約３ボルトである
。段２４のＮ形の直列ＦＥＴのバイアス電位は、２ポル
トの入力信号を加算コンデンサに伝達するために３デル
トよシも大きくなければならない。加算コンデンサを急
速に充電するためには、直列ＦＥＴを過電圧でバイアス
する必要がある。

第４図の回路によって、グループＩ、　Ｉｔ、ＩＶおよ
びＶの各々の最も正側の段において２がルトの効の過電
圧は比例してより大きい。グループ■のＦＥＴ　７５Ｅ
　加Ｎコンデン、すをソース・ホロワ−・モート−１ １１１１，１ ドで（ＶＢ２−ｖＴ）すなわち４？ルトの最大電位まで
充電するとすれば、バイアス電圧ｖＢ２は供給電位ｖＤ
Ｄ１例えば、５デルトに等しいことが第４図の回路から
分る。従って、それぞれの加算コンデンサにおける最大
の電位振れは１デルトだけ制限される。同様に、■、５
は、グループ■のＰ形ＦＥＴがソース・ホロワ−・モー
ドでそれぞれの加算コンデンサを（Ｖ、−ＶＴ）すなわ
ち１がルトになるまで放電するｖ８８、例えば、０デル
トに直接接続される。従って、グループ■の各加算コン
デンサにおける最大の電位振れも１？ルトだけ減少する
。まだ、第４図の回路によって、それぞれ５がルトおよ
び０ボルトのバイアス電位ＶＢ５およびＶＢ４が与えら
れる。しかしながら、グループ■のＦＥＴは並列の相補
形素子であるから、対応する加算コンデンサの最大電位
の振れにおける減少はない。このグループにおける基準
電位は２デルトから３がルトまで変わるから、回路の動
作可能な範囲で生ずる入力信号については、加算コンデ
ンサ電位の最（２１） 第４図の回路によって発生されるバイアス電位ｖＢ１は
（ｖＤＤ−ｖＴ）すなわち４がルトで、ＶＢ６は１′ゴ
ルトである。従って、グループ■の加算コンデンサにお
ける信号による最大の充電電位は（ＶＢ。

−ＶＴ）すなわち３ｙＩ？ルトであり、グループ■の加
算コンデンサにおける最小の放電電位は（Ｖ、６−ｖＴ
）すなわち２？ルトである。従って、グループ■および
■の加算コンデンサにおける最大の電位振れは２ボルト
だけ減少し、基準のはしご形抵抗回路の負荷が実質的に
減少したことになる。

バイアス電位発生器８０は、それぞれ供給電位′ｖＤＤ
およびｖ８８に接続されたゲートを有し、並列接続され
た一対のＮ形ＦＥＴ　８３およびＰ形ＦＥＴ　８２に直
列接続されたダイオード接続のＰ形ＦＥＴ　８１および
ダイオード接続のＮ形ＦＥＴ　８４を含んでいる。電流
が直列接続されたＦＥＴを流れると、Ｐ形ＦＥＴ　８１
およびＮ形ＦＥＴ　８４の両方によって、それぞれのケ
゛−ト・ドレイン接続による約１デルトのドレイン・ソ
ース電位が発生される。ＦＥＴ　８１のト９レイン８８
の電位ｖＢ１は（ＶＤＤ−ｖＴ）テあり、（２２） ＦＥＴ８４１７）ｌ’Ｌ／イン８７の電位ＶＢ６は（”
８８　　”Ｔ）であり、■ＤＤが５デルトでＶＳ２が接
地電位に等しい場合、それぞれ４ポルトおよび１ボルト
になる。

ＦＥＴ　８２および８３は線形にバイアスされるから、
過剰の供給電位はそれらのソース・ドレイン接続の間で
降下する。

バイアス回路８０のＦＥＴおよび第３図のスイッチ回路
のＦＥＴを同一の集積回路で構成すると、Ｎ形およびＰ
形の閾値電圧を同じにすることができることに注目すべ
きである。また、それらは実質的に同一の温度環境にあ
るから、閾値電圧は温度変動に追随する。

さらに大きな供給電位の場合、ダイオード接続のＦＩＩ
ＥＴを第４図の回路に直列に追加することによって更に
広範囲のバイアス電位を発生することができる。閾値電
位が増加した場合のバイアス電圧は、ダイオード接続さ
れたＦＥＴのｒレイン電極に′Ｘ 接続される。

また、バイアス電圧ｖＢ１−ｖＢ６は、供給電位間に接
続された簡単な抵抗分割器を使って発生することもでき
る。

【図面の簡単な説明】

第１図は、６ビツトのフラッシュ形ＡＤ変換器のブロッ
ク図である。 第２図は、フラッシュ形ＡＤ変換器に使用される、ＦＥ
Ｔ回路で構成した比較回路の回路図である。 第３図は、コンデンサの電荷の変位の度合を制限するた
めに、信号入力伝送ケ゛〜トに直列に接続されたブロッ
キングＦＥＴを含んでいる比較器の伝送ダートの構成の
ブロック図の一部および回路図の一部である。 第４図は、第３図に示される回路において直列に接続さ
れたＦＥＴをバイアスするり、Ｃ，電位を発生するだめ
の回路図である。 １５・・・比較回路、１６・・・ラッチ回路、１７・・
・アンド回路、１８・・・プログラム可能な論理アレイ
、２０・・・はしご形抵抗ｑ、、：、３８・・・加算コ
ンデンサ、４５・・・相補形インバータ、４７，４８．
４９・・・相補形トランジスタ・スイッチ、５０．５１
−５８゜５９・・・組合せスイッチ手段、６ｏ・・・信
号入力端子。

Claims (1)

【特許請求の範囲】
1. （１）各々の入力端子を有する複数個の比較器と、前記
   比較器の各入力端子にそれぞれ直列に接続される複数個
   のコンデンサと、 信号入力端子と、 漸増する複数個の基準電位と、 前記基準電位の各々または前記信号入力端子を。 交互に前記コンデンサの各々に直列に結合するだめの複
   数個の組合せスイッチ手段と、 前記コンデンサの各々における電位の最大変位を制限し
   、以て前記基準電位の負荷を減少させるための、前記入
   力端子と前記組合せスイッチ手段の各々との間にそれぞ
   れ結合された複数個の手段とを含んでいるフラッシュ形
   アナログ・ディジタル変換器＠