JPS6037831A - Ｄ／ａ変換回路及びこれを用いた積分回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、Ｄ／Ａ変換回路とそれを用いた積分回路に
関するもので、例えば、半導体築積回路装置に構成され
、高精度の積分動作が要求される積分回路に有効な技術
に関するものである。

〔背景技術〕

従来より、演算増幅器を用いたミラー積分回路が公知で
ある（例えば、昭和５０年１１月２０日、オーム社発行
「半導体マニュアル」のＰＰ、１５５〜１５６参照）。

ところで、演算増幅器は、いわゆるオフセットを持って
いる。すなわち、その一対の入力レベルが互いに等しく
ても、出力信号が生じてしまう。これは、例えば演算増
幅器が差動増幅回路を含んでおり、その差動増幅回路を
構成するペア素子、例えばＭＯＳＦＥＴ　（絶縁デー１
−型電界効果トランジスタ）の特性が、製造条件のバラ
ツキ等によって一致しないために生じる。このため、積
分回路は、演算増幅器のオフセントのために、信号を高
精度に積分することができないという欠点を持っている
。

そこで、本願発明者は、カウンタ回路で形成されたディ
ジタル信号を受けるＤ／Ａ変換回路により上記ディジタ
ル信号に対応した微少可変調整電圧を形成して、ミラー
積分回路を構成する演算増幅器の非反転入力端子に供給
することによって、入力電圧が零の時に積分出力も零に
なるように上記カウンタ動作を制御してオフセットの補
償を行うことを考えた。しかし、上記ディジタル信号に
対応した微少可変調整電圧を形成するＤ／Ａ変換回路に
おいて、次のような問題の生じることが判明した。例え
ば、第１図に示すように、直列抵抗の分岐点く分圧電圧
）を○印で示したスイッチＭＯ３ＦＥＴで選択する抵抗
ストリング方式にあっては、その高精度化に伴い回路規
模が大き（なるという問題が生じる。また、Ｒ−２Ｈの
ラダー抵抗方式にあっては、入力ディジタル信号の変化
と、そのアナログ出力電圧との間にいわゆる単調増加性
が補償されない。すなわち、最下位ビットが１ビット変
化したとき、ラダー抵抗値のバラツキ等によって出力電
圧が不連続、言い換えれば飛び越し電圧が発生する虞れ
があり、上記のような調整用の微少電圧を形成する場合
に不向きなものとなる。

（発明の目的〕 この発明の目的は、比較的小さな回路規模により、ｆＰ
４Ｍｌ増加性が保証されたＤ／Ａ変換回路を提供するこ
とにある。

この発明の他の目的は、演算増幅器のオフセットに実質
的に影響されない高精度の積分回路を提供することにあ
る。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、分割された上位ビットのディジクル信号を受
けて、直列形態の抵抗素子の１ステップ置きの１組の分
圧点の電圧を出力する第１のＤ／Ａ変換部により重なり
を持つアナログ電圧を形成し、抵抗ストリング方式によ
り上記出力電圧を下位ビットのディジタル信号に従って
Ｄ／Ａ変換することによって単調増加性を保証するもの
である。また、カウンタ回路で形成されたディジタル信
号を上記のＤ／Ａ変換回路に入力し、そのディジタル信
号に対応した微少可変調整電圧を形成して、ミラー積分
回路を構成する演算増幅器の非反転入力端子に供給する
ことによって、入力電圧が零の時に積分出力も零になる
ように上記カウンタ動作を制御するものである。

〔実施例〕

！ａ２図には、この発明の一実施例の積分回路の回路図
が示されている。

同図の回路は、特に制限されないが、公知のＭＯ５集積
回路の製造技術により、１個のシリコンのような半導体
基板上において構成される。

積分ずべき入力信号が印加される入力端子と、演算増幅
器ＯＰの反転入力端子（−）との間に抵抗Ｒが設けられ
る。この演算増幅器ＯＰの反転入力端子（−）と出力端
子との間には、キャパシタＣとリセット用のスイッチ手
段３１とが並列形態に設けられる。

上記演算増幅器ＯＰにおけるオフセット電圧を除去する
ため、その非反転入力端子（＋）には、Ｄ／Ａ変換回路
Ｄ／りで形成された出力電圧Ｖｏｓが印加される。この
Ｄ／Ａ変換回路Ｄ／りには、クロックφを受けるカウン
タ回路ＣＯＮで形成されたディジタル信号が供給される
。したがって、このカウンタ回路ＣＯＮのカウンタ動作
に従って形成されたカウンタ出力（ディジタル信号）に
見合った可変アナログ電圧Ｖｏｓが上記演算増幅器ＯＰ
の非反転入力端子（＋）に供給されることになる。

上記演算増幅器ＯＰの出力端子から得られる積分電圧Ｖ
ｏの極性を判定するため、電圧比較回路ＶＣＩが設けら
れる。特に制限されないが、この電圧比較回路ＶＣＩは
、スイッチ手段Ｓ２．　Ｓ３を介して選択的に２種類の
電圧＋Ｖｒｅｆ　＋接地電位Ｏｖが基準電圧として印加
される。上記基準電圧としての接地電位０■は、上記極
性判定のために用いられ、基準電圧＋Ｖ　ｒｅｆは後述
する基準電圧−Ｖ　ｒｅｆとともに、特に制限されない
が、積分動作を行うために用いられる。また、特に制限
されないが、上記積分動作を行うため、上記出力電圧ｖ
Ｏと基準電圧−Ｖｒｅｆとを受ける電圧比較回路ＶＣ２
が設けられている。

上記電圧比較回路ｖｃｉの極性反転出力信号は、ラッチ
回路ＦＦに取り込まれる。このラッチ回路ＦＦの出力信
号は、上記クロック信号φをカウンタ回路ＣＯＮに入力
するゲート回路Ｇの制御信号として用いられる。

次に、この実施例における積分回路のオフセント除去の
ための初期設定動作を第３図の動作波形図に従って説明
する。

この初期設定動作においては、上記積分すべき信号が供
給される入力端子が、スイッチ手段Ｓ４を介して接地電
位点に接続される。従って、この入力端子には、接地電
位が定常的に与えられる。

そして、特に制限されないが、カウンタ回路ＣＯＮは、
その出力ディジタル信号によって形成される上記電圧Ｖ
ｏｓが負の最大値となるようにリセットされる。したが
って、上記積分量＠ＯＰにおいては、自己の持つオフセ
ット電圧と上記電圧Ｖｏｓとに従った積分出力ｖＯを形
成するものとなる。

そして、上記クロック信号φの入力により、上記カウン
タ回路ＣＯＮをインクリメント（歩進動作）して、上記
電圧Ｖｏｓを正の方向に向かって１クロック分づつ変化
させる。

これにより、上記積分出力ｖＯは、徐々に小さくなる。

そして、その出力電圧Ｖｏが正の極性に最初に反転した
とき、電圧比較回路ＭＣＩの出力がハイレベル（！１１
９１理“１”）となって、ラッチ回路ＦＦに取り込まれ
る。このラッチ回路ＦＦの出力によって、上記ゲート回
路Ｇが閉じられるので、カウンタ回路ＣＯＮがその時の
計数値を保持するものとなる。上記動作において、入力
端子を接地電位として状態で、その積分出力が一方の極
性から他方の極性に切り替わったということは、演算増
幅器ＯＰにおけるオフセットと上記電圧Ｖｏｓとが相殺
されたということに他ならない。以上により初期設定が
終了し、上記入力端子は、スイッチ手段Ｓ４を介して入
力端子ＩＮ側に接続される。

この入力端子ＩＮをかいして積分すべき入力信号が供給
される。また、この実施例のように、積分動作を行う場
合には、上記スイッチ手段が８２から８３に切り換えら
れて、上記電圧比較回路ＶＣ１には＋Ｖ　ｒｅｆの基準
電圧が印加される。

この積分動作の概略を第４図の動作波形図に従って説明
する。

入力端子には、例えば電流値に比例した電圧値を持ち、
電圧値に比例したパルス幅を持つパルス信号が印加され
る。このパルス信号を積分することによって、積分値を
めることができる。この積分動作は、」二記禎分出力電
圧ｖＯが上記正、負の基準電圧＋Ｖ　ｒｅｆと−Ｖ　ｒ
ｅｆとに達する度に、上記電圧比較回路ＶＣＩ、ＶＣ２
により検出し、上記入力信号の極性を反転するとともに
、所定のカウンタ回路をインクリメントすることにより
、積分値をディジタル値として出力するものである。

この実施例では、上記カウンタ回路ＣＯＮとＤ／Ａｉ換
回路色回路１て、演算増幅器ｏｐの非反転入力尚早（＋
）の電圧Ｖｏｓを可変にできることに盾目し、例えば、
一定乗算値のときの積分出力電圧ＶＯが基準電圧−Ｖ’
ｒｅｆ　、　＋Ｖｒｅｆに達するまでの時間Ｔｌ、Ｔ２
との差をめ、これに応じで上記カウンタ回路ＣＯＮをイ
ンクリメントまたはディクリメントすることにより、演
算増幅器ＯＰにおけるオフセントの温度、経時変化等も
相殺させることもできる。

ｆｆ１５図には、上記第２図の実施例におけるＤ／Ａ変
換回路Ｄ／りの具体的一実施例の回路図が示されている
。

この実施例では、カウンタ回路ＣＯＮで形成されたディ
ジタル信号のうち、上位３ビツトと−Ｆｌｎ３ビットに
分割して、それぞれ次のようなり／Δ変換部に供給され
る。

上位３ビツトのディジタル信号を受けるＤ／八へ換部は
、正の基準電圧＋Ｖ　ｒｅｒと負の基準電圧−Ｖｒｅｆ
との間に設けられた直列形態の抵抗によって形成される
分圧電圧ｖ１〜ｖ１０　くただし、−Ｖｒｅｆ＝Ｖｉで
あり、＋Ｖｒｅｆ　＝Ｖ　１０である）うち１ステップ
置きの１組の電圧をスイッチアレイを介して送出する。

ずなわち、電圧■１と■３、ｖ２とＶ４．Ｖ３と■５の
ようにディジタル入力信号に従って順にＶ８．ＶＩＯま
で形成するものである。上記スイッチアレイは、Ｏ印で
示したものがアナログスイッチ手段としてのＭ　ＯＳ　
ＦＥＴによって構成される。このＤ／Ａ変換部では、電
圧ｖ３からＶ８までの中間電圧は、高電圧又は低電圧の
双方に利用されるため、極性の切り換え回路が設けられ
ている。例えば、上位３ビツトが全てロウレベルの論理
″Ｏ”ならば、排他的論理和回路ＥＸ１．．ＥＸ２の出
力も一致出力の論理“０１となるので、インバータＩＶ
Ｉ〜ＩＶ３の出力信号がハイレベルとなって、電圧■１
を選択するスイッチＭＯＳ　Ｆ　ＥＴがオン状態となる
。また上記インバータＩＶＬ、ＩＶ２の出力信号のハイ
レベルによって電圧ｖ３を選択するスイッチＭＯ３ＦＥ
Ｔがオン状態となる。これにより一対の出力ノードＮｌ
、Ｎ２にば、上記電圧ｖｉとｖ３とがそれぞれ出力され
る。また、インバータＩＶ４の出力がハイレベルとなっ
ているので、これが後述する抵抗ストリング方式の基準
電圧とされ、下位ビットに従ってＤ／Ａ変換される。

次に、上位３ビツトのうら、下位のビットが論理″ｌ”
になると、排他的論理和回路ＥＸＩの出力が不一致出力
のハイレベルとなるので、電圧■２がノードＮ１に出力
され、電圧ｖ４がノードＮ２に出力される。

次に、上位３ビツトのうち、中ビットのみが論理“１”
に変化すると、排他的論理和回路ＥＸ２の出力が不一致
出力のハイレベルとなるので、ノードＮ１に電圧ｖ５が
出力され、ノードＮ２に電圧■３が出力される。この場
合には、ノードＮ２の電圧が低電圧となる。この場合に
は、極性反転回路を構成する上記ノードＮｌ、Ｎ２との
間を交差結線するスイッチＭＯＳ　Ｆ　ＥＴが上記中ビ
ットのハイレベルによってオン状態となる。これによっ
て、次段のＤ／Ａ変換回路には、高電圧側が■５、低電
圧側がｖ３となるように伝えられる。

以下同様にして、１組の電圧が１ステップ分の電圧の重
なりを持って出力される。

上記第１のＤ／Ａ変換部で形成された１組の出力電圧は
、抵抗ストリング方式の基準電圧として抵抗の両端に供
給される。この抵抗ストリング方式のＤ／Ａ変換回路は
、抵抗分圧によって形成された分圧電圧をディジタル信
号に従ってメン状態となるスイッチＭＯ５ＦＥＴを介し
て択一的に出力することによって、ディジタル信号をア
ナログ信号に変換する。この実施例では、第１のＤ／ハ
変換部で形成された１組の電圧Ｖｌ、Ｖ３〜Ｖ８゜ＶＩ
Ｏを下位３ビツトのディジタル信号に従って抵抗ストリ
ング方式によりさらに分圧した電圧を形成するものであ
る。

上述のようなり／Ａ変換動作を第６図の入出力特性図に
示す。この特性図に示すように、下位側からの桁上げの
毎、その１／２分の電圧（第１のＤ／Ａ変換部の電圧ス
テップ分）だけ重なり合う部分が生じるものである。こ
のような重なりを設けることによって、前記微少調整電
圧Ｖｏｓに不連続な飛び越し電圧が生じないから、確実
にオフセット４相殺させることができる。

〔効　果〕

（１１分圧抵抗回路で形成しノコ分圧電圧のうち、１ス
テップ置きの１組の電圧を出力させるとともに、それを
基準電圧として抵抗ストリング方式によりＤ／Ａ変換す
るので、常に単關増加性が保証さたアナログ電圧を形成
することができるという効果が得られる。

＋２１　Ｄ　／　Ａ変換回路を２つに分割することによ
って、回路規模の大きくなる抵抗ストリング方式におけ
る入力ビット数が低減できる。これによって、全体とし
て比較的簡単な回路によって単調増加性が保証されたＤ
／Ａ変換回路を得ることができるという効果が得られる
。

（３）入力電圧が接地電位の時において、積分回Ｗ８喀
構成する演算増幅器の非反転入力端子に可りえ微少電圧
を供給することによって、その積分出方が零となるよう
に調整するものであるので、上記オフセントを相殺さ（
ることができるという効果が１４７られる。この場合、
上記（１）のＲＡ日増加性が保証されたＤ／Ａ変換回路
を用いることによって、高オｎ度のオフセット相殺を行
うことができるという効果が得られる。

（４）上記（３）により、オフセラ【除去ができるから
、オフセントに影響されない精度の高い積分動作を行う
ことができるという効果が得られる。

（５）上記オフセット除去に要する時間は、比較的高周
波のクロック信号φを用いることにょゲζ、極めて単時
間に、しがも自動的に行うことができるという効果が得
られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、♀なる和分ｌ
）ｌ］路にあっＣは、程分回路の出力には、回路の接地
電位を基準電圧とする極性反転を検出するための１個の
阻圧比校回路のみを設けるものである。スイッチ手段及
び演算増幅器を構成する増幅索子等は、Ｍ　ＯＳ　Ｆ　
Ｅ　ｉ’の他、同様な動作を行うものであれば何であっ
てもよい。また、Ｄ　／　Ａ変換回路においては、その
分割するビット数は、ａ−要に応じて種々の実施形態を
採ることができるものである。また、上述のように１ス
テップ置きの１組のＤ／Ａ変換出力を形成する回路の具
体的回路は、種々の変形を採ることができるものである
。

〔利用分野〕

以上の説明では主として本願発明者・によってなされた
発明をその背景となった利用分野である積分回路とその
オフセント補はのためのＤ／Ａ変換回路について説明し
てか、これに限定されるものではない。例えば、Ｄ／Ａ
変換回路は、上記のように各種調整用又は可変微少基準
電圧をディジタル信号により形成する回路として広く利
用できるものである。また、積分回路は、アナログ斧η
回路等の構成する積分回路として広く利用できるもので
ある。

【図面の簡単な説明】

第１図は、抵抗ストリング方式のＤ／Ａ変換回路の一例
を示す回路図、 第２図は、この発明の一実施例を示す８分回路の回路図
、 第３図は、第２図の回路のオフセット調整動作を説明す
るための動作波形図、 第４図は、第２図の回路の積分動作を説明するための波
形図、 第５図は、この発明の一実施例を示すＤ／Ａ変換回路の
回路図、 第６図は、第５図のＤ／Ａ変換回路の入出力特性図であ
る。 ＯＰ・・演算増幅器、ＶＣＩ、ＶＯ２・・電圧比校回路
、Ｄ／Ａ・・Ｄ／Ａ変換回路、ＣＯＮ・・カウンカ回路
、ＦＦ・・ランチ回路、Ｇ・・ゲート回Ｉ烙、ＩＶＩ−
ＩＶ７・・インバータ、ＥＸｌ、ＥＸ２・・ｊノド池的
論理和回路 第　１　図 第　２　図 第３図 第　４　図 εＴ ＶＪ員 ｖ２５平 第６図 入力

Claims (1)

1. 【特許請求の範囲】 １、分割された上位ビットのディジタル信号を受けて、
   直列形態の抵抗素子の１ステップ置きの１組の分圧点の
   電圧を出力する第１のＤ／Ａ変換部と、分割された下位
   ビットのディジタル信号を受けて、上記第１のＤ／Ａ変
   換部の形成した１組の電圧を分圧する直列形態の抵抗素
   子の１つの分圧電圧を出力する第２のＤ／Ａ変換部とを
   含み、上記第２のＤ／Ａ変換部からアナログ出力信号を
   得ることを特徴とするＤ／Ａ変換回路。 ２、上記第１のＤ／Ａ変換部を構成する直列抵抗には、
   正、負の基準電圧が供給されるものであることを特徴と
   する特許請求の範囲第１項記載のＤ／Ａ変換回路。 ３、積分すべき入力信号が抵抗手段を介して反転入力端
   子に印加され、この反転入力端子と出力端子との間に並
   列形態に設けられたキャパシタとリセット用スイッチ手
   段を具備する演算増幅器と、分割された上位ビットのデ
   ィジタル信号を受けて直列形態の抵抗素子の１ステップ
   置きの１組の分圧点の電位を出力する第１のＤ／Ａ変換
   部及び分割された下位ビットのディジタル信号を受けて
   上記第１のＤ／Ａ変換部の形成した電圧を分圧する直列
   形態の抵抗素子の１つの分圧電圧を出力する第２のＤ／
   Ａ変換部とを含み、上記第２のＤ／Ａ変換部のアナログ
   出力信号を上記演算増幅器の非反転入力端子に供給する
   Ｄ／Ａ変換回路と、このＤ／Ａ変換回路の入力ディジタ
   ル信号を形成し、所定のクロック信号を受けるカウンタ
   回路と、上記演算増幅器の出力電圧の極性反転を検出す
   る電圧比較回路とを具備し、上記入力信号を回路の接地
   電位とした状態で上記カウン回路の出力をクロック信号
   に従って変化させるとともに、積分出力電圧の極性が反
   転した時に上記カウンタ回路の動作を停止させるオフセ
   ット除去用初期設定機能を含むことを特徴とする積分回
   路。 ４、上記積分回路を構成する各回路素子は、１チツブの
   モノリシック半導体集積回路に構成されるものであるこ
   とを特徴とする特許請求の範囲第３項記載の積分回路。 ５、上記積分回路は、第１の入力値に従った振幅と、第
   ２の入力値に従ったパルス幅を持つパルス信号を入力と
   して、乗算値を出力するものであることを特徴とする特
   許請求の範囲第３又は第４項記載の積分回路。