JPH04222114A - 中電圧スタティックスイッチ - Google Patents

中電圧スタティックスイッチ

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JPH04222114A
JPH04222114A JP3074795A JP7479591A JPH04222114A JP H04222114 A JPH04222114 A JP H04222114A JP 3074795 A JP3074795 A JP 3074795A JP 7479591 A JP7479591 A JP 7479591A JP H04222114 A JPH04222114 A JP H04222114A
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JP
Japan
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voltage
stage
resistor
gate
source
Prior art date
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Application number
JP3074795A
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English (en)
Inventor
Antoine Kevorkian
アントワーヌ、ケボルキアン
Claude Raulet
クロード、ローレ
Gerard Rojat
ジェラール、ロジャ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Merlin Gerin SA
Original Assignee
Merlin Gerin SA
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Publication date
Application filed by Merlin Gerin SA filed Critical Merlin Gerin SA
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/10—Modifications for increasing the maximum permissible switched voltage
    • H03K17/107—Modifications for increasing the maximum permissible switched voltage in composite switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/10—Modifications for increasing the maximum permissible switched voltage
    • H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/74—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of diodes

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  • Electronic Switches (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、それぞれゲート、ソー
スおよびドレンを含み負荷インピーダンスを介して電圧
供給源の端子に直列に接続された複数の電圧制御型電力
用半導体と、前記半導体と共に複数段を形成し各段がそ
れぞれ１つの半導体を含む制御デバイスとから成る中電
圧スタティックスイッチに関するものである。
【０００２】
【従来の技術】ＭＯＳ　電力用トランジスタの直列接続
によって形成される先行技術のデバイスはパルス変成器
によって制御される。
【０００３】
【発明が解決しようとする課題】この型の制御はスタテ
ィック制御、すなわち非常に低い周波数での制御に不適
当である。
【０００４】本発明の目的は、スタティック周波数およ
び中周波数（約１ＭＨｚまで）で作動することができ、
また単一制御と単一電力供給とを有する中電圧スタティ
ックスイッチを提供するにある。
【０００５】
【課題を解決するための手段】本発明によれば、この目
的はそれぞれ第１段の半導体のソースとゲートに接続さ
れた第１および第２制御端子から成る単一制御入力と、
隣接電力半導体の間に並列に接続されたコンデンサおよ
びダイオードとを含み、前記ダイオードはスイッチが開
いている時に逆極性となるようにして達成される。
【０００６】前記コンデンサと最後の段の半導体の内部
ゲート−ドレン容量とによって形成される容量制御ライ
ンを有するこの種のスイッチは、比較的高い電圧を非常
に急速に開閉することができ、開閉速度は個々のトラン
ジスタの速度に非常に近い。直列に接続される半導体、
特にＭＯＳ　型半導体の数は供給電圧および最大許容ド
レン−ソース電圧Ｖｄｓ　に依存する。例えば最大許容
電圧Ｖｄｓ　が５００Ｖとすれば供給電圧３８０Ｖに対
して２個、１５００Ｖ　の供給電圧に対して３個、２０
００〜２５００Ｖ　の電圧に対して５個の半導体が使用
される。
【０００７】本発明の改良によれば、１以上のランクの
各段は検出回路を含み、この検出回路の入力に対して隣
接下位ランクの段の電力用半導体のドレン−ソース電圧
を代表する電圧が加えられ、検出回路の出力は１以上の
ランクの前記段の電力用半導体のソースとゲートとの間
に接続された第１半導体のゲートに接続されて、前記ド
レン−ソース電圧が設定閾値を超える時に前記電力用半
導体をターンオフする。
【０００８】この型の検出回路は前記１以上のランクの
段および隣接下位ランクの段のそれぞれの電力用半導体
のゲートの間に直列に接続された第１抵抗および第２抵
抗と、前記第１抵抗に対して並列に接続されたコンデン
サと、前記第２抵抗に対して並列に接続されたツェナー
ダイオードとを含み、前記第２抵抗の端子電圧が検出器
の出力電圧をなす。
【０００９】段数が増大する時、負荷電流が制御電圧に
よって制限される。本発明の改良によれば、電力用半導
体によって許容される定格電流と同一オーダの強さの電
流を開閉できるように、各段はその段の電力用半導体に
加えられるゲート−ソース電圧を制限するように設計さ
れた電圧調整器を含む。
【００１０】この種の電圧調整器は好ましくは、１以上
のランクの段については各段のダイオードのカソ−ドに
接続され、ランク１の段については第２制御端子に接続
された第１入力端子と、対応の段の電力用半導体のドレ
ンに接続された第２入力−出力端子と、対応の段の電力
用半導体のゲートに接続された第３出力端子とを含む。
【００１１】相異なる段の電力用半導体のドレン−ソー
ス電圧を同等にするため、２つの隣接電力用半導体のゲ
ートを接続するコンデンサおよびダイオードに対して並
列に抵抗（ｒｉ）が接続され、最高ランク段の電力用半
導体のゲートとドレンの間に追加抵抗が接続される。
【００１２】
【実施例】以下、本発明を図面に示す実施例について詳
細に説明する。
【００１３】図１において、スタティックスイッチは３
個のＭＯＳＦＥＴ型電力用トランジスタＭＯＳ１，ＭＯ
Ｓ２，ＭＯＳ３を含み、これらのトランジスタはアース
と供給電圧Ｕとの間において負荷抵抗Ｒｃと直列に接続
されている。第１段と第２段のトランジスタＭＯＳ１と
ＭＯＳ２のゲート間にコンデンサＣ２が接続され、また
第２段と第３段のトランジスタＭＯＳ２とＭＯＳ３のゲ
ート間にコンデンサＣ３が接続されている。 ダイオードＤ２がコンデンサＣ２に対して並列に接続さ
れ、ダイオードＤ３がコンデンサＣ３に対して並列に接
続されている。付図において、トランジスタはＮ型ＭＯ
Ｓであり、供給電圧Ｕはアースに対して正であり、ダイ
オードＤ２のアノードはトランジスタＭＯＳ１のゲート
に接続され、ダイオードＤ３のアノードはトランジスタ
ＭＯＳ２のゲートに対して接続される。スイッチコント
ロール端子１と２がそれぞれトランジスタＭＯＳ１のソ
ースとゲートに接続される。
【００１４】スイッチが開きトランジスタＭＯＳ１、Ｍ
ＯＳ２およびＭＯＳ３がオフである時、制御端子間に正
の制御電圧Ｖｃｏ　を加えると、トランジスタをオンに
変換し、従ってスイッチを閉じる。コンデンサＣ２およ
びＣ３とトランジスタＭＯＳ３の内部ゲート−ドレンコ
ンデンサから成る容量制御ラインによって制御パルスが
トランジスタゲートに伝達され、また閾値より大きなゲ
ート−ソース電圧Ｖｇｓ　を加えると対応トランジスタ
をオンに成す。トランジスタＭＯＳ１がオンの時、コン
デンサＣ２がトランジスタＭＯＳ２の内部ゲート−ソー
ス容量とトランジスタＭＯＳ１のドレン−ソース接合と
を介して放電する。上段についても同様であり、コンデ
ンサＣ３はＭＯＳ３のゲート−ソースコンデンサと、Ｍ
ＯＳ１およびＭＯＳ２のドレン−ソース接合を介して放
電する。下位段がオンであるから、各トランジスタのソ
ース電位は実質的にアースである。
【００１５】この際に、上段トランジスタのゲート−ソ
ースコンデンサは、各トランジスタをオンにするだけの
ゲート−ソース電圧Ｖｇｓ　においては、ＭＯＳ２につ
いてはダイオードＤ２を通る電流により、ＭＯＳ３につ
いてはダイオードＤ２とＤ３とを通る電流によって充電
状態に保持される。 実際に、スイッチの過渡的閉鎖期間後に、トランジスタ
ＭＯＳ２とＭＯＳ３のゲート−ソース電圧はそれぞれ下
記によって決定される。
【００１６】 　　Ｖｇｓ２　＝　Ｖｃｏ　−　Ｖｄ２　−　Ｖｄｓｌ
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　（１）　　Ｖｇｓ３　＝　
Ｖｃｏ　−　Ｖｄ２　−　Ｖｄ３　−　Ｖｄｓｌ　−　
Ｖｄｓ２　　　　　　　　　　　　　　　　　　　　　
　　　　（２） ＶｄｓｌとＶｄｓ２はそれぞれトランジスタＭＯＳ１と
ＭＯＳ２のドレン−ソース電圧、またＶｄ２　とＶｄ３
　はそれぞれダイオードＤ２とＤ３の端子電圧である。
【００１７】トランジスタをオフにしてスイッチを開く
ためには、制御電圧Ｖｃｏ　をゼロに低下させる。トラ
ンジスタＭＯＳ１はそのゲート−ソース電圧がゼロに減
少されて、オフに成される。この場合、トランジスタＭ
ＯＳ２およびＭＯＳ３のゲート−ソース電圧はそれぞれ
下記の式で与えられる。
【００１８】 　　Ｖｇｓ２　＝　Ｖｃ２　−　Ｖｄｓ１　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　（３）　　Ｖｇｓ３　＝　Ｖ
ｃ２　＋　Ｖｃ３　−　Ｖｄｓ１　−Ｖｄｓ２　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　（４）　 Ｖｃ２　とＶｃ３　はそれぞれコンデンサＣ２とＣ３の
端子電圧である。
【００１９】ターンオフが生じる時、それぞれダイオー
ドＤ２とＤ３によって短絡されていたコンデンサＣ２と
Ｃ３は−０．７Ｖ　に近い電圧Ｖｃ２　とＶｃ３　に充
電されるが、トランジスタＭＯＳ１とＭＯＳ２の内部ド
レン−ソースコンデンサはそれぞれ５Ｖに近い電圧Ｖｄ
ｓ１とＶｄｓ２に充電される。従って負のゲート−ソー
ス電圧（−５．７Ｖ）が上位段のＭＯＳ　トランジスタ
に加えられて、これらのトランジスタがターンオフする
。
【００２０】相異なる成分の製造公差の故に、すべての
トランジスタは正確に同一時間にターンオフしない。１
つのトランジスタが他のトランジスタより急速にターン
オフすると、このトランジスタはそのドレン電極とソー
ス電極との間に供給電圧全体を見る。供給電圧がその降
伏電圧より大であれば、トランシル型ツェナー電力ダイ
オード（Ｚ１，Ｚ２，Ｚ３、図２）を対応のトランジス
タのドレンとソースとの間に並列に接続して、これを防
護する。 またこれらのダイオードは、誘導負荷に際してスイッチ
の開放によって生じる過電圧をクリップする目的を持つ
。ツェナーダイオードの代わりに、ＲＣＤシステムから
成るスイッチング支援回路を使用することができる。
【００２１】図１に図示の容量制御回路を備えた制御回
路はスイッチを非常に急速に開閉させることができる。 しかし大きな供給電圧の変動に対するその免疫性が完全
でなく、この免疫性は後続の付図に示すようにして改良
される。
【００２２】図２に図示の図１の回路の第１改良法によ
れば、各上位段（ｉ≠１）の電力用トランジスタのター
ンオフは、対応のトランジスタのゲート−ソース接続に
対して並列に接続されたＭＯＳトランジスタＴ１によっ
て実行される。トランジスタＴ１がオンの場合、このト
ランジスタは対応のトランジスタのゲートとソースを短
絡し、このトランジスタがターンオフする。トランジス
タＴ１のゲートは電圧検出素子３の出力に接続されてい
る。 この素子３はその入力に、下位段（ｉ−１）のドレン−
ソース電圧Ｖｄｓ　を代表する電圧を受ける。
【００２３】図３に図示の検出素子３の実施態様におい
ては、下位段の電圧Ｖｄｓ　を代表する入力電圧Ｖｅが
検出素子３の入力端子に加えられる。これらの入力端子
の間に、２つの抵抗Ｒ１とＲ２から成る分圧器が接続さ
れている。一方の抵抗Ｒ２の端子間電圧がトランジスタ
Ｔ１のゲートとソースの間に加えられる検出素子の出力
電圧を成す。トランジスタＴ１は、そのゲート−ソース
電圧がその閾値を超えるやいなや、すなわち検出器入力
に加えられる電圧Ｖｅが設定閾値を超えるやいなや、タ
ーンオンする。抵抗Ｒ２に並列に接続されたツェナーダ
イオードＤＺ１　はトランジスタＴ１のゲート−ソース
接合を防護する。抵抗Ｒ１に並列に接続されたコンデン
サＣｄは検出器の動的応答を改良する。
【００２４】図２の実施態様において、トランジスタＴ
１はＰ型ＭＯＳトランジスタであって、そのソースとド
レンはそれぞれ対応の電力用トランジスタＭＯＳ２また
はＭＯＳ３のゲートとソースに接続される。電力用トラ
ンジスタＭＯＳ２に対応する第２段の検出器３の入力端
子はそれぞれトランジスタＭＯＳ２のゲートと下位段の
トランジスタＭＯＳ１のソースに接続される。検出器入
力電圧Ｖｅは下記の式によって与えられる。
【００２５】 　　Ｖｅ　＝　Ｖｄｓ１　＋　Ｖｇｓ２　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　（５） スイッチが閉じた時、トランジスタＭＯＳ１とＭＯＳ２
はオンとなる。電圧Ｖｄｓ１は１ボルトのオーダであり
、電圧Ｖｇｓ２は約１５Ｖである。検出器の分圧器は、
抵抗Ｒ２の端子電圧がトランジスタＴ１のターンオン閾
値電圧より低くなるように作動し、従ってトランジスタ
Ｔ１はオフとなる。制御電圧Ｖｃｏ　がゼロに低下する
時、第１段トランジスタＭＯＳ１がターンオフし、その
電圧Ｖｄｓ１が非常に急速に増大する。 電圧Ｖｅについても同様であって、この電圧が、トラン
ジスタＴ１のターンオン電圧に対応する設定閾値を超え
るやいなや、トランジスタＴ１がターンオンし、トラン
ジスタＭＯＳ２を短絡し、このトランジスタＭＯＳ２は
ターンオフする。そこで電圧Ｖｄｓ２が非常に急速に増
大し、この増大が、トランジスタＭＯＳ３に対応する第
３段検出器３によって検出される。この第３段検出器３
が対応のトランジスタＴ１をターンオンし、このトラン
ジスタＴ１がトランジスタＭＯＳ３のゲートとソースを
短絡し、このＭＯＳ３をターンオフする。スイッチの開
放位置において、トランジスタＴ１はオン状態にとどま
り、上位段のトランジスタを常時ターンオフ状態に保持
する。
【００２６】スイッチの数は供給電圧Ｕに依存する。例
えば、１２００Ｖ　の電圧に対して、５００Ｖのオーダ
の最大電圧Ｖｄｓ　を有するＭＯＳ　電力用トランジス
タを使用して３段スイッチを構成することができる。２
０００Ｖ　乃至２５００Ｖ　の供給電圧に対しては、直
列５段が使用される。
【００２７】電圧段階が制御入力Ｖｃｏ　に加えられる
時、これは容量ラインによって上位段に、一定の振幅減
少をもって伝達される。容量ラインコンデンサの容量が
同等であれば、３段スイッチの場合、第１段に加えられ
る電圧ＶｇｓｌがＶｃｏ　に等しく、電圧Ｖｇｓ２は２
Ｖｃｏ／３　であり、電圧Ｖｇｓ３はＶｃｏ／３　であ
るように減衰される。例えばＶｃｏ　＝１５Ｖ　であれ
ば、制御電圧を加えた場合に、Ｖｇｓ１＝１５Ｖ、Ｖｇ
ｓ２＝１０Ｖ　　およびＶｇｓ３＝５Ｖ　が得られる。 実際上、減衰はその理論値より少し大であり、電圧Ｖｇ
ｓ３は低くなり、３Ｖのオーダとなる。従って、第２段
階のみならず上位段にも無視できない電圧を容量ライン
を通して拡散するためには、高制御電圧Ｖｃｏ　が必要
である。
【００２８】さらに、過渡的閉鎖期間後に、すべての電
力用トランジスタがオンの時に、ｉ段の電力用トランジ
スタの電圧Ｖｇｓｉは下記の式によって与えられる。
【００２９】 　　Ｖｇｓｉ　＝　Ｖｃｏ　−　（Ｖｄ　＋　Ｒｄｓｏ
ｎ．Ｉｃｈ）　（ｉ　−　１）　　　　　　　　　　　
　　　　　　　　　　　　（６） ここに、Ｒｄｓｏｎ　はオン状態での電力用トランジス
タのドレン−ソース抵抗、Ｉｃｈ　はスイッチを通して
流れる負荷電流、またＶｄ＝０．７Ｖ　は各段に対応す
るダイオードＤｉ（Ｄ２，Ｄ３．．．）　の端子電圧で
ある。
【００３０】すべての段の電力用トランジスタをターン
オンに保持するためには、最後の段の電圧Ｖｇｓｉがそ
の電力用トランジスタをターンオンする最小ゲート−ソ
ース電圧より大きいことが必要である。与えられた型の
電力用トランジスタについて、最小の段数を決定する負
荷電流と供給電圧が設定されているので、これは式（６
）　によって最小制御電圧Ｖｃｏ　を使用することを意
味する。
【００３１】例えば、Ｉｃｈ＝１３Ａ　に対してＲｄｓ
ｏｎ＝０．４Ｏｈｍｓ　、Ｖｇｓ＝８Ｖならば、５段ス
イッチに加えられる最小制御電圧は３２Ｖ　である。し
かし第１段ゲートに加えられるこの電圧はトランジスタ
ＭＯＳ１によって許容される電圧Ｖｇｓｌより大きい。
【００３２】制御電圧Ｖｃｏ　が第１段電力用トランジ
スタＭＯＳ１によって許容される電圧、例えば１５Ｖ　
に制限されるならば、第５段電圧Ｖｇｓ５を十分な値、
例えば６Ｖに保持しながら得られる最大負荷電流は、前
記の式（６）によれば、３．８Ａである。
【００３３】従って制御電圧Ｖｃｏ　は、供給電圧によ
って決定される最小段数をもって設定負荷電流を得るこ
とができる程度に高くなければならない。
【００３４】必要制御電圧Ｖｃｏ　が第１段によって許
容される電圧Ｖｇｓ１より大である時、第１段電力用ト
ランジスタのゲート−ソース接合を防護しなければなら
ない。この防護は、トランジスタＭＯＳ１のゲートとス
イッチの制御端子２との間に適当なツェナーダイオード
を接続し、トランジスタＭＯＳ１のゲートとソースの間
に抵抗を接続することによって達成される。
【００３５】しかし上位段では、電圧Ｖｇｓ　は式（６
）　に対応して負荷電流に依存する。制御電圧Ｖｃｏ　
が３２Ｖ　である前記の５段スイッチの例において、１
３Ａ　の負荷電流に対してＶｇｓ＝８．４Ｖとなる。他
方、無負荷（Ｉｃｈ＝０）　の場合、Ｖｇｓ５＝２９．
２Ｖ、Ｖｇｓ４＝２９．９Ｖ、Ｖｇｓ３＝３１．４Ｖま
たＶｇｓ２＝３１．３Ｖとなる。この場合、高ドレン電
流に対して電圧Ｖｇｓ　を制限することなく、上位段全
部の電力用トランジスタのゲート−ソース接合を防護し
なければならない。この場合には、単一のツェナーダイ
オードを使用することができる。
【００３６】本発明の改良によれば、第１段を含めて各
段はその段の電力用トランジスタに加えられるゲート−
ソース制御電圧を調整するための電圧調整器４を含む（
図４）。
【００３７】調整器４の例を図５に示す。抵抗Ｒ３とツ
ェナーダイオードＤＺ２　との組立体に対して、第１入
力端子５と第２入力−出力端子６との間において調整器
入力電圧Ｖｅｎ　が加えられる。第１端子５は第３出力
端子７にトランジスタＴ２を通して接続され、このトラ
ンジスタＴ２の制御電極は抵抗Ｒ３とツェナーダイオー
ドＤＺ２　との共通点に対して接続される。トランジス
タＴ２は好ましくはＭＯＳＦＥＴ　　型トランジスタと
する。入力電圧Ｖｅｎ　がツェナーダイオードＤＺ２　
の電圧Ｖｚより低い限り、出力電圧Ｖｇｓ　は入力電圧
に実質的に線形に従い、２つの電圧の差異は実質的にト
ランジスタＴ２のゲート−ソース電圧、例えば５Ｖに対
応する。入力電圧が電圧Ｖｚに達しまたはこれを超える
時に、出力電圧は一定になり電圧ＶｚとトランジスタＴ
２のゲート−ソース電圧との差異に等しくなる。調整器
のダイナミックスを改良するため、コンデンサＣｒを抵
抗Ｒ３に対して並列に接続することができる。
【００３８】図４に図示のように、第１段調整器４の入
力端子５は制御端子２に接続され、第１段の上位各段に
おいては、その段のダイオードのカソ−ドに接続される
。すなわち、トランジスタＭＯＳ２を含む第２段におい
てはダイオードＤ２のカソ−ド、トランジスタＭＯＳ３
を含む第３段においてはダイオードＤ３のカソ−ドに接
続される。 調整器の入力−出力端子６と出力端子７は、それぞれの
段の電力用トランジスタのソースとゲートにそれぞれ接
続される。
【００３９】図６は、図３に示す電圧検出器と図５の調
整器とを含むスイッチの上位段の標準制御モジュール８
を図示し、図９は第２、第３、第４および第５段の制御
のために前記の型の標準モジュールを含む５段スイッチ
を示し、その第１段は検出器を含まず調整器４のみを含
む。
【００４０】標準モジュール８は、１より大きい順位ｉ
の段の電力用トランジスタＭＯＳｉのそれぞれソースと
ゲートに接続された２つのモニタ端子を含む。これらの
モニタ端子はそれぞれ調整器４の出力端子６、７とトラ
ンジスタＴ１のドレンおよびソースに対して接続される
。対応の電力用トランジスタの過電圧と外部擾乱を防護
するために、抵抗Ｒ４とツェナーダイオードＤＺ３がこ
れらのモニタ端子の間に並列に通常の方式で接続されて
いる。各モジュールの入力端子９は対応段のダイオード
Ｄｉによって出力端子１０に接続されている。各段のモ
ジュール８の入力端子９は下位段のモジュール８の出力
端子１０に接続され、第２段の入力端子は制御入力２に
接続されている。 標準モジュールの第２出力端子１１は抵抗Ｒ５を介して
第１出力端子１０に接続される。最高段のモジュールに
おいては、この出力端子１１が出力端子１０の代わりに
使用される。すなわち図９において第５段モジュール８
の出力１１は電力用トランジスタＭＯＳ５のドレンに接
続される。もちろん、中間段（第２、第３および第４段
）と最高段（第５段）とについて相異なるモジュールを
使用することができるが、２つの出力端子１０と１１を
使用することにより、第１段以外はすべての段について
単一型の標準モジュールを使用することが可能となる。
【００４１】モジュール８において、電圧検出器３の入
力電圧Ｖｅは、図２および図４のように直接にその段の
電力用トランジスタのゲートと隣接下位段の電力用トラ
ンジスタのソースとの間において測定されない。
【００４２】実際上、ｉ段の検出器３は隣接下位段のタ
ーンオフに際して、すなわち電圧Ｖｇｓ（ｉ−１）がゼ
ロの時にその電力用トランジスタの電圧Ｖｄｓ（ｉ−１
）の増大を検出するので、２つの隣接段の電力用トラン
ジスタのゲート間の電圧は電圧Ｖｄｓ（ｉ−１）を代表
し、検出器の入力電圧Ｖｅとして使用することができる
。図６と図９に図示の実施態様はさらに各段ごとに調整
器４を含み、段ｉと段ｉ−１の電力用トランジスタゲー
ト間の電圧が段ｉ−１の調整器４のトランジスタＴ２の
実質的に一定なドレン−ソース電圧だけ低減され、この
電圧が段ｉ（ｉ≠１）の検出器３の入力電圧として使用
される。この構造においては、各モジュールは単一の入
力端子９を備え、この入力端子９は下位段のモジュール
に接続されてモジュール中の各段のダイオードＤｉを積
分する。またスイッチが閉じた時にトランジスタＴ１は
できるだけ急速にターンオフしなければならない。図６
と図９の実施態様において、検出器３のコンデンサＣｄ
はスイッチの開放位置において高電圧で充電され、スイ
ッチに対して制御電圧Ｖｃｏ　が加えられる時に抵抗Ｒ
２を通して放電して、抵抗Ｒ２の端子に対して負電圧パ
ルスを加え、これが瞬間的にトランジスタＴ１をターン
オフする。
【００４３】標準モジュール８は各段ｉ（ｉ≠１）にお
いて、検出器３、調整器４およびダイオードＤｉのみな
らず、コンデンサＣｉおよびこのコンデンサＣｉとダイ
オードＤｉに対して並列に接続された抵抗Ｒｉを含む（
図８）。
【００４４】実際に、図７に図示のように、各モジュー
ルにおいて、コンデンサＣｄおよびＣｒとトランジスタ
Ｔ１、Ｔ２の内部コンデンサとを結合することによって
コンデンサＣｉが得られる。同様に、抵抗Ｒ１，Ｒ２　
とトランジスタＴ２（ＭＯＳＦＥＴ　　型トランジスタ
）の内部ダイオードとを直列に接続することによって抵
抗ｒｉが得られる。
【００４５】抵抗ｒｉは最後の段の抵抗Ｒ５と共に、各
段に加えられる電圧を均等化する分圧ブリッジを形成す
る。 メガオームのオーダのその値は洩れ電流を無視できる程
度に大である。
【００４６】図１０（ａ）　〜（ｇ）　および図１１（
ａ）　〜（ｅ）　は、図９に図示の５段スイッチの各端
子に、２５００Ｖ　の供給電圧Ｕを供給され１００ｎｓ
　で０Ｖから３０Ｖまで変動する電圧Ｖｃｏ　によって
制御される電圧Ｖｇｓ１−　Ｖｇｓ５，　Ｖｄｓ１　−
　Ｖｄｓ５　および電圧Ｖｉのスイッチ閉鎖時の波形を
示す。
【００４７】図１２（ａ）　〜（ｇ）　および図１３（
ａ）　〜（ｅ）　は、制御電圧Ｖｃｏ　が１００ｎｓ　
でゼロに低下する際の、スイッチ開放時の前記と同一電
圧の波形を示す。
【００４８】スイッチが閉じる時に（図１０（ａ）　〜
（ｇ）　および図１１（ａ）　〜（ｅ）　）、制御電圧
Ｖｃｏ　は、上位の段ほど大きくなる振幅減衰をもって
容量ラインを通して伝達される。従って電圧Ｖｇｓ１は
電圧Ｖｇｓ２−　Ｖｇｓ５　　より急速に増大し、最初
に時間ｔ１において対応の電力用トランジスタの閾値電
圧Ｓに達して、トランジスタＭＯＳ１を時間ｔ２におい
てターンオンし、ｔ２−ｔ１＝ｔｄ（ｏｎ）となる。上
位の各段の電力用トランジスタはその電圧Ｖｇｓ　が閾
値電圧Ｓに達した時に順次にターンオンする。電圧Ｖｇ
ｓ１〜Ｖｇｓ５は調整器４によって１５Ｖ　に制限され
る。
【００４９】スイッチが開く時に（図１２（ａ）　〜（
ｇ）　および図１３（ａ）　〜（ｅ）　）、時間ｔ３か
ら始まる制御電圧Ｖｃｏ　の低下の結果、電圧Ｖｇｓ１
が時間ｔ４から低下する（調整器４による遅れ）。この
電圧が時間ｔ５において閾値Ｓ以下に落ちた時、トラン
ジスタＭＯＳ１がターンオフする。電圧Ｖｄｓ１の増大
が第２段検出器によって検出され、電圧Ｖｄｓ１が閾値
ｓに達した時、検出器が対応のトランジスタＴ１にター
ンオンを指令し、このトランジスタがＭＯＳ２のゲート
−ソース接合を短絡する。時間ｔ６において、Ｖｇｓ２
が閾値Ｓ以下に落ちトランジスタＭＯＳ２をターンオフ
する。このプロセスは、すべての電力用トランジスタが
ターンオフされるまで続く。時間ｔ４とこの段のトラン
ジスタＴ１のターンオンとの間において、上位段の電力
用トランジスタのゲート−ソースコンデンサが対応の抵
抗Ｒ４の中にゆっくりと放電する。
【００５０】本発明は高電流において高電圧を非常に急
速に開閉することができる。例えば、種々の素子から成
り２０００Ｖ　の電圧を供給されるＩＲＦ４５０型ＭＯ
ＳＦＥＴ電力用トランジスタを含む図９の５段スイッチ
は、１３Ａ　の電流を２００ｎｓ　の閉鎖時間と３２０
ｎｓ　の開放時間をもって開閉することができた。
【００５１】素子ラグの長さと印刷回路トラックの長さ
による浮遊誘導の影響を低下させるために、従って開閉
時間に関する限り性能を向上させるため、スイッチ制御
デバイスは好ましくはハイブリッド回路によって形成さ
れる。図６の標準モジュールは特にハイブリッド回路の
形を成すように設計されている。
【００５２】本発明は前記の実施態様に限定されない。 特に、本発明のトランジスタは任意の型の電圧制御半導
体、例えばＩＧＢＴ型トランジスタによって形成するこ
とができる。
【００５３】同様に、電力用トランジスタは前記の実施
態様におけるようにＮ−型ＭＯＳ　ではなく、Ｐ−型Ｍ
ＯＳ　によって形成することができ、この場合、第１段
は供給電圧の正端子に接続される。また負荷抵抗Ｒｃは
供給電圧の負端子とトランジスタＭＯＳ１のソースとの
間に接続され、制御電圧Ｖｃｏ　がＭＯＳ１のゲートと
ソースの間に加えられたままにしておくことができる。
【００５４】各段のコンデンサＣ２〜Ｃ５と同一値のコ
ンデンサを最後の段の電力半導体のゲートとソースの間
に接続して容量ラインを完結し、電圧を平衡させること
ができる。実際上、この種のコンデンサは不必要であり
、最後の段の電力半導体の内部ゲート−ドレンコンデン
サで十分である。
【図面の簡単な説明】
【図１】本発明によるスイッチを示す回路図。
【図２】本発明によるスイッチの他の実施態様の回路図
。
【図３】本発明によるスイッチの電圧検出器の実施態様
の回路図。
【図４】図３によるスイッチの改良を示す回路図。
【図５】図４によるスイッチの電圧調整器の特定の実施
態様の回路図。
【図６】各スイッチ段の標準制御モジュールの回路図。
【図７】各段のコンデンサＣｉと抵抗ｒｉの実施態様の
回路図。
【図８】各段のコンデンサＣｉと抵抗ｒｉの実施態様の
回路図。
【図９】図６の標準モジュールを使用する５段スイッチ
の実施態様の回路図。
【図１０】図９のスイッチの閉鎖時の各信号の波形図。
【図１１】図９のスイッチの閉鎖時の各信号の波形図。
【図１２】図９のスイッチの開放時の図１０と同一信号
の波形図。
【図１３】図９のスイッチの開放時の図１１と同一信号
の波形図。
【符号の説明】
１　　制御端子 ２　　制御端子 ３　　検出回路 ４　　電圧調整器 ５　　第１入力端子 ６　　第２入力端子 ７　　第３入力端子 ＭＯＳ１−ＭＯＳ５　　　電力用半導体Ｒｃ　　負荷イ
ンピーダンス Ｕ　　電圧供給

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】それぞれゲート、ソースおよびドレンを含
    み負荷インピーダンス（Ｒｃ）を介して電圧供給源（Ｕ
    ）の端子に直列に接続された複数の電圧制御型電力用半
    導体（ＭＯＳ１−ＭＯＳ５）と、前記半導体と共に複数
    段を形成し各段がそれぞれ１つの半導体を含む制御デバ
    イスとから成る中電圧スタティックスイッチにおいて、
    前記制御デバイスは、それぞれ第１段の半導体（ＭＯＳ
    １）のソースとゲートに接続された第１および第２制御
    端子（１，２）から成る単一制御入力と、隣接電力半導
    体の間に並列に接続されたコンデンサ（Ｃ２−Ｃ５）　
    およびダイオード（Ｄ２−Ｄ５）　とを含み、前記ダイ
    オードはスイッチが開いている時に逆極性となることを
    特徴とする中電圧スタティックスイッチ。
  2. 【請求項２】各電力用半導体（ＭＯＳ１−ＭＯＳ５）の
    ソースとドレンの間にツェナーダイオード（Ｚ１−Ｚ５
    ）が並列に接続されることを特徴とする請求項１に記載
    のスイッチ。
  3. 【請求項３】１以上のランク（ｉ）の各段は検出回路（
    ３）を含み、この検出回路の入力に対して隣接下位ラン
    ク（ｉ−１）の段の電力用半導体（ＭＯＳｉ−１）のド
    レン−ソース電圧（Ｖｄｓ）　を代表する電圧（Ｖｅ）
    が加えられ、検出回路（３）の出力は１以上のランクの
    前記段の電力用半導体（ＭＯＳｉ）のソースとゲートと
    の間に接続された第１半導体（Ｔ１）のゲートに接続さ
    れて、前記ドレン−ソース電圧（Ｖｄｓ）　が設定閾値
    （ｓ）を超える時に前記電力用半導体（ＭＯＳｉ）をタ
    ーンオフすることを特徴とする請求項１に記載のスイッ
    チ。
  4. 【請求項４】検出回路（３）は前記１以上のランク（ｉ
    ）の段および隣接下位ランク（ｉ−１）の段のそれぞれ
    の電力用半導体（ＭＯＳｉおよびＭＯＳｉ−１）のゲー
    トの間に直列に接続された第１抵抗（Ｒ１）および第２
    抵抗（Ｒ２）と、前記第１抵抗（Ｒ１）に対して並列に
    接続されたコンデンサ（Ｃｄ）と、前記第２抵抗（Ｒ２
    ）に対して並列に接続されたツェナーダイオード（ＤＺ
    １）　とを含み、前記第２抵抗の端子電圧が検出器の出
    力電圧をなすことを特徴とする請求項３に記載のスイッ
    チ。
  5. 【請求項５】各段は、その段の電力用半導体に加えられ
    るゲート−ソース電圧（Ｖｇｓ）　を制限するための電
    圧調整器（４）を含むことを特徴とする請求項１に記載
    のスイッチ。
  6. 【請求項６】前記電圧調整器（４）は、１以上のランク
    （ｉ）の段については各段のダイオード（Ｄｉ）のカソ
    −ドに接続されランク１の段については第２制御端子（
    ２）に接続された第１入力端子（５）と、対応の段の電
    力用半導体のドレンに接続された第２入力−出力端子（
    ６）と、対応の段の電力用半導体のゲートに接続された
    第３出力端子（７）とを含むことを特徴とする請求項５
    に記載のスイッチ。
  7. 【請求項７】前記電圧調整器（４）は前記第１端子（５
    ）と第３端子（７）との間に接続された第２半導体（Ｔ
    ２）と、前記第１端子（５）と前記第２端子（６）との
    間においてツェナーダイオード（ＤＺ２）　と直列に接
    続された第３抵抗（Ｒ３）とを含み、前記第２半導体（
    Ｔ２）の制御電極が前記ツェナーダイオード（ＤＺ２）
    　と第３抵抗（Ｒ３）の共通点に接続されて、調整器の
    第２端子（６）と第３端子（７）間の電圧（Ｖｇｓ）　
    を制限するように成されたことを特徴とする請求項６に
    記載のスイッチ。
  8. 【請求項８】２つの隣接電力用半導体のゲートを接続す
    るコンデンサ（Ｃ２−Ｃ５　）およびダイオード（Ｄ２
    −Ｄ５　）に対して並列の抵抗（ｒｉ）と、最高ランク
    段の電力用半導体（ＭＯＳ５）のゲートとドレンの間に
    接続された追加抵抗（Ｒ５）とを含むことを特徴とする
    請求項１に記載のスイッチ。
  9. 【請求項９】１以上のランク（ｉ）の各段は検出回路（
    ３）を含み、この検出回路の入力に対して隣接下位ラン
    ク（ｉ−１）の段の電力用半導体（ＭＯＳｉ−１）のド
    レン−ソース電圧（Ｖｄｓ）　を代表する電圧（Ｖｅ）
    が加えられ、検出回路（３）の出力は１以上のランクの
    前記段の電力用半導体（ＭＯＳｉ）のソースとゲートと
    の間に接続された第１半導体（Ｔ１）のゲートに接続さ
    れて、前記ドレン−ソース電圧（Ｖｄｓ）　が設定閾値
    （ｓ）を超える時に前記電力用半導体（ＭＯＳｉ）をタ
    ーンオフし、検出回路（３）は前記１以上のランク（ｉ
    ）の段および隣接下位ランク（ｉ−１）の段のそれぞれ
    の電力用半導体（ＭＯＳｉおよびＭＯＳｉ−１）のゲー
    トの間に直列に接続された第１抵抗（Ｒ１）および第２
    抵抗（Ｒ２）と、前記第１抵抗（Ｒ１）に対して並列に
    接続されたコンデンサ（Ｃｄ）と、前記第２抵抗（Ｒ２
    ）に対して並列に接続されたツェナーダイオード（ＤＺ
    １）　とを含み、前記第２抵抗の端子電圧が検出器の出
    力電圧をなし、１より高いランク（ｉ）の各段は検出回
    路（３）と調整器（４）とを含み、前記段とその１ラン
    ク下位の隣接段の電力用半導体のゲート間に接続された
    コンデンサ（Ｃｉ）は、前記段（ｉ）の検出回路（３）
    の第１コンデンサ（Ｃｄ）と、前記段の検出器（３）お
    よび調整器（４）の第１および第２ＭＯＳ　型半導体（
    Ｔ１，Ｔ２）　の内部コンデンサと、前記調整器（４）
    の第３抵抗（Ｒ３）に並列に接続された第２コンデンサ
    （Ｃｒ）との直列接続によって形成され、前記コンデン
    サ（Ｃｉ）に対して並列に接続された抵抗（ｒｉ）は、
    検出器（３）の第１抵抗（Ｒ１）と第２抵抗（Ｒ２）と
    調整器（４）の第２半導体（Ｔ２）の内部ダイオードと
    を直列接続することによって形成され、また追加抵抗（
    Ｒ５）は最高ランクの電力用半導体のドレンと最高ラン
    クの調整器（４）の入力端子（５）とを接続することに
    よって形成されることを特徴とする請求項７に記載のス
    イッチ。
  10. 【請求項１０】電力用半導体はＭＯＳＦＥＴ　　型トラ
    ンジスタであることを特徴とする請求項１に記載のスイ
    ッチ。
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