JP2020533927A - 高電圧高速スイッチング装置 - Google Patents

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ドゥビンスキー，オレグ
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ヴィスアイシー テクノロジーズ リミテッド
ヴィスアイシー テクノロジーズ リミテッド
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Abstract

高圧電源をスイッチングするための装置であり、第１のスイッチング素子から始まり最後のスイッチング素子で終端する直列結合された複数のスイッチング素子であって、前記装置により前記高電圧電源と前記スイッチング素子の少なくとも選択された１つとの結合が可能になる、スイッチング素子と、前記スイッチング素子と結合された電圧リミッタと、スイッチング時間同期装置とを備える装置であって、前記第１のスイッチング素子は、前記装置のスイッチング状態を変更するための制御信号を直接受信するように構成され、前記第１のスイッチング素子は、前記直列接続の連続する前記スイッチング素子のスイッチング状態のカスケード式遷移を容易にするように構成され、前記スイッチング時間同期装置は、連続する前記スイッチング素子の前記スイッチング状態への遷移が有効になる時間を同期させるように構成され、前記電圧リミッタは、前記遷移中に前記スイッチング素子に対する過電圧条件を制限するように構成される、装置。【選択図】図２Ａ

Description

本開示の技術は、全般に、スイッチング装置に関し、特に、高電圧高速スイッチング装置に関する。
テレビ、電動車両、レーダシステム、電動機制御装置、無中断電力供給システムなどの様々なシステムおよび装置は、高電圧の電源を含む電源から供給される比較的大量の電力を必要とする。このような装置への電圧の供給は、典型的には、半導体スイッチング装置を介して制御され得る。
高電圧半導体スイッチング装置は、当技術分野で一般的に知られている。例えば、このような従来技術のアーキテクチャの１つは、例えば、２つ以上のトランジスタを使用する「カスコード」構成を採用している。カスコード構成により、スイッチング装置の両端間の電圧を各々のトランジスタの個々の降伏電圧よりも高くすることができる。ここで図１を参照する。図１は、当技術分野で周知の例示的な高電圧半導体スイッチング装置（全体が１０で示されている）の概略図である。スイッチング装置１０は、直列構成を採用している。スイッチング装置１０は、２つのスイッチング回路、すなわち、第１のスイッチング素子１２１と第２のスイッチング素子１２２とを含む。第１のスイッチング素子１２１は、トランジスタ１４１と、第１の抵抗器１６１と、第２の抵抗器１６２と、第１のコンデンサ２０１と、第２のコンデンサ２０２とを含む。第１のスイッチング素子１２１および第２のスイッチング素子１２２はそれぞれ、例えば、トランジスタ１４１およびトランジスタ１４２のようなトランジスタである。トランジスタ１４１は、基板端子２２１と、ドレイン端子（Ｄ）２４１と、ゲート端子（Ｇ）２６１と、ソース端子（Ｓ）２８１とを含む。トランジスタ１４２は、シリコン基板端子２２２と、ドレイン端子（Ｄ）２４２と、ゲート端子（Ｇ）２６２と、ソース端子（Ｓ）２８２とを含む。トランジスタ１４１は、「ノーマリーオン」または「ノーマリーオフ」として選択され得る。同様に、トランジスタ１４２は、トランジスタ１４１の標準状態に関係なく、「ノーマリーオン」または「ノーマリーオフ」として選択され得る。
高電圧半導体スイッチング装置１０は、３つの動作状態を有する。第１の状態は、「静止状態」とも呼ばれる「オフ状態」である。「オフ状態」では、トランジスタ１４１およびトランジスタ１４２のうちの少なくとも一方は、「オフ状態」にある。第２の状態は、「オン状態」である。「オン状態」では、トランジスタ１４１およびトランジスタ１４２の両方が「オン状態」にある。第３の状態は、トランジスタ１４１およびトランジスタ１４２が「オフ状態」から「オン状態」に切り替えられ、また「オン状態」から「オフ状態」に切り替えられるときに発生する過渡状態である。２つのトランジスタは、同じ状態にある必要がある。
ソース端子２８１は、ドレイン端子２４２と結合される。抵抗器１６１の一方の端子はドレイン２４１と結合され、抵抗器１６１の他方の端子はソース２８１と結合される。また、抵抗器１６２の一方の端子はドレイン２４２と結合され、抵抗器１６２の他方の端子はソース２８２と結合される。同様に、コンデンサ２０１の一方の端子はドレイン２４１と結合され、コンデンサ２０１の他方の端子はソース２８１と結合される。同様に、コンデンサ２０２の一方の端子はドレイン２４２と結合され、コンデンサ２０２の他方の端子はソース２８２と結合される。
典型的には、抵抗器１６１、抵抗器１８１、抵抗器１６２、および抵抗器１８２の値はそれぞれ、メガオーム（ＭΩ）のオーダーである。抵抗器１６１と抵抗器１６２は、典型的には、メガオーム（ＭΩ）のオーダーの等しい値を示す。コンデンサ２０１とコンデンサ２０２も、等しい値を示す。抵抗器１６１および抵抗器１６２は、分圧器からのコンデンサ２０１およびコンデンサ２０２と共に、トランジスタ１４１およびトランジスタ１４２の両端間の実質的に等しい定常過渡電圧を可能にする。
Ｓｐｒｉｎｇｅｔｔの米国特許出願公開第２０１２／０２６２２２０（Ａ１）号明細書は、カスコード配置のノーマリーオフ型トランジスタおよびノーマリーオン型トランジスタを含むスイッチング装置を開示している。スイッチング装置はさらに、ノーマリーオン型素子のゲートとノーマリーオフ型素子のソースとの間に接続されたコンデンサと、コンデンサと並列に接続されたツェナーダイオードとを含む。ノーマリーオン型素子は、ＳｉＣ ＪＦＥＴのようなＪＦＥＴであり得る。ノーマリーオフ型素子は、Ｓｉ ＭＯＳＦＥＴのようなＭＯＳＦＥＴであり得る。ノーマリーオン型素子は、高電圧素子であり、ノーマリーオフ型素子は、低電圧素子である。装置をオフにすると、コンデンサが充電され、その両端の電圧がツェナーダイオードの降伏電圧の電圧になる。ノーマリーオフ型ＭＯＳＦＥＴをオンにすると（すなわち、制御電圧によって）、ノーマリーオン型ＪＦＥＴのソースが接地され、ノーマリーオン型素子のＶｇｓが正になり、ノーマリーオン型ＪＦＥＴがオフになる。
「Ｓｗｉｔｃｈ ｗｉｔｈ Ｓｅｒｉｅｓ−Ｃｏｎｎｅｃｔｅｄ ＭＯＳ−ＦＥＴｓ」と題された、Ｓｔｅｎｇｌらの米国特許第４，４５９，４９８号は、少なくとも２つの直列接続されたパワーＭＯＳ−ＦＥＴ（「ＦＥＴ１」および「ＦＥＴ２」と表記される）を有するスイッチを開示している。ＦＥＴ１のドレインは、ＦＥＴ２のソース端子に接続される。ＦＥＴ１のゲートは、制御電圧に接続される。第２の入力端子は、ＦＥＴ１のソースの電位にある。ＦＥＴ１のゲートは、ダイオードを介してＦＥＴ２のゲートにさらに接続される。ダイオードは、少なくともＦＥＴ２の降伏電圧と同じ高さのカットオフ電圧を有する。ＦＥＴ２のゲートは、抵抗器を介してそのソースに電気的に接続される。抵抗器を越えてシャントされるのは、ＦＥＴ２の入力容量であり、これは、破線の接続で象徴的に示されている。ＦＥＴ１のゲートに対して正の電圧パルスが印加されると、ＦＥＴ１は導通状態になり、トランジスタ間の接続点における電位が降下する。トランジスタ間の電位接続点が、ＦＥＴ２のゲート電圧および制御電圧がダイオードの閾値電圧よりも低くなるようなレベルまで降下すると、ダイオードは導通し始め、ＦＥＴ２は導通状態になる。スイッチをオフにするために、負の電圧パルスがＦＥＴ１のゲートに印加され、プロセスが逆にされる。
Ｓｔｅｎｇｌが開示しているさらに別の例によれば、ツェナーダイオードがＦＥＴ２のドレインとゲートの間に接続され、別のダイオードが反対の極性に接続される。このツェナーダイオードは、ＦＥＴ２の降伏電圧よりも僅かに小さいツェナー電圧を有する。ＦＥＴ１のゲートに入力電圧が印加されると、ＦＥＴ１は導通状態になる。トランジスタ間の接続点の電位が降下し、電流がツェナーダイオードを流れることができる（すなわち、ツェナーダイオードがブレークダウンしたとき）。この電流は、抵抗器上に電圧降下を生じさせ、これがＦＥＴ２の入力容量を充電する。カットオフ電圧を超えると、ＦＥＴ２は、動作電圧全体が印加されることなく、導通状態になる。ＦＥＴ２に印加される電圧がツェナー電圧を下回った場合、ツェナーダイオードは遮断状態になり、ＦＥＴ２はダイオードを介して導通状態で維持される。スイッチが開放される（すなわち、切断される）と、ＦＥＴ１は遮断され、ツェナーダイオード８は遮断状態になる。ダイオードは同様に遮断され、入力容量が抵抗を介して放電され得る。これにより、ＦＥＴ２も遮断される。
Ｂｉｅｌａらによる、「Ｂａｌａｎｃｉｎｇ Ｃｉｒｃｕｉｔ ｆｏｒ ５ｋＶ／５０ｎｓ Ｐｕｌｓｅｄ Ｐｏｗｅｒ Ｓｗｉｔｃｈ Ｂａｓｅｄ ｏｎ ＳｉＣ−ＪＦＥＴ Ｓｕｐｅｒ Ｃａｓｃｏｄｅ」と題された公報は、補助要素を有するＳｉＣ−ＪＦＥＴトランジスタのスーパーカスコードアーキテクチャを開示しており、これは、トランジスタ両端の電圧降下を静的かつ動的に平衡化するものである。カスコード内の２つの隣接トランジスタのゲートは、Ｓｉダイオードを介して接続され、ダイオードのアノードは、一方のトランジスタのゲートに接続され、カソードは、カスコード内の隣のトランジスタのゲートに接続される。トランジスタ全体の静電圧分布を制御するために、ダイオードを流れる特定のリーク電流が必要となる。ＪＦＥＴパラメータとは無関係にこのリーク電流を確保するために、各々のトランジスタのゲートとソースとの間に抵抗器が接続される。したがって、リーク電流は、主に、抵抗値とＪＦＥＴのピンチオフ電圧（オフ状態の抵抗器の両端間の電圧降下に等しい）とによって定義される。トランジスタの両端間の電圧を動的に平衡化し、過電圧を回避し、スイッチング過渡時のＪＦＥＴの同期を達成するために、抵抗器と直列のコンデンサがダイオードと並列に接続される。
本開示の技術の目的は、複数のスイッチング素子、電圧リミッタ、およびスイッチング時間同期装置を含む、高電圧電源をスイッチングするための新奇な装置を提供することである。スイッチング素子は、直列で結合され、第１のスイッチング素子から始まり、最後のスイッチング素子で終端する。該装置は、高電圧電源とスイッチング素子のうちの少なくとも選択された１つとの結合を可能にする。電圧リミッタは、スイッチング素子と結合される。第１のスイッチング素子は、該装置のスイッチング状態を変化させるための制御信号を直接受信するように構成される。第１のスイッチング素子は、直列接続の連続するスイッチング素子のスイッチング状態のカスケード式遷移を容易にするように構成され、スイッチング時間同期装置は、連続するスイッチング素子のスイッチング状態への遷移が有効になる時間を同期させるように構成される。電圧リミッタは、遷移の間にスイッチング素子に対する過電圧条件を制限するように構成される。
本開示の技術は、図面と併せて以下の詳細な説明から、さらに十分に理解され、評価されるであろう。
当技術分野で周知の例示的な高電圧半導体スイッチング装置の概略図である。 本開示の技術の一実施形態に従って構築され、動作可能である高電圧スイッチング装置の概略ブロック図である。 本開示の技術の実施形態に従って構築され、動作可能である高電圧スイッチング装置の別の構成の概略ブロック図である。 本開示の技術の実施形態に従って構築され、動作可能である高電圧スイッチング装置のさらに別の構成の概略ブロック図である。 本開示の技術の実施形態に従って構築され、動作可能である図２Ｂの高電圧スイッチング装置１２０の特定の基本的な実施態様（全体が１４０で示されている）の概略図である。 本開示の技術の実施形態に従って構築され、動作可能である図２Ｂの高電圧スイッチング装置の特定の実施態様の概略図である。 高電圧スイッチング装置の典型的なスイッチング時間特性を示すプロットである。 図４のスイッチング時間特性の立ち上がり時間の詳細図を示すプロットである。 図４のスイッチング時間特性の立ち下がり時間の詳細図を示すプロットである。 図２Ａの高電圧スイッチング装置の別の実施態様の概略図である。 図２Ａ〜図２Ｃの高電圧スイッチング装置のさらに別の実施態様の概略図である。 本開示の技術に従って構築され、動作可能である図２Ａ〜図２Ｃの高電圧スイッチング装置の概略ブロック図であり、高電圧電源を有する高電圧スイッチング装置と負荷との間の別の結合構成を示す図である。 本開示の技術の実施形態に従って構築され、動作可能であるＧａＮ高電子移動度トランジスタ（ＨＥＭＴ）の物理的構造の概略図である。 図１０Ａのトランジスタの物理的構造の一部に関連する等価回路の概略図である。 本開示の技術の実施形態に従って構築され、動作可能である、直列構成で接続された図１０Ａのタイプの２つのトランジスタの等価回路の概略図である。 図１０Ａおよび図１０ＢのＧａＮ ＨＥＭＴトランジスタのバッファ層を流れるリーク電流のＩ−Ｖ曲線の概略図である。
本開示の技術は、スイッチング過渡現象（すなわち、「オン」状態と「オフ」状態との間の動的遷移）を最小限にし、ひいては、より長いスイッチング時間に関連するエネルギー損失を低減するために、超高速時間（すなわち、およそ１０ナノ秒のオーダー）で高電圧（典型的には＞１ｋＶ）をスイッチングするための装置を提供することによって、従来技術の不利点を克服する。例えば、従来技術の直列接続された高電圧スイッチング装置は、典型的には、「古典的なカスコード構成」を使用し、この場合、初期または第１のスイッチングトランジスタ（例えば、直列接続の他のスイッチング素子とは異なる金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ））が、ゲートが接地された後続のスイッチングトランジスタに（すなわち、そのソース端子に）接続される（すなわち、ドレイン端子を介して）。ＭＯＳＦＥＴは、高電圧電源のスイッチングに関与し、変調のために使用される。本開示の技術は、直列構成（古典的なカスケード構成ではない）で結合された複数のスイッチング素子（例えば、トランジスタ）を採用し、直列接続の第１のスイッチング素子は、（例えば、トリガ信号によって）直接変調されるように構成され、直列接続の残りのスイッチング素子と違いはない。直接変調は、スイッチング素子の特徴的な高速スイッチング時間を利用する。 さらに、本開示の技術は、スイッチング時間同期装置および電圧リミッタを含む。スイッチング時間同期装置は、それ自体がスイッチング素子（例えば、最小エネルギースイッチング損失を示すノーマリーオフ型トランジスタ）を組み込んでおり、スイッチング素子のスイッチング時間を同期させ、そのことによりスイッチング時間遷移、エネルギー損失（例えば、抵抗性、容量など）、およびスイッチング遷移中のスイッチング素子間の不均一電圧分担の可能性を最小限にするように構成され、動作可能である。電圧リミッタは、特にスイッチング遷移中に、スイッチング素子のそれぞれの降伏電圧を超える過電圧の発生を阻止し、抑制するように構成され、動作可能であり、したがって、スイッチング素子自体を損傷から保護する。さらに、本開示の技術の高電圧スイッチング装置はさらに、スイッチング電圧（すなわち、印加される高電圧電源）を個別のスイッチング素子間で実質的に等しく分配し、そのことにより、電圧平衡回路（例えば、Ｎ倍の数のスイッチング素子間で、約Ｎ倍の阻止電圧を均等に供給する）を実現するように構成され、動作可能である。換言すれば、カスケード直列接続されたスイッチング素子全体の印加される高電圧電源の電圧降下は、個々のスイッチング素子のそれぞれの電圧降下に均等に分配される。さらに、カスコード構成のトランジスタのスイッチング状態間の遷移が連続的に（すなわち、非同時に、時間遅延／ずれ／リードを示す）生じる従来技術の「古典的なカスコード構成」とは対照的に、本開示の技術は、実質的に同時に（すなわち、実際に、比較的長いスイッチング時間に関連するエネルギー損失を低減する、数ナノ秒のオーダーで）発生するように、直列にカスケード接続されたスイッチング素子のスイッチング遷移を同期させるように構成され、動作可能である。
ここで図２Ａを参照する。図２Ａは、本開示の技術の一実施形態に従って構築され、動作可能である高電圧スイッチング装置（全体が１００で示されている）の概略ブロック図である。高電圧スイッチング装置１００は、複数のスイッチング素子１０４１、１０４２、１０４３、…、１０４Ｎ（ここで、Ｎ≧２は正の整数である）と、電圧リミッタ・スイッチング時間同期装置（ＶＬ−ＳＴＳ）１０６とを含む。ＶＬ−ＳＴＳ１０６は、スイッチング時間同期装置１０８および電圧リミッタ１１０を含む。高電圧スイッチング装置１００は、典型的には、コントローラ１１２および高電圧電源１１４（電気負荷１１６に電力供給する）を含む周辺機器と結合されるように構成され、動作可能である。高電圧スイッチング装置１００は、周辺機器と共に、図２Ａでは、まとめて１０２で表される。
スイッチング素子１０４１、１０４２、１０４３、…、１０４Ｎは、図２Ａに示されているように、直列接続の第１のスイッチング素子（すなわち、スイッチング素子１０４１）は、直列接続の第２のスイッチング素子（すなわち、スイッチング素子１０４２）と結合され、直列接続の第２のスイッチング素子（すなわち、スイッチング素子１０４２）は、直列接続の第３のスイッチング素子（すなわち、スイッチング素子１０４３）と結合される、などと続き、最後に、直列接続の最後のスイッチング素子（Ｎ番目）（すなわち、スイッチング素子１０４Ｎ）と結合されるというように、順次直列構成（例えば、カスケード）で結合される。ＶＬ−ＳＴＳ１０６は、スイッチング素子１０４２、１０４３、…、１０４Ｎと結合される（すなわち、図２Ａに示されているように、スイッチング素子１０４１とは結合されない）。スイッチング素子１０４１は、コントローラ１１２と結合されるように構成され、動作可能である。コントローラ１１２は、異なる制御されたスイッチング状態間の高電圧スイッチング装置１００の動作をトリガするように構成され、動作可能である。一般に、用語「スイッチング状態」は、スイッチングに関連する高電圧スイッチング装置１００の特定の動作モードを定義する状態のことである。例えば、単純なケースでは、高電圧スイッチング装置１００は、２つの安定したスイッチング状態（例えば、「オン」および「オフ」）と、２つの安定したスイッチング状態間の中間の瞬間的な遷移状態とを含む。より一般的な例では、高電圧スイッチング装置１００は、多くの安定したスイッチング状態と、対応する中間の瞬間的な遷移状態とを含み得る。高電圧スイッチング装置１００は、次に、電力供給負荷１１６に対する高電圧電源１１４の接続（すなわち、閉回路）と切断（すなわち、開回路）との間で切り替えるように構成され、動作可能である。特に、直列接続のスイッチング素子の組み合わされた動作は、高電圧電源１１４をスイッチングするように構成され、動作可能であり、高電圧電源１１４の電圧は、個々のスイッチング素子の電圧維持能力（例えば、阻止電圧）よりも高い（すなわち、個々のスイッチング素子の阻止電圧は、高電圧スイッチング装置１００に印加される高電圧電源１１４の電圧（すなわち、「印加電圧」）よりも低い）。
高電圧スイッチング装置１００の制御された異なるスイッチング状態間でスイッチングするために、コントローラ１１２は、制御信号（図示せず）（例えば、パルス、パルス幅変調（ＰＷＭ）信号、特定の波形、電圧、特定の値の電流など）を生成するように構成され、この制御信号は、直列接続のスイッチング素子の第１のスイッチング素子（すなわち、スイッチング素子１０４１）によって受信される。制御信号は、スイッチング素子１０４１の電流スイッチング状態（例えば、有効、無効）を変更する（例えば、「オフ」から「オン」、またはその逆）ように構成され、動作可能である。スイッチング素子１０４１は、制御信号を受信すると、直列接続のスイッチング素子１０４１に続いて接続されたスイッチング素子、すなわち、スイッチング素子１０４２の電流スイッチング状態を変化させるように構成され、動作可能であり、スイッチング素子１０４２は、スイッチング素子１０４２に続いて接続されたスイッチング素子、すなわち、スイッチング素子１０４３の電流スイッチング状態を変化させるように構成され、動作可能である、などのように、最後は、直列接続の最後のスイッチング素子、すなわち、スイッチング素子１０４Ｎまでカスケード式に続く。ＶＬ−ＳＴＳ１０６および特にそのスイッチング時間同期装置１０８は、スイッチング素子１０４１、１０４２、１０４３、…、１０４Ｎがスイッチング状態を変更する時間を同期させるように構成され、動作可能であり、同時に遷移時間を最小限にし、ひいては、より長い遷移時間に関連する潜在的なエネルギー損失を低減する。スイッチング時間同期装置１０８は、典型的には、電子タイミング機構、例えば、時間制御回路（または、各々のスイッチング素子に関連付けられた複数の時間制御回路）、個別の時間制御装置（または複数の個別の時間制御装置）などとして具現化される。
一般的なＶＬ−ＳＴＳ１０６および電圧リミッタ１１０は、特に、スイッチングプロセスにおけるスイッチング素子のそれぞれの最大動作電圧（例えば、降伏電圧または阻止電圧）を超え得る過電圧の発生の可能性の抑制（すなわち、制限、制約）を含むスイッチングプロセスにおける電圧過渡現象発生の可能性の制限および抑制を含む、スイッチング素子に対する過電圧条件を制限するように構成される。電圧リミッタ１１０はさらに、スイッチング素子１０４１、１０４２、１０４３、…、１０４Ｎ間のソース電圧の均等な分配を可能にするように構成され、動作可能である。基本的に、好適な実施態様では、高電圧電源の電圧は、スイッチング素子１０４１、１０４２、１０４３、…、１０４Ｎ間で実質的に等しく維持され、分配される。あるいは、別の実装態様によれば、高電圧電源の電圧は、各々のスイッチング素子に関して最大動作電圧（例えば、降伏電圧）を超えない限り、スイッチング素子１０４１、１０４２、１０４３、…、１０４Ｎ間で不均一に分配される。換言すれば、電圧リミッタ１１０は、スイッチング素子の各々の電圧降下を、それぞれの降伏電圧を下回るように制限するように構成される。スイッチング素子１０４１、１０４２、１０４３、…、１０４Ｎは、典型的には、以下例示的な実施態様でより詳細に説明されるように、高速スイッチングトランジスタの形で具現化される。
図２Ａに示されている高電圧スイッチング装置１００は、本開示の技術の原理と一致する代替構成を有し得る。ここでさらに図２Ｂを参照する。図２Ｂは、本開示の技術の実施形態に従って構築され、動作可能であるスイッチング装置の別の構成（全体が１２０で示されている）の概略ブロック図である。図２Ｂは、高電圧スイッチング装置１２０を示しており、これは、図２Ａの高電圧スイッチング装置１００と同様である。高電圧スイッチング装置１２０は、周辺機器と共に、図２Ｂでは、まとめて１２２で表される。図２Ｂに示されている図２Ａと同じ番号の構成要素は同一であり、同一の機能を有する。 図２Ｂに示されている構成は、ＶＬ−ＳＴＳ１０６が、２つの連続するスイッチング素子間の結合点においてスイッチング素子１０４１、１０４２、１０４３、…、１０４Ｎと結合されるという点で、図２Ａに示されている構成とは異なる。具体的には、ＶＬ−ＳＴＳ１０６は、スイッチング素子１０４１およびスイッチング素子１０４２とそれらの相互接続点において結合され、スイッチング素子１０４２およびスイッチング素子１０４３とそれらの相互接続点において結合されるなど、スイッチング素子１０４Ｎ−１と１０４Ｎ−１およびスイッチング素子Ｎに至るまで同様の形で結合される。電圧リミッタ１１０は、スイッチングプロセス中に個々のスイッチング素子に損傷を与え得る過電圧の蒸散を制限および抑制し、スイッチング素子間の高電圧電源１１４の均等な分布を可能にし、維持するように構成される。スイッチング時間同期装置１０８は、連続するスイッチング素子のスイッチング状態への遷移が有効になる時間を同期させるように構成される。一実施態様によれば、スイッチング時間同期装置１０８は、スイッチング素子１０４２、１０４３、…、１０４Ｎと結合し、スイッチング素子のスイッチング状態への遷移のトリガを時間的に同期させるように構成され、動作可能である。別の実装態様によれば、スイッチング時間同期装置１０８は、スイッチング素子のスイッチング状態の時間同期（すなわち、スイッチング状態への遷移のトリガ）を可能にする少なくとも１つの基準時間信号を生成するように構成され、動作可能である。
ここでさらに図２Ｃを参照する。図２Ｃは、本開示の技術の実施形態に従って構築され、動作可能である高電圧スイッチング装置のさらに別の構成（全体が１３０で示されている）の概略ブロック図である。図２Ｃは、高電圧スイッチング装置１３０を示しており、これは、高電圧スイッチング装置１００（図２Ａ）および高電圧スイッチング装置１２０（図２Ｂ）と同様である。高電圧スイッチング装置１３０は、周辺機器と共に、図２Ｃでは、まとめて１３２で表される。図２Ｂに示されている図２Ａと同じ番号の構成要素は同一であり、同一の機能を有する。高電圧スイッチング装置１３０の構成は、一般に、Ｎ行×Ｍ列（Ｎ×Ｍ）のスイッチング素子を含む（Ｍは正の整数である）。参照番号１０４の下付き添字は、行（１〜Ｎの範囲）を表し、上付き添字は、列（１〜Ｍの範囲）を表す。同じ行のスイッチング素子は、互いに並列に結合され（すなわち、本明細書では「並列スイッチング素子」、「並列接続スイッチング素子」、および「並列結合スイッチング素子」と同義で示されている）、同じ列のスイッチング素子は、直列に互いに結合される。例えば、スイッチング素子１０４１ １は、スイッチング素子１０４１ ２と並列に結合され（すなわち、同じ行番号１を共有し）、また、スイッチング素子１０４２ １と直列に結合される（すなわち、同じ列番号１を共有する）。高出力スイッチング装置１３０のスイッチング素子の構成は、比較的大きい電流（すなわち、例えば、図２Ａおよび図２Ｂの構成において示されているような各行の１つのスイッチング素子によって維持され得る電流よりも大きい電流）がスイッチングされる必要がある場合に利用されるように構成され、動作可能である。図２Ｃに示されている構成により、並列結合されたスイッチング素子の各々の間で大電流を分割することができるようになる。簡略化のため、図２Ｃは、各行にＭ個のスイッチング素子が存在する特殊なケースを示しているが、本開示の技術は、並列結合されたスイッチング素子のそれぞれの可変数Ｍ１、Ｍ２、Ｍ３、…、ＭＮを有する各行（１〜Ｎ）のより一般的な配置に適合している。図２Ａおよび図２Ｂは、典型的には比較的小さい電流に使用される、１行ごと（すなわち、Ｍ＝１）に１つのスイッチング素子を有する単純なケース（すなわち、各々のスイッチング素子がそこを流れる電流を維持することができる）を示す。
図２Ａ、図２Ｂ、および図２Ｃは、本開示の技術の詳細を説明するために、高電圧電源１１４を有する高電圧スイッチング装置１００と負荷１１６との間の特定の例示的な結合構成のみを示している。以下で、他の可能な結合構成（図９）について説明する。
次に、図３Ａ、図３Ｂ、および図４を参照する。図３Ａは、本開示の技術の実施形態に従って構築され、動作可能である図２Ｂの高電圧スイッチング装置１２０の特定の基本的な実施態様（全体が１４０で示されている）の概略図である。図３Ｂは、本開示の技術の実施形態に従って構築され、動作可能である図２Ｂの高電圧スイッチング装置１２０の特定の実施態様（全体が１５０で示されている）の概略図である。図４は、高電圧スイッチング装置の典型的なスイッチング時間特性を示すプロット（全体が１８０で示されている）である。
図３Ａを参照すると、高電圧装置１４０は、トランジスタ１５４１（「Ｕ１」）、１５４２（「Ｕ２」）として具現化された２つのスイッチング素子、および電圧リミッタ・スイッチング時間同期装置（ＶＬ−ＳＴＳ）１４４を含み、ＶＬ−ＳＴＳ１４４は、複数の個別の素子を介して実装される。具体的には、ＶＬ−ＳＴＳ１４４は、コンデンサ１４６（「Ｃ１」）と、逆バイアスダイオード１４８（「Ｄ１」）とを含む。高電圧スイッチング装置１４０は、典型的には、コントローラ１６８（「Ｖ１」）および高電圧電源１７０（Ｖ２）（例えば、電気負荷１７２（「ＲＬ」）を駆動する）を含む周辺機器と結合されるように構成され、動作可能である。高電圧スイッチング装置１４０は、周辺機器と共に、図３Ａでは、まとめて１４２で表される。トランジスタ１５４１およびトランジスタ１５４２の各々は、ゲート（Ｇ）、ソース（Ｓ）、およびドレイン（Ｄ）の３つの端子を含む。トランジスタ１５４１およびトランジスタ１５４２は、一般に、本明細書では単に「トランジスタ」と呼ばれ、特に、通常は（デプレッションモード）ノーマリーオン型電界効果トランジスタ（ＦＥＴ）、接合ゲート電界効果トランジスタ（ＪＦＥＴ）（図３Ａおよび図３Ｂに示されている）、ＧａＮ高電子移動度トランジスタ（ＨＥＭＴ）トランジスタなどとして具現化される。
トランジスタ１５４１およびトランジスタ１５４２は、直列構成で結合され、トランジスタ１５４２のソース端子はトランジスタ１５４１のドレイン端子に接続され、（ソース−ドレイン）相互接続点は点「Ａ」と示される。（図３Ａおよび図３Ｂに示されている回路に関連する全ての基準点は、イタリック体で示されていることに留意されたい)。トランジスタ１５４１は、ソース端子が接地される一般的なソース構成である。トランジスタ１５４１およびトランジスタ１５４２はそれぞれ、本明細書では、「第１のトランジスタ」および「第２のトランジスタ」とも呼ばれる。本開示の技術を説明するために、２つのトランジスタのみが示されているが、一般性を失うことなく、本開示の技術の原理は、一般に、Ｎ≧２のトランジスタにも同様に適用される。図３Ａおよび図３Ｂに示されている２トランジスタ構成では、第２のトランジスタ（すなわち、トランジスタ１５４２）は、「最後のトランジスタ」とも呼ばれ、または一般に、（一般的にＮ個のトランジスタの）直列接続の「Ｎ番目のトランジスタ」とも呼ばれる。
ダイオード１４８およびコンデンサ１４６は、並列に接続されるので、この並列結合の一方の分岐がトランジスタ１５４２のゲート端子と結合され、他方の分岐が接地される。具体的には、ダイオード１４８のカソード端子は、トランジスタ１５４１のゲート端子と結合され、ダイオード１４８のアノード端子は、トランジスタ１５４１（すなわち、直列接続のより小さい番号のトランジスタ）のソース端子に接続される。図３Ａは、トランジスタ１５４１およびトランジスタ１５４２が（デプレッションモード）ノーマリー「オン」型（すなわち、ドレイン端子とソース端子との間が導通状態である）ＪＦＥＴになるように選択された、高電圧スイッチング装置１４０の典型的な実施態様を示す。
初期状態では、高電圧電源１７０は、図３Ａに示されているように、点「Ｄ」で（電気負荷１７２を介して）高電圧スイッチング装置１４０に印加される。トランジスタ１５４１およびトランジスタ１５４２は、それぞれのドレイン端子とソース端子との間で導通状態であり、接地に対する点「Ａ」の電圧は、０である。この初期状態では、トランジスタ１５４２のゲート端子とソース端子との間の電位差は０である、すなわち、ｖｇｓ（Ｕ２）≒０である。高電圧スイッチング装置１４０を「オフ」状態にするために、コントローラ１６８は、制御信号（例えば、電圧がトランジスタ１５４１のピンチオフ電圧ＶＰ（Ｕ１）に少なくとも等しいか、または逆方向にそれを超える（すなわち、実質的にパルスの持続時間の間）、逆バイアス電圧波形（例えば、パルス））を生成することによって、高電圧スイッチング装置１４０のスイッチング状態を制御するように構成され、動作可能である。ピンチオフ状態では、チャネルは可動キャリアが枯渇状態になり、したがって、非導通状態になり、トランジスタ１５４１はオフになり、接地に対する点「Ａ」の電位差が０から電圧Ｖ２へと上昇する。トランジスタ１５４２は、ゲートがソースに追従するように構成されるので、このことが、ひいては、コンデンサ１４６の充電中に、トランジスタ１５４２のゲートの電圧を上昇させる。したがって、コンデンサ１４６は、ゲート・ソース追従機構の時間のずれを除去するか、または少なくとも低減するように構成され、動作可能である。トランジスタ１５４２のゲートとソースとの間の立ち上がり電位差がピンチオフ電圧ＶＰ（Ｕ２）に達すると、トランジスタ１５４２はオフに切り替わる（すなわち、ソースとドレインとの間が非導通状態になる）。同時に、点「Ａ」における電圧上昇は、ダイオード１４８上の電圧降下によって制限され、ダイオード１４８は、一般に、逆バイアスダイオード（例えば、ツェナーダイオード、過渡電圧抑制（ＴＶＳ）ダイオードのような過渡電圧抑制装置（ＴＶＳ）など）であるように選択される。ダイオード１４８の電圧定格（すなわち、逆降伏電圧）は、その動作が、点「Ａ」における電圧をトランジスタ１５４１の降伏電圧未満に維持するように選択される（すなわち、そのことによって、トランジスタ１５４１を過電圧から保護する）。したがって、ダイオード１４８は、ＶＬ−ＳＴＳ１４４の電圧リミッタとして構成され、動作可能であり、コンデンサ１４６は、ＶＬ−ＳＴＳ１４４のスイッチング時間同期装置として（すなわち、トランジスタ１５４１およびトランジスタ１５４２のスイッチング状態を時間同期させるために）構成され、動作可能である。
高電圧スイッチング装置１４０を「オン」状態にするために、コントローラ１６８は、例えば、ピンチオフ電圧未満であるトランジスタ１５４１のゲート端子とソース端子との間の電位差（例えば、ｖｇｓ（Ｕ１）＝０）を誘導することによって、制御信号を生成する（あるいは、オフにする、遮断するなど）ように構成され、動作可能である。その結果、トランジスタ１５４１は、導通状態になり、そのドレイン端子は、点Ａにおける電圧と共に、接地状態になり、点Ａにおける電圧が、ダイオード１４８の電圧降下未満になり、ダイオード１４８を停止させる。トランジスタ１５４２のソースにおける電圧降下の後に、コンデンサ１４６を介して効果的に放電するそのゲート上の対応する電圧降下が生じる。
したがって、図３Ａの高電圧スイッチング装置１４０の基本構成の一般的なケースによれば、Ｎ＞２個のスイッチング素子（例えば、トランジスタ１５４１、１５４２、…、１５４Ｎ（Ｎ＞２図示せず））が存在する場合、Ｎ−１個の電圧リミッタ（例えば、逆バイアスダイオード）およびＮ−１個のスイッチング時間同期装置（例えば、コンデンサ）はそれぞれ、それらの両端のうちの一端でＮ−１個のゲート端子（例えば、第２のトランジスタから最後のトランジスタ１５４２、…、１５４Ｎ）にそれぞれ結合され、他端で、それより若い番号（添字）のトランジスタの前のソース端子に接続される。例えば、Ｎ＝３(図示せず)の場合、２つの電圧リミッタおよび２つのスイッチング時間同期装置があり、第１の電圧リミッタおよび第１のスイッチング時間同期装置は、それらの両端のうちの一端で第２のスイッチング素子（例えば、トランジスタ１５４２）のゲート端子に接続され、他端が第１のスイッチング素子（例えば、トランジスタ１５４１）のゲート端子に接続される。第２の電圧リミッタおよび第２のスイッチング時間同期装置は、それらの両端のうちの一端で第３のスイッチング素子（例えば、トランジスタ１５４３、図示せず）のゲート端子に接続され、他端が第２のスイッチング素子（例えば、トランジスタ１５４２、すなわち、その添字（２）はトランジスタ１５４３の添字（３）より若い番号である）のゲート端子に接続される。あるいは、電圧リミッタおよびスイッチング時間同期装置はそれぞれ、それらの両端のうちの一端でスイッチング素子のそれぞれのゲート端子に接続され、他端が接地される。
図３Ｂを参照すると、高電圧装置１５０は、トランジスタ１５４１（「Ｕ１」）、トランジスタ１５４２（「Ｕ２」）として具現化された２つのスイッチング素子、および電圧リミッタ・スイッチング時間同期装置（ＶＬ−ＳＴＳ）１５６を含み、ＶＬ−ＳＴＳ１５６は、複数の個別の素子を介して実装される。具体的には、ＶＬ−ＳＴＳ１５６は、トランジスタ１５８（「Ｍ１」）と、ツェナーダイオード１６２（「Ｄ２」）と、コンデンサ１６０（「Ｃ２」）と、抵抗器１６４（「Ｒ１」）とを含む。（ツェナーダイオード１６２は、一般に、逆バイアスダイオード、ＴＶＳなどによって実装され得る）。高電圧スイッチング装置１５０は、典型的には、コントローラ１６８（「Ｖ１」）および高電圧電源１７０（Ｖ２）（電気負荷１７２（「ＲＬ」）を駆動する）を含む周辺機器と結合されるように構成され、動作可能である。高電圧スイッチング装置１５０は、周辺機器と共に、図３Ａおよび図３Ｂでは、まとめて１５２で表される。トランジスタ１５４１およびトランジスタ１５４２の各々は、ゲート（Ｇ）、ソース（Ｓ）、およびドレイン（Ｄ）の３つの端子を含む。トランジスタ１５８は、一般に、ゲート（Ｇ）、ソース（Ｓ）、およびドレイン（Ｄ）の３つの端子の他に、ボディ（Ｂ）端子をさらに含む。トランジスタ１５４１およびトランジスタ１５４２は、典型的には、ノーマリーオン型電界効果トランジスタ（ＦＥＴ）、接合ゲート電界効果トランジスタ（ＪＦＥＴ）、ＧａＮ高電子移動度トランジスタ（ＨＥＭＴ）トランジスタなどとして具現化される。同様に、トランジスタ１５８は、一般に、「トランジスタ」とも呼ばれ、典型的には、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、バイポーラ接合トランジスタ（ＢＪＴ）などとして具現化される。トランジスタ１５４１およびトランジスタ１５４２は、典型的には、超高速（例えば、ナノ秒）の高電圧スイッチング能力（例えば、数１００ボルト）のため、窒化ガリウム（ＧａＮ）タイプのトランジスタであるように選択される。低い温度係数を示すようなＧａＮによって生まれる固有の利点の他に、ＧａＮトランジスタはさらに、極めて小さいゲート・ドレイン容量、顕著に小さいゲート全電荷量、ならびに０ソース・ドレイン回復電荷量を示す。
図３Ａと同様に、トランジスタ１５４１およびトランジスタ１５４２は、直列構成で結合され、トランジスタ１５４２のソース端子は、トランジスタ１５４１のドレイン端子に接続される。トランジスタ１５４１は、ソース端子が接地される一般的なソース構成である。ツェナーダイオード１６２のカソード端子は、点「Ａ」におけるトランジスタ１５４１とトランジスタ１５４２との間の上述のソース・ドレイン相互接続部、（すなわち、トランジスタ１５４１のソース端子およびトランジスタ１５４２のドレイン端子）と結合され、ツェナーダイオード１６２のアノード端子は、点「Ｂ」で抵抗器１６４の一方の端子と直列に結合され、その他方の端子は接地される。したがって、直列接続されたツェナーダイオード１６２および抵抗器１６４の一方の分岐は、２つの連続する前記スイッチング素子間の結合点（すなわち、点「Ａ」)に接続され、他方の分岐は、トランジスタ１５４１のゲート端子に接続される。あるいは、Ｎ＞２個のスイッチング素子（図３Ｂには図示せず）の一般的なカスケードの場合、各々のＮ−１個の直列接続されたツェナーダイオードおよび抵抗器の他方の分岐は接地される。トランジスタ１５８のゲート端子は、点「Ｂ」でツェナーダイオード１６２のアノード端子および抵抗器と結合される。トランジスタ１５８のソース端子および（任意でボディ端子）は接地され、ドレイン端子はトランジスタ１５４１のゲート端子およびコンデンサ１６０の一方の端子の両方と結合される。コンデンサ１６０の他方の端子は接地される。したがって、コンデンサ１６０は、スイッチングトランジスタ１５８のドレイン端子とソース端子との間に接続される。図３Ｂは、トランジスタ１５４１およびトランジスタ１５４２がＪＦＥＴとして選択され、トランジスタ１５８がｎ型ＭＯＳＦＥＴとして選択された、高電圧スイッチング装置１５０の典型的な実施態様を示す。さらに、この構成では、トランジスタ１５４１およびトランジスタ１５４２は、ノーマリー「オン」型であり（すなわち、ドレイン端子とソース端子との間で導通状態であり）、トランジスタ１５８は、ノーマリー「オフ」型である（すなわち、ドレイン端子とソース端子との間が非導通状態である）。図３Ｂには、２つの直列接続されたスイッチングトランジスタ（１５４１および１５４２）のみが示されているが、高電圧スイッチング装置１５０の回路構成は、本開示の技術の原理に従って、３個以上の直列接続されたスイッチングトランジスタに一般化され得る。
初期状態では、トランジスタ１５４１およびトランジスタ１５４２は、それぞれのドレイン端子とソース端子との間で導通状態であり、接地に対する点「Ａ」の電圧は０である。この初期状態では、トランジスタ１５４２のゲート端子とソース端子との間の電位差は０である、すなわち、ｖｇｓ（Ｕ２）≒０である。図４は、時間の関数として、接地に対するそれぞれ点Ｄにおける電圧（すなわち、ＶＤ)および点Ａにおける電圧（ＶＡ）の電圧（図４）をプロットしたグラフ１８２、１８４を示す。初期状態（時間ｔ＝０）では、図３Ｂに示されるように、ＶＡ≒ＶＤ≒０である。
高電圧スイッチング装置１５０を「オン」状態にするために、コントローラ１６８は、少なくともトランジスタ１５４１のゲート端子とソース端子との間の電位差を引き起こすことによって、高電圧スイッチング装置１５０のスイッチング状態を制御するように構成され、動作可能である。特定の時間において、コントローラ１６８は、制御信号、例えば、逆バイアス電圧波形（例えば、電圧がトランジスタ１５４１のピンチオフ電圧ＶＰ（Ｕ１）に少なくとも等しいか、または逆方向にそれを超える（すなわち、実質的にパルスの持続時間の間）、ｎ型チャネルＧａＮ ＨＥＭＴのための負電圧パルスの形）を生成するように構成される。ピンチオフ状態では、チャネルは可動キャリアが枯渇状態になり、ひいては非導通状態になり、トランジスタ１５４１はオフに切り替えられる（すなわち、そのドレイン端子とソース端子との間で効果的に電流が流れない）。その結果、接地に対する点「Ａ」の電位差は、０から電圧Ｖ２へと上昇し始める。トランジスタ１５４２は、ゲートがソースに追従するように構成されるので、このことが、ひいては、コンデンサ１６０の充電中に、トランジスタ１５４２のゲートの電圧を上昇させる。したがって、コンデンサ１６０は、ゲート・ソース追従機構の時間のずれを除去するか、または少なくとも低減するように構成され、動作可能である。トランジスタ１５４２のゲートとソースとの間の立ち上がり電位差がピンチオフ電圧ＶＰ（Ｕ２）に達すると、トランジスタ１５４２はオフに切り替わる（すなわち、ソースとドレインとの間が非導通状態になる）。
同時に、点「Ａ」における電圧上昇は、ツェナーダイオード１６２のツェナー電圧と抵抗器１６４の電圧降下（すなわち、ＶＢ）との和によって制限される。結果として、抵抗器１６４の立ち上がり電圧降下は、閾値電圧Ｖｔ（Ｍ１）を超えるトランジスタ１５８のゲート端子とソース端子との間の電位差（すなわち、ＶＧＳ（Ｍ１））を誘導し、このことが、トランジスタ１５８をオンに切り替える（すなわち、ドレイン端子とソース端子との間が導通状態になる）。抵抗器１６４の値は、抵抗器１６４の電圧降下がＶｔ（Ｍ１）を超えることができるように選択される。さらに、ツェナーダイオード１６２のツェナー電圧定格および抵抗器１６４の抵抗は、それらの組み合わされた動作が点「Ａ」の電圧をトランジスタ１５４１の降伏電圧を下回るように効果的に維持するように選択される（すなわち、そのことによって、トランジスタ１５４１を過電圧から保護する）。典型的には、ツェナーダイオード１６２の値は、以下でより詳細に説明するように、トランジスタ１５４１とトランジスタ１５４２との間でほぼ等しく阻止電圧を分圧するように選択される。ＶＬ−ＳＴＳ１５６（図３Ｂ）の電圧リミッタ１１０（図２Ａ〜図２Ｃ）は、主に、ツェナーダイオード１６２（図３Ｂ）によって実装される。ＶＬ−ＳＴＳ１５６（図３Ｂ）のスイッチング時間同期装置１０８（図２Ａ）は、主に、コンデンサ１６０（図３Ｂ）によって実装される。
より一般的には、一実装態様によれば、トランジスタ１５４１およびトランジスタ１５４２は、ほぼ同様の特性（たとえば、トランジスタパラメータを定義する物理的特性、仕様および定格）を有するように選択される。このような実装態様によれば、トランジスタ１５４１およびトランジスタ１５４２上のドレイン・ソース間電圧降下は、等しくなるように構成される（すなわち、各々が非常に大きい電気抵抗を示すスイッチオフ状態において、平衡化される）。例えば、Ｖ２＝８００Ｖの場合、各々のトランジスタ１５４１およびトランジスタ１５４２の電圧降下は、ＶＤ（Ｕ１）≒ＶＤ（Ｕ２）≒４００Ｖ（それぞれの降伏電圧未満になるように選択される）である。別の実装態様によれば、トランジスタ１５４１およびトランジスタ１５４２は、トランジスタがそのような高い阻止電圧（すなわち、ブレークダウンが起こるドレイン・ソース間電圧）を維持することができると仮定して、異なるドレイン・ソース間電圧降下（たとえば、ＶＤ（Ｕ１）＝５５０Ｖ、ＶＤ（Ｕ２）＝６５０Ｖ）を有するように構成される。
次に図５を参照する。図５は、図４のスイッチング時間特性の立ち上り時間の詳細図を示すプロット（全体が１９０で示されている）である。図５は、時間の関数として、点Ｄにおける電圧（すなわち、ＶＤ)および点Ａにおける電圧（ＶＡ）の電圧をプロットしたグラフ１８２、１８４を含む図４のスイッチング時間特性の詳細な時間スケール拡大図である。図５に示されているように、ＶＤおよびＶＡの電圧立ち上がり時間は、ほぼ同時に起こる。特に、ＶＡの場合、電圧は、約３８ｎｓ（ナノ秒）において０Ｖから上昇し始めて、約８６ｎｓにおいて約３７０Ｖに至る（すなわち、４８ｎｓで）。同様に、ＶＤは、約３８ｎｓにおいて０Ｖから上昇し始めて、約８８ｎｓにおいて約８００Ｖに至る（すなわち、５０ｎｓで）。８００Ｖ電圧は、トランジスタ１５４１およびトランジスタ１５４２にわたって、分散されて実質的に平衡化された電圧降下によって、効果的に維持される。高電圧スイッチング装置１５０は、４ｎｓの個別のスイッチング素子（トランジスタ１５４１およびトランジスタ１５４２）間の同期のための許容差を達成する。
高電圧スイッチング装置１５０を「オフ」状態にするために、コントローラ１６８は、例えば、ピンチオフ電圧未満であるトランジスタ１５４１のゲート端子とソース端子との間の電位差（例えば、ｖｇｓ（Ｕ１）＝０）を誘導することによって、制御信号を生成する（あるいは、オフにする、遮断するなど）ように構成され、動作可能である。その結果、トランジスタ１５４１は、導通状態になり（すなわち、「オン」状態になり）、トランジスタ１５４１のドレイン端子は、点Ａにおける電圧と共に、接地状態になり、点Ａにおける電圧が、ツェナーダイオード１６２のツェナー電圧降下未満になり、ツェナーダイオード１６２を停止させる。点Ｂにおける０に向かう電圧の低下は、それに対応して、トランジスタ１５４２がオフになる（すなわち、ドレイン端子とソース端子との間が非導通状態になる）までトランジスタ１５４２のｖｇｓ（Ｍ１）を低下させる。
同時に、トランジスタ１５４２のソースの電圧低下の後、それに対応して、コンデンサ１６０を介して効果的に放電するそのゲート上の電圧低下が生じる。したがって、コンデンサ１６０は、ゲート・ソース追従機構の時間のずれを低減する。トランジスタ１５４２のゲートとソースと間の電位差の低下は、ピンチオフ電圧ＶＰ（Ｕ２）を下回るまで低下するので、トランジスタ１５４２はオンに切り替わる（すなわち、ソースとドレインとの間が導通状態になる）。
次に図６を参照する。図６は、図４のスイッチング時間特性の立ち下がり時間の詳細図を示すプロット（全体が１９２で示されている）である。図６は、時間の関数として、点Ｄにおける電圧（すなわち、ＶＤ)および点Ａにおける電圧（ＶＡ）の電圧をプロットしたグラフ１８２、１８４を含む図４のスイッチング時間特性の詳細な時間スケール拡大図である。図６に示されているように、ＶＤおよびＶＡの電圧立ち下がり時間は、ほぼ同時に起こる。特に、ＶＡ（破線で示されている）の場合、電圧は、約４５ｎｓ（ナノ秒）において約３７０Ｖから低下し始めて、約７５ｎｓにおいて約０Ｖに至る（すなわち、３０ｎｓで）。同様に、ＶＤ（実線で示されている）は、４５ｎｓにおいて約８００Ｖから低下し始めて、約７５ｎｓにおいて０Ｖに至る（すなわち、３０ｎｓで）。８００Ｖは、トランジスタ１５４１およびトランジスタ１５４２にわたって、分散されて実質的に平衡化された電圧降下によって、効果的に維持される。
ここで図７を参照する。図７は、図２の高電圧スイッチング装置の別の実施態様（全体が２００で示されている）の概略図である。図７は、高電圧スイッチング装置２００を示しており、これは、各々がトランジスタ１５４１およびトランジスタ１５４２のゲート端子に直列接続された追加の抵抗器２０４（「Ｒ２」）、２０６（「Ｒ３」）以外は、図３Ｂの高電圧スイッチング装置１００の構成、動作、および機能と実質的に同様である。図３Ｂに示されているのと同じ番号が付された構成要素は、同じ機能を有する。図３Ｂの高電圧スイッチング装置１００と同様に、高電圧スイッチング装置２００は、周辺機器（すなわち、コントローラ１１２、高電圧電源１１４、および負荷１１６）と結合されるように構成され、動作可能である。高電圧スイッチング装置２００は、周辺機器と共に、図７では、まとめて２０２で表される。抵抗器２０４、２０６（本明細書では「電流制限抵抗器」とも呼ばれる）はそれぞれ、トランジスタ１５４１およびトランジスタ１５４２のそれぞれのゲートを流れる電流を制限するように構成され、動作する。
ここで図８を参照する。図８は、図２Ａ〜図２Ｃの高電圧スイッチング装置のさらに別の実施態様（全体が２２０で示されている）の概略図である。図８は、高電圧スイッチング装置２２０を示しており、これは、ツェナーダイオード１６２と並列になるように移動されるコンデンサ１６０（Ｃ２）（図３Ｂ）（ここではコンデンサ２２６（Ｃ３）と示されている）以外は、図３Ｂの高電圧スイッチング装置１００の構成、動作、および機能と実質的に同様である。図８において、図３Ｂに示されているのと同じ番号が付された構成要素は、同じ機能を有する。 図３Ｂの高電圧スイッチング装置１００と同様に、高電圧スイッチング装置２２０は、周辺機器（すなわち、コントローラ１６８、高電圧電源１６０、および負荷１７２）と結合されるように構成され、動作可能である。高電圧スイッチング装置２２０は、周辺機器と共に、図８では、まとめて２２２で表される。高電圧スイッチング装置２２０は、コンデンサ２２６がツェナーダイオード１６２と並列にされる（さらにコンデンサ１６０が除去される）ことによって、高電圧スイッチング装置１００（図１、図２Ａおよび図２Ｂ）と同様に機能する。本質的には、トランジスタ１５４１が（コントローラ１６８から制御信号を受信した後に）オフに切り替わることで、接地に対する点「Ａ」の電位差は、０から電圧Ｖ２へと上昇する。コンデンサ２２６は、ツェナーダイオード１６２が作動状態になる前に、抵抗器１６４で形成された直列ＲＣ回路を介して充電を開始する。結果として、抵抗器１６４の立ち上がり電圧降下（すなわち、点「Ｂ」の電圧）は、閾値電圧Ｖｔ（Ｍ１）を超えるトランジスタ１５８のゲート端子とソース端子との間の電位差（すなわち、ＶＧＳ（Ｍ１））を誘導し、このことが、トランジスタ１５８をオンに切り替える。点「Ａ」の立ち上がり電圧は、最終的にツェナー電圧を越えて、ツェナーダイオード１６２を導通状態にする。点「Ａ」における電圧上昇は、ツェナーダイオード１６２のツェナー電圧と抵抗器１６４の電圧降下（すなわち、ＶＢ）との和によって制限される。したがって、コンデンサ２２６は、トランジスタ１５４１およびトランジスタ１５４２のスイッチング時間を効果的に同期させるように、トランジスタ１５８のスイッチングを容易にし、促進するように構成され、動作可能である。スイッチング時間同期装置１０８（図２Ａ）は、主に、コンデンサ２２６（図８）によって実装される。電圧リミッタ１１０（図２Ａ〜図２Ｃ）は、主に、ツェナーダイオード１６２（図３Ｂ）によって実装される。
ここで、図９を参照する。図９は、本開示の技術に従って構築され、動作可能である図２Ａの高電圧スイッチング装置の概略ブロック図であり、高電圧電源を有する高電圧スイッチング装置と負荷との間の別の結合構成を示す図である。図９は、図２Ａの高電圧スイッチング装置１００、高電圧電源１１４、および負荷１１６を示す。高電圧電源１１４および負荷１１６は、互いに直列に結合され得、一般に、スイッチング素子１０４１、１０４２、１０４３、…、１０４Ｎと結合するように構成され、動作可能である。高電圧スイッチング装置１００は、対の一方の端子（分岐）がスイッチング素子＃１（１０４１）〜＃Ｎ（１０４Ｎ）のいずれか１つに結合され、対の別の端子（分岐）が高電圧スイッチング装置１００の共通接地と結合されるように、高電圧電源１１４・負荷１１６の対が結合されるのを可能にする。図２Ａ、図２Ｂ、および図２Ｃに示されている特定の例示的な結合構成は、スイッチング素子１０４１、１０４２、１０４３、…、１０４Ｎの阻止電圧の合計の全範囲（すなわち、「最大阻止電圧」）が使用される、典型的な実施態様を示している。図９に示されているさらに一般的な結合構成は、最大阻止電圧未満の（または最大阻止電圧に等しい）阻止電圧が実現され得るケースを示している。例えば、本開示の技術に従う電圧平衡構成は、スイッチング電圧がスイッチング素子１０４１、１０４２、１０４３、…、１０４Ｎの電圧降下にほぼ均等に分配され、そのことにより、各々のスイッチング素子がスイッチング電圧の１／Ｎにほぼ等しい阻止電圧を維持する構成である。この実施例によれば、高電圧電源・負荷対の任意のスイッチング素子への結合は、共通接地に対する異なるスイッチング素子の範囲に含まれるスイッチング素子の数の約Ｎ倍に等しい阻止電圧のスイッチングを可能にする。例えば、高電圧電源・負荷対のスイッチング素子１０４３への結合構成は、スイッチング素子の阻止電圧の３倍の阻止電圧のスイッチング（すなわち、電圧平衡回路において）を可能にするであろう。各々のスイッチング素子が異なる阻止電圧を有する非電圧平衡回路の場合、またはスイッチング電圧がスイッチング素子間で等しく分配される場合、高電圧電源１００は、それぞれのスイッチング素子の個々の阻止電圧の合計である値を有するスイッチング電圧のスイッチングを可能にするであろう。
次に図１０Ａ、図１０Ｂ、図１０Ｃ、および図１１を参照する。図１０Ａは、本開示の技術の実施形態に従って構築され、動作可能であるＧａＮ高電子移動度トランジスタ（ＨＥＭＴ）トランジスタの物理的構造（全体が２５０で示されている）の概略図である。図１０Ｂは、図１０Ａのトランジスタの物理的構造の一部に関連する等価回路（全体が２７０で示されている）の概略図である。図１０Ｃは、本開示の技術の実施形態に従って構築され、動作可能である、直列構成で接続された図１０Ａのタイプの２つのトランジスタの等価回路（全体が３００で示されている）の概略図である。図１１は、図１０Ａおよび図１０ＢのＧａＮ ＨＥＭＴトランジスタのバッファ層を流れるリーク電流のＩ−Ｖ曲線の概略図である。図１０Ａおよび図１０Ｂは、ソース端子２５２、ゲート端子２５４、ドレイン端子２５６、基板層２５８、バッファ層２６０、チャネル層２６２、２次元電子ガス（２ＤＥＧ）領域２６４、およびバリア層２６６を含むＧａＮトランジスタ２５０を示す。基板層２５８の組成は、ＧａＮ／ＡｌＧａＮ層から構成されるバッファ層２６０がエピタキシャルに成長する（例えば、ＧａＮ−ｏｎ−Ｓｉ、ＧａＮ−ｏｎ−ＳｉＣ）のを可能にする材料を含む、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）などを含む可能な材料のリストから選択される。バッファ層２６０は、典型的には、超格子ＧａＮ／ＡｌＧａＮ炭素ドープＧａＮ層、および非意図的にドープされている（ＵＩＤ）ＧａＮチャネルから構成される。チャネル層２６２は、ＧａＮから構成される。上部ＡｌＧａＮバリア層は、下部ＵＩＤ ＧａＮ層との界面において圧電電荷−２ＤＥＧを誘導する。炭素ドープ層は、ｐ型ドープ材料のように挙動し、２ＤＥＧ２６４（すなわち、電子の運動が２次元である）の対応するｎチャネルとのｐｎ接合を形成する。バリア層２６６は、図１０Ａに示されるように、チャネル層２６２の上に配置される。
本開示の技術の原理によれば、高出力スイッチング装置（例えば、１００、２００、２２０）で使用されるトランジスタ２５０の物理的構造は、スイッチング電圧が直列結合されたトランジスタ間でほぼ均等に分配され、そのことにより電圧平衡回路が実現されるように、自己平衡特性を可能にする。この自己平衡特性の促進は、少なくとも部分的にバッファ層２６０の固有の特性によって実現される。バッファ層２６０の等価回路は、例えば、図１０Ｂに示されているように表現され得る。図１０Ｂは、トランジスタの物理的構造内の異なる層にわたる例示的な等価回路の個別の構成要素を示す。特に、等価回路は、抵抗器ＲＢＵＦＦＥＲ（すなわち、基板層２５８の電気抵抗を表す）、コンデンサＣＤＳ（すなわち、ドレイン・ソース間の容量を表す）、抵抗器ＲＤＳ（すなわち、ドレイン・ソース間の抵抗を表す）、トランスコンダクタンスｇＭの表示、抵抗器ＲＳ（すなわち、ソースの抵抗を表す）、抵抗器ＲＳＧ（すなわち、ソース・ゲート間の抵抗を表す）、コンデンサＣＧＳ（すなわち、ゲート・ソース間の容量を表す）、コンデンサＣＧ（すなわち、ゲートの容量を表す）、抵抗器ＲＧ（すなわち、ゲートの抵抗を表す）、抵抗器ＲＤＧ（すなわち、ドレイン・ゲート間の抵抗を表す）、コンデンサＣＤＧ（すなわち、ドレイン・ゲート間の容量を表す）、および抵抗器ＲＤ（ドレインの抵抗を表す）を含む。
図１０Ｃをさらに参照すると、２つの同様のトランジスタ３０２１、３０２２は、トランジスタ３０２１のドレイン端子（Ｄ）がトランジスタ３０２２のソース端子（Ｓ）に接続されるように、直列構成で互いに接続される。トランジスタ３０２１、３０２２は、実際には、それらの間にわずかな統計的変動があり得るが、同一の物理的構造、特性、機能、および等価回路を有する。本開示の技術の特定の実施態様によれば、トランジスタ３０２１、３０２２はそれぞれ、図３のトランジスタ１５４１、１５４２に対応する。実際に、それぞれの等価回路および構成要素によって示されるトランジスタの類似性は、トランジスタ３０２１、３０２２の各々の電圧降下、ならびに図２Ａ、図２Ｂ、図２Ｃ、図３、図７、図８、図９に示されているスイッチング素子の電圧降下の均等化に関与する分圧器構成を可能にする。同じ物理的構造およびサイズを有するトランジスタ（たとえば、図１０Ａおよび図１０Ｂに示されている）ならびに同じ等価回路（図１０Ｃに示されている）の使用は、電圧平衡回路の実現をさらに可能にする。図１１は、ソースから基板へバッファ層２６０を流れるリーク電流およびリーク電流と電圧Ｖｓｂ（Ｓｉ基板上へのバイアス）との関係のＩ−Ｖ（電流−電圧）曲線３５０の一例を示す。初期電流降下は、トラップ充填効果に関連しており、ダイオードのような電流挙動を裏付ける。
本開示の技術は、上記で具体的に示され、説明されたものに限定されないことを当業者は理解するであろう。むしろ、本開示の技術の範囲は、以下の特許請求の範囲によってのみ定義される。

Claims (33)

  1. 高電圧電源をスイッチングするための装置であり、
    第１のスイッチング素子から始まり最後のスイッチング素子で終端する直列接続の複数のスイッチング素子であって、前記装置により前記高電圧電源と前記スイッチング素子のうちの選択された１つとの結合が可能になる、スイッチング素子と、
    前記スイッチング素子に結合された電圧リミッタと、
    スイッチング時間同期装置と
    を備える装置であって、
    前記第１のスイッチング素子は、前記装置のスイッチング状態を変更するための制御信号を直接受信するように構成され、前記第１のスイッチング素子は、前記直列接続の連続する前記スイッチング素子のスイッチング状態のカスケード式遷移を容易にするように構成され、前記スイッチング時間同期装置は、連続する前記スイッチング素子の前記スイッチング状態への遷移が有効になる時間を同期させるように構成され、前記電圧リミッタは、前記遷移中に前記スイッチング素子に対する過電圧条件を制限するように構成される、前記装置。
  2. 前記スイッチング素子は、トランジスタである、請求項１に記載の装置。
  3. 前記スイッチング素子は、前記スイッチング素子間で前記高電圧電源の印加電圧を均等に分配するように構成される、請求項１に記載の装置。
  4. 前記第１のスイッチング素子は、前記装置の前記スイッチング状態の前記変更を可能にするための前記制御信号を送信するように構成されたコントローラに結合するように構成される、請求項１に記載の装置。
  5. 前記スイッチング素子の個々のスイッチング素子のそれぞれの阻止電圧は、前記高電圧電源の印加電圧より低い、請求項１に記載の装置。
  6. 前記スイッチング時間同期装置は、個々の前記スイッチング素子の前記スイッチング状態間の遷移時間を最小限にするようにさらに構成される、請求項１に記載の装置。
  7. 前記電圧リミッタは、前記スイッチング素子間での前記高電圧電源の印加電圧の均一な分配を容易にするようにさらに構成される、請求項１に記載の装置。
  8. 前記電圧リミッタは、前記スイッチング素子の各々の電圧降下をそれぞれの降伏電圧未満に制限するように構成される、請求項１に記載の装置。
  9. 前記スイッチング素子は、高速スイッチングトランジスタである、請求項１に記載の装置。
  10. 前記電圧リミッタおよび前記スイッチング時間同期装置は、２つの連続する前記スイッチング素子を結合する結合点で前記スイッチング素子と結合される、請求項１に記載の装置。
  11. 前記電圧リミッタは、前記スイッチング素子間での前記高電圧電源の印加電圧の均一な分配を維持するように構成される、請求項１０に記載の装置。
  12. 前記スイッチング時間同期装置は、前記スイッチング素子の前記スイッチング状態の時間同期を可能にするための少なくとも１つの基準時間信号を生成するように構成される、請求項１０に記載の装置。
  13. 前記直列接続の前記スイッチング素子のそれぞれに並列に接続された少なくとも１つの並列接続スイッチング素子をさらに備える、請求項１に記載の装置。
  14. 前記スイッチング素子の各々は、少なくとも１つの前記並列接続スイッチング素子に並列に接続される、請求項１３に記載の装置。
  15. 前記スイッチング素子は、
    電界効果トランジスタ（ＦＥＴ）、
    接合ゲート電界効果トランジスタ（ＪＦＥＴ）、および
    窒化ガリウム（ＧａＮ）高電子移動度トランジスタ（ＨＥＭＴ）
    から成るリストから選択される、請求項１に記載の装置。
  16. 前記高速スイッチングトランジスタの各々は、ゲート端子、ソース端子、およびドレイン端子を含み、前記直列接続の結合は、前記スイッチング素子のうちの１つの前記ドレイン端子を、前記直列接続の前記高速スイッチングトランジスタのうちの別の連続するトランジスタの前記ソース端子に順次接続することを含む、請求項９に記載の装置。
  17. 前記高速スイッチングトランジスタは、ノーマリーオン型である、請求項９に記載の装置。
  18. 前記電圧リミッタは、前記直列接続の第２のスイッチング素子の前記ゲート端子に接続された少なくとも１つの逆バイアスダイオードを含む、請求項１６に記載の装置。
  19. 前記スイッチング時間同期装置は、前記直列接続の前記第２のスイッチング素子の前記ゲート端子に接続された少なくとも１つのコンデンサを含む、請求項１８に記載の装置。
  20. 前記逆バイアスダイオードと前記コンデンサは、並列に接続される、請求項１９に記載の装置。
  21. 前記電圧リミッタは、前記逆バイアスダイオードとのダイオード・抵抗器直列接続を形成する抵抗器をさらに含み、前記ダイオード・抵抗器直列接続の一方の分岐は、２つの連続する前記スイッチング素子間の結合点に接続される、請求項１９に記載の装置。
  22. 前記逆バイアスダイオードの逆降伏電圧は、前記高電圧電源の印加電圧を前記２つの連続する前記スイッチング素子間で等しく分圧するように選択される、請求項２１に記載の装置。
  23. 前記スイッチング時間同期装置は、前記ダイオード・抵抗器直列接続の結合点で結合されたゲート端子と、前記コンデンサと並列に接続されたドレイン端子およびソース端子とを含むスイッチングトランジスタをさらに含む、請求項２１に記載の装置。
  24. 前記スイッチング時間同期装置は、前記スイッチング素子の前記スイッチング状態の前記遷移が同時に発生するように前記遷移を同期させるように構成される、請求項１に記載の装置。
  25. それぞれの前記高速スイッチングトランジスタのそれぞれの前記ゲート端子に直列接続された電流制限抵抗器をさらに備える、請求項２３に記載の装置。
  26. 前記スイッチング時間同期装置は、コンデンサを含み、前記電圧リミッタは、前記コンデンサに並列接続された逆バイアスダイオードを含み、そのことにより、一方の分岐が２つの連続する前記スイッチング素子間の結合点で結合されたダイオード・コンデンサ並列回路が形成される、請求項１６に記載の装置。
  27. 前記ダイオード・コンデンサ並列回路の他方の分岐は、抵抗器と結合される、請求項２６に記載の装置。
  28. 前記逆バイアスダイオードは、ツェナーダイオード、および過渡電圧抑制（ＴＶＳ）ダイオードから選択されたタイプのダイオードである、請求項１８に記載の装置。
  29. 前記スイッチングトランジスタは、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、およびバイポーラ接合トランジスタ（ＢＪＴ）から選択されたタイプのトランジスタである、請求項２３に記載の装置。
  30. 前記装置は、前記高電圧電源および負荷を含む直列接続の対のスイッチングを可能にし、前記直列接続の対の一方の分岐は前記スイッチング素子のうちの１つと結合することができ、他方の分岐は前記装置の共通接地と結合することができ、そのことにより、前記スイッチング素子の各々は前記スイッチング素子の数の逆数に等しい前記高電圧電源の印加電圧を維持する、請求項１に記載の装置。
  31. 前記スイッチング素子は、ドレイン端子、ソース端子、基板の上のバッファ層の上にあるチャネル層の上の２次元電子ガス（２ＤＥＧ）領域の上にあるバリア層の上のゲート端子を含む物理的構造を有する窒化ガリウム（ＧａＮ）トランジスタである、請求項１に記載の装置。
  32. 前記バッファ層は、（１）ＧａＮ／ＡｌＧａＮ層、（２）ＧａＮ／ＡｌＧａＮ炭素ドープＧａＮ層および非意図的にドープされている（ＵＩＤ）ＧａＮチャネルのいずれかから構成される、請求項３３に記載の装置。
  33. 前記物理的構造は、前記スイッチング素子間の電圧降下の均等化を可能にする、請求項３３に記載の装置。
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