JP2013026982A - 半導体スイッチ回路 - Google Patents
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【解決手段】ESD保護回路103は、共通端子41とグランドとの間に設けられており、共通端子41側から順に、ESD保護スイッチ素子としての複数の直列接続された電界効果トランジスタ31−1〜31−4と、逆接続された一組のESD保護素子としてのダイオード32−1,32−2が直列接続されると共に、電界効果トランジスタ31−1〜31−4は、ゲートが相互に接続されてグランドに接続されており、ESD保護素子のダイオード32−1,32−2による静電容量を低減し、高いESD保護耐圧の確保が可能となっている。
【選択図】図1
Description
この種の従来回路としては、例えば、図3に示された構成のSPDT(Single Plole Dual Throw)スイッチ回路がある。
以下、図3を参照しつつ、従来の半導体スイッチ回路について説明する。
この半導体スイッチ回路は、第1の個別端子P1と第2の個別端子P2との間に第1及び第2の単位スイッチ201,202が直列接続され、これら第1及び第2の単位スイッチ201,202の相互の接続点に共通端子PCが接続されて、SPDTスイッチ回路が構成されたものとなっている。
また、この従来回路にあっては、いわゆるシャントスイッチに代えて、ESD保護を強化するために、ダイオードを互いに逆方向(Back-to-Back)に接続したものを最小単位として、それを10個直列接続して構成されたESD保護素子203が共通端子PCとグランドとの間に設けられたものとなっている。
先に述べたように、この従来回路においては、ダイオードを用いたESD保護素子203が設けられているが、ダイオードを用いているため、高いクランプ電圧と、高周波信号に対して小さい静電容量が得られるものとなっている。
また、ESD保護素子による高周波信号に対する影響は、静電容量によるリアクタンスの非線形性が無視できない場合もある。すなわち、ESD保護素子が半導体素子を用いて構成されているため、あるクランプ電圧でオン状態に切り替わるという非線形性を有し、リアクタンスの非線形性は避けられない。さらに、高周波のスイッチ回路においては、1電源化のために高周波信号経路を正電圧にバイアスすることが従来から行われており、これによりESD保護素子が高周波端子に接続されていると、直流的にバイアスが印加された状態になる。例えば、ESD保護素子をダイオードで構成した場合、これに直流バイアスを与えると、静電容量が高周波信号に対して対称に変化しないため、これによるひずみが発生することとなる。
この図4に示された従来回路においては、第1の個別端子P1とグランドとの間に、シャントスイッチ204が設けられたものとなっている。
かかる構成においては、ESD保護素子としてのダイオード52−1,52−2の静電容量は、シャントキャパシタ53の静電容量に隠れるため、問題となることはない。また、ダイオード52−1,52−2が設けられている部位は、シャントキャパシタ53で高周波的に接地されているため、高周波信号が通ることはない。そのため、この図4の従来回路では、ESD保護素子であるダイオード52−1,52−2から発生するひずみが問題となることはない。
なお、この種の従来回路としては、例えば、特許文献1等に開示されたものがある。
このように多数のESD保護素子を用いた場合にはESDクランプ電圧が高くなってしまい、ESD保護が却って難しくなるという問題も生ずる。例えば、1段のESD保護素子のクランプ電圧が10Vの場合には、10段直列では100Vのクランプ電圧となり、保護対象としているスイッチ素子を保護するにはやや高すぎるものとなってしまう。
ESD保護素子は、素子固有のクランプ電圧以上の電圧が印加されると、ON状態となり、そのクランプ電圧以下の場合にはOFF状態となり、主に小さな容量性リアクタンスを示す。
高周波信号に対するひずみ発生は、容量性リアクタンス、すなわちOFF時の静電容量の非線形性に起因する。
そのため、ひずみ低減のためには、OFF容量を減らすことが最も効果的な方法であり、単純にESD保護素子のサイズを小さくするか、あるいは、直列接続により、静電容量を小さくするのが最も簡単で一般的な方法である。
したがって、ESD保護素子のサイズや、直列接続により容量の低減は、完全にトレードオフ関係にあり、双方を満足させられる場合もあるが、両立不可能ということも起こり得る。
特に、大電力に対して低ひずみを要求する場合は、ESD保護素子のサイズを小さくすることと、直列接続により容量の低減は、両立不能なレベルとなることが想定できる。
少なくとも1つの共通端子と、2つ以上の個別端子を有し、前記共通端子と前記個別端子とが、前記個別端子のそれぞれに対応して設けられた単位スイッチにより選択的に導通状態とされるよう構成されてなる半導体スイッチ回路において、
前記共通端子とグランドとの間には、ESD保護回路が設けられ、
前記ESD保護回路は、前記共通端子側から順に、ESD保護スイッチ素子としての直列接続された複数の電界効果トランジスタと、逆接続された一組のESD保護素子としてのダイオードが直列接続されてなり、
前記直列接続された複数の電界効果トランジスタは、ゲートが相互に接続されてグランドに接続されてなるものである。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における半導体スイッチ回路の回路構成について図1を参照しつつ説明する。
本発明の実施の形態における半導体スイッチ回路は、2つの単位スイッチ101,102によりSPDT(Single Plole Dual Throw)スイッチが構成されると共に、ESD保護回路103が設けられてなるものである。
すなわち、第1の単位スイッチ101はFET11〜14が直列接続されて構成されており、第2の単位スイッチ102はFET15〜19が直列接続されて構成されたものとなっている。
なお、電界効果トランジスタは、高周波特性に優れ、ON抵抗の小さい、ガリウムヒ素電界効果トランジスタ(GaAs FET)、又は、ガリウムヒ素ヘテロ接合型電界効果トランジスタを用いるのが好適である。また、単位スイッチにおけるFETの段数、すなわち、直列接続するFETの数は、上述の例に限定される必要はなく、任意に設定し得るものである。
そして、FET11のドレイン(又はソース)は、後述する第2の単位スイッチ102のFET15のソース(又はドレイン)と接続されると共に、共通端子(図1においては「PC」と表記)41と接続されたものとなっている。
また、FET11〜FET14の各ゲートは、それぞれゲート抵抗器21−1〜21−4を介して相互に接続されて、外部から第1のゲート制御電圧VCTL1が印加可能とされている。
そして、FET15のドレイン(又はソース)は、先に述べたようにFET11のドレイン(又はソース)と接続されると共に、共通端子(図1においては「PC」と表記)41と接続されたものとなっている。
また、FET15〜FET18の各ゲートは、それぞれゲート抵抗器22−1〜22−4を介して相互に接続されて、外部から第2のゲート制御電圧VCTL2が印加可能とされている。
かかるESD保護回路103は、ESD保護スイッチ素子としての4つのESD用FET31−1〜31−4と、互いに逆方向(Back-to-Back)に接続されて一組をなすESD保護素子としてのESD保護ダイオード32−1,32−2とを主たる構成要素として構成されたものとなっている。
ESD保護ダイオード32−1とESD保護ダイオード32−2は、カソードが相互に接続され、ESD保護ダイオード32−2のアノードはグランドに接続されたものとなっている。
また、ESD用FET31−1〜31−4のゲートは、それぞれゲート抵抗器33−1〜33−4を介してグランドに接続されている。
まず、SPDTスイッチとしての動作は従来同様であるので、概略的に説明することとする。すなわち、正常な動作電圧が外部より供給され、所望する信号通過経路に応じて、第1及び第2の制御電圧VCTL1,VCTL2を設定することにより、共通端子41と第1及び第2の個別端子42,43のいずれかとが導通状態とされる。
かかる通常動作状態においては、ESD保護回路103において、ESD用FET31−1〜31−4のゲート制御電圧は接地電位であり、これに対して、共通端子41、第1及び第2の個別端子42,43は、正電圧にバイアスされるので、ESD保護回路103はOFF(オフ)状態となる。
ここで、例えば、共通端子41からESDが印加されるとした場合についてESD保護機能について説明すれば、次述する如くとなる。
まず、正のESD電圧が印加される場合について説明する。
ESD電圧印加開始後、共通端子41の電位は次第に正の電圧領域で上昇する。
ESD電圧の印加開始後、共通端子41の電位は、次第に負の電圧領域で低下してゆく。一方、ESDダイオード32−1,32−2の電位も同時に負の電圧領域で低下するが、その絶対値がESDダイオード32−1,32−2のクランプ電圧Vclampを越えると低抵抗状態に移行し、ESDダイオード32−1,32−2の両端の電位は上昇しなくなる。
したがって、ESD用FET31−1〜31−4、ESD保護ダイオード32−1,32−2の双方がON状態となるため、共通端子41に対するESD保護素子として放電が行われることとなる。
まず、ESD用FET31−1〜31−4のゲート・ソース間、又は、ゲート・ドレイン間の2端子ブレーク電圧をVBR、ESD用FETの段数をNSW、ESD保護ダイオード32−1,32−2の段数をMDX1、ESD保護ダイオード32−1,32−2のクランプ電圧をVclampとすると、本発明の実施の形態におけるESD保護回路103によるクランプ電圧VCLYは、下記する式の如くとなる。
まず、ESD保護ダイオードの段数をMDX2とすると、ESD保護ダイオードのみによるESD保護を行う場合の従来のクランプ電圧VCLYは、下記する式の如くとなる。
まず、スイッチ素子としてのFETの一般的なOFF容量値CSWoffは0.1pF/単位程度であり、例えば、4段スタック回路で、ON抵抗一定となるように設計すると、4単位分のサイズが必要となり、結局、OFF容量はそのままで0.1pFとなる。
ESD保護ダイオードについては、ESD放電電流密度に配慮する必要がある。HBM(Human Body Model)に対する耐圧で4kVは一般的には半導体素子として十分なESD耐量の指標であり、この際のESD電流IHBM4kは、下記する式の如くとなる。
一方、スイッチ素子としてのFETのESD放電電流は、経験値として0.5単位程度で2.66Aである。
したがって、ESD用FETに必要なサイズは0.5単位、4段スタックとすると、結局、本発明の実施の形態のESD保護回路103におけるOFF容量COFFXは、ESD用FETのサイズをUSWとすると、下記する式の如くとなる。
このように、OFF容量の絶対値を小さくすることで、ひずみの低減を図ることができる。
図2には、本発明の実施の形態における半導体スイッチ回路の損失特性の変化例が従来回路の同様な変化例と共に示されており、以下、同図について説明すれば、まず、横軸は入力高周波信号の周波数を、縦軸は挿入損失を、それぞれ示している。
同図によれば、本発明の実施の形態における半導体スイッチ回路では、従来に比して、周波数が高くなるほど挿入損失が改善されることが確認できる。
本発明の実施の形態における半導体スイッチ回路においては、ESD用FET31−1〜31−4のゲートを接地し、ESD用FET31−1〜31−4を常時OFF状態としたものとなっている。
すなわち、ESD保護回路103を、第1の個別端子42や第2の個別端子43に設けた場合には、共通端子41から見込んだクランプ電圧が高くなってしまい、保護機能が低下してしまうが、ESD保護回路103を共通端子41に接続することにより、そのような不都合が確実に回避され、安定性、信頼性の高いESD保護機能が実現できる。
さらに、ESD保護ダイオード32−1,32−2には、図4の従来回路におけるシャントキャパシタ53が不要のため回路の簡素化ができるものとなっている。
32−1,32−2…ESD保護ダイオード
101…第1の単位スイッチ
102…第2の単位スイッチ
103…ESD保護回路
Claims (1)
- 少なくとも1つの共通端子と、2つ以上の個別端子を有し、前記共通端子と前記個別端子とが、前記個別端子のそれぞれに対応して設けられた単位スイッチにより選択的に導通状態とされるよう構成されてなる半導体スイッチ回路において、
前記共通端子とグランドとの間には、ESD保護回路が設けられ、
前記ESD保護回路は、前記共通端子側から順に、ESD保護スイッチ素子としての直列接続された複数の電界効果トランジスタと、逆接続された一組のESD保護素子としてのダイオードが直列接続されてなり、
前記直列接続された複数の電界効果トランジスタは、ゲートが相互に接続されてグランドに接続されてなることを特徴とする半導体スイッチ回路。
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