JPH11101986A

JPH11101986A - 表示装置及び表示装置用大基板

Info

Publication number: JPH11101986A
Application number: JP9261932A
Authority: JP
Inventors: Masashi Jinno; 優志神野; Kyoko Hirai; 恭子平井
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1997-09-26
Filing date: 1997-09-26
Publication date: 1999-04-13
Also published as: KR100645405B1; US20010055085A1; US6774957B2; TW466369B; US20040233370A1; KR19990030141A

Abstract

(57)【要約】【課題】ドライバー一体型ＬＣＤにおいて、製造過程
に発生する静電気による素子の特性悪化を防ぎ、歩留ま
りを向上する。【要約】基板2周縁部に、ＴＦＴ素子の下部電極層であるＣｒ
からなる電気遮蔽線10を設ける。基板製造の早い段階で
静電気対策が行われるので、以降の工程において静電気
が発生しても基板上の素子は静電破壊から保護される。
電気遮蔽線10は、最終的には配線53の台座として用いら
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置（Ｌ
ＣＤ：liquid crystal display）であって、薄膜トラン
ジスタ（ＴＦＴ：thin film tansistor）を表示部にお
けるスイッチング素子として形成するとともに、周辺部
に駆動回路を構成すべく形成された周辺駆動回路一体型
ＬＣＤの製造方法に関し、特に、製造過程で発生する静
電気による素子の絶縁破壊を防止するものである。

【０００２】

【従来の技術】近年、ＬＣＤは、小型、薄型、低消費電
力などの利点のため、ＯＡ機器、ＡＶ機器の分野で実用
化進められている。特に、各画素に画素情報の書き換え
タイミングを制御するスイッチング素子としてＴＦＴを
配したアクティブマトリクス型は、大画面、高精細の動
画表示が可能となるため、各種テレビジョン、パーソナ
ルコンピュータなどのディスプレイに用いられている。

【０００３】ＴＦＴは絶縁性基板上に金属層とともに半
導体層を所定の形状に形成することにより得られる電界
効果型トランジスタ（ＦＥＴ：field effect transisto
r）である。アクティブマトリクス型ＬＣＤにおいて
は、ＴＦＴは、液晶を挟んだ一対の基板間に形成され
た、液晶を駆動するための各キャパシタンスに接続され
ている。

【０００４】特に、半導体層として、それまで多用され
てきた非晶質シリコン（ａ−Ｓｉ）に代わって、多結晶
シリコン（ｐ−Ｓｉ）を用いたＬＣＤが開発され、ｐ−
Ｓｉの結晶粒の形成あるいは成長のためにレーザー光を
用いたアニールが用いられている。一般に、ｐ−Ｓｉは
ａ−Ｓｉに比べて移動度が高く、ＴＦＴが小型化され、
高開口率及び高精細化が実現される。また、ゲートセル
フアライン構造による微細化、寄生容量の縮小による高
速化が達成されるため、ｎ−ｃｈＴＦＴとＰ−ｃｈＴＦ
Ｔの電気的相補結線構造即ちＣＭＯＳを形成することに
より、高速駆動回路を構成することができる。このた
め、駆動回路部を同一基板上に表示画素部の周辺に一体
形成することにより、製造コストの削減、ＬＣＤモジュ
ールの小型化が実現される。

【０００５】図１１は、このようなドライバー一体型Ｌ
ＣＤの大基板（１）の平面図である。ＬＣＤの一方の電
極基である各アクティブマトリクス基板（２）が４枚含
まれている。各アクティブマトリクス基板（２）は、中
央部に表示画素部（３）、その左右にゲートドライバー
（４）、その上にドレインドライバー（５）、その下に
プリチャージドライバー（６）が形成される予定の領域
がある。アクティブマトリクス基板（２）の下辺には、
フレキシブルプリントコネクタ（ＦＰＣ）が接続される
入力端部（７）がある。ＦＰＣには制御用信号を作成す
る集積回路が搭載され、ＦＰＣを介して、制御用信号が
入力端部（７）へ供給される。

【０００６】入力端部（７）からは、ゲートドライバー
（４）へと結ばれた垂直クロックパルス供給配線（４
１）及び垂直スタートパルス供給配線（４２）、ドレイ
ンドライバー（５）へと結ばれた水平クロックパルス供
給配線（５１）、水平スタートパルス供給配線（５２）
及びビデオデータ供給配線（５３）、及び、プリチャー
ジドライバー（６）へ結ばれた水平クロックパルス供給
配線（６１）及び水平スタートパルス供給配線（６２）
が引き出されている。

【０００７】この大基板（１）は、各アクティブマトリ
クス基板（２）毎に全面的に対応した共通電極を有する
対向ガラス基板が貼り合わされて、ブレイク線（８）に
沿ってカットすることにより、４枚のアクティブマトリ
クスパネルが得られる。図１２は各アクティブマトリク
ス基板（２）の拡大平面図である。表示画素部（３）
は、左右に延びたゲートライン（３１）と上下に延びた
ドレインライン（３２）が交差配置され、その交差部に
はスイッチ素子（３３）が形成され、液晶駆動用の表示
電極（３４）がこれに接続されている。

【０００８】ゲートドライバー（４）は、主にシフトレ
ジスタからなり、垂直クロックパルスに従ってゲートラ
イン（３１）へ走査信号電圧を供給する。ドレインドラ
イバー（５）は、主にシフトレジスタとサンプリングゲ
ートからなり、水平クロックパルスに従って表示信号電
圧を各ドレインライン（３２）へ供給する。また、プリ
チャージドライバー（６）は、必要により設けられ、主
にシフトレジスタからなる。プリチャージドライバー
（６）は、各走査期間において、ドレインドライバー
（５）よりも早くスタートされ、前の走査期間から各ド
レインライン（３２）に残った電圧を消去する。

【０００９】入力端部（７）では、入力端子（７１）が
配列され、各配線（４１，４２，５１，５２，５３，６
１，６２）が接続されている。スイッチ素子（３３）は
例えばＴＦＴであって、走査信号電圧により行毎に一斉
にオンされ、これに同期してドレインライン（３２）へ
供給された表示信号電圧が各表示電極（３４）へ印加さ
れる。各表示電極（３４）へ印加された電圧は、各表示
画素の表示情報として液晶の透過率を制御し、各表示画
素の明暗により表示画面が作成される。

【００１０】このようなドライバー一体型ＬＣＤは、基
板上にｐ−ＳｉＴＦＴを形成することにより作製され
る。即ち、表示画素部（３）におけるスイッチ素子（３
３）と同じ構造のＴＦＴを周辺に形成してＣＭＯＳを構
成することで、各種インバータ回路が同一基板上に形成
され、各ドライバー（４，５，６）を構成している。図
１３は、このようなアクティブマトリクス基板（２）の
主要各部の断面図である。左がＴＦＴ部、中央が配線
（４１，４２，５１，５２，５３，６１，６２）部、右
が入力端子（７１）部である。（１００）はガラス等の
基板、（１０１）及び（１２１）は、各々Ｃｒ等の第１
の導電層からなるゲート電極及び入力端台座、（１０
２）はゲート絶縁膜、（１０３）はｐ−Ｓｉ膜、（１０
４）は注入ストッパー、（１０５）は層間絶縁膜、（１
０６）、（１０７）、（１１６）及び（１２６）は、各
々Ａｌ等の第２の導電層からなるソース電極、ドレイン
電極、配線及び入力端、（１０８）は平坦化絶縁膜、
（１０９）及び（１２９）はＩＴＯ（indium tin oxid
e）からなる表示電極、入力端コンタクト膜である。

【００１１】図より分かるように、図１２における入力
端子（７１）は、入力端台座（１２１）、入力端（１２
６）及び入力端コンタクト膜（１２９）の３層構造から
なる。配線（１１６）と一体の入力端（１２６）は高導
電性のＡｌ等により形成されるが、基板（１００）との
接着性が悪い。従って、Ａｌ、ガラスのいずれとも接着
性が良いＣｒからなる入力端台座（１２１）を入力端
（１２６）の下地として介在させることで基板（１０
０）との接着性を高めている。

【００１２】また、入力端（１２６）はＦＰＣとの接着
材として用いられる異方性導電樹脂との相性が悪い。こ
のため、異方性導電樹脂との相性がよいＩＴＯからなる
入力端コンタクト膜（１２９）を介在させることで、Ｆ
ＰＣとの接着性が高められる。これにより、ＬＣＤとＦ
ＰＣとの接着強度が向上される。

【００１３】

【発明が解決しようとする課題】図１１では、ゲートラ
イン（３１）とゲート電極（１０１）及び入力端台座
（１２１）が形成された状態が示されている。即ち、表
示画素部（３）において、スイッチング素子のゲート電
極（１０１）と、これに一体のゲートライン（３１）、
ドライバー部（４，５，６）において、ＣＭＯＳＴＦＴ
のゲート電極（１０１）と、結線のための下層配線、更
に、入力端部（７）において、入力端子（７１）の台座
（１２１）が形成され、ソース電極（１０６）、ドレイ
ン電極（１０７）、ドレインライン（３３）、及び、配
線（４１，４２，５１，５２，５３）はまだ形成されて
いない。

【００１４】図１３の構造からわかるように、アクティ
ブマトリクス基板の製造過程の初期の段階で、下部電極
配線層であるゲート電極（１０１）と入力端台座（１２
１）が形成された後、上部電極配線層であるソース電極
（１０６）、ドレイン電極（１０７）及び配線（１１
６）が形成されるまでに、ｐ−Ｓｉ膜（１０３）の成膜
とエッチング、各種絶縁膜（１０２，１０４，１０６）
の成膜とエッチング等の多数の工程がある。このため、
これらの工程を経る間に、基板（１）の特に周縁部に
て、摩擦等により静電気が発生することがある。特に、
入力端部（７）では、島状の入力端台座（１２１）が配
列されているので、これらが帯電すると周辺の金属への
放電が起こる。図１１の構造では、プリチャージドライ
バー（７）や、隣りのアクティブマトリクス基板（２）
のドレインドライバー（５）が入力端部（７）に近接さ
れているが、図１１の段階では、これらのドライバーを
構成するＴＦＴ素子はゲート電極（１０１）の形成が終
了しているので、入力端部（７）からの放電の影響を受
けやすい。特に、ゲート絶縁膜（１０２）や、ｐ−Ｓｉ
膜（１０３）が形成された状態では、このような静電気
の放電があると、素子特性の悪化や絶縁破壊を招く問題
がある。

【００１５】また、図１１における上段のアクティブマ
トリクス基板（２）に関して、ドレインドライバー
（５）は、大基板（１）の端部に当たるため、人手や、
装置の支持部との接触部分に近く、静電気を受けやす
い。

【００１６】

【課題を解決するための手段】本発明はこの課題を解決
するために成され、基板上に形成された、光調部材を変
調する表示電極群と、これら表示電極に表示信号電圧を
供給するための薄膜トランジスタ群と、これら薄膜トラ
ンジスタ群へ供給すべく他部で作成された信号電圧が入
力される入力端子群と、前記薄膜トランジスタ群と前記
入力端子とを結ぶ配線と、を有する表示装置において、
前記配線の一部または全部は、前記薄膜トランジスタを
構成する複数の導電層と同じ少なくとも２層の導電層の
積層構造により形成される構成である。

【００１７】特に、前記配線の一部または全部は、少な
くとも前記薄膜トランジスタを構成する最下部の導電層
と同じ導電層により形成されている構成である。また、
基板上に形成された、光変調部材を変調する表示電極群
と、これら表示電極に接続され表示信号電圧を供給する
ための第１の薄膜トランジスタと、前記表示電極群の周
辺に形成され前記第１の薄膜トランジスタを駆動するた
めの駆動信号を作成する複数の第２の薄膜トランジスタ
群と、これら第２の薄膜トランジスタ群を動作させるべ
く他部で作成された制御信号が入力される入力端子群
と、前記第２の薄膜トランジスタ群と前記入力端子とを
結ぶ配線と、を有する表示装置において、前記配線の一
部または全部は、前記第１または／及び第２の前記薄膜
トランジスタを構成する複数の導電層と同じ少なくとも
２層の積層構造により形成される構成である。

【００１８】特に、前記配線の一部または全部は、少な
くとも前記薄膜トランジスタを構成する最下部の導電層
と同じ導電層により形成されている構成である。特に、
前記配線の一部または全部は、前記複数の第２の薄膜ト
ランジスタ群のうちの少なくとも一つの群の外側を回っ
て形成されている構成である。これにより、薄膜トラン
ジスタの下部電極配線が下層の導電層により形成された
段階で配線の下層が形成されるので、基板の周縁部等に
発生した静電気放電が配線部に吸収遮蔽されるので、薄
膜トランジスタ群が静電破壊から保護される。

【００１９】また、基板上に形成された、光変調部材を
変調する表示電極群と、これら表示電極に接続され表示
信号電圧を供給するための第１の薄膜トランジスタと、
前記表示電極群の周辺に形成され前記第１の薄膜トラン
ジスタを駆動するための駆動信号を作成する複数の第２
の薄膜トランジスタ群と、これら第２の薄膜トランジス
タ群を動作させるべく他部で作成された制御信号が入力
される入力端子群と、前記第２の薄膜トランジスタ群と
前記入力端子とを結ぶ配線と、を有する表示装置におい
て、前記入力端子は、前記薄膜トランジスタを構成する
複数の導電層と同じ少なくとも２層の導電層の積層構造
により形成され、前記入力端子と前記第２の薄膜トラン
ジスタ群とは０．８ｍｍ以上離されている構成である。

【００２０】これにより、基板製造の早い段階で、入力
端子の下層に静電気が帯電しても、その放電による影響
が第２の薄膜トランジスタにまで及ぶことが抑えられ、
静電破壊防がれる。また、基板上に形成された、光変調
部材を変調する表示電極群と、これら表示電極に接続さ
れ表示信号電圧を供給するための第１の薄膜トランジス
タと、前記表示電極群の周辺に形成され前記第１の薄膜
トランジスタを駆動する駆動信号を作成する複数の第２
の薄膜トランジスタ群と、これら第２の薄膜トランジス
タ群を動作させるべく他部で作成された制御信号が入力
される入力端子群と、前記第２の薄膜トランジスタ群と
前記入力端子とを結ぶ配線とを有したアクティブマトリ
クス基板を複数含んだ表示装置用大基板において、前記
アクティブマトリクス基板の間隙に、前記第１または／
及び第２の薄膜トランジスタを構成する導電層のうち最
も下層の導電層と同じ導電層からなる第２の導電層が形
成された領域が設けられている構成である。

【００２１】これにより、大基板に発生した静電気が、
導電層に沿って放電され、あるいは、アクティブマトリ
クス基板の相互間の静電気が遮蔽され、薄膜トランジス
タの静電破壊が防がれる。特に、前記第２の導電層が形
成された領域は、前記アクティブマトリクス基板が個別
に切り離される際に、切り捨てられる構成である。

【００２２】これにより、表示装置の完成後に導電層が
独立して残ることが無く、導電層が表示に影響を及ぼす
ことが防がれる。

【００２３】

【発明の実施の形態】図１は、本発明の第１の実施の形
態にかかるドライバー一体型ＬＣＤの大基板（１）の平
面図である。大基板（１）は、ＬＣＤの一方の電極基板
となるアクティブマトリクス基板（２）を複数、本実施
の形態では４枚含んでいる。各アクティブマトリクス基
板（２）は、中央部に表示画素部（３）、その左右にゲ
ートドライバー（４）、上にドレインドライバー
（５）、下にプリチャージドライバー（６）が形成され
る領域がある。また、下辺に沿って、入力端部（７）が
形成される。

【００２４】図２は、各アクティブマトリクス基板
（２）の拡大平面図である。表示画素部（３）は、ゲー
トライン（３１）とドレインライン（３２）が交差配置
され、その交点にスイッチ素子（３３）が形成され、ス
イッチ素子（３３）には表示電極（３４）が接続されて
いる。スイッチ素子（３３）はＴＦＴであり、各ドライ
バー（４，５，６）は、このＴＦＴと同じ構造のＴＦＴ
からなるＣＭＯＳにより構成されている。

【００２５】また、入力端部（７）は、入力端子（７
１）が配列されている。各入力端子（７１）には、垂直
クロックパルス、垂直スタートパルス、水平クロックパ
ルス、水平スタートパルス、ビデオデータ信号、等が入
力される。各入力端子（７１）からは、各々垂直クロッ
クパルス供給配線（４１）及び垂直スタートパルス供給
配線（４２）が引き出されてゲートドライバー（４）へ
と結ばれる。また、水平クロックパルス供給配線（５
１）、水平スタートパルス供給配線（５２）及びビデオ
データ供給配線（５３）が引き出されてドレインドライ
バー（５）へ結ばれている。更に、水平クロックパルス
供給配線（６１）及び水平スタートパルス供給配線（６
２）が引き出されてプリチャージドライバー（６）へ結
ばれている。

【００２６】本実施の形態では、ドレインドライバー
（５）に結ばれた水平クロックパルス供給配線（４
１）、水平スタートパルス供給配線（４２）及びビデオ
データ供給配線（４３）のうちの少なくとも１本、例え
ば、ビデオデータ供給配線（４３）がドレインドライバ
ー（５）の外側を回るように形成されている。そして、
このビデオデータ供給配線（４３）の少なくとも一部
分、ドレインドライバー（５）の外側を近接通過する部
分には、実線で示す電気遮蔽線（１０）が設けられてい
る。

【００２７】図３は、アクティブマトリクス基板（２）
の主要部の断面図である。左側がＴＦＴ部、中央が配線
（５３）部の特に電気遮蔽線（１０）が設けれた箇所、
右側が入力端子（７１）部である。ガラス等の基板（１
００）上に、Ｃｒ等の同じ第１の導電層からなるゲート
電極（１０１）、配線台座（１１１）及び入力端台座
（１２１）が形成されている。ゲート電極（１０１）は
ゲートライン（３１）と一体で形成されている。配線台
座（１２１）は電気遮蔽線（１０）でもある。これらを
覆う全面にはゲート絶縁膜（１０２）が形成されてい
る。

【００２８】ＴＦＴ部では、ゲート絶縁膜（１０２）上
のゲート電極（１０１）の上方にｐ−Ｓｉ膜（１０４）
が島状に形成されている。このｐ−Ｓｉ膜（１０４）
は、ゲート電極（１０１）の直上領域がノンドープのチ
ャンネル領域（ＣＨ）、その両側が不純物がドーピング
されたソース領域（Ｓ）及びドレイン領域（Ｄ）となっ
ている。チャンネル領域（ＣＨ）上には、不純物のイオ
ン注入の際にマスクとなる注入ストッパ（１０４）がゲ
ート電極（１０１）を反映した形状で形成されている。
これらを覆う全面には層間絶縁膜（１０５）が形成され
ている。

【００２９】ＴＦＴ部では、層間絶縁膜（１０５）上に
Ａｌ等の第２の導電層からなるソース電極（１０６）及
びドレイン電極（１０７）が形成され、各々、層間絶縁
膜（１０５）に開口されたコンタクトホールを介してソ
ース領域（Ｓ）及びドレイン領域（Ｄ）へ接続されてい
る。配線部では、層間絶縁膜（１０５）上に、Ａｌ等の
第２の導電層からなる配線（１１６）が形成されてい
る。入力端部では、ゲート絶縁膜（１０２）、注入スト
ッパ（１０４）及び層間絶縁膜（１０５）に開口された
コンタクトホールを介して配線（１１６）の入力端（１
２６）が、入力端台座（１２１）へ接続されている。こ
れらを覆う全面には平坦化絶縁膜（１０８）が形成され
ている。

【００３０】ＴＦＴ部では、平坦化絶縁膜（１０８）上
に、ＩＴＯ（indium tin oxide）からなる表示電極（１
０９）が形成され、平坦化絶縁膜（１０８）に開口され
たコンタクトホールを介してソース電極（１０６）に接
続されている。入力端部では、ＩＴＯからなる入力端コ
ンタクト膜（１２９）が形成され、平坦化絶縁膜（１０
９）に開口されたコンタクトホールを介して入力端（１
２６）に接続されている。

【００３１】図１では、基板（１００）上に、第１の導
電層からなるゲート電極（１０１）、配線台座（１１
１）及び入力端台座（１２１）を形成する工程以降、第
２の導電層からなるソース・ドレイン電極（１０６，１
０７）、配線（１１６）及び入力端（１２６）を形成す
る工程の前の段階が示されている。即ち、入力端子（７
１）と配線（４１，４２，５１，５２，５３，６１，６
２）は、各々、配線台座（１１１）及び入力端台座（１
２１）のみが形成された状態にある。配線（１１６）の
うちの少なくとも１本、例えば、ビデオデータ供給配線
（５３）はドレインドライバー（５）の形成領域の外周
を回り込むように配される。そして、その少なくともド
レインドライバー（５）の外側を近接通過する部分は電
気遮蔽線（１０）を兼用する配線台座（１１１）が設け
られている。即ち、この部分において配線（５３）は、
図３に示すように最終的には配線（１１６）と配線台座
（１１１）との積層構造により形成される。

【００３２】図１における製造過程の比較的早い段階に
おいて、基板（１）に静電気が発生すると、特に、入力
端部（７）が帯電しやすい。入力端部（７）は外部との
接続部であり、通常、アクティブマトリクス基板（２）
の縁に沿って配される。また、入力端部（７）とプリチ
ャージドライバー（６）との間は、配線（４１，４２，
５１，５２，５３，６１，６２）の形成領域が介在され
る分、離間されている。このため、入力端部（７）は、
同じアクティブマトリクス基板（２）上のプリチャージ
ドライバー（６）よりも隣りのアクティブマトリクス基
板（２）のドレインドライバー（５）との距離が短くさ
れる場合がある。また、表示への影響としては、プリチ
ャージドライバー（６）部の動作不良よりも、ドレイン
ドライバー（５）の動作不良が重大である。

【００３３】大基板（１）の縁は、製造工程中あるいは
製造工程間の搬送時などに、各種処理装置の基板支持部
や人手等他部との接触によって静電気が発生しやすくな
っている。このため、大基板（１）の端部にあるドレイ
ンドライバー（５）は、この静電気の影響を受けやす
い。このため、本発明では、ドレインドライバー（５）
の外側、即ち、隣の入力端部（７）との間に、製造過程
の早い段階で、電気遮蔽線（１０）を設けている。これ
により、製造過程において隣りの入力端部（７）、ある
いは、基板（１）の縁部にて発生する静電気は、電気遮
蔽線（１０）により吸収遮蔽され、ドレインドライバー
（５）部の素子が、静電破壊されることが防がれる。

【００３４】ここで、この電気遮蔽線（１０）は、ゲー
トライン（３１）と同時に形成されるので、製造コスト
が増大することはない。また、ドレインドライバー
（５）の外側を回り込む配線は、ビデオデータ供給配線
（５３）に限定されることはなく、レイアウト設計によ
っては他の配線（４１，４２，５１，５２，６１，６
２）も可能である。

【００３５】更に、電気遮蔽線（１０）により保護する
のは、ドレインドライバー（５）に限定されることはな
く、図示以外の表示画素（３）、ドライバー（４，５，
６，）及び入力端部（７）の配置においても、隣りの入
力端部（７）が近接するドライバーあるいは基板（１）
の縁部に近いドライバー、例えば、ゲートドライバー
（４）やプリチャージドライバー（６）についても同様
に、静電破壊を防止することができる。

【００３６】図４は、本発明の第２の実施の形態にかか
るドライバー一体型ＬＣＤの大基板（１）の平面図であ
る。本実施の形態では、第１の実施の形態と同様、配線
（４１，４２，５１，５２，５３，６１，６２）の少な
くとも１本、例えば、ビデオデータ供給配線（５３）が
ドレインドライバー（５）の外側を回り込むように配線
されているが、配線（４１，４２，５１，５２，５３，
６１，６２）の全領域において、図１に示すような配線
（１１６）と配線台座（１１１）との積層構造となって
いる。

【００３７】従って、配線（４１，４２，５１，５２，
５３，６１，６２）の全領域において、配線台座（１１
１）からなる電気遮蔽線（１０）が形成されている。こ
のため、隣の入力端部（７）の静電気、あるいは、基板
（１）周縁のいずれの領域で静電気が発生しても、これ
らの電気遮蔽線（１０）に吸収されて、拡散放電され、
ドレインドライバー（５）のみならず、ゲートドライバ
ー（４）、プリチャージドライバー（６）、更には表示
画素部（３）等、基板（１）上の素子が静電破壊から守
られる。

【００３８】電気遮蔽線（１０）は、本実施の形態にお
いては、特にドレインドライバー（５）の外側を近接通
過するように配されたビデオデータ供給配線（５３）の
み、あるいは、ビデオデータ供給配線（５３）の大部分
に設けることでも、第１の実施の形態に比べて、静電破
壊防止の効果が高められる。また、電気遮蔽線（１０）
は、ゲートドライバー（４）やプリチャージドライバー
（６）の外側を近接通過する領域において、配線（５
１，５２，５３，４１，４２，６１，６２）等の一部と
して、あるいは、配線（４１，４２）（６１，６２）を
各々ゲートドライバー（４）やプリチャージドライバー
（６）の外側を回るような配線とした上で、これらの配
線の一部として形成することで、ゲートドライバー
（４）やプリチャージドライバー（６）を、基板（１）
端部の静電気から保護する構成としても良い。

【００３９】図５は、本発明の第３の実施の形態にかか
るドライバー一体型ＬＣＤの大基板（１）の平面図であ
る。本実施の形態においては、ビデオデータ供給配線
（５３）と水平クロックパルス供給配線（５１）の２本
がドレインドライバー（５）の外側を回るように配線さ
れている。そして、少なくともドレインドライバー
（５）に近接する部分で、電気遮蔽線（１０）が設けら
れている。即ち、ドレインドライバー（５）と隣の入力
端部（７）との間には、２本の電気遮蔽線（１０）が介
在されるので、静電破壊防止のより高い効果が得られ
る。

【００４０】ここで、電気遮蔽線（１０）が形成される
配線は、ビデオデータ供給配線（５３）と水平クロック
パルス供給配線（５２）に限定されることはなく、レイ
アウトの都合によっては、他の配線（４１，４２，５
２，６１，６２）も可能である。また、、電気遮蔽線
（１０）は、配線（４１，４２，５１，５２，５３，６
１，６２）の大部分または全領域、あるいは、ゲートド
ライバー（４）やプリチャージドライバー（６）の外側
を近接通過する領域に設けても良い。

【００４１】図６は、本発明の第４の実施の形態にかか
るドライバー一体型ＬＣＤの大基板（１）の平面図であ
る。ドレインドライバー（５）の外側を近接通過するよ
うにして、電気遮蔽線（１０）が、配線（４１，４２，
５１，５２，５３，６１，６２）とは独立に設けられて
いる。本実施の形態では、配線（４１，４２，５１，５
２，５３，６１，６２）を、特に、ドレインドライバー
（５）の外側に回す必要が無く、前述の実施の形態に比
べて、配線のレイアウト変更が難しい場合に採用され
る。

【００４２】また、電気遮蔽線（１０）は、ゲートドラ
イバー（４）あるいはプリチャージドライバー（６）の
外側に設けても良い。図７は、本発明の第５の実施の形
態にかかるドライバー一体型ＬＣＤの大基板（１）の平
面図である。本実施の形態では、ドレインドライバー
（５）の外側を近接通過するようにして、配線（４１，
４２，５１，５２，５３，６１，６２）とは独立の電気
遮蔽線（１０）を設けるとともに、配線、特に、ビデオ
データ供給配線（５３）の、ドレインドライバー（５）
の外側を近接通過する部分にも電気遮蔽線（１０）を設
けている。これら２つの電気遮蔽線（１０）により、概
ねドレインドライバー（５）の外側を近接通過する電気
遮蔽線（１０）が構成され、ドレインドライバー（５）
が、隣の入力端部（７）あるいは基板（１）周縁の静電
気から保護される。

【００４３】本実施の形態でも、第４の実施の形態と同
様、配線（４１，４２，５１，５２，５３，６１，６
２）のレイアウト設計の変更が難しい場合に採用され
る。また、配線（４１，４２，５１，５２，５３，６
１，６２）の大部分または全領域、あるいは、ゲートド
ライバー（４）やプリチャージドライバー（６）の外側
に電気遮蔽線（１０）を設けることも可能である。

【００４４】図８は、本発明の第６の実施の形態にかか
るドライバー一体型ＬＣＤの大基板（１）の平面図であ
る。入力端部（７）の外側に電気遮蔽線（１０）が設け
られいる。これにより、入力端部（７）の静電気が隣り
のドレインドライバー（５）の静電破壊を招くことが防
がれる。本実施の形態は、配線（４１，４２，５１，５
２，５３，６１，６２）のレイアウト変更が難しい場
合、あるいは、配線（４１，４２，５１，５２，５３，
６１，６２）をドレインドライバー（５）の外側を近接
通過するように配することが難しい場合に採用される。

【００４５】図９は、本発明の第７の実施の形態にかか
るドライバー一体型ＬＣＤの大基板（１）の平面図であ
る。本実施の形態は、あらかじめ、大基板（１）に、各
アクティブマトリクス基板（２）の間に、電気遮蔽線
（１０）専用の領域を設けている。この電気遮蔽線（１
０）は、全工程終了後に、パネル化後のブレイク時に同
時に切り捨てられる。本実施の形態は、大基板（１）に
占めるアクティブマトリクス基板（２）の割合が比較的
小さく、電気遮蔽線（１０）用の領域が十分に取れる場
合に採用される。

【００４６】本実施の形態では、ＬＣＤの完成後には、
独立の電気遮蔽線（１０）が残ることがないので、電気
遮蔽線（１０）が表示に影響を及ぼすことが防がれる。
図１０は、本発明の第８の実施の形態にかかるドライバ
ー一体型ＬＣＤの大基板（１）の平面図である。入力端
部（７）とプリチャージドライバー（６）との離間距離
ａ、入力端部（７）と隣のドレインドライバー（５）と
の離間距離ｂをずれも８００μｍ以上、好ましくは、１
８００μｍ以上としている。

【００４７】基板（１）に関して、離間距離ａと離間距
離ｂの小さい方と、その基板（１）に不良が発生する確
率を次表に示す。

【００４８】

【表１】

【００４９】表より、離間距離ａ，ｂのいずれかが７０
０μｍの場合、プリチャージドライバー（６）あるいは
隣のドレインドライバー（５）に不良が発生する確率が
１３．７％と高くなっている。これに対して、離間距離
ａ，ｂが８００μｍでは、不良発生率が２．８％と大き
く低下している。更に、離間距離ａ，ｂが１８００μｍ
では、０．１％と極めて小さくなっており、入力端部
（７）の帯電による放電の影響は殆ど無くされているこ
とがわかる。通常、歩留まりとコストを考慮すると、一
つの原因による不良発生率は少なくとも１〜２％以下、
少なくとも３％以下が必要であるが、表の結果より、入
力端部（７）に最も近いドライバーを、入力端部（７）
から少なくとも８００μｍ以上、好ましくは１８００μ
ｍ以上離すことが必要となる。

【００５０】

【発明の効果】以上の説明から明らかな如く、本発明
で、表示装置用基板の製造過程の比較的早い段階で、静
電気対策用の配線が可能となり、製造過程途中に発生す
る静電気から素子が保護され、高歩留まりが達成され
た。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る表示装置用大
基板の平面図である。

【図２】本発明の第１の実施の形態に係る表示装置用ア
クティブマトリクス基板の平面図である。

【図３】本発明の実施の形態に係る表示装置用アクティ
ブマトリクス基板の各部断面図である。

【図４】本発明の第２の実施の形態に係る表示装置用大
基板の平面図である。

【図５】本発明の第３の実施の形態に係る表示装置用大
基板の平面図である。

【図６】本発明の第４の実施の形態に係る表示装置用大
基板の平面図である。

【図７】本発明の第５の実施の形態に係る表示装置用大
基板の平面図である。

【図８】本発明の第６の実施の形態に係る表示装置用大
基板の平面図である。

【図９】本発明の第７の実施の形態に係る表示装置用大
基板の平面図である。

【図１０】本発明の第８の実施の形態に係る表示装置用
大基板の平面図である。

【図１１】従来の表示装置用大基板の平面図である。

【図１２】従来の表示装置用アクティブマトリクス基板
の平面図である。

【図１３】従来の表示装置用アクティブマトリクス基板
の各部断面図である。

【符号の説明】

１大基板２アクティブマトリクス基板３表示画素４ゲートドライバー５ドレインドライバー６プリチャージドライバー７入力端部８ブレイク線１０電気遮蔽線３１ゲートライン３２ドレインライン３３スイッチ素子３４表示電極４１垂直クロックパルス供給配線４２垂直スタートパルス供給配線５１水平クロックパルス供給配線５２水平スタートパルス供給配線５３ビデオデータ供給配線６１垂直クロックパルス供給配線６２垂直スタートパルス供給配線７１入力端子１００基板１０１ゲート電極１０２ゲート絶縁膜１０３ｐ−Ｓｉ１０６ソース電極１０７ドレイン電極１０８平坦化絶縁膜１０９表示電極１１１配線台座１１６配線１２１入力端台座１２６入力端１２９入力端コンタクト膜

Claims

【特許請求の範囲】

【請求項１】基板上に形成された、光調部材を変調す
る表示電極群と、これら表示電極に表示信号電圧を供給
するための薄膜トランジスタ群と、これら薄膜トランジ
スタ群へ供給すべく他部で作成された信号電圧が入力さ
れる入力端子群と、前記薄膜トランジスタ群と前記入力
端子とを結ぶ配線と、を有する表示装置において、前記配線の一部または全部は、前記薄膜トランジスタを
構成する複数の導電層と同じ少なくとも２層の導電層の
積層構造により形成されることを特徴とする表示装置。
【請求項２】前記配線の一部または全部は、少なくと
も前記薄膜トランジスタを構成する最下部の導電層と同
じ導電層により形成されていることを特徴とする請求項
１記載の表示装置。
【請求項３】基板上に形成された、光変調部材を変調
する表示電極群と、これら表示電極に接続され表示信号
電圧を供給するための第１の薄膜トランジスタと、前記
表示電極群の周辺に形成され前記第１の薄膜トランジス
タを駆動するための駆動信号を作成する複数の第２の薄
膜トランジスタ群と、これら第２の薄膜トランジスタ群
を動作させるべく他部で作成された制御信号が入力され
る入力端子群と、前記第２の薄膜トランジスタ群と前記
入力端子とを結ぶ配線と、を有する表示装置において、前記配線の一部または全部は、前記第１または／及び第
２の前記薄膜トランジスタを構成する複数の導電層と同
じ少なくとも２層の積層構造により形成されることを特
徴とする表示装置。
【請求項４】前記配線の一部または全部は、少なくと
も前記薄膜トランジスタを構成する最下部の導電層と同
じ導電層により形成されていることを特徴とする請求項
３記載の表示装置。
【請求項５】前記配線の一部または全部は、前記複数
の第２の薄膜トランジスタ群のうちの少なくとも一つの
群の外側を回って形成されていることを特徴とする請求
項３または請求項４に記載の表示装置。
【請求項６】基板上に形成された、光変調部材を変調
する表示電極群と、これら表示電極に接続され表示信号
電圧を供給するための第１の薄膜トランジスタと、前記
表示電極群の周辺に形成され前記第１の薄膜トランジス
タを駆動するための駆動信号を作成する複数の第２の薄
膜トランジスタ群と、これら第２の薄膜トランジスタ群
を動作させるべく他部で作成された制御信号が入力され
る入力端子群と、前記第２の薄膜トランジスタ群と前記
入力端子とを結ぶ配線と、を有する表示装置において、前記入力端子は、前記薄膜トランジスタを構成する複数
の導電層と同じ少なくとも２層の導電層の積層構造によ
り形成され、前記入力端子と前記第２の薄膜トランジス
タ群とは０．８ｍｍ以上離されていることを特徴とする
表示装置。
【請求項７】前記入力端子と前記第２の薄膜トランジ
スタ群とは１．８ｍｍ以上離されていることを特徴とす
る請求項６記載の表示装置。
【請求項８】基板上に形成された、光変調部材を変調
する表示電極群と、これら表示電極に接続され表示信号
電圧を供給するための第１の薄膜トランジスタと、前記
表示電極群の周辺に形成され前記第１の薄膜トランジス
タを駆動する駆動信号を作成する複数の第２の薄膜トラ
ンジスタ群と、これら第２の薄膜トランジスタ群を動作
させるべく他部で作成された制御信号が入力される入力
端子群と、前記第２の薄膜トランジスタ群と前記入力端
子とを結ぶ配線とを有したアクティブマトリクス基板を
複数含んだ表示装置用大基板において、前記アクティブマトリクス基板の間隙に、前記第１また
は／及び第２の薄膜トランジスタを構成する導電層のう
ち最も下層の導電層と同じ導電層からなる第２の導電層
が形成された領域が設けられていることを特徴とする表
示装置用大基板。
【請求項９】前記第２の導電層が形成された領域は、
前記アクティブマトリクス基板が個別に切り離される際
に、切り捨てられることを特徴とする請求項８記載の表
示装置用大基板。