JP2002057313A - 光電変換装置 - Google Patents
光電変換装置Info
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- 238000006243 chemical reaction Methods 0.000 title claims description 78
- 239000004065 semiconductor Substances 0.000 claims abstract description 29
- 239000002184 metal Substances 0.000 claims abstract description 22
- 239000003990 capacitor Substances 0.000 claims abstract description 15
- 239000011159 matrix material Substances 0.000 claims abstract description 7
- 239000010409 thin film Substances 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 7
- 239000010408 film Substances 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims 3
- 238000012546 transfer Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 12
- 230000007547 defect Effects 0.000 description 11
- 230000002093 peripheral effect Effects 0.000 description 6
- 239000011295 pitch Substances 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 230000002950 deficient Effects 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 238000003702 image correction Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 101100489584 Solanum lycopersicum TFT1 gene Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
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- Light Receiving Elements (AREA)
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- Transforming Light Signals Into Electric Signals (AREA)
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Abstract
(57)【要約】
【課題】 光電変換素子パネルに配置されたＴＦＴを駆
動させるＶg線が途中で断線することで生ずるクロスト
ークを防止する。 【解決手段】 光電変換素子パネル１６では、ゲートド
ライバ１３の各ドライバ（Ｄｒ１〜Ｄｒ４）から複数の
Ｖg線４に印加されるバイアス電圧により、マトリック
ス状に配置された複数のＴＦＴ１（t11〜tm4）を駆動さ
せ、光電変換素子であるコンデンサ２（c11〜cm4）に蓄
積された信号を、信号線５からソースドライバ１１に転
送する。又、信号転送後に、複数のＶs線３に接続され
た複数のコンデンサ２（c11〜cm4）の第２の電極に蓄積
された電子を除去する。Ｖg線４は、Ｖg線４にバイアス
電圧を印加するゲートドライバ１３と反対側で、半導体
層７と金属配線８によって、定電位手段たるＧＮＤ電位
に接続されている。
動させるＶg線が途中で断線することで生ずるクロスト
ークを防止する。 【解決手段】 光電変換素子パネル１６では、ゲートド
ライバ１３の各ドライバ（Ｄｒ１〜Ｄｒ４）から複数の
Ｖg線４に印加されるバイアス電圧により、マトリック
ス状に配置された複数のＴＦＴ１（t11〜tm4）を駆動さ
せ、光電変換素子であるコンデンサ２（c11〜cm4）に蓄
積された信号を、信号線５からソースドライバ１１に転
送する。又、信号転送後に、複数のＶs線３に接続され
た複数のコンデンサ２（c11〜cm4）の第２の電極に蓄積
された電子を除去する。Ｖg線４は、Ｖg線４にバイアス
電圧を印加するゲートドライバ１３と反対側で、半導体
層７と金属配線８によって、定電位手段たるＧＮＤ電位
に接続されている。
Description
【０００１】
【発明が属する技術分野】本発明は、ＴＦＴを用いた光
電変換装置に関する。
電変換装置に関する。
【０００２】
【従来の技術】薄膜トランジスタ（ＴＦＴ）を用いたパ
ネルの大画面化が急速に進んでいる。ＴＦＴを用いた液
晶パネルの製造技術の発展や、光電変換素子を有するエ
リアセンサーの各分野への利用（例えばＸ線撮像装置）
の進展によるものである。又、その大画面化の流れとと
もに、パターンピッチの微細化が進んでいる。
ネルの大画面化が急速に進んでいる。ＴＦＴを用いた液
晶パネルの製造技術の発展や、光電変換素子を有するエ
リアセンサーの各分野への利用（例えばＸ線撮像装置）
の進展によるものである。又、その大画面化の流れとと
もに、パターンピッチの微細化が進んでいる。
【０００３】この大画面化とパターンピッチの微細化の
流れに伴い、パネル製造工程における歩留まりの低下が
おこっている。その原因として、次のようなことが考え
られる。
流れに伴い、パネル製造工程における歩留まりの低下が
おこっている。その原因として、次のようなことが考え
られる。
【０００４】まず、パネルの大画面化が進むにつれて、
パネルあたりの配線距離が増加し、断線確率が上がった
ことである。
パネルあたりの配線距離が増加し、断線確率が上がった
ことである。
【０００５】又、パネルの微細化が進むにつれて、パネ
ルあたりのＴＦＴや配線クロス部の面積が増加し、上下
の金属配線間のショート確率が上がったことである。
又、開口率をアップさせるためには、配線幅を細くし、
膜厚を上昇させる必要があるため、微細なパターン露光
と配線エッチング技術とが要求され、このことが、配線
の断線確率を更に上げる要因となっている。
ルあたりのＴＦＴや配線クロス部の面積が増加し、上下
の金属配線間のショート確率が上がったことである。
又、開口率をアップさせるためには、配線幅を細くし、
膜厚を上昇させる必要があるため、微細なパターン露光
と配線エッチング技術とが要求され、このことが、配線
の断線確率を更に上げる要因となっている。
【０００６】更に、静電気放電（ＥＳＤ）によるものが
ある。これは、パネルサイズの大画面化によって、パネ
ルとの接触部の面積が大きくなり、静電気の発生量が増
加し、不良発生確率が上がったことである。
ある。これは、パネルサイズの大画面化によって、パネ
ルとの接触部の面積が大きくなり、静電気の発生量が増
加し、不良発生確率が上がったことである。
【０００７】歩留まりの向上を確保するには、上記技術
課題を解決することが必要である。
課題を解決することが必要である。
【０００８】図２は、従来の光電変換装置を構成する光
電変換素子パネル及びその周辺回路の等価回路図であ
る。
電変換素子パネル及びその周辺回路の等価回路図であ
る。
【０００９】この光電変換素子パネル６では、ゲートド
ライバ１３の各ドライバ（Ｄｒ１〜Ｄｒ４）から複数の
Ｖg線（Ｃｒ配線からなるゲート線）４に印加されるバ
イアス電圧により、マトリックス状に配置された複数の
ＴＦＴ１（t11〜tm4）が駆動され、ソースドライバ（信
号処理回路）１１から送られる信号が、複数の信号線
（Ａｌ配線）５を通じて、各ＴＦＴ１と対になるコンデ
ンサ２（c11〜cm4）へ転送され、すべてのマトリックス
素子に信号が伝えられる。又、複数のＶs線（Ａｌ配線
からなる共通電極バイアス線）３に接続された複数のコ
ンデンサ２（c11〜m4）の第２電極に蓄積された電子が
除去されて、この光電変換素子パネル６は駆動される。
ライバ１３の各ドライバ（Ｄｒ１〜Ｄｒ４）から複数の
Ｖg線（Ｃｒ配線からなるゲート線）４に印加されるバ
イアス電圧により、マトリックス状に配置された複数の
ＴＦＴ１（t11〜tm4）が駆動され、ソースドライバ（信
号処理回路）１１から送られる信号が、複数の信号線
（Ａｌ配線）５を通じて、各ＴＦＴ１と対になるコンデ
ンサ２（c11〜cm4）へ転送され、すべてのマトリックス
素子に信号が伝えられる。又、複数のＶs線（Ａｌ配線
からなる共通電極バイアス線）３に接続された複数のコ
ンデンサ２（c11〜m4）の第２電極に蓄積された電子が
除去されて、この光電変換素子パネル６は駆動される。
【００１０】
【発明が解決しようとする課題】しかしながら、この光
電変換素子パネル６において、図２に示した断線箇所で
あるＡ部のようなＶg線４に断線が発生した際には、コ
ンデンサ２（c33〜cm3）から信号を呼び出すためのＴＦ
Ｔ（t33〜tm3）を駆動させるＶg線４が、Ｖg線４へ電圧
を印加するゲートドライバ１３から分離されて欠陥とな
り、いわゆるライン欠陥が発生する。
電変換素子パネル６において、図２に示した断線箇所で
あるＡ部のようなＶg線４に断線が発生した際には、コ
ンデンサ２（c33〜cm3）から信号を呼び出すためのＴＦ
Ｔ（t33〜tm3）を駆動させるＶg線４が、Ｖg線４へ電圧
を印加するゲートドライバ１３から分離されて欠陥とな
り、いわゆるライン欠陥が発生する。
【００１１】通常、このライン欠陥が発生した部分に
は、隣接する光電変換素子によって、画像補正がかけら
れる。しかし、駆動バイアス電圧を与えるべきＶg線が
電気的に浮遊状態（フローティング）となってしまうた
め、隣接する光電変換素子がライン欠陥部のクロストー
クを受けて、画像問題を引き起こしてしまう。その結
果、ライン欠陥部の画像補正を行う隣接光電変換素子が
特性エラーを起こしてしまい、完全な画像補正が行え
ず、不良品となって歩留まりの低下を招いていた。
は、隣接する光電変換素子によって、画像補正がかけら
れる。しかし、駆動バイアス電圧を与えるべきＶg線が
電気的に浮遊状態（フローティング）となってしまうた
め、隣接する光電変換素子がライン欠陥部のクロストー
クを受けて、画像問題を引き起こしてしまう。その結
果、ライン欠陥部の画像補正を行う隣接光電変換素子が
特性エラーを起こしてしまい、完全な画像補正が行え
ず、不良品となって歩留まりの低下を招いていた。
【００１２】そこで、本発明は、光電変換素子パネルに
配置されたＴＦＴを駆動させるＶg線が途中で断線して
も、その断線によってフローティング電位になってしま
うＶg線が原因のクロストークを防止することを課題と
している。
配置されたＴＦＴを駆動させるＶg線が途中で断線して
も、その断線によってフローティング電位になってしま
うＶg線が原因のクロストークを防止することを課題と
している。
【００１３】
【課題を解決するための手段】上記課題を解決するため
の本発明は、コンデンサを有する光電変換素子と薄膜ト
ランジスタとの組を基板上に配列し、上記各コンデンサ
の一方の電極に接続される共通電極バイアス線と、上記
薄膜トランジスタのゲート電極に接続される複数のゲー
ト線と、上記薄膜トランジスタのドレインに接続される
複数の信号線と、上記ゲート線を介して上記薄膜トラン
ジスタのゲート電極にバイアス電圧を印加する手段とを
備え、上記コンデンサの他方の電極は、同一セルの上記
薄膜トランジスタのソースに接続された光電変換装置に
おいて、上記各ゲート線が上記バイアス電圧印加手段と
の接続端と反対側の端部で、定電位手段に接続される。
の本発明は、コンデンサを有する光電変換素子と薄膜ト
ランジスタとの組を基板上に配列し、上記各コンデンサ
の一方の電極に接続される共通電極バイアス線と、上記
薄膜トランジスタのゲート電極に接続される複数のゲー
ト線と、上記薄膜トランジスタのドレインに接続される
複数の信号線と、上記ゲート線を介して上記薄膜トラン
ジスタのゲート電極にバイアス電圧を印加する手段とを
備え、上記コンデンサの他方の電極は、同一セルの上記
薄膜トランジスタのソースに接続された光電変換装置に
おいて、上記各ゲート線が上記バイアス電圧印加手段と
の接続端と反対側の端部で、定電位手段に接続される。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。
施形態について説明する。
【００１５】（実施形態１）図１は、本発明の実施形態
１に係わる光電変換装置を構成する光電変換素子パネル
及びその周辺回路の等価回路図である。
１に係わる光電変換装置を構成する光電変換素子パネル
及びその周辺回路の等価回路図である。
【００１６】この光電変換素子パネル１６では、ゲート
ドライバ１３の各ドライバ（Ｄｒ１〜Ｄｒ４）から複数
のＶg線（Ｃｒ配線からなるゲート線）４に印加される
バイアス電圧により、マトリックス状に配置された複数
のＴＦＴ（薄膜トランジスタ）１（t11〜tm4）を駆動さ
せ、光電変換素子であるコンデンサ２（c11〜cm4）に蓄
積された信号を、信号線５からソースドライバ（信号処
理回路）１１に転送する。又、信号転送後に、複数のＶ
s線（Ａｌ配線からなる共通電極バイアス線）３に接続
された複数のコンデンサ２（c11〜cm4）の第２の電極に
蓄積された電子を除去するという駆動方式となってい
る。
ドライバ１３の各ドライバ（Ｄｒ１〜Ｄｒ４）から複数
のＶg線（Ｃｒ配線からなるゲート線）４に印加される
バイアス電圧により、マトリックス状に配置された複数
のＴＦＴ（薄膜トランジスタ）１（t11〜tm4）を駆動さ
せ、光電変換素子であるコンデンサ２（c11〜cm4）に蓄
積された信号を、信号線５からソースドライバ（信号処
理回路）１１に転送する。又、信号転送後に、複数のＶ
s線（Ａｌ配線からなる共通電極バイアス線）３に接続
された複数のコンデンサ２（c11〜cm4）の第２の電極に
蓄積された電子を除去するという駆動方式となってい
る。
【００１７】この光電変換素子パネル１６において、Ｖ
g線４は、Ｖg線４にバイアス電圧を印加するゲートドラ
イバ１３と反対側で、半導体層７と金属配線８によっ
て、定電位手段たるＧＮＤ電位に接続されている。
g線４は、Ｖg線４にバイアス電圧を印加するゲートドラ
イバ１３と反対側で、半導体層７と金属配線８によっ
て、定電位手段たるＧＮＤ電位に接続されている。
【００１８】以下、図２に示した従来例との対比におい
て発明の動作について説明する。
て発明の動作について説明する。
【００１９】図２において、ゲートドライバ１３のドラ
イバＤｒ３を通じてゲートバイアス電圧を印加するＶg
線４が、Ａ部すなわち薄膜トランジスタt23とt33との間
で断線している。よって、t33〜tm3のＴＦＴ１にそれら
を駆動するためのバイアス電圧を印加することができな
くなる。このため、t33〜tm3の位置にある光電変換素子
が欠陥となり、いわゆるライン欠陥が発生する。又、駆
動電位を与えるべきＶg線４が電気的に浮遊状態（フロ
ーティング）となってしまうため、電気的に不安定とな
って、隣接する光電変換素子にクロストークを発生さ
せ、その結果、画像補正処理が満足なレベルとならず、
歩留まりの低下を招いている。
イバＤｒ３を通じてゲートバイアス電圧を印加するＶg
線４が、Ａ部すなわち薄膜トランジスタt23とt33との間
で断線している。よって、t33〜tm3のＴＦＴ１にそれら
を駆動するためのバイアス電圧を印加することができな
くなる。このため、t33〜tm3の位置にある光電変換素子
が欠陥となり、いわゆるライン欠陥が発生する。又、駆
動電位を与えるべきＶg線４が電気的に浮遊状態（フロ
ーティング）となってしまうため、電気的に不安定とな
って、隣接する光電変換素子にクロストークを発生さ
せ、その結果、画像補正処理が満足なレベルとならず、
歩留まりの低下を招いている。
【００２０】図３は、図１に示した実施形態１に係わる
光電変換装置を構成する光電変換素子パネル１６及びそ
の周辺回路において、実際にＶg線４の断線が発生した
箇所を示す等価回路図である。
光電変換装置を構成する光電変換素子パネル１６及びそ
の周辺回路において、実際にＶg線４の断線が発生した
箇所を示す等価回路図である。
【００２１】図３において、ゲートドライバ１３からド
ライバＤｒ３を通じてゲートバイアス電圧を印加するＶ
g線４が、Ａ部すなわち薄膜トランジスタt23とt33との
間で断線している。よって、t33〜tm3のＴＦＴ１に、そ
れらを駆動させるためのバイアス電圧を印加することが
できなくなる。
ライバＤｒ３を通じてゲートバイアス電圧を印加するＶ
g線４が、Ａ部すなわち薄膜トランジスタt23とt33との
間で断線している。よって、t33〜tm3のＴＦＴ１に、そ
れらを駆動させるためのバイアス電圧を印加することが
できなくなる。
【００２２】このため、t33〜tm3の位置にある光電変換
素子は欠陥となり、いわゆるライン欠陥が発生する。し
かし、半導体層７と金属配線８によって、断線したＶg
線４は、浮遊状態（フローティング）でなく、定電位手
段たるＧＮＤの電位すなわち零電位となる。したがっ
て、電気的に安定となり、隣接する光電変換素子へのク
ロストークが防止され、ライン欠陥が起こった部分の画
像が補正される。
素子は欠陥となり、いわゆるライン欠陥が発生する。し
かし、半導体層７と金属配線８によって、断線したＶg
線４は、浮遊状態（フローティング）でなく、定電位手
段たるＧＮＤの電位すなわち零電位となる。したがっ
て、電気的に安定となり、隣接する光電変換素子へのク
ロストークが防止され、ライン欠陥が起こった部分の画
像が補正される。
【００２３】図４は、図３に示した光電変換装置を構成
する光電変換素子パネル１６及びその周辺回路におい
て、オン状態（導通状態）のバイアス電圧が印加される
ＴＦＴに対応するＶg線と、それらに隣接する部分の回
路を抽出した図である。
する光電変換素子パネル１６及びその周辺回路におい
て、オン状態（導通状態）のバイアス電圧が印加される
ＴＦＴに対応するＶg線と、それらに隣接する部分の回
路を抽出した図である。
【００２４】図４において、ドライバ(i)には、対応す
るＴＦＴをオン状態にするバイアス電圧ＶgＨが、又、
ドライバ(i-1)及びドライバ(i+1)には、ＴＦＴをオフ状
態（非導通状態）にするバイアス電圧ＶgＬが印加され
ている。
るＴＦＴをオン状態にするバイアス電圧ＶgＨが、又、
ドライバ(i-1)及びドライバ(i+1)には、ＴＦＴをオフ状
態（非導通状態）にするバイアス電圧ＶgＬが印加され
ている。
【００２５】各Ｖg線４は、半導体層７の抵抗Ｒnによっ
て定電位手段たるＧＮＤと短絡し、金属配線８の抵抗Ｒ
mによってＧＮＤと短絡している。又、光電変換素子パ
ネル１６内に２次元配列された各光電変換素子の中で、
ＴＦＴのオン／オフ状態を切り替えるバイアス電圧を印
加するゲートドライバ１３側の端部の光電変換素子と、
そのゲートドライバ１３と反対側の端部の光電変換素子
との間のＶg線４の配線抵抗を、Ｒvgとしている。
て定電位手段たるＧＮＤと短絡し、金属配線８の抵抗Ｒ
mによってＧＮＤと短絡している。又、光電変換素子パ
ネル１６内に２次元配列された各光電変換素子の中で、
ＴＦＴのオン／オフ状態を切り替えるバイアス電圧を印
加するゲートドライバ１３側の端部の光電変換素子と、
そのゲートドライバ１３と反対側の端部の光電変換素子
との間のＶg線４の配線抵抗を、Ｒvgとしている。
【００２６】ここで、各Ｖg線４は、上述したようにＧ
ＮＤと短絡しているため、ゲートドライバ１３から印加
された電圧と異なる電位となる。したがって、正常にＴ
ＦＴを駆動させるためには以下の条件を満たしているこ
とが望ましい。
ＮＤと短絡しているため、ゲートドライバ１３から印加
された電圧と異なる電位となる。したがって、正常にＴ
ＦＴを駆動させるためには以下の条件を満たしているこ
とが望ましい。
【００２７】まず、ＴＦＴをオン状態にするバイアス電
圧ＶgＨを与えるドライバ(i)上の電位Ｂが、十分な転送
効率を与える最小値Ｖg ON以上であることが望ましい。
又、ＴＦＴをオフ状態にするバイアス電圧ＶgＬを与え
るドライバ(i-1)及びドライバ(i+1)上の電位Ｃが、ＴＦ
Ｔのスレッシュホールド電圧Ｖthを超えない値であるこ
とが望ましい。
圧ＶgＨを与えるドライバ(i)上の電位Ｂが、十分な転送
効率を与える最小値Ｖg ON以上であることが望ましい。
又、ＴＦＴをオフ状態にするバイアス電圧ＶgＬを与え
るドライバ(i-1)及びドライバ(i+1)上の電位Ｃが、ＴＦ
Ｔのスレッシュホールド電圧Ｖthを超えない値であるこ
とが望ましい。
【００２８】ここで、ワーストケース、すなわちドライ
バ(i-1)、ドライバ(i)、ドライバ(i+1)及びＧＮＤが直
列的に短絡した場合でも、電位Ｂ、電位Ｃが上述した電
位を維持するように、抵抗Ｒnと抵抗Ｒmの抵抗値を調整
することが望ましい。
バ(i-1)、ドライバ(i)、ドライバ(i+1)及びＧＮＤが直
列的に短絡した場合でも、電位Ｂ、電位Ｃが上述した電
位を維持するように、抵抗Ｒnと抵抗Ｒmの抵抗値を調整
することが望ましい。
【００２９】よって、上述した各電圧すなわちＶgＨ、
ＶgＬ、Ｖth及びＶg onの電圧値、及び各抵抗すなわち
Ｒvg、Ｒm及びＲnの抵抗値が、
ＶgＬ、Ｖth及びＶg onの電圧値、及び各抵抗すなわち
Ｒvg、Ｒm及びＲnの抵抗値が、
【００３０】
【数２】ＶgＨ−ＲVg（ＶgＨ−ＶgＬ）／２（Ｒvg＋Ｒ
n）＞（Ｖg on） ＶgＨ−ＲVg・ＶgＨ／（Ｒvg＋Ｒn＋Ｒm）＞（Ｖg on） ＶgＬ＋ＲVg（ＶgＨ−ＶgＬ）／２（Ｒvg＋Ｒn）＜Ｖth ＶgＬ＋ＲVg・（−ＶgＬ）／（Ｒvg＋Ｒn＋Ｒm）＜Ｖth という条件を満たせば、正常なＴＦＴの駆動となり、Ｖ
g線が断線した場合の歩留まりの低下が防止される。
n）＞（Ｖg on） ＶgＨ−ＲVg・ＶgＨ／（Ｒvg＋Ｒn＋Ｒm）＞（Ｖg on） ＶgＬ＋ＲVg（ＶgＨ−ＶgＬ）／２（Ｒvg＋Ｒn）＜Ｖth ＶgＬ＋ＲVg・（−ＶgＬ）／（Ｒvg＋Ｒn＋Ｒm）＜Ｖth という条件を満たせば、正常なＴＦＴの駆動となり、Ｖ
g線が断線した場合の歩留まりの低下が防止される。
【００３１】本実施形態においては、ＶgＨ＝１５
（Ｖ）、ＶgＬ＝−５（Ｖ）、Ｖth＝２（Ｖ）、Ｖg on
＝１２（Ｖ）、Ｒvg＝４０（ｋΩ）、Ｒm＝１００〜５
００（Ω）とし、更に、上述した条件を満たすように、
半導体層による接続抵抗Ｒnを、 Ｒn＞１６０（ｋΩ） とした。
（Ｖ）、ＶgＬ＝−５（Ｖ）、Ｖth＝２（Ｖ）、Ｖg on
＝１２（Ｖ）、Ｒvg＝４０（ｋΩ）、Ｒm＝１００〜５
００（Ω）とし、更に、上述した条件を満たすように、
半導体層による接続抵抗Ｒnを、 Ｒn＞１６０（ｋΩ） とした。
【００３２】又、半導体層７は、光電変換素子及びＴＦ
Ｔを形成しているｎ型半導体及びｉ層であり、金属配線
８はＡｌを使用している。
Ｔを形成しているｎ型半導体及びｉ層であり、金属配線
８はＡｌを使用している。
【００３３】図５は、本実施形態における、Ｖg線とＧ
ＮＤとを接続する半導体層７及び金属配線８のパネル配
線に対する配置位置のイメージ図である。
ＮＤとを接続する半導体層７及び金属配線８のパネル配
線に対する配置位置のイメージ図である。
【００３４】光電変換素子パネル１６は、光電変換素子
１４と、ゲートドライバ（図３の符号１３）接続部９
と、共通電極ドライバ（図３の符号１２）及びソースド
ライバ（図３の符号１１）の接続部１０とで形成されて
いる。そして、スライス端面Ｄの近傍には、Ｖg線とＧ
ＮＤとを接続する半導体層７及び金属配線８が配置され
ている。金属配線８は、光電変換素子パネル１６の対向
する２箇所の角に配置された２個のチェックパッド１５
と接続部１０とに接続されており、ＧＮＤ電位は、この
接続部１０に接続される図示しないＩＣより供給され
る。
１４と、ゲートドライバ（図３の符号１３）接続部９
と、共通電極ドライバ（図３の符号１２）及びソースド
ライバ（図３の符号１１）の接続部１０とで形成されて
いる。そして、スライス端面Ｄの近傍には、Ｖg線とＧ
ＮＤとを接続する半導体層７及び金属配線８が配置され
ている。金属配線８は、光電変換素子パネル１６の対向
する２箇所の角に配置された２個のチェックパッド１５
と接続部１０とに接続されており、ＧＮＤ電位は、この
接続部１０に接続される図示しないＩＣより供給され
る。
【００３５】光電変換素子パネル１６は、実際には、大
画面化（大パネル化）のために、図５に示した光電変換
素子パネル１６を、一角を共有するスライス端面Ｄ、Ｅ
が中心となるように、４枚貼り合わせて形成する構成が
とられており、スライス端面Ｄ、Ｅは、配置された光電
変換素子１４の近傍でスライスされている。具体的に
は、４枚貼り合わされた各光電変換素子１４の配列ピッ
チと同じピッチ部以内の箇所でスライスされている。こ
のため、パネルをスライスする工程で、いわゆるガラス
チッピングによって光電変換素子１４を破壊する確率が
高くなる。
画面化（大パネル化）のために、図５に示した光電変換
素子パネル１６を、一角を共有するスライス端面Ｄ、Ｅ
が中心となるように、４枚貼り合わせて形成する構成が
とられており、スライス端面Ｄ、Ｅは、配置された光電
変換素子１４の近傍でスライスされている。具体的に
は、４枚貼り合わされた各光電変換素子１４の配列ピッ
チと同じピッチ部以内の箇所でスライスされている。こ
のため、パネルをスライスする工程で、いわゆるガラス
チッピングによって光電変換素子１４を破壊する確率が
高くなる。
【００３６】よって、金属配線８を、スライス端面Ｄ、
Ｅ近傍の光電変換素子１４の外周に配置し、２個のチェ
ックパッド１５と接続し、その２個のチェックパッド間
の導通検査を行うことによって、パネルをスライスする
工程後に、チッピングによる光電変換素子１４の破壊の
有無が確認が行われる。
Ｅ近傍の光電変換素子１４の外周に配置し、２個のチェ
ックパッド１５と接続し、その２個のチェックパッド間
の導通検査を行うことによって、パネルをスライスする
工程後に、チッピングによる光電変換素子１４の破壊の
有無が確認が行われる。
【００３７】（実施形態２）図６は、本発明の実施形態
２に係わる光電変換装置を構成する光電変換素子パネル
及びその周辺回路の等価回路である。
２に係わる光電変換装置を構成する光電変換素子パネル
及びその周辺回路の等価回路である。
【００３８】この光電変換素子パネル２６では、ゲート
ドライバ１３の各ドライバ（Ｄｒ１〜Ｄｒ４）から複数
のＶg線（Ｃｒ配線）４に印加されるバイアス電圧によ
り、マトリックス状に配置された複数のＴＦＴ１（t11
〜tm4）を駆動させ、光電変換素子であるコンデンサ２
（c11〜cm4）に蓄積された信号を、信号線５からソース
ドライバ（信号処理回路）１１に転送する。又、信号転
送後に、複数のＶｓ線（Ａｌ配線）３に接続された複数
のコンデンサ２（c11〜cm4）の第２の電極に蓄積された
電子を除去するという駆動方式になっている。
ドライバ１３の各ドライバ（Ｄｒ１〜Ｄｒ４）から複数
のＶg線（Ｃｒ配線）４に印加されるバイアス電圧によ
り、マトリックス状に配置された複数のＴＦＴ１（t11
〜tm4）を駆動させ、光電変換素子であるコンデンサ２
（c11〜cm4）に蓄積された信号を、信号線５からソース
ドライバ（信号処理回路）１１に転送する。又、信号転
送後に、複数のＶｓ線（Ａｌ配線）３に接続された複数
のコンデンサ２（c11〜cm4）の第２の電極に蓄積された
電子を除去するという駆動方式になっている。
【００３９】この光電変換素子パネル２６において、Ｖ
g線４は、Ｖg線４にバイアス電圧を印加するゲートドラ
イバ１３と反対側で、半導体層７と金属配線８によっ
て、定電位手段たるＧＮＤ電位に接続されている。
g線４は、Ｖg線４にバイアス電圧を印加するゲートドラ
イバ１３と反対側で、半導体層７と金属配線８によっ
て、定電位手段たるＧＮＤ電位に接続されている。
【００４０】本実施形態によれば、Ｖg線４が断線して
も、半導体層７と金属配線８によって、断線したＶg線
４が浮遊状態（フローティング）でなく、ＧＮＤ電位す
なわち定電位となる。したがって、電気的に安定とな
り、隣接する光電変換素子へのクロストークが防止さ
れ、ライン欠陥が起こった部分の画像が補正される。
も、半導体層７と金属配線８によって、断線したＶg線
４が浮遊状態（フローティング）でなく、ＧＮＤ電位す
なわち定電位となる。したがって、電気的に安定とな
り、隣接する光電変換素子へのクロストークが防止さ
れ、ライン欠陥が起こった部分の画像が補正される。
【００４１】図７は、図６に示した光電変換装置を構成
する光電変換素子パネル１６及びその周辺回路におい
て、オン状態（導通状態）のバイアス電圧が印加される
ＴＦＴに対応するＶg線と、それらに隣接する部分の回
路を抽出した図である。
する光電変換素子パネル１６及びその周辺回路におい
て、オン状態（導通状態）のバイアス電圧が印加される
ＴＦＴに対応するＶg線と、それらに隣接する部分の回
路を抽出した図である。
【００４２】ＴＦＴをオン状態（導通状態）にするバイ
アス電圧をＶgＨ、ＴＦＴをオフ状態（非導通状態）に
するバイアス電圧をＶgＬ、Ｖg線４をＧＮＤと接続する
半導体層７の抵抗と金属配線８の抵抗を、それぞれ、Ｒ
n及びＲmとする。又、ＴＦＴのオン／オフ状態を切り替
えるバイアス電圧を印加するゲートドライバ１３側の端
部の光電変換素子と、そのゲートドライバ１３と反対側
の端部の光電変換素子との間のＶg線４の配線抵抗を、
Ｒvgとしている。更に、ＴＦＴのスレッシュホールド電
圧をＶth、ＴＦＴに十分な転送効率を与える駆動バイア
ス電圧の最小値をＶg onとしたときに、上述した各電圧
値及び各抵抗値が、
アス電圧をＶgＨ、ＴＦＴをオフ状態（非導通状態）に
するバイアス電圧をＶgＬ、Ｖg線４をＧＮＤと接続する
半導体層７の抵抗と金属配線８の抵抗を、それぞれ、Ｒ
n及びＲmとする。又、ＴＦＴのオン／オフ状態を切り替
えるバイアス電圧を印加するゲートドライバ１３側の端
部の光電変換素子と、そのゲートドライバ１３と反対側
の端部の光電変換素子との間のＶg線４の配線抵抗を、
Ｒvgとしている。更に、ＴＦＴのスレッシュホールド電
圧をＶth、ＴＦＴに十分な転送効率を与える駆動バイア
ス電圧の最小値をＶg onとしたときに、上述した各電圧
値及び各抵抗値が、
【００４３】
【数３】ＶgＨ−ＲVg（ＶgＨ−ＶgＬ）／２（Ｒvg＋Ｒ
n）＞（Ｖg on） ＶgＨ−ＲVg・ＶgＨ／（Ｒvg＋Ｒn＋Ｒm）＞（Ｖg on） ＶgＬ＋ＲVg（ＶgＨ−ＶgＬ）／２（Ｒvg＋Ｒn）＜Ｖth ＶgＬ＋ＲVg・（−ＶgＬ）／（Ｒvg＋Ｒn＋Ｒm）＜Ｖth という条件を満たせば、正常なＴＦＴの駆動となり、Ｖ
g線が断線した場合の歩留まりの低下が防止される。
n）＞（Ｖg on） ＶgＨ−ＲVg・ＶgＨ／（Ｒvg＋Ｒn＋Ｒm）＞（Ｖg on） ＶgＬ＋ＲVg（ＶgＨ−ＶgＬ）／２（Ｒvg＋Ｒn）＜Ｖth ＶgＬ＋ＲVg・（−ＶgＬ）／（Ｒvg＋Ｒn＋Ｒm）＜Ｖth という条件を満たせば、正常なＴＦＴの駆動となり、Ｖ
g線が断線した場合の歩留まりの低下が防止される。
【００４４】本実施形態においても、実施形態１と同様
に、ＶgＨ＝１５（Ｖ）、ＶgＬ＝−５（Ｖ）、Ｖth＝２
（Ｖ）、Ｖg on＝１２（Ｖ）、Ｒvg＝４０（ｋΩ）、Ｒ
m＝１００〜５００（Ω）とし、更に、上述した条件を
満たすように、半導体層による接続抵抗Ｒnを、 Ｒn＞１６０（ｋΩ） とした。
に、ＶgＨ＝１５（Ｖ）、ＶgＬ＝−５（Ｖ）、Ｖth＝２
（Ｖ）、Ｖg on＝１２（Ｖ）、Ｒvg＝４０（ｋΩ）、Ｒ
m＝１００〜５００（Ω）とし、更に、上述した条件を
満たすように、半導体層による接続抵抗Ｒnを、 Ｒn＞１６０（ｋΩ） とした。
【００４５】又、半導体層７は、光電変換素子及びＴＦ
Ｔを形成しているｎ型半導体及びｉ層であり、金属配線
８はＡｌを使用している。
Ｔを形成しているｎ型半導体及びｉ層であり、金属配線
８はＡｌを使用している。
【００４６】次に、図６及び図７に示した抵抗Ｒ0は、
抵抗Ｒnと同様に、半導体層で形成されており、Ｖg線４
に直行するＶs線３と金属配線８とを接続する接続抵抗
である。この接続により、マトリックス状のＶs線３と
Ｖg線４とが電気的に接続されて、同電位となるため、
静電気対策が有効なものとなる。
抵抗Ｒnと同様に、半導体層で形成されており、Ｖg線４
に直行するＶs線３と金属配線８とを接続する接続抵抗
である。この接続により、マトリックス状のＶs線３と
Ｖg線４とが電気的に接続されて、同電位となるため、
静電気対策が有効なものとなる。
【００４７】図８は、本実施形態における、Ｖg線４と
ＧＮＤとを接続する、半導体層７及び金属配線８の接続
部の拡大平面図である。
ＧＮＤとを接続する、半導体層７及び金属配線８の接続
部の拡大平面図である。
【００４８】図８において、パネル端面近傍では、半導
体層７と金属配線８とで、Ｖg線４と図示しないＧＮＤ
とを接続する配置がされている。金属配線８は、光電変
換素子の近傍に配置されている。そして、光電変換素子
パネル２６への光の透過を防止することとにより、ガラ
ス内での光の乱反射を防止している。又、図示しないＧ
ＮＤ接続をすることにより、ガラス端部の光電変換素子
の外周部からの電気的シールドの役割を果たしている。
体層７と金属配線８とで、Ｖg線４と図示しないＧＮＤ
とを接続する配置がされている。金属配線８は、光電変
換素子の近傍に配置されている。そして、光電変換素子
パネル２６への光の透過を防止することとにより、ガラ
ス内での光の乱反射を防止している。又、図示しないＧ
ＮＤ接続をすることにより、ガラス端部の光電変換素子
の外周部からの電気的シールドの役割を果たしている。
【００４９】以上、光電変換装置を例にとって本発明の
内容を具体的に説明したが、本発明は、液晶表示装置な
どの半導体装置の画素基板の断線に適用可能である。
内容を具体的に説明したが、本発明は、液晶表示装置な
どの半導体装置の画素基板の断線に適用可能である。
【００５０】
【発明の効果】以上説明した本発明によれば、ＴＦＴマ
トリックスパネルを用いた光電変換装置において、Ｖg
線とＧＮＤとを接続することにより、Ｖg線の断線部に
よるクロストークが防止され、画像補正が可能となる。
この結果、光電変換素子パネルの歩留まりの向上が実現
できる。
トリックスパネルを用いた光電変換装置において、Ｖg
線とＧＮＤとを接続することにより、Ｖg線の断線部に
よるクロストークが防止され、画像補正が可能となる。
この結果、光電変換素子パネルの歩留まりの向上が実現
できる。
【図１】本発明に係わる実施形態１の光電変換装置の等
価回路図である。
価回路図である。
【図２】従来の光電変換装置の等価回路図である。
【図３】図１に示した光電変換装置のパネル上の欠陥に
対する効果を示す等価回路図である。
対する効果を示す等価回路図である。
【図４】本発明に係わる実施形態１の光電変換装置のＴ
ＦＴをオン状態にするＶg線近傍の簡略回路図である。
ＦＴをオン状態にするＶg線近傍の簡略回路図である。
【図５】本発明に係わる実施形態１の光電変換装置を構
成するパネルをスライスした後のイメージ図である。
成するパネルをスライスした後のイメージ図である。
【図６】本発明に係わる実施形態２の光電変換装置の等
価回路図である。
価回路図である。
【図７】本発明に係わる実施形態２の光電変換装置のＴ
ＦＴをオン状態にするＶg線近傍の簡略回路図である。
ＦＴをオン状態にするＶg線近傍の簡略回路図である。
【図８】本発明に係わる実施形態２の光電変換装置を構
成するパネルのパネル配線の接続部の拡大平面図であ
る。
成するパネルのパネル配線の接続部の拡大平面図であ
る。
１ ＴＦＴ（薄膜トランジスタ） ２ コンデンサ ３ Ｖs線（共通電極バイアス線） ４ Ｖg線（ゲート線） ５ 信号線 ６ 光電変換素子パネル ７ 半導体層 ８ 金属配線 ９ ゲートドライバ接続部 １０ 共通電極ドライバ・ソースドライバの接続部 １１ ソースドライバ（信号処理回路） １２ 共通電極ドライバ １３ ゲートドライバ １６ 光電変換素子パネル ２６ 光電変換素子パネル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｎ 5/335 Ｆターム(参考） 4M118 AA05 AA09 AA10 AB01 BA04 BA05 FB09 FB13 FB16 FB30 HA21 5C024 CX11 GY31 GZ00 HX44 5F049 MA01 NB05 RA02 RA08 UA01 UA20 5F110 AA26 BB01 BB10 DD02 EE04 NN72
Claims (5)
- 【請求項１】 コンデンサを有する光電変換素子と薄膜
トランジスタとの組を基板上に配列し、 前記各コンデンサの一方の電極に接続される共通電極バ
イアス線と、 前記薄膜トランジスタのゲート電極に接続される複数の
ゲート線と、 前記薄膜トランジスタのドレインに接続される複数の信
号線と、 前記ゲート線を介して前記薄膜トランジスタのゲート電
極にバイアス電圧を印加する手段とを備え、 前記コンデンサの他方の電極は、同一セルの前記薄膜ト
ランジスタのソースに接続された光電変換装置におい
て、 前記各ゲート線は、前記バイアス電圧印加手段との接続
端と反対側の端部で、定電位手段に接続されることを特
徴とする光電変換装置。 - 【請求項２】 前記ゲート線と前記定電位手段とを接続
する接続部は、 半導体層、又は半導体層と金属配線により形成されるこ
とを特徴とする請求項１記載の光電変換装置。 - 【請求項３】 前記組は、前記基板上に行列状に配列さ
れ、その基板はスライスされて複数枚貼り合わせられる
とともに、 前記金属配線は、 当該光電変換装置を形成する金属膜と同時に成膜され、 前記基板のスライス辺に引き回されることを特徴とする
請求項２記載の光電変換装置。 - 【請求項４】 前記半導体層は、前記薄膜トランジスタ
又は前記光電変換素子を形成する半導体膜と同時に成膜
され、 前記半導体膜は、不純物半導体層又は不純物半導体層を
含む複数の半導体層から形成されることを特徴とする請
求項２記載の光電変換装置。 - 【請求項５】 前記ゲート線の配線抵抗をＲvg、 前記接続部のうち、前記不純物半導体による配線抵抗を
Ｒn、前記金属配線による配線抵抗をＲm、 前記薄膜トランジスタの駆動時のゲートバイアス電圧の
うち、 前記薄膜トランジスタをオンする際に印加するバイアス
電圧をＶgＨ、 前記薄膜トランジスタをオフする際に印加するバイアス
電圧をＶgＬ、 前記薄膜トランジスタをオンするために必要な駆動バイ
アス電圧をＶg on、 前記薄膜トランジスタのスレッシュホールド電圧をＶth
とするとともに、 前記定電位手段の電位を零電位としたときに、 【数１】ＶgＨ−ＲVg（ＶgＨ−ＶgＬ）／２（Ｒvg＋Ｒ
n）＞（Ｖg on） ＶgＨ−ＲVg・ＶgＨ／（Ｒvg＋Ｒn＋Ｒm）＞（Ｖg on） ＶgＬ＋ＲVg（ＶgＨ−ＶgＬ）／２（Ｒvg＋Ｒn）＜Ｖth ＶgＬ＋ＲVg・（−ＶgＬ）／（Ｒvg＋Ｒn＋Ｒm）＜Ｖth を満たすことを特徴とする請求項２記載の光電変換装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000241568A JP4630432B2 (ja) | 2000-08-09 | 2000-08-09 | 光電変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000241568A JP4630432B2 (ja) | 2000-08-09 | 2000-08-09 | 光電変換装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002057313A true JP2002057313A (ja) | 2002-02-22 |
| JP2002057313A5 JP2002057313A5 (ja) | 2007-09-27 |
| JP4630432B2 JP4630432B2 (ja) | 2011-02-09 |
Family
ID=18732739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000241568A Expired - Fee Related JP4630432B2 (ja) | 2000-08-09 | 2000-08-09 | 光電変換装置 |
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|---|---|
| JP (1) | JP4630432B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004311593A (ja) * | 2003-04-03 | 2004-11-04 | Sharp Corp | 電磁波検出器およびアクティブマトリクス基板 |
| WO2008035668A1 (fr) * | 2006-09-19 | 2008-03-27 | Hamamatsu Photonics K.K. | Dispositif d'imagerie à semi-conducteurs |
| WO2012138115A3 (ko) * | 2011-04-06 | 2013-01-10 | 주식회사 샤인 | 금속 섬유를 포함하는 전극 구조체를 갖는 전지 및 상기 전극 구조의 제조 방법 |
| JP2020107668A (ja) * | 2018-12-26 | 2020-07-09 | キヤノン株式会社 | 撮像装置及び撮像システム |
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| JPH1093061A (ja) * | 1996-09-11 | 1998-04-10 | Toshiba Corp | 画像検出装置、アレイ基板および画像検出装置の製造方法 |
| JPH11509938A (ja) * | 1995-07-31 | 1999-08-31 | リットン システムズ カナダ リミテッド | 静電放電防止回路付き半導体スイッチアレイおよび製造方法 |
| JP2000148044A (ja) * | 1998-08-31 | 2000-05-26 | Canon Inc | 半導体装置 |
-
2000
- 2000-08-09 JP JP2000241568A patent/JP4630432B2/ja not_active Expired - Fee Related
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| JP2020107668A (ja) * | 2018-12-26 | 2020-07-09 | キヤノン株式会社 | 撮像装置及び撮像システム |
| JP2021128983A (ja) * | 2020-02-12 | 2021-09-02 | キヤノン株式会社 | 光学センサ、画像形成装置 |
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