JP2011066444A - 表示装置 - Google Patents
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Abstract
る不良の発生を抑制する。
【解決手段】 本発明に係る表示装置は、アクティブマトリクス回路の角の部分に隣接し
て、前記アクティブマトリクス回路に接続されていない格子状の放電パターンが形成され
ていることを特徴とする。また、本発明に係る表示装置は、アクティブマトリクス回路の
周辺に、前記アクティブマトリクス回路を構成するゲイト線又はソース線と交わる放電パ
ターンが形成され、前記放電パターンの長さは、前記アクティブマトリクス回路の画素ピ
ッチよりも長いことを特徴とする。これらにより、各種静電破壊によるアクティブマトリ
クス型表示装置の不良の発生を抑制することができる。
【選択図】 図4
Description
トパネルディスプレイの構造に関する。
いる。これは、薄膜トランジスタ(TFTと称する)でもって構成される画素領域を構成
するアクティブマトリクス回路と、やはり薄膜トランジスタで構成されるこのアクティブ
マトリクス回路を駆動するための周辺駆動回路と、をガラス基板(または石英基板)上に
集積化した構成を有している。
たは石英基板上に集積化される。またEWSパネルの場合、約130万個の薄膜トランジ
スタが同一のガラス基板または石英基板上に集積化される。
陥が形成されてしまう。
在する場合、商品としては不良品となってしまう。
ら、静電気による破壊(静電破壊)の問題が特に顕在化する。
工程が多用される。これらプラズマを用いた工程においては、後述するようにパルス状の
静電気が発生する。また、ラビング工程のようにプラズマ工程以外の場合において静電気
が発生してしまう工程も存在している。
プラズマCVD法やプラズマエッチング法で代表されるプラズマ工程が多用される。しか
し、使用される基板の絶縁性が高いということから、このプラズマ工程において、局所的
に放電が生じてしまう現象が起こる。
壊や静電気が原因と見られる薄膜トランジスタの動作不良が発生してしまう。これらの不
良は、アクティブマトリクス型の液晶表示装置やその他アクティブマトリクス型のフラッ
トパネル型のディスプレイの生産歩留りを低下させる大きな要因となる。
得られた。
の2つに大別できる。
コンタクト不良と絶縁膜の絶縁破壊とがある。
による薄膜の成膜時やRIE法によるプラズマエッチング時において、局在的な放電が起
こる。この放電は、絶縁性の基板を用いた試料が大面積であり、そもそも局在的な放電が
起こりやすい状態が実現されていることに加えて、パターン表面の凹凸やパターン面積の
違い、さらに膜質の微妙な違い、さらにパーティクルの存在等の些細な要因により発生す
る。
線の一部分に局在的に電圧が誘起され、静電パルスが発生する。この静電パルスは瞬間的
に発生するものであり、その誘起される電圧の先頭値が極めて大きなものとなる。
クト部分に瞬間的に大電流が流れる。この瞬間的な大電流が流れることにより、コンタク
ト部分が高い温度に発熱する。そしてこのことにより、コンタクトが破壊される。このコ
ンタクトの破壊は永久的なものであり、一般には修復は困難である。
により、本来絶縁機能を維持しなければならない絶縁膜に局在的な強電界が加わり、その
部分において絶縁性が破壊されることによる。この絶縁性の破壊も永久的なものであり、
一般には修復が困難である。
ッチング等のプラズマが用いられる工程において、基板上の配線パターン形状の不均一性
(面積の違いや段差)に起因する。この工程においては、プラズマ放電中にパターン間に
局在的な電位差が瞬間的に誘起される。
に局在的な放電を引き起こす。そしてこのことに起因して薄膜トランジスタのジャンクシ
ョン(PI接合やNI接合)に損傷が与えられ、薄膜トランジスタの動作が不良となる。
等によって修復することができる場合がある。従ってこの場合の不良は半永久的なものと
見ることができる。
ネルの生産歩留りを向上させる技術を提供することを課題とする。
発明は、基本的に2つの構成からなる。第1の構成は、静電パルスの発生を抑制する手段
を提供するものである。また、第2の構成はプラズマによって誘起される静電気の発生を
抑制する手段を提供するものである。
液晶パネルの周囲に瞬間的な電気パルスを吸収する保護容量(キャパシタ)を配置する。
工程においては、各配線パターンの電位差を無くすためにショートリングと呼ばれる配線
が配置される。このショートリングは、最終的には回路から切り離される。そして、完成
品の段階では配線としての機能は持たない。
ートリングに接続される。即ち、ショートリングに誘起される電気パルスを上記保護容量
に吸収させる構成とする。
に接続されている。従って、アクティブマトリクス回路のどこかに電気パルスの侵入があ
っても上記の保護容量に電気パルスは吸収される。また、電気パルスが大きく保護容量に
よって完全に吸収されなくても、その影響を弱めることができる。
路を構成する薄膜トランジスタのゲイト電極の全てに連結した構成にはなっていない。し
かし、周辺駆動回路ブロックに近い領域に上記保護容量を配置すれば、外部からの電気パ
ルスをそこで吸収し、周辺駆動回路に電気パルスが進入することを抑制することができる
。また、周辺駆動回路に侵入する電気パルスを弱めることができる。
手段として、この静電気を放電させる放電パターンをショートリングとアクティブマトリ
クス回路部、さらにショートリングと周辺駆動回路部との間に配置する。
起される静電気が発生しやすい。
グである。即ち、ショートリングは、各配線間の電位差をなくし、不要な放電を抑制する
ためのものであるが、一方では、ショートリング自身が静電気の発生を招いてしまう要因
ともなっている。
う。
回路部、さらにショートリングと周辺駆動回路部との間にプラズマ誘起された静電気を消
滅させる放電パターン(ガードリングと称する)を配置する。
路部に入り込む前に、放電パターンを通過する段階でこの静電気を放電させてしまう構成
とする。
間に放電パターンを予め配置する。このようにすることで、回路にはショートリングとの
間で生じる電位差の影響が及ばないようにすることができる。
辺駆動回路部に配置された薄膜トランジスタが損傷することを抑制することができる。
トリクス回路108と、該アクティブマトリクス回路を駆動するための周辺駆動回路10
4と105と、が同一基板101上に配置された構成を有し、前記アクティブマトリクス
回路108及び前記周辺駆動回路104と105の周辺は放電パターン112、103、
106によって囲まれていることを特徴とする。
り小さくすることは有用である。
クス回路において放電が生じないようにするためである。
アクティブマトリクス型の表示装置であって、
同一基板301上にアクティブマトリクス回路(画素部)が配置されており、 前記ア
クティブマトリクス回路に隣接して容量が形成されており、
前記容量は、
前記アクティブマトリクス回路に配置された薄膜トランジスタのゲイト電極310と
同一材料でかつ同一層に形成された電極307と、
該電極下の前記薄膜トランジスタのゲイト絶縁膜を構成する材料でなる絶縁膜306と
、
前記絶縁膜306下の前記薄膜トランジスタの活性層を構成する半導体膜302と、
で構成されていることを特徴とする。
アクティブマトリクス回路(画素部)と、
該アクティブマトリクス回路を駆動するために周辺駆動回路と、
が同一基板301上に配置された表示装置を作製する方法であって、
前記アクティブマトリクス回路を構成する全てのゲイト配線と全てのソース配線とに接
続されるショートリング307を形成する工程と、
前記アクティブマトリクス回路に配置される薄膜トランジスタの不純物領域319〜3
21、300を不純物イオンの注入によって形成する工程と、
該工程と同時に前記ショートリング307をマスクとして不純物イオンを前記ショート
リング下の半導体層302に注入し、前記ショートリング部に容量を形成する工程と、
を有することを特徴とする。
域322とが対向する部分で容量が形成される。この容量は、電気パルスを吸収するため
の保護容量として機能する。
アクティブマトリクス型の表示装置の作製方法であって、
ショートリング307の下部に薄膜半導体層302が形成され、前記薄膜半導体層30
2を利用して容量を形成する工程を有することを特徴とする。
他の発明の構成は、図3にその実施態様の1つを示すように、
アクティブマトリクス型の表示装置の作製方法であって、
ショートリング307の下部に薄膜半導体層302が存在し、アクティブマトリクス回
路に配置される薄膜トランジスタの不純物領域319〜321、300を形成する工程と
同時に前記薄膜半導体層302を利用して容量を形成することを特徴とする。
し、液晶パネルの生産歩留りを向上させることができる。この技術は、アクティブマトリ
クス型の液晶表示装置のみではなく、他のアクティブマトリクス型を有するフラットパネ
ルディスプレイに利用することができる。
拡大図を示すアクティブマトリクス回路108と、周辺駆動回路104や105とを囲む
ようにしてショートリング102を配置する。このショートリング102は、アクティブ
マトリクス回路を構成する格子状に配置されたソース線110とゲイト線111の全てに
接続される。
成するのに用いる半導体を用いてMOS容量107が配置される。このMOS容量107
は、外部から誘起されるパルス電圧を吸収する役割を有した保護容量となる。
112を配置する。この放電パターン112は、104と105で示される周辺駆動回路
とアクティブマトリクス回路108との間にも配置される。
103及び106が配置される。これらの放電パターンは、ショートリングに誘起された
パルス電圧を放電させ、各回路に電気パルスが侵入することを抑制する役割を有している
。
れらの放電パターンは、ショートリングの形成と同時に形成され、かつ必要に応じて電気
的に相互に接続される。
ある。このようにすると、回路中において局在的な放電を行うような電気パルスを予め放
電パターンにおいて放電させることができる。
装置のアクティブマトリクス回路が形成される基板側の作製工程の概略を示す。
されるNチャネル型の薄膜トランジスタと、周辺回路部に配置されるP及びNチャネル型
の薄膜トランジスタと、ショートリングが形成される部分に配置される保護容量(電気パ
ルスを吸収するための容量)と、を同一基板上に同時に形成する工程が示されている。
は酸化窒化珪素膜を成膜する。基板301としては、石英基板を利用することもできる。
になる珪素膜の形成を行う。
る。さらに、加熱処理及び/またはレーザー光の照射により、この非晶質珪素膜を結晶化
させ、図示しない結晶性珪素膜を得る。
示されるパターンを形成する。
になる半導体パターンである。
とNチャネル型の薄膜トランジスタの活性層となる半導体パターンである。ここで、30
3がPチャネル型の薄膜トランジスタの活性層となる。また、304がNチャネル型の薄
膜トランジスタの活性層となる。
この画素部に配置される薄膜トランジスタは、マトリクス状に配置された画素電極のそれ
ぞれにスイッチング用に配置される。
ス吸収用の保護容量の誘電体を構成する絶縁膜306を成膜する。ここでは、絶縁膜30
6として酸化珪素膜を1000Åの厚さにプラズマCVD法を用いて成膜する。(図3(
B))
ルミニウム膜をスパッタ法でもって成膜する。ここでは、アルミニウム膜でもってゲイト
電極を構成する例を示すが、他の金属材料や合金、さらに各種シリサイド材料を用いるこ
ともできる。
が行われる工程において、アルミニウムの異常成長に起因するヒロックやウィスカーの発
生を抑制するためである。ヒロックやウィスカーというのは、アルミニウムの異常成長に
よって形成される針状あるいは刺状の突起物のことである。
ニウムでなるパターン307、308、309、310を形成する。
リングの断面を示すものといえる。
を構成するパターンである。309は周辺駆動回路部に配置されるNチャンネル型の薄膜
トランジスタのゲイト電極を構成するパターンである。
構成するパターンである。この画素部に配置される薄膜トランジスタのゲイト電極310
は、図2に示すようなマトリクス状に配置されたゲイト線202から延在して設けられる
。
れらパターンを陽極とした陽極酸化を行う。この工程において、陽極酸化膜311、31
2、313、314が形成される。
をアンモニア水で中和したものを用いる。この工程において形成される陽極酸化膜は、緻
密な膜質を有し、アルミニウム膜の表面を物理的および電気的に保護する機能を有してい
る。
し、また電気的にはアルミニウムでなるパターンの周囲からの絶縁性を高める機能を有し
ている。
入を行う。
て、P(リン)イオンの注入をプラズマドーピング法でもって行う。
19、さらに321と300が形成される。
有する不純物領域315と316の少なくとも一方は、保護容量の電極となる。
たはその両方となる。そして他部においてゲイト絶縁膜として機能する絶縁膜306がこ
の保護容量の誘電体となる。こうしてMOSキャパシタでなる保護容量がN型の薄膜トラ
ンジスタの形成と同時に自己整合的に形成される。
)イオンの注入を行う。この結果、Pチャネル型の薄膜トランジスタのソース領域317
及びドレイン領域318が自己整合的に形成される。
の照射を行い、不純物イオンの注入が行われた領域の活性化を行う。
、またはこれらの膜と樹脂膜との積層膜を成膜する。
TOでなる画素電極330を形成する。
ンジスタのソース電極323とドレイン電極324を形成する。また同時に周辺駆動回路
部のNチャネル型の薄膜トランジスタのソース電極326とドレイン電極325を形成す
る。また同時に画素部の薄膜トランジスタのソース電極327を形成する。これらの電極
はチタン膜とアルミニウム膜の積層膜でもって構成する。
いてそれぞれ同時に形成される。
トリングに発生する電気パルスを放電させる放電パターンについて説明する。
ティブマトリクス型の液晶パネルの一方の基板側の一部である。図には、マトリクス状に
配置された薄膜トランジスタ205、206と、この薄膜トランジスタの出力によって駆
動される液晶207、208が示されている。
。この段階においては、ショートリング204に各ゲイト線は接続されている。また、図
示されていないが、ショートリング204から延在した他のショートリング部分には、ソ
ース線201もそれぞれ電気的に接続されている。
を接続する配線に203で示されるような放電パターンが形成されている。
リング204と回路部との間で生じる電位差に起因する電気パルスを放電させる機能を有
している。
の画素ピッチよりも小さくすることが有効である。
ここでは、アクティブマトリクス回路とショートリングとを接続する配線に203で示さ
れるような放電パターンを配置する例を示した。
ない。例えば、電位差を持ちそうな回路と回路の間や、回路と配線の間、さらには電位差
を持ちそうな導電性パターン同士の間に203で示されるような形状を有する放電パター
ンを配置することは有効である。
差に起因する電気パルスをこの放電パターンが存在することで消滅させることができる。
基板の顕微鏡写真を示す。図4に示すのは、ガラス基板上に形成された微細なパターンを
示す写真である。
。また、このアクティブマトリクス回路からショートリング(写真には写っていない)へ
と延在する配線が示されている。
ある。また縦方向に延在するのがソース線である。
領域で電気パルスを放電させるための放電パターンが配置されている状態が示されている
。
パターンが配置されている。この放電パターンは、写真右下のおよそ1/4強の領域を占
めている。この放電パターンは、アクティブマトリクス回路には直接接続されてはいない
。
気パルスによってダメージを受けることを防ぐことができる。
102 ショートリング
103 放電パターン
104、105 周辺駆動回路
106 放電パターン
107 保護容量
108 アクティブマトリクス回路
100 アクティブマトリクス回路の拡大部分
110 ソース線
111 ゲイト線
112 放電パターン
201 ソース線
202 ゲイト線
203 放電パターン
204 ショートリング
205、206 薄膜トランジスタ
207、208 液晶
301 ガラス基板
302 保護容量を構成する半導体パターン
303 Pチャネル型の薄膜トランジスタの活性層
304、305 Nチャネル型の薄膜トランジスタの活性層
306 ゲイト電極と保護容量の誘電体を構成する絶縁膜
307 ショートリング
308、309、310 ゲイト電極
311、312、313 陽極酸化膜
314 陽極酸化膜
315、316 保護容量の一方の電極を形成するN型領域
317 ソース領域
318 ドレイン領域
319 ドレイン領域
320 ソース領域
321 ソース領域
300 ドレイン領域
322 半導体領域
323 ソース電極
324 ドレイン電極
325 ドレイン電極
326 ソース電極
327 ソース電極
328 ドレイン電極
329 層間絶縁膜
330 画素電極
Claims (2)
- クティブマトリクス回路と、
周辺駆動回路と、
前記アクティブマトリクス回路と前記周辺駆動回路との間に位置する導電性パターンと、を有し、
前記導電性パターンは、複数の第1のパターンを有し、
前記第1のパターンは、線状の第2のパターンと、前記第2のパターンと交差する複数の線状の第3のパターンと、が結合した形状を有することを特徴とする表示装置。 - 請求項1において、
複数の前記第1のパターンは、前記アクティブマトリクス回路から前記周辺駆動回路へ向かう第1の方向と垂直な第2の方向に並んで配置されており、
前記第2のパターンは、前記第1の方向と沿うように配置されており、
複数の前記第3のパターンは、前記第1の方向に並んで配置されていることを特徴とする表示装置。
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- 2010-11-29 JP JP2010264536A patent/JP5084898B2/ja not_active Expired - Fee Related
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