CN115966613A - 薄膜晶体管、其制造方法和包括薄膜晶体管的显示装置 - Google Patents

薄膜晶体管、其制造方法和包括薄膜晶体管的显示装置 Download PDF

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Abstract

提供了一种薄膜晶体管、薄膜晶体管的制造方法和包括该薄膜晶体管的显示装置，其中所述薄膜晶体管包括位于基板上的还原图案、与所述还原图案接触的有源层以及与所述有源层至少部分地重叠的栅电极，其中所述有源层包括沟道部分、连接到所述沟道部分的一侧的第一导电化部分、以及连接到所述沟道部分的另一侧的第二导电化部分，并且所述沟道部分与所述栅电极重叠并且不与所述还原图案重叠。

Description

薄膜晶体管、其制造方法和包括薄膜晶体管的显示装置
相关申请的交叉引用
本申请要求于2021年10月12日提交的韩国专利申请No.10-2021-0135254的优先权的权益，在此通过引用的方式将该韩国专利申请并入，就像在本文中完整阐述该韩国专利申请一样。
技术领域
本公开涉及薄膜晶体管、其制造方法和包括薄膜晶体管的显示装置。
背景技术
在电子装置领域中晶体管被广泛用作开关装置或驱动装置。特别是，由于可以在玻璃基板或塑料基板上制造薄膜晶体管，所以薄膜晶体管被广泛用作诸如液晶显示装置或有机发光显示装置的显示装置的开关装置。
基于构成有源层的材料，薄膜晶体管可以被分类为使用非晶硅作为有源层的非晶硅薄膜晶体管、使用多晶硅作为有源层的多晶硅薄膜晶体管和使用氧化物半导体作为有源层的氧化物半导体薄膜晶体管。
由于可以在短时间内沉积非晶硅以形成有源层，非晶硅薄膜晶体管(a-Si TFT)具有制造工艺时间短和生产成本低的优点。另一方面，非晶硅薄膜晶体管的缺点在于其被限制用于有源矩阵有机发光二极管(AMOLED)，其原因在于，由于迁移率低而导致电流驱动能力不好，并且阈值电压存在变化。
多晶硅薄膜晶体管(poly-Si TFT)是通过沉积非晶硅并使沉积的非晶硅结晶而制成的。多晶硅薄膜晶体管具有的优点在于，电子迁移率高，稳定性优异，可以实现薄外形和高分辨率，并且功率效率高。多晶硅薄膜晶体管的示例包括低温多晶硅(LTPS)薄膜晶体管或多晶硅薄膜晶体管。然而，由于制造多晶硅薄膜晶体管的工艺需要使非晶硅结晶的步骤，因此由于工艺步骤数量增加而增加了制造成本，并且需要在高温下结晶。因此，多晶硅薄膜晶体管难以应用于大尺寸显示装置。由于多晶特性，也难以确保多晶硅薄膜晶体管的均匀性。
具有高迁移率并且根据氧含量具有大的电阻变化的氧化物半导体薄膜晶体管(TFT)具有可以容易地获得所需性质的优点。此外，由于在氧化物半导体薄膜晶体管的制造工艺期间，构成有源层的氧化物可以在相对较低的温度下生长，因此降低了氧化物半导体薄膜晶体管的制造成本。此外，鉴于氧化物的性质，由于氧化物半导体是透明的，因此有利于实现透明显示器。然而，氧化物半导体薄膜晶体管与多晶硅薄膜晶体管相比存在稳定性和迁移率劣化的问题。
当氧化物半导体薄膜晶体管被制造成被称为顶部栅极类型的共面结构时，形成导电化区域。氧化物半导体薄膜晶体管在形成导电化区域的工艺中可能会劣化，并且当导电化区域存在偏差时，氧化物半导体薄膜晶体管的可靠性可能会劣化。因此，控制氧化物半导体薄膜晶体管中的导电化区域很重要。
发明内容
鉴于上述问题做出了本公开，并且本公开的目的是提供一种薄膜晶体管，其包括被形成为有源层的导电化部分，该有源层是通过还原图案而被选择性地导电化的。
本公开的另一目的在于提供一种薄膜晶体管，其中有源层通过还原图案而被选择性地导电化，从而精细地控制由有源层形成的导电化部分的尺寸和位置以获得优异的可靠性。
本公开的又一个目的是提供一种薄膜晶体管，其中控制还原图案的位置以使有源层的扩散部分形成在沟道部分和导电化部分之间，从而防止沟道部分的边缘被不必要地导电化并且因此精细地控制沟道部分的长度。
本公开的又一目的在于提供一种薄膜晶体管的制造方法，其可以通过还原图案来控制有源层的导电化部分。
本公开的再一目的在于提供一种包括上述薄膜晶体管的显示装置以具有优异的可靠性。
除了上述的本公开的目的之外，本领域技术人员将从以下对本公开的描述清楚地理解本公开的其他目的和特征。
根据本公开的一方面，上述和其他目的可以通过提供一种薄膜晶体管来实现，该薄膜晶体管包括在基板上的还原图案、与还原图案接触的有源层、以及与有源层至少部分重叠的栅电极，其中有源层包括沟道部分、连接到沟道部分的一侧的第一导电化部分和连接到沟道部分的另一侧的第二导电化部分，并且沟道部分与栅电极重叠并且不与还原图案重叠。
还原图案设置在基板和有源层之间。
还原图案可以与第一导电化部分或第二导电化部分中的至少一个接触。
还原图案可以包括与第一导电化部分接触的第一还原图案和与第二导电化部分接触的第二还原图案。
还原图案可以不与栅电极重叠。
还原图案可以包括选自氮化硅、氮氧化硅、氧化硅、氢氧化硅、铝(Al)、钛(Ti)、钼(Mo)、钙(Ca)或钡(Ba)中的至少一种。
有源层可以包括位于沟道部分和第一导电化部分之间的第一扩散部分或位于沟道部分和第二导电化部分之间的第二扩散部分中的至少一个。
第一扩散部分和第二扩散部分可以不与栅电极重叠。
第一扩散部分具有的比电阻可以小于沟道部分的比电阻并且大于第一导电化部分的比电阻，并且第二扩散部分具有的比电阻可以小于沟道部分的比电阻并且大于第二导电化部分的比电阻。
薄膜晶体管还可以包括位于有源层和栅电极之间的栅极绝缘层，其中栅极绝缘层可以覆盖沟道部分、第一导电化部分和第二导电化部分。
有源层可以包括氧化物半导体材料。
氧化物半导体材料可以包括基于IZO(InZnO)、基于IGO(InGaO)、基于ITO(InSnO)、基于IGZO(InGaZnO)、基于IGZTO(InGaZnSnO)、基于GZTO(GaZnSnO)、基于GZO(GaZnO)、基于ITZO(InSnZnO)或基于FIZO(FeInZnO)的氧化物半导体材料中的至少一种。
有源层可以包括第一氧化物半导体层和位于第一氧化物半导体层上的第二氧化物半导体层。
有源层还可以包括位于第二氧化物半导体层上的第三氧化物半导体层。
薄膜晶体管还可以包括电连接到有源层的源电极，以及与源电极间隔开并且电连接到有源层的漏电极。
源电极和漏电极与栅电极设置在相同的层上。
源电极可以通过接触孔接触第一导电化部分，并且漏电极可以通过另一个接触孔接触第二导电化部分。
根据本公开的另一方面，上述和其他目的可以通过提供一种薄膜晶体管的制造方法来实现，所述方法包括：在基板上形成还原图案，形成与还原图案接触的有源层，以及形成与有源层至少部分重叠的栅电极，其中有源层包括沟道部分、连接到沟道部分的一侧的第一导电化部分、以及连接到沟道部分的另一侧的第二导电化部分，栅电极形成为与沟道部分重叠，并且沟道部分形成在有源层的不与还原图案接触的位置。
还原图案可以包括选自氮化硅、氮氧化硅、氧化硅、氢氧化硅、铝(Al)、钛(Ti)、钼(Mo)、钙(Ca)或钡(Ba)中的至少一种。
制造方法还可以包括形成栅极绝缘层，其中栅极绝缘层可以形成在有源层和栅电极之间以覆盖沟道部分、第一导电化部分和第二导电化部分。
根据本公开的其他方面，上述和其他目的可以通过提供一种包括上述薄膜晶体管的显示装置来实现。
附图说明
本公开的上述和其他目的、特征和其他优点将从以下结合附图的详细描述中得到更清楚的理解，在附图中：
图1是示出根据本公开的一个实施例的薄膜晶体管的截面图；
图2是示出根据本公开的另一实施例的薄膜晶体管的截面图；
图3是示出根据本公开的又一实施例的薄膜晶体管的截面图；
图4是示出根据本公开的再一实施例的薄膜晶体管的截面图；
图5是示出根据本公开的再一实施例的薄膜晶体管的截面图；
图6是示出沟道部分的导电化渗透深度ΔL的示意图；
图7是示出有源层的每个区域的比电阻度的示意图；
图8是示出薄膜晶体管的导通状态下的有源层的单位面积的电导率分布的示意图；
图9A至图9D是示出根据本公开的一个实施例的薄膜晶体管的制造方法的示意图；
图10是示出根据本公开的另一实施例的显示装置的示意图；
图11是示出图10的任一像素的电路图；
图12是示出图11的像素的平面图；
图13是沿图12的线I-I’截取的截面图；
图14是示出根据本公开的又一实施例的显示装置的任一像素的电路图；并且
图15是示出根据本公开的再一实施例的显示装置的任一像素的电路图。
具体实施方式
本公开的优点和特征及其实施方法将通过以下结合附图描述的实施例而更加清楚。然而，本公开可以以不同的形式实施并且不应被解释为限于本文阐述的实施例。相反，提供这些实施例是为了使本公开透彻和完整，并将本公开的范围充分传达给本领域技术人员。此外，本公开仅由权利要求的范围限定。
在用于描述本公开的实施例的附图中公开的形状、尺寸、比例、角度和数量仅是示例，因此，本公开不限于所示出的细节。在整个说明书中，类似的附图标记指代类似的元件。在以下描述中，当相关的已知功能或构造的详细描述被确定为不必要地使本公开的重点难以理解时，将省略详细描述。
在使用本说明书中描述的“包含”、“具有”和“包括”的情况下，可以添加另一部分，除非使用“仅～”。除非另有相反说明，否则单数形式的术语可以包括复数形式。
在解释元件时，元件被解释为包括误差范围，尽管没有明确的描述。
在描述位置关系时，例如，当位置关系被描述为“在～上”、“在～上方”、“在～下方”和“在～旁边”时，一个或多个部分可以布置在两个其他部分之间，除非使用“恰好”或“直接”。
诸如“下方”、“下面”、“下部”、“上方”和“上部”之类的空间相对术语可以在本文中用于容易地描述一个或多个元件相对于另一个或多个元件的如图中所示的关系。应当理解，这些术语旨在涵盖除了图中描绘的取向之外的装置的不同取向。例如，如果将图中所示的装置颠倒过来，则被描述为布置在另一装置“下方”或“下面”的装置可以布置在该另一装置“上方”。因此，示例性术语“下方或下面”可以包括“下方或下面”和“上方”取向。同样，示例性术语“上方”或“上”可以包括“上方”和“下方或下面”取向。
在描述时间关系时，例如，当时间顺序被描述为“之后”、“随后”、“接下来”和“之前”时，可以包括不连续的情况，除非使用“恰好”或“直接”。
应当理解，尽管本文中可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受到这些术语的限制。这些术语仅用于将一个元件与另一个元件划分开。例如，可以将第一元件称为第二元件，并且类似地，可以将第二元件称为第一元件，而不脱离本公开的范围。
术语“至少一个”应理解为包括相关联的所列出项目中的一个或多个的任何和全部组合。例如，“第一项目、第二项目和第三项目中的至少一个”的含义表示从第一项目、第二项目和第三项目中的两个或更多个提出的所有项目的组合以及第一项目、第二项目或第三项目。
本公开的各种实施例的特征可以部分地或整体地彼此耦合或组合，并且可以以各种方式彼此互操作并在技术上如本领域技术人员能够充分理解的那样被驱动。本公开的实施例可以相互独立地实施，也可以以相互依存的关系共同实施。
在附图中，相同或相似的元件由相同的附图标记表示，即使它们被描绘在不同的附图中。
在本公开的实施例中，为了描述方便，源电极和漏电极彼此区分开。然而，源电极和漏电极可以互换使用。源电极可以是漏电极，并且漏电极可以是源电极。另外，本公开的任一实施例中的源电极可以是本公开的另一实施例中的漏电极，并且本公开的任一实施例中的漏电极也可以是本公开的另一实施例中的源电极。
在本公开的一些实施例中，为了描述方便，将源极区与源电极区分开，并且将漏极区与漏电极区分开。然而，本公开的实施例不限于这种结构。例如，源极区可以是源电极，并且漏极区可以是漏电极。此外，源极区可以是漏电极，并且漏极区可以是源电极。
图1是示出根据本公开的一个实施例的薄膜晶体管100的截面图。
根据本公开的一个实施例的薄膜晶体管100包括基板110上的还原图案125和126、与还原图案125和126接触的有源层130、以及有源层130与部分重叠的栅电极150。有源层130包括沟道部分130n、连接到沟道部分130n的一侧的第一导电化部分131和连接到沟道部分130n的另一侧的第二导电化部分132。根据本公开的一个实施例，沟道部分130n与栅电极150重叠但不与还原图案125和126重叠。
在下文中，将参考图1更详细地描述根据本公开的一个实施例的薄膜晶体管100。
薄膜晶体管100可以设置在基板110上。用于支撑薄膜晶体管100的支撑件可以被称为基板110而不受限制。
玻璃或塑料可以用作基板110。具有柔性性质的透明塑料(例如聚酰亚胺)可以用作塑料。当聚酰亚胺用作基板110时，考虑到在基板110上执行高温沉积工艺，可以使用能够耐受高温的耐热聚酰亚胺。
下部缓冲层220可以设置在基板110上。下部缓冲层220可以通过屏蔽空气和水来保护有源层130，并且可以平坦化基板110的上表面。可以省略下部缓冲层220。
遮光层111设置在下部缓冲层220上。当省略下部缓冲层220时，遮光层111可以设置在基板110上。遮光层111与沟道部分130n重叠。遮光层111屏蔽从外部入射的光以保护沟道部分130n。
遮光层111可以由具有遮光特性的材料制成。遮光层111可以包括诸如铝(Al)或铝合金的基于铝的金属、诸如钼(Mo)或钼合金的基于钼的金属、铬(Cr)、钽(Ta)、钕(Nd)、钛(Ti)或铁(Fe)中的至少一种。根据本公开的一个实施例，遮光层111可以具有导电性。
遮光层111可以电连接到源电极161和漏电极162之一。此外，遮光层111可以电连接到栅电极150。可以省略遮光层111。
缓冲层120设置在遮光层111上。缓冲层120可以由绝缘材料制成。例如，缓冲层120可以包括诸如氧化硅、氮化硅和基于金属的氧化物的绝缘材料中的至少一种。缓冲层120可以具有单层结构，或者可以具有多层结构。
缓冲层120可以通过屏蔽空气和水来保护有源层130。此外，基板110的其上设置遮光层111的上表面可以被缓冲层120平坦化。
还原图案125和126设置在缓冲层120上。在图1中示出两个还原图案125和126。根据本公开的一个实施例，还原图案125和126中的在源电极161的方向上的一个还原图案可以被称为第一还原图案125，并且还原图案125和126中的在漏电极162的方向上的另一个还原图案可以被称为第二还原图案126。第一还原图案125和第二还原图案126的位置可以颠倒。
根据本公开的一个实施例，还原图案125和126可以设置在基板110和有源层130之间。
还原图案125和126具有还原性。与还原图案125和126接触的材料可以被还原图案125和126缩小。具有还原性的材料可以用作用于形成还原图案125和126的材料而没有限制。
根据本公开的一个实施例，还原图案125和126可以包括选自氮化硅、氮氧化硅、氧化硅、氢氧化硅、铝(Al)、钛(Ti)、钼(Mo)、钙(Ca)或钡(Ba)中的至少一种，但本公开的一个实施例不限于此。还原图案125和126可以包括含有大量氢的材料。还原图案125和126可以在还原性气氛下通过金属沉积制成。在这种情况下，还原性气氛可以是氧浓度低于空气的气氛或含有大量氢(H)的气氛。
有源层130设置在还原图案125和126上。
根据本公开的一个实施例，有源层130可以由半导体材料形成。有源层130可以包括例如氧化物半导体。
有源层130可以包括例如基于IZO(InZnO)、基于IGO(InGaO)、基于ITO(InSnO)、基于IGZO(InGaZnO)、基于IGZTO(InGaZnSnO)、基于GZTO(GaZnSnO)、基于GZO(GaZnO)、基于ITZO(InSnZnO)或基于FIZO(FeInZnO)的氧化物半导体材料中的至少一种，但本公开的一个实施例不限于此，并且有源层130可以由本领域已知的另一种氧化物半导体材料制成。
有源层130包括沟道部分130n、第一导电化部分131和第二导电化部分132。
沟道部分130n与栅电极150重叠。沟道部分130n不与还原图案125和126重叠。此外，沟道部分130n不与还原图案125和126接触。
有源层130的第一导电化部分131和第二导电化部分132不与栅电极150重叠。第一导电化部分131和第二导电化部分132可以通过半导体材料的选择性导电化而形成。根据本公开的一个实施例，第一导电化部分131和第二导电化部分132可以通过有源层130的与还原图案125和126接触的区域的导电化而形成。
根据本公开的一个实施例，有源层130的第一导电化部分131可以是源极区，并且第二导电化部分132可以是漏极区。根据本公开的一个实施例，第一导电化部分131可以被称为源电极，并且第二导电化部分132可以被称为漏电极。
然而，本公开的一个实施例不限于上述示例，第一导电化部分131可以是漏极区，并且第二导电化部分132可以是源极区。此外，第一导电化部分131可以是漏电极，并且第二导电化部分132可以是源电极。
根据本公开的一个实施例，还原图案125和126与第一导电化部分131或第二导电化部分132中的至少一个接触。参考图1，还原图案125和126包括与第一导电化部分131接触的第一还原图案125和与第二导电化部分132接触的第二还原图案126。
根据本公开的一个实施例，有源层130的与沟道部分130n间隔开并且与还原图案125和126接触的部分可以被分别还原，使得制成了第一导电化部分131和第二导电化部分132。
详细地，当有源层130的与还原图案125和126接触并重叠的部分被还原时，在有源层130中产生氧空位，由此可以使有源层130选择性地导电化。第一导电化部分131和第二导电化部分132是通过这种选择性还原和导电化而制成的。
根据本公开的一个实施例，有源层130可以通过还原图案125和126而被选择性地导电化，而无需单独的导电化工艺，例如等离子体处理、离子掺杂或紫外处理。
由于还原图案125和126可以通过诸如光刻的方法来制成，因而可以制成精细的还原图案125和126。由于可以精细地制成还原图案125和126，因而也可以精细地形成有源层130的第一导电化部分131和第二导电化部分132。因此，可以精细地控制沟道部分130n的长度。
如上所述，由于可以精细地控制沟道部分130n的长度，因而在薄膜晶体管100的制造工艺期间沟道部分130n的长度的工艺误差可能不会很大。结果，可以形成短沟道部分130n，从而可以减小薄膜晶体管100的尺寸，并且可以提高装置的集成度。
此外，由于可以精细地控制沟道部分130n的长度，因而可以防止沟道部分130n的边缘被不必要地导电化。因此，可以避免由于沟道部分130n的边缘的导电化而引起的阈值电压的变化。结果，可以提高薄膜晶体管100的可靠性。
根据本公开的一个实施例，扩散部分131a和132a可以设置在沟道部分130n与导电化部分131和132之间。例如，有源层130可以包括位于沟道部分130n与第一导电化部分131之间的第一扩散部分131a和位于沟道部分130n与第二导电化部分132之间的第二扩散部分132a中的至少一个。
图1示出了有源层130包括第一扩散部分131a和第二扩散部分132a两者的构造。第一扩散部分131a可以与沟道部分130n和第一导电化部分131接触。第二扩散部分132a可以与沟道部分130n和第二导电化部分132接触。
根据本公开的一个实施例，扩散部分131a和132a分别设置在沟道部分130n与导电化部分131和132之间，并且不与栅电极150重叠。
扩散部分131a和132a不直接与还原图案125和126接触，并且不与还原图案125和126重叠。在通过还原图案125和126形成导电化部分131和132的工艺中，氧空位发生扩散，从而形成扩散部分131a和132a。扩散部分131a和132a具有沟道部分130n和导电化部分131和132的电特性(见图7和图8)。
根据本公开的一个实施例，扩散部分131a和132a的比电阻低于沟道部分130n的比电阻，并且高于导电化部分131和132的比电阻(见图7)。具有比电阻特性的扩散部分131a和132a用作导电化部分131和132与沟道部分130n之间的缓冲部。
扩散部分131a和132a可以用于保护沟道部分130n。例如，扩散部分131a和132a可以防止包含在还原图案125和126或另一绝缘层中的氢等扩散到沟道部分130n，从而防止沟道部分130n被不必要地导电化。
当沟道部分130n直接连接到导电化部分131和132时，氧空位出现在沟道部分130n的边缘，从而增加了薄膜晶体管100的阈值电压的变化。
此外，当沟道部分130n直接连接到导电化部分131和132时，当薄膜晶体管100处于截止状态时可能会出现泄漏电流。然而，当比电阻大于导电化部分131和132的比电阻的扩散部分131a和132a设置在导电化部分131和132与沟道部分130n之间时，可以防止当薄膜晶体管100处于截止状态时在沟道部分130n与导电化部分131和132之间出现泄漏电流。
根据本公开的一个实施例，即使将栅极电压施加到栅电极150使得薄膜晶体管100处于导通状态，薄膜晶体管100也不会受到由栅电极150产生的电场的很大影响。因此，由于扩散部分131a和132a，可以防止薄膜晶体管100的阈值电压发生偏移或者可以较少偏移。
此外，由于扩散部分131a和132a的比电阻小于沟道部分130n的比电阻，因而在薄膜晶体管处于导通状态的状态下，扩散部分131a和132a不会干扰电流IDS的流动。
这样，扩散部分131a、132a不仅保护沟道部分130n，还用作导电化部分131、132与沟道部分130n之间的缓冲部，以提高沟道部分130n的电稳定性。此外，扩散部分131a和132a可以防止薄膜晶体管100的泄漏电流的出现并且防止阈值电压发生偏移，而不干扰薄膜晶体管100的驱动。
根据本公开的一个实施例，确定扩散部分131a和132a的宽度以防止薄膜晶体管100的泄漏电流出现并防止阈值电压发生偏移，而不干扰薄膜晶体管100的驱动。
例如，第一和第二扩散部分131a和132a的宽度可以被分别设计为处于1μm至3μm的范围内。第一和第二扩散部分131a和132a的宽度由沟道部分130n与第一导电化部分131之间的距离以及沟道部分130n与第二导电化部分132之间的距离限定。
栅极绝缘层140设置在有源层130上。栅极绝缘层140可以包括氧化硅、氮化硅或金属基氧化物中的至少一种。栅极绝缘层140可以具有单层结构，或者可以具有多层结构。栅极绝缘层140保护沟道部分130n。
参考图1，栅极绝缘层140可以一体形成在基板110上。例如，栅极绝缘层140可以覆盖沟道部分130n、第一导电化部分131和第二导电化部分132。栅极绝缘层140可以覆盖第一扩散部分131a和第二扩散部分132a。
然而，本公开的一个实施例不限于上述示例，并且栅极绝缘层140可以被图案化。例如，栅极绝缘层140可以被图案化为对应于栅电极150的形状。
栅电极150设置在栅极绝缘层140上。栅电极150与有源层130的沟道部分130n重叠。
栅电极150可以包括以下中的至少一种：诸如铝(Al)或铝合金的基于铝的金属；诸如银(Ag)或银合金的基于银的金属；诸如铜(Cu)或铜合金的基于铜的金属；诸如钼(Mo)或钼合金的基于钼的金属；铬(Cr)；钽(Ta)；钕(Nd)；或钛(Ti)。栅电极150可以具有包括至少两个导电层的多层结构，该导电层具有彼此不同的相应物理性质。
参考图1，还原图案125和126不与栅电极150重叠。而且，第一扩散部分131a和第二扩散部分132a不与栅电极150重叠。
根据本公开的一个实施例，薄膜晶体管100包括源电极161和漏电极162。源电极161电连接到有源层130。漏电极162与源电极161间隔开并且电连接到有源层130。参考图1，源电极161和漏电极162设置在栅极绝缘层140上。在这种情况下，源电极161和漏电极162可以由与栅电极150的材料相同的材料制成。源电极161和漏电极162可以与栅电极150设置在相同的层上。
参考图1，源电极161可以通过接触孔CH1连接到遮光层111。此外，源电极161通过接触孔CH2连接到有源层130。详细地，源电极161可以通过接触孔CH2电连接到有源层130的第一导电化部分131。源电极161可以通过接触孔CH2接触第一导电化部分131。
漏电极162与源电极161间隔开，并且然后通过接触孔CH3连接到有源层130。详细地，漏电极162可以通过接触孔CH3电连接到有源层130的第二导电化部分132。漏电极162可以通过接触孔CH3接触第二导电化部分132。
源电极161和漏电极162中的每一个可以包括钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)或它们的合金中的至少一种。源电极161和漏电极162中的每一个可以由金属或金属合金制成的单层制成，或者可以由两层或更多层制成。
参考图1，第一导电化部分131和源电极161被示为相互区分，但本公开的一个实施例不限于此，并且第一导电化部分131可以是源电极，并且由附图标记“161”表示的电极可以是连接电极或桥。
参考图1，第二导电化部分132和漏电极162被示为相互区分，但本公开的一个实施例不限于此，并且第二导电化部分132可以是漏电极，并且由附图标记“162”表示的电极可以是连接电极或桥。
图2是示出根据本公开的另一实施例的薄膜晶体管200的截面图。与图1的薄膜晶体管100相比，图2的薄膜晶体管200具有多层结构。
参考图2，有源层130包括第一氧化物半导体层130a和在第一氧化物半导体层130a上的第二氧化物半导体层130b。第一氧化物半导体层130a和第二氧化物半导体层130b可以包括相同的半导体材料，或者可以包括彼此不同的相应半导体材料。
第一氧化物半导体层130a支撑第二氧化物半导体层130b。因此，第一氧化物半导体层130a被称为“支撑层”。沟道部分130n可以形成在第二氧化物半导体层130b中。因此，第二氧化物半导体层130b被称为“沟道层”，但本公开的一个实施例不限于此，并且沟道部分130n可以形成在第一氧化物半导体层130a中。
有源层130包括第一氧化物半导体层130a和第二氧化物半导体层130b的结构被称为双层结构。
图3是示出根据本公开的又一实施例的薄膜晶体管300的截面图。在图3的薄膜晶体管300中，与图2的薄膜晶体管200相比，有源层还包括在第二氧化物半导体层130b上的第三氧化物半导体层。
参考图3，有源层130包括第一氧化物半导体层130a、第二氧化物半导体层130b和第三氧化物半导体层130c，但本公开的另一实施例不限于此，并且有源层130还可以包括另一半导体层。
图4是示出根据本公开的再一实施例的薄膜晶体管400的截面图。
参考图4，层间绝缘层180设置在栅极绝缘层140和栅电极150上。层间绝缘层180是由绝缘材料制成的绝缘层。层间绝缘层180可以由有机材料制成，或者可以由无机材料制成，或者可以由有机层和无机层的堆叠体制成。源电极161和漏电极162可以设置在层间绝缘层180上。
图5是示出根据本公开的再一实施例的薄膜晶体管500的截面图。与图1的薄膜晶体管100相比，图5的薄膜晶体管500不包括第一扩散部分131a和第二扩散部分132a。
图6是示出沟道部分的导电化渗透深度ΔL的示意图。
在薄膜晶体管100的制造工艺期间的形成有源层130的工艺中，被设计为沟道部分130n的区域可以被部分地导电化，从而可以产生不能用作沟道的部分。根据本公开的一个实施例，被设计为沟道部分130n的区域的被导电化以便不用作沟道的部分具有被称为导电化渗透深度ΔL的长度。
参考图6，有源层130中的与栅电极150重叠的沟道部分130n的长度由“L理想”表示。图6中的“L理想”可以被称为沟道部分130n的理想长度。在图6中，“LD”表示第一导电化部分131或第二导电化部分132的长度。
在有源层130的选择性导电化工艺期间，被设计为沟道部分130n的区域的一部分可能被不必要地导电化，并且被导电化的区域不用作沟道。在图6中，作为沟道部分130n的导电化部分的长度的导电化渗透深度由“ΔL”表示。此外，沟道部分130n的未被导电化并且可以有效地用作沟道的区域的长度被称为有效沟道长度Leff。当导电化渗透深度ΔL增加时，有效沟道长度Leff变小。
薄膜晶体管应具有预定长度或更长的有效沟道长度Leff以执行必要的功能。然而，当导电化渗透深度ΔL增加时，沟道部分130n的长度或沟道部分130n的设计长度应增加以确保有效沟道长度Leff。这样，当沟道部分130n的长度增加时，难以小型化并集成装置。
根据本公开的一个实施例，扩散部分131a和132a不仅保护沟道部分130n，而且还用作导电化部分131和132与沟道部分130n之间的缓冲部，以提高沟道部分130n的电稳定性。由于导电化渗透深度ΔL因扩散层131a和132a的存在而很小或非常小，因此很容易确保有效沟道长度。结果，甚至可以通过具有短长度的沟道部分130n的短沟道来驱动薄膜晶体管，并且可以实现短沟道。此外，提高了沟道部分130n的设计精度，并且便于沟道部分130n的设计。
图7是示出有源层130的每个区域的比电阻度的示意图。
参考图7，扩散部分131a和132a的比电阻低于沟道部分130n的比电阻，并且高于导电化部分131和132的比电阻。扩散部分131a和132a可以具有沿着从沟道部分130n朝向导电化部分131和132的方向降低的比电阻梯度。扩散部分131a和132a可以用作导电化部分131和132与被导电化的沟道部分130n之间的电缓冲部。
详细地，由于扩散部分131a和132a位于沟道部分130n与导电化部分131和132之间，因而可以防止在薄膜晶体管100的截止状态下泄漏电流在沟道部分130n与导电化部分131和132之间流动。这样，当薄膜晶体管100处于截止状态时，扩散部分131a和132a可以防止在薄膜晶体管100中产生泄漏电流。
图8是示出在薄膜晶体管的导通状态下的有源层130的单位面积的电导率分布的示意图。
当向栅电极150施加栅极电压以使薄膜晶体管100处于导通状态时，沟道部分130n的电导率增加，但未受栅电极150产生的电场的影响的扩散部分131a和132a的电导率不会大幅增加。因此，当薄膜晶体管100处于导通状态时，扩散部分131a和132a的电导率可能低于沟道部分130n以及导电化部分131和132的电导率。由于扩散部分131a和132a，可以防止薄膜晶体管100中的阈值电压发生偏移。因此，提高了薄膜晶体管100的电稳定性。
在下文中，将参考图9A至图9D描述根据本公开的一个实施例的薄膜晶体管100的制造方法。
图9A至图9D是示出根据本公开的一个实施例的薄膜晶体管100的制造方法的示意图。
根据本公开的一个实施例，为了制造薄膜晶体管100，在基板110上形成还原图案125和126。
更详细地，如图9A所示，可以在基板110上形成下部缓冲层220，可以在下部缓冲层220上形成遮光层111，可以在遮光层111上形成缓冲层120，并且可以在缓冲层120上形成还原图案125和126。
还原图案125和126由还原材料制成。具有还原性的材料可以用作用于形成还原图案125和126的材料而没有限制。
根据本公开的一个实施例，还原图案125和126可以包括选自氮化硅、氮氧化硅、氧化硅、氢氧化硅、铝(Al)、钛(Ti)、钼(Mo)、钙(Ca)或钡(Ba)中的至少一种，但本公开的一个实施例不限于此。还原图案125和126可以包括含有大量氢的材料。
根据本公开的一个实施例，在还原性气氛下执行诸如沉积或溅射的成膜工艺，从而可以制造还原图案125和126。在这种情况下，还原性气氛是指氧浓度低于空气的气氛或含有大量氢(H)的气氛。
参考图9B，在还原图案125和126上形成有源层130。有源层130形成为与还原图案125和126部分接触。有源层130的一部分可以设置为与还原图案125和126重叠。
与还原图案125和126接触的有源层130被还原图案125和126选择性地导电化。当在还原图案125和126上形成有源层130之后，可以执行有源层130的选择性导电化。
参考图9C，有源层130通过与还原图案125和126接触而被选择性地导电化，由此形成第一导电化部分131和第二导电化部分132。有源层130的与第一还原图案125接触的部分变成第一导电化部分131，并且有源层130的与第二还原图案126接触的部分变成第二导电化部分132。
沟道部分130n是不与有源层130的还原图案125和126接触以保持半导体特性的部分。
如上所述，可以完成包括沟道部分130n、连接到沟道部分130n的一侧的第一导电化部分131和连接到沟道部分130n的另一侧的第二导电化部分132的有源层130。沟道部分130n形成在有源层130的不与还原图案125和126重叠并且不与还原图案125和126接触的位置处。
参考图9C，扩散部分131a和132a可以形成在沟道部分130n和导电化部分131和132之间。例如，第一扩散部分131a可以形成在沟道部分130n和第一导电化部分131之间，并且第二扩散部分132a可以形成在沟道部分130n和第二导电化部分132之间。在通过还原图案125和126形成导电化部分131和132的工艺中，氧空位可以扩散，使得可以形成扩散部分131a和132a。
参考图9C，在有源层130上形成栅极绝缘层140。可以在栅极绝缘层140中形成接触孔CH1、CH2和CH3。可以通过穿过栅极绝缘层140和缓冲层120来形成接触孔CH1。
根据本公开的一个实施例，栅极绝缘层140形成为覆盖沟道部分130n、第一导电化部分131和第二导电化部分132的全部。栅极绝缘层140也可以覆盖第一扩散部分131a和第二扩散部分132a。
参考图9D，在栅极绝缘层140上形成栅电极150。栅电极150至少部分地与有源层130重叠。详细地，栅电极150形成为与沟道部分130n重叠。
参考图9D，在栅极绝缘层140上形成源电极161和漏电极162。在这种情况下，源电极161和漏电极162可以通过与栅电极150的工艺相同的工艺由与栅电极150的材料相同的材料制成。
在下文中，将详细描述包括上述薄膜晶体管100、200、300、400和500的显示装置。
图10是根据本公开的另一实施例的显示装置600的示意图。
如图10所示，根据本公开的另一实施例的显示装置600包括显示面板310、栅极驱动器320、数据驱动器330和控制器340。
栅极线GL和数据线DL设置在显示面板310中，并且像素P设置在栅极线GL和数据线DL的交叉区域中。通过像素P的驱动来显示图像。
控制器340控制栅极驱动器320和数据驱动器330。
控制器340通过使用从外部系统(未示出)供应的信号来输出用于控制栅极驱动器320的栅极控制信号GCS和用于控制数据驱动器330的数据控制信号DCS。此外，控制器340对从外部系统输入的输入图像数据进行采样，将采样的数据重新对准并将重新对准的数字图像数据RGB供应给数据驱动器330。
栅极控制信号GCS包括栅极起始脉冲GSP、栅极移位时钟GSC、栅极输出使能信号GOE、起始信号Vst和栅极时钟GCLK。此外，用于控制移位寄存器的控制信号可以包括在栅极控制信号GCS中。
数据控制信号DCS包括源极起始脉冲SSP、源极移位时钟信号SSC、源极输出使能信号SOE和极性控制信号POL。
数据驱动器330向显示面板310的数据线DL供应数据电压。详细地，数据驱动器330将从控制器340输入的图像数据RGB转换为模拟数据电压并将数据电压供应给数据线DL。
栅极驱动器320可以包括移位寄存器350。
移位寄存器350在一帧内通过使用从控制器340传送的起始信号和栅极时钟将栅极脉冲顺序地供应给栅极线GL。在这种情况下，一帧表示当一个图像通过显示面板310输出时的时间段。栅极脉冲具有能够接通设置在像素P中的开关元件(薄膜晶体管)的接通电压。
此外，移位寄存器350在另一个未被供应栅极脉冲的一帧时段内将能够关断开关元件的栅极截止信号供应给栅极线GL。以下，将栅极脉冲和栅极截止信号统称为扫描信号SS或Scan。
根据本公开的一个实施例，栅极驱动器320可以封装在基板110上。这样，栅极驱动器320直接封装在基板110上的结构将被称为面板内栅极(GIP)结构。
图11是示出图10的任一像素P的电路图，图12是示出图11的像素P的平面图，并且图13是沿图12的线I-I’截取的截面图。
图11的电路图是显示装置600的包括有机发光二极管(OLED)作为显示元件710的像素P的等效电路图。
像素P包括显示元件710和用于驱动显示元件710的像素驱动电路PDC。
图11的像素驱动电路PDC包括作为开关晶体管的第一薄膜晶体管TR1和作为驱动晶体管的第二薄膜晶体管TR2。例如，实施例中描述的薄膜晶体管100、200、300、400和500中的一个可以用作第一薄膜晶体管TR1和第二薄膜晶体管TR2。
第一薄膜晶体管TR1连接到栅极线GL和数据线DL，并且通过经由栅极线GL供应的扫描信号SS而被接通或关断。
数据线DL向像素驱动电路PDC提供数据电压Vdata，并且第一薄膜晶体管TR1控制数据电压Vdata的施加。
驱动电源线PL向显示元件710提供驱动电压Vdd，并且第二薄膜晶体管TR2控制驱动电压Vdd。驱动电压Vdd是用于驱动作为显示元件710的有机发光二极管(OLED)的像素驱动电压。
当第一薄膜晶体管TR1由从栅极驱动器320通过栅极线GL施加的扫描信号SS接通时，通过数据线DL供应的数据电压Vdata被供应给与显示元件710连接的第二薄膜晶体管TR2的栅电极G2。数据电压Vdata被充入形成在第二薄膜晶体管TR2的栅电极G2和源电极S2之间的第一电容器C1中。第一电容器C1是存储电容器Cst。
根据数据电压Vdata控制通过第二薄膜晶体管TR2供应给作为显示元件710的有机发光二极管(OLED)的电流量，由此可以控制从显示元件710发射的光的灰度。
参考图12和图13，第一薄膜晶体管TR1和第二薄膜晶体管TR2设置在基板110上。
基板110可以由玻璃或塑料制成。具有柔性特性的塑料(例如聚酰亚胺(PI))可以用作基板110。
下部缓冲层220设置在基板110上，并且遮光层111设置在下部缓冲层220上。遮光层111可以具有遮光特性。遮光层111可以屏蔽从外部入射的光以保护有源层A1和A2。
缓冲层120设置在遮光层111上。缓冲层120由绝缘材料制成，并且保护有源层A1和A2免受外部水或氧气的影响。
还原图案125和126设置在缓冲层120上。根据本公开的一个实施例，还原图案125和126具有还原性。由于已经描述了还原图案125和126的构造和功能，因此将省略它们的详细描述以避免重复。
第一薄膜晶体管TR1的第一有源层A1和第二薄膜晶体管TR2的第二有源层A2设置在还原图案125和126上的缓冲层120上。
第一有源层A1和第二有源层A2中的每一个可以包括例如氧化物半导体材料。第一有源层A1和第二有源层A2中的每一个可以由氧化物半导体层制成，氧化物半导体层由氧化物半导体材料制成。
在第一薄膜晶体管TR1中，第一有源层A1可以包括沟道部分、第一导电化部分和第二导电化部分。第一有源层A1的沟道部分与栅电极G1重叠。根据本公开的另一实施例，第一导电化部分可以被称为第一源电极S1，并且第二导电化部分可以被称为第一漏电极D1。
在第二薄膜晶体管TR2中，第二有源层A2可以包括沟道部分、第一导电化部分和第二导电化部分。第二有源层A2的沟道部分与栅电极G2重叠。根据本公开的另一实施例，第一导电化部分可以被称为第二源电极S2，并且第二导电化部分可以被称为第二漏电极D2。
参考图12和图13，第一有源层A1的一部分可以被导电化以成为第一电容器C1的第一电容器电极C11。例如，第一有源层A1的用作第一漏电极D1的第二导电化部分可以用作第一电容器电极C11。
栅极绝缘层140设置在第一有源层A1和第二有源层A2上。栅极绝缘层140可以覆盖第一有源层A1和第二有源层A2的整个上表面。
第一薄膜晶体管TR1的栅电极G1和第二薄膜晶体管TR2的栅电极G2设置在栅极绝缘层140上。
第一薄膜晶体管TR1的栅电极G1至少部分地与第一薄膜晶体管TR1的第一有源层A1重叠。第二薄膜晶体管TR2的栅电极G2至少部分地与第二薄膜晶体管TR2的第二有源层A2重叠。
层间绝缘层180设置在栅电极G1和G2上。
数据线DL和驱动电源线PL设置在层间绝缘层180上。
数据线DL通过第一接触孔H1与形成在第一有源层A1中的第一源电极S1接触。根据本公开的另一实施例，数据线DL的与第一有源层A1重叠的部分可以被称为第一源电极S1。
驱动电源线PL通过第五接触孔H5与形成在第二有源层A2中的第二漏极D2接触。根据本公开的另一实施例，驱动电源线PL的与第二有源层A2重叠的部分可以被称为第二漏电极D2。
参考图12和图13，第一电容器C1的第二电容器电极C12、第一桥BR1和第二桥BR2设置在层间绝缘层180上。
第二电容器电极C12与第一电容器电极C11重叠以形成第一电容器C1。
第一桥BR1可以与第二电容器电极C12一体地形成。第一桥BR1通过第二接触孔H2连接至遮光层111，并且通过第三接触孔H3连接至第二源电极S2。
第二桥BR2通过第四接触孔H4连接到第二薄膜晶体管TR2的栅电极G2，并且通过第七接触孔H7连接到第一电容器C1的第一电容器电极C11。
另外，参考图12，第三桥BR3设置在层间绝缘层180上。第三桥BR3通过第八接触孔H8连接到栅极线GL，从而连接到第一栅电极A1，并且通过第九接触孔H9连接到第一薄膜晶体管TR1的遮光层111。虽然图12示出了遮光层111连接到第一栅电极A1，但本公开的一个实施例不限于此，并且遮光层111也可以连接到第一源电极S1或第一漏电极D1。
平坦化层175设置在数据线DL、驱动电源线PL、第二电容器电极C12、第一桥BR1、第二桥BR2和第三桥BR3上。平坦化层175平坦化第一薄膜晶体管TR1和第二薄膜晶体管TR2的上部部分，并保护第一薄膜晶体管TR1和第二薄膜晶体管TR2。
显示元件710的第一电极711设置在平坦化层175上。显示元件710的第一电极711通过形成在平坦化层175中的第六接触孔H6与第二电容器电极C12接触，第二电容器电极C12是与第一桥BR1一体形成的。结果，第一电极711可以连接到第二薄膜晶体管TR2的第二源电极S2。
堤层750设置在第一电极711的边缘。堤层750限定显示元件710的发光区域。
有机发光层712设置在第一电极711上，并且第二电极713设置在有机发光层712上。因此，完成了显示元件710。图13中所示的显示元件710是有机发光二极管(OLED)。因此，根据本公开的一个实施例的显示装置100是有机发光显示装置。
图14是示出根据本公开的又一实施例的显示装置700的任一像素P的电路图。
图14是示出有机发光显示装置的像素P的等效电路图。
图14中所示的显示装置700的像素P包括作为显示元件710的有机发光二极管(OLED)和用于驱动显示元件710的像素驱动电路PDC。显示元件710与像素驱动电路PDC连接。
在像素P中，设置了用于向像素驱动电路PDC供应信号的信号线DL、GL、PL、RL和SCL。
数据电压Vdata被供应给数据线DL，扫描信号SS被供应给栅极线GL，用于驱动像素的驱动电压Vdd被供应给驱动电源线PL，参考电压Vref被供应给参考线RL，并且感测控制信号SCS被供应给感测控制线SCL。
参考图14，假设第(n)个像素P的栅极线为“GLn”，则与第(n)个像素P相邻的第(n-1)个像素P的栅极线为“GLn-1”，并且第(n-1)个像素P的栅极线“GLn-1”用作第(n)个像素P的感测控制线SCL。
例如，像素驱动电路PDC包括与栅极线GL和数据线DL连接的第一薄膜晶体管TR1(开关晶体管)、用于根据通过第一薄膜晶体管TR1传送的数据电压Vdata控制输出到显示元件710的电流的大小的第二薄膜晶体管TR2(驱动晶体管)以及用于感测第二薄膜晶体管TR2的特性的第三薄膜晶体管TR3(参考晶体管)。
第一电容器C1位于第二薄膜晶体管TR2的栅电极G2和显示元件710之间。第一电容器C1被称为存储电容器Cst。
第一薄膜晶体管TR1被供应给栅极线GL的扫描信号SS接通，以将供应给数据线DL的数据电压Vdata传送到第二薄膜晶体管TR2的栅电极G2。
第三薄膜晶体管TR3连接到第二薄膜晶体管TR2与显示元件710之间的第一节点n1并且连接到参考线RL，因此通过感测控制信号SCS而被接通或关断，并且在感测时段内感测作为驱动晶体管的第二薄膜晶体管TR2的特性。
与第二薄膜晶体管TR2的栅电极G2连接的第二节点n2与第一薄膜晶体管TR1连接。第一电容器C1形成在第二节点n2和第一节点n1之间。
当第一薄膜晶体管TR1被接通时，通过数据线DL供应的数据电压Vdata被供应给第二薄膜晶体管TR2的栅电极G2。数据电压Vdata被充入形成在第二薄膜晶体管TR2的栅电极G2和源电极S2之间的第一电容器C1中。
当第二薄膜晶体管TR2被接通，电流根据用于驱动像素的驱动电压Vdd通过第二薄膜晶体管TR2而被供应给显示元件710，从而从显示元件710输出光。
图15是示出根据本公开的再一实施例的显示装置800的像素的电路图。
图15中所示的显示装置800的像素P包括作为显示元件710的有机发光二极管(OLED)和用于驱动显示元件710的像素驱动电路PDC。显示元件710与像素驱动电路PDC连接。
像素驱动电路PDC包括薄膜晶体管TR1、TR2、TR3和TR4。
在像素P中，设置了用于向像素驱动电路PDC供应驱动信号的信号线DL、EL、GL、PL、SCL和RL。
与图14的像素P相比，图15的像素P还包括发射控制线EL。发射控制信号EM被供应给发射控制线EL。
此外，与图14的像素驱动电路PDC相比，图15的像素驱动电路PDC还包括作为用于控制第二薄膜晶体管TR2的发光定时的发射控制晶体管的第四薄膜晶体管TR4。
参考图15，假设第(n)个像素P的栅极线为“GLn”，则与第(n)个像素P相邻的第(n-1)个像素P的栅极线为“GLn-1”，并且第(n-1)个像素P的栅极线“GLn-1”用作第(n)个像素P的感测控制线SCL。
第一电容器C1位于第二薄膜晶体管TR2的栅电极G2和显示元件710之间。第二电容器C2位于第四薄膜晶体管TR4的端子中的被供应驱动电压Vdd的端子与显示元件710的一个电极之间。
第一薄膜晶体管TR1由被供应给栅极线GL的扫描信号SS接通，以将被供应给数据线DL的数据电压Vdata传送到第二薄膜晶体管TR2的栅电极G2。
第三薄膜晶体管TR3连接到参考线RL，因此通过感测控制信号SCS而被接通或关断，并且在感测时段内感测作为驱动晶体管的第二薄膜晶体管TR2的特性。
第四薄膜晶体管TR4根据发射控制信号EM将驱动电压Vdd传输到第二薄膜晶体管TR2或屏蔽驱动电压Vdd。当第四薄膜晶体管TR4被接通时，电流被供应给第二薄膜晶体管TR2，由此光从显示元件710输出。
根据本公开的再一实施例的像素驱动电路PDC可以形成为除了上述结构之外的各种结构。例如，像素驱动电路PDC可以包括五个或更多个薄膜晶体管。
根据本公开，可以获得以下有利效果。
根据本公开的一个实施例，由于有源层通过还原图案而被选择性地导电化，因而可以精细地控制导电化部分的尺寸和位置。因此，可以精细地控制沟道部分的长度，并且可以防止沟道部分的边缘被不必要地导电化，由此薄膜晶体管可以具有优异的可靠性。
根据本公开的另一实施例，可以控制还原图案的位置，使得扩散部分可以形成在有源层的沟道部分和导电化部分之间。由于扩散部分形成在沟道部分和导电化部分之间，可以防止沟道部分的边缘被不必要地导电化，从而可以避免薄膜晶体管的沟道长度偏差和性能偏差。
包括根据本公开的一个实施例的薄膜晶体管的显示装置可以具有优异的可靠性。
对于本领域的技术人员来说显而易见的是，上述本公开不受上述实施例和附图的限制，并且可以对本公开进行各种替换、修改和变化而不背离本公开的精神或范围。因此，本公开的范围由所附权利要求限定，并且旨在使从权利要求的含义、范围和等效概念衍生的所有变化或修改都落入本公开的范围内。

Claims (21)

1.一种薄膜晶体管，包括：
基板上的还原图案；
与所述还原图案接触的有源层；以及
至少部分地与所述有源层重叠的栅电极，
其中，所述有源层包括：
沟道部分；
连接到所述沟道部分的一侧的第一导电化部分；以及
连接到所述沟道部分的另一侧的第二导电化部分，并且
所述沟道部分与所述栅电极重叠并且不与所述还原图案重叠。
2.根据权利要求1所述的薄膜晶体管，其中，所述还原图案设置在所述基板和所述有源层之间。
3.根据权利要求1所述的薄膜晶体管，其中，所述还原图案与所述第一导电化部分或所述第二导电化部分中的至少一个接触。
4.根据权利要求1所述的薄膜晶体管，其中，所述还原图案包括：
与所述第一导电化部分接触的第一还原图案，以及
与所述第二导电化部分接触的第二还原图案。
5.根据权利要求1所述的薄膜晶体管，其中，所述还原图案不与所述栅电极重叠。
6.根据权利要求1所述的薄膜晶体管，其中，所述还原图案包括选自氮化硅、氮氧化硅、氧化硅、氢氧化硅、铝(Al)、钛(Ti)、钼(Mo)、钙(Ca)或钡(Ba)中的至少一种。
7.根据权利要求1所述的薄膜晶体管，其中，所述有源层包括位于所述沟道部分和所述第一导电化部分之间的第一扩散部分或位于所述沟道部分和所述第二导电化部分之间的第二扩散部分中的至少一个。
8.根据权利要求7所述的薄膜晶体管，其中，所述第一扩散部分和所述第二扩散部分不与所述栅电极重叠。
9.根据权利要求7所述的薄膜晶体管，其中，所述第一扩散部分具有的比电阻小于所述沟道部分的比电阻并且大于所述第一导电化部分的比电阻，并且
所述第二扩散部分具有的比电阻小于所述沟道部分的比电阻并且大于所述第二导电化部分的比电阻。
10.根据权利要求1所述的薄膜晶体管，还包括位于所述有源层和所述栅电极之间的栅极绝缘层，
其中，所述栅极绝缘层覆盖所述沟道部分、所述第一导电化部分和所述第二导电化部分。
11.根据权利要求1所述的薄膜晶体管，其中，所述有源层包括氧化物半导体材料。
12.根据权利要求11所述的薄膜晶体管，其中，所述氧化物半导体材料包括基于IZO(InZnO)的氧化物半导体材料、基于IGO(InGaO)的氧化物半导体材料、基于ITO(InSnO)的氧化物半导体材料、基于IGZO(InGaZnO)的氧化物半导体材料、基于IGZTO(InGaZnSnO)的氧化物半导体材料、基于GZTO(GaZnSnO)的氧化物半导体材料、基于GZO(GaZnO)的氧化物半导体材料、基于ITZO(InSnZnO)的氧化物半导体材料或基于FIZO(FeInZnO)的氧化物半导体材料中的至少一种。
13.根据权利要求1所述的薄膜晶体管，其中，所述有源层包括：
第一氧化物半导体层；以及
位于所述第一氧化物半导体层上的第二氧化物半导体层。
14.根据权利要求13所述的薄膜晶体管，其中，所述有源层还包括位于所述第二氧化物半导体层上的第三氧化物半导体层。
15.根据权利要求1所述的薄膜晶体管，还包括：
电连接到所述有源层的源电极；以及
与所述源电极间隔开并且电连接到所述有源层的漏电极。
16.根据权利要求15所述的薄膜晶体管，其中，所述源电极和所述漏电极与所述栅电极设置在相同的层上。
17.根据权利要求15所述的薄膜晶体管，
其中，所述源电极通过接触孔接触所述第一导电化部分，并且
所述漏电极通过另一个接触孔接触所述第二导电化部分。
18.一种用于薄膜晶体管的制造方法，所述制造方法包括：
在基板上形成还原图案；
形成与所述还原图案接触的有源层；以及
形成与所述有源层至少部分地重叠的栅电极，
其中，所述有源层包括：
沟道部分；
连接到所述沟道部分的一侧的第一导电化部分；以及
连接到所述沟道部分的另一侧的第二导电化部分，
所述栅电极被形成为与所述沟道部分重叠，并且
所述沟道部分形成在所述有源层的不与所述还原图案接触的位置处。
19.根据权利要求18所述的制造方法，其中，所述还原图案包括选自氮化硅、氮氧化硅、氧化硅、氢氧化硅、铝(Al)、钛(Ti)、钼(Mo)、钙(Ca)或钡(Ba)中的至少一种。
20.根据权利要求18所述的制造方法，还包括形成栅极绝缘层，
其中，所述栅极绝缘层形成于所述有源层与所述栅电极之间，以覆盖所述沟道部分、所述第一导电化部分和所述第二导电化部分。
21.一种显示装置，包括根据权利要求1至17中任一项所述的薄膜晶体管。
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