CN115763568A - 薄膜晶体管、其制造方法以及包括其的显示装置 - Google Patents

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Abstract

公开了一种薄膜晶体管、该薄膜晶体管制造方法以及包括该薄膜晶体管的显示装置，其中，所述薄膜晶体管包括：遮光层；遮光层上的有源层；与有源层间隔开并且与有源层的至少一部分重叠的栅极；以及在有源层与遮光层之间的无机绝缘层，其中，有源层包括载流子受体。

Description

薄膜晶体管、其制造方法以及包括其的显示装置
相关申请的交叉引用
本申请要求于2021年9月3日提交的韩国专利申请第10-2021-0117836号和于2021年12月31日提交的韩国专利申请第10-2021-0194778号的权益，上述申请通过引用并入本文，如同在本文中完整阐述。
技术领域
本公开涉及一种薄膜晶体管、该薄膜晶体管制造方法以及包括该薄膜晶体管的显示装置。
背景技术
根据构成有源层的材料，薄膜晶体管可以被分为使用非晶硅有源层的非晶硅薄膜晶体管、使用多晶硅有源层的多晶硅薄膜晶体管以及使用氧化物半导体有源层的氧化物半导体薄膜晶体管。
由于氧化物半导体薄膜晶体管TFT根据氧的含量具有较大的电阻变化，因此有利于获得所需的物理特性。此外，由于构成有源层的氧化物在氧化物半导体薄膜晶体管的制造工艺中在较低温度下变成薄膜，因此制造成本低。由于氧化物的特性，氧化物半导体是透明的，由此有利于实现透明的显示装置。
优选地，用作显示装置的驱动器件的驱动薄膜晶体管具有较大的用于灰度呈现的S因子。因此，需要进行研究以确保用作显示装置的驱动器件的薄膜晶体管有较大的S因子。此外，双栅型薄膜晶体管易于确保高驱动电流以及集成薄膜晶体管，然而，其缺点在于在正偏置温度应力(positive bias temperature stress)PBTS的可靠性方面较弱。因此，有必要研究一种用于提高薄膜晶体管的正偏置温度应力PBTS的可靠性的方法。
发明内容
本公开的发明人认识到上述问题并进行了各种实验以提高驱动薄膜晶体管的S因子并提高PBTS可靠性。基于各种实验结果，提出了一种提高了S因子并提高了PBTS可靠性的薄膜晶体管、包括该薄膜晶体管的显示装置以及该薄膜晶体管的制造方法。
鉴于上述问题做出了本公开，本公开的一个目的是提供一种具有较大的S因子和改进的PBTS可靠性的薄膜晶体管。
本公开的另一个目的是提供一种通过在有源层或有源层与无机绝缘层之间的界面中形成缺陷态(defect state)来提高薄膜晶体管的PBTS可靠性的方法。此外，本公开的另一个目的是提供一种通过在有源层或有源层与无机绝缘层之间的界面中形成缺陷态来提供具有改进的PBTS可靠性的薄膜晶体管。
本公开的另一个目的是提供一种通过在有源层中形成缺陷态来提高薄膜晶体管的S因子的方法。此外，本公开的另一个目的是提供一种通过在有源层中形成缺陷态而具有较大的S因子的薄膜晶体管。
本公开的另一个目的是提供一种通过铜Cu离子在第一有源层的表面中形成缺陷态的方法。
本公开的另一个目的是提供一种具有包含铜Cu离子的第一有源层的薄膜晶体管。
本公开的另一个目的是提供一种通过使用具有较大的S因子的驱动薄膜晶体管而具有较大的灰度呈现的显示装置。
根据本公开的一个方面，可以通过提供一种薄膜晶体管来实现上述和其他目的，该薄膜晶体管包括：遮光层；遮光层上的有源层；与有源层间隔开并且与有源层的至少一部分重叠的栅极；以及在有源层与遮光层之间的无机绝缘层，其中，有源层包括载流子受体，例如铜。
根据本公开的另一个方面，可以通过提供一种薄膜晶体管的制造方法来实现上述和其他目的，该方法包括：在基板上形成第一栅极；在第一栅极上形成缓冲层；在缓冲层上形成第一有源材料层；在第一有源材料层上形成铜材料层；去除铜材料层；对第一有源材料层进行热处理；以及在第一有源材料层上形成第二有源材料层。
应理解，本公开的前述概括描述和以下详细描述都是示例性和解释性的，并且旨在提供对所要求保护的本公开的进一步解释。
附图说明
本公开的上述和其他目的、特征和其他优点将通过以下结合附图的详细描述更清楚地理解，在附图中：
图1是根据本公开的实施例的薄膜晶体管的平面图；
图2是沿图1的I-I’截取的一个实施例的截面图；
图3是沿图1的I-I’截取的另一个实施例的截面图；
图4是沿图1的I-I’截取的又一个实施例的截面图；
图5A至图5F示出根据本公开的实施例的薄膜晶体管的制造方法；
图6是根据本公开的另一个实施例的显示装置的示意图；
图7是图6的任一像素的电路图；
图8是图7所示的像素的平面图；
图9是沿图8的III-III’截取的截面图；
图10是根据本公开的另一个实施例的显示装置的像素的电路图；并且
图11是根据本公开的又一个实施例的显示装置的像素的电路图。
具体实施方式
本公开的优点和特征及其实现方法将通过以下结合附图描述的实施例来阐明。然而，本公开可以以不同的形式实施并且不应被解释为限于在此阐述的实施例。相反，提供这些实施例是为了使本公开更加彻底和完整，并将本公开的范围充分传达给本领域技术人员。此外，本公开仅由权利要求的范围限定。
用于描述本公开的实施例的附图中公开的形状、尺寸、比例、角度和数量仅是示例，因此本公开不限于所示出的细节。相同的附图标记始终指代相同的元件。在以下描述中，当相关已知功能或配置的详细描述被确定为不必要地模糊本公开的重点时，将省略详细描述。
在使用本说明书中描述的“包括”、“具有”和“包含”的情况下，除非使用“仅”，否则还可以存在另一部分。除非有相反说明，否则单数形式的术语可以包括复数形式。
在解释元件时，尽管没有对其的明确描述，该元件也被解释为包括误差范围。
在描述位置关系时，例如，当位置顺序被描述为“上”、“上方”、“下”、“下方”和“靠近”时，除非使用“仅”或“直接”，否则可以包括它们之间没有接触的情况。如果提到第一元件位于第二元件“上”，这并不意味着在图中第一元件本质上位于第二元件上方。相关对象的上部和下部可以根据对象的方向而改变。因此，第一元件位于第二元件“上”的情况，在图中或实际配置中，包括第一元件位于第二元件“下方”的情况以及第一元件位于第二元件“上方”的情况。
在描述时间关系时，例如，当时间顺序被描述为“之后”、“随后”、“接下来”和“之前”时，除非使用“恰好”或“直接”，否则可以包括不连续的情况。
应理解，尽管术语“第一”、“第二”等可以在本文中用于描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一个元件区分开。例如，在不脱离本公开的范围的情况下，可以将第一元件称为第二元件，并且类似地，可以将第二元件称为第一元件。
应理解，术语“至少一个”包括与任意一项相关的所有组合。例如，“第一元件、第二元件和第三元件中的至少一个”可以包括选自第一元件、第二元件和第三元件的两个以上元件以及第一元件、第二元件和第三元件中的每个元件的所有组合。
本公开的各种实施例的特征可以部分地或整体地彼此耦合或组合，并且如本领域技术人员能够充分理解的，可以以各种方式彼此互操作并在技术上驱动。本公开的实施例可以彼此独立地实施，也可以以相互依赖的关系共同实施。
在附图中，相同或相似的元件由相同的附图标记表示，即使它们被描绘在不同的附图中。
在本公开的实施例中，为了便于说明，源极和漏极彼此区别开。然而，源极和漏极可互换使用。因此，源极可以是漏极，漏极可以是源极。此外，本公开的任一实施例中的源极可以为本公开的另一实施例中的漏极，本公开的任一实施例中的漏极也可以为本公开的另一实施例中的源极。
在本公开的一个或多个实施例中，为了便于说明，将源区与源区分开，将漏区与漏区别开。然而，本公开的实施例不限于该结构。例如，源区可以是源极，漏区可以是漏极。此外，源区可以是漏极，漏区可以是源极。
图1是根据本公开的实施例的薄膜晶体管的平面图。图2是沿图1的I-I’截取的一个实施例的截面图。
参照图1和图2，根据本公开的实施例的薄膜晶体管100可以包括基板110上的遮光层111、遮光层111上的缓冲层120、缓冲层120上的有源层130、有源层130上的栅极绝缘膜140、栅极绝缘膜140上的栅极150以及用于覆盖有源层130和栅极150的层间绝缘膜160。
基板110可以是玻璃基板、可固化或可弯曲的薄膜玻璃基板、塑料基板或者硅晶片基板。如果将塑料用于基板110，则可以使用具有柔性的透明塑料，例如聚酰亚胺。如果基板110由聚酰亚胺形成，考虑到基板110上的高温沉积工艺，可以使用能够承受高温的耐热聚酰亚胺。
遮光层111可以设置在基板110上。遮光层111与有源层130的沟道部130n重叠。
根据本公开的实施例，遮光层111可以包括铝Al或铝合金等铝基金属材料、银Ag或银合金等银基金属材料、铜Cu或铜合金等铜基金属材料、钼Mo或钼合金等钼基金属材料、铬Cr、钽Ta、钕Nd以及钛Ti中的至少一种。栅极150可以具有包括物理特性不同的至少两个导电层的多层结构。
根据本公开的一个实施例，遮光层111可以连接到栅极150。由于遮光层111连接到栅极150，可以将栅极电压施加到遮光层111。因此，根据本公开的一个实施例的薄膜晶体管100可以表现出与双栅结构相同的效果。
缓冲层120可以设置在遮光层111和基板110上。
根据本公开的实施例，缓冲层120可以通过沉积氧化硅膜SiOx、氮化硅膜SiNx和氮氧化硅膜SiOxNy中的至少一种而形成为多层结构。缓冲层120保护遮光层111。因此，薄膜晶体管100的包括稍后将描述的有源层130的其他部件可以设置在缓冲层120上。
有源层130设置在缓冲层120上。
有源层130可以被设置为与遮光层111、栅极150以及第一电极171和第二电极172重叠。有源层130可以包括沟道部130n、第一连接部130a以及第二连接部130b。第一连接部130a与沟道部130n的一侧接触，第二连接部130b与沟道部130n的另一侧接触。
第一连接部130a和第二连接部130b可以通过有源层130的选择性导电化处理而形成。例如，第一连接部130a和第二连接部130b可以通过使用金属离子的离子掺杂而形成。
第一连接部130a和第二连接部130b也被称为导体部。根据本公开的实施例，有源层130的第一连接部130a成为源区，第二连接部130b成为漏区。然而，本公开的实施例不限于此。例如，第一连接部130a可以是漏区，第二连接部130b可以是源区。
根据本公开的实施例，有源层130可以具有多层结构。
根据本公开的一个实施例，有源层130可以包括氧化物半导体材料。例如，有源层130可以由IGZO(InGaZnO)基氧化物半导体材料、IGO(InGaO)基氧化物半导体材料、IGZTO(InGaZnSnO)基氧化物半导体材料、GZTO(GaZnSnO)基氧化物半导体材料、GZO(GaZnO)基氧化物半导体材料、GO(GaO)基氧化物半导体材料、IZO(InZnO)基氧化物半导体材料、TO(SnO)基氧化物半导体材料、IO(InO)基氧化物半导体材料、IGO(InGaO)基氧化物半导体材料、ITO(InSnO)基氧化物半导体材料、IGZO(InGaZnO)基氧化物半导体材料、IGZTO(InGaZnSnO)基氧化物半导体材料、GZTO(GaZnSnO)基氧化物半导体材料、ITZO(InSnZnO)基氧化物半导体材料和FIZO(FeInZnO)基氧化物半导体材料形成。然而，本公开的一个实施例不限于此，有源层130可以由本领域技术人员已知的其他氧化物半导体材料形成。
根据本公开的一个实施例，有源层130包含载流子受体。根据本公开的一个实施例，载流子受体可以包括铜Cu。
根据本公开的一个实施例，铜Cu可以处于离子状态。例如，在有源层130中，铜Cu可以处于Cu2O或CuO的状态。当铜Cu处于Cu2O的状态时，铜Cu可以被称为一价离子Cu+状态。当铜Cu处于CuO状态时，铜Cu可以被称为二价离子Cu2+状态。
根据本公开的一个实施例，“铜Cu”表示其包括铜原子以及铜离子Cu+和Cu2+。
根据本公开的一个实施例，有源层130中包含的铜Cu可以主要处于二价离子Cu2+状态。具体地，有源层130的铜Cu包括Cu+和Cu2+。根据本公开的一个实施例，有源层130中的Cu2+的浓度可以高于有源层130中的Cu+的浓度。
参照下述制造方法，在有源层130上形成铜材料层之后，去除铜材料层使得铜离子Cu+或Cu2+保留在有源层130中。此后，对其进行热处理，由此铜离子可以主要处于二价离子Cu2+状态。根据本公开的一个实施例，二价离子Cu2+态的铜Cu与氧结合，由此可以处于氧化铜CuO的状态。
与氧结合的铜Cu可以表现出例如在有源层130中形成人工缺陷的效果。引起该缺陷的铜Cu形成类受体陷阱，使得可以提高薄膜晶体管100的S因子，并降低正偏置温度应力PBTS。参照图2，由于有源层130中包含的铜可能被识别为有源层130中的一种缺陷，因此可以被表现为有源陷阱(active trap)，可以位于有源层130中，如图2所示。
根据本公开的一个实施例，有源层130与缓冲层120之间的界面或边界线可以包含铜。这里，“铜Cu”可以与有源层130的铜Cu处于相同的形式。因此，由于有源层130与缓冲层120之间的界面或边界线中的铜Cu可以以与有源层130的铜相同的方式处于氧化铜CuO态，可以形成类受体陷阱使得可以提高薄膜晶体管100的S因子并降低PBTS。
参照图2，在有源层130与缓冲层120之间的界面中包含的铜可以示出为界面陷阱，并且可以位于有源层130和缓冲层120中，如图2所示。
同时，图2示出了栅极150设置在有源层130上方的顶栅结构。本公开可以包括栅极150设置在有源层130下方并且栅极绝缘膜140设置在栅极150与有源层130之间的底栅结构。在底栅结构的情况下，界面陷阱包含在有源层130与栅极绝缘膜140之间的界面中，这可以同样应用于本公开的以下实施例。
栅极绝缘膜140设置在有源层130和缓冲层120上，设置在栅极150与有源层130之间并且被配置为保护有源层130。栅极绝缘膜140可以包括氮化硅膜SiNx或氧化硅膜SiOx，但不限于此。栅极绝缘膜140可以具有单层结构或多层结构。
栅极150设置在栅极绝缘膜140上。栅极150与有源层130的沟道部130n重叠。
栅极150可以包括铝Al或铝合金等铝基金属材料、银Ag或银合金等银基金属材料、铜Cu或铜合金等铜基金属材料、钼Mo或钼合金等钼基金属材料、铬Cr、钽Ta、钕Nd以及钛Ti中的至少一种。栅极150可以具有包括物理特性不同的至少两个导电层的多层结构。
栅极150可以通过第三接触孔CH3连接到遮光层111。由于栅极150连接到遮光层111，所以可以将栅极电压施加到遮光层111。因此，根据本公开的一个实施例的薄膜晶体管100可以表现出与双栅极结构相同的效果。
层间绝缘膜160可以设置在栅极150和栅极绝缘膜140上。
层间绝缘膜160可以包括氧化硅膜SiOx或氮化硅膜SiNx，并且可以保护薄膜晶体管。为了接触有源层130以及第一电极171和第二电极172，可以去除层间绝缘膜160的与接触孔CH1和CH2对应的部分。
第一电极171和第二电极172可以设置在层间绝缘膜160上。
第一电极171可以用作源极，第二电极172可以用作漏极。然而，本公开的实施例不限于此，第一电极171可以用作漏极，第二电极172可以用作源极。此外，第一连接部130a和第二连接部130b分别用作源极和漏极，并且第一电极171和第二电极172可以用作器件之间的连接电极。
第一电极171和第二电极172可以分别通过第一接触孔CH1和第二接触孔CH2连接到有源层130。具体地，第一电极171可以通过第一接触孔CH1与第一连接部130a接触。第二电极172可以与第一电极171间隔开并且可以通过第二接触孔CH2与第二连接部130b接触。
图3是根据本公开的另一实施例的薄膜晶体管200的截面图。
参照图3，有源层130可以包括第一有源层131和在第一有源层131上的第二有源层132。
根据本公开的实施例，第一有源层131可以包含铜。
第一有源层131可以具有优异的膜稳定性和机械稳定性。例如，第一有源层131可以包括IGZO(InGaZnO)基有源材料、IGO(InGaO)基有源材料、IGZTO(InGaZnSnO)基有源材料、GZTO(GaZnSnO)基有源材料、GZO(GaZnO)基有源材料和GO(GaO)基有源材料中的至少一种。然而，本公开的实施例不限于此，第一有源层131可以由本领域技术人员通常已知的其他氧化物半导体材料形成。
例如，第二有源层132可以由IZO(InZnO)基氧化物半导体材料、TO(SnO)基氧化物半导体材料、IO(InO)基氧化物半导体材料、IGO(InGaO)基氧化物半导体材料、ITO(InSnO)基氧化物半导体材料、IGZO(InGaZnO)基氧化物半导体材料、IGZTO(InGaZnSnO)基氧化物半导体材料、GZTO(GaZnSnO)基氧化物半导体材料、ITZO(InSnZnO)基氧化物半导体材料和FIZO(FeInZnO)基氧化物半导体材料形成。然而，本公开的一个实施例不限于此，第二有源层132可以由本领域技术人员已知的其他氧化物半导体材料形成。
图4是根据本公开的另一实施例的薄膜晶体管300的截面图。
参照图4，有源层130可以包括第一有源层131、在第一有源层131上的第二有源层132以及在第二有源层132上的第三有源层133。
第三有源层133可以具有优异的膜稳定性和机械稳定性。例如，第三有源层133可以包括IGZO(InGaZnO)基有源材料、IGO(InGaO)基有源材料、IGZTO(InGaZnSnO)基有源材料、GZTO(GaZnSnO)基有源材料、GZO(GaZnO)基有源材料和GO(GaO)基有源材料中的至少一种。然而，本公开的一个实施例不限于此，第三有源层133可以由本领域技术人员通常已知的其他氧化物半导体材料形成。
根据本公开的实施例，第三有源层133可以是与第一有源层131相同的材料，但不限于此。第三有源层133可以由与第一有源层131不同的材料形成。
根据本公开的实施例，第一有源层131可以包含铜。
根据本公开的实施例，铜Cu可以处于离子状态。例如，在有源层130中，铜Cu可以处于Cu2O或CuO的状态。当铜Cu处于Cu2O的状态时，铜Cu可以被称为一价离子Cu+状态。当铜Cu处于CuO状态时，铜Cu可以被称为二价离子Cu2+状态。
根据本公开的一个实施例，“铜Cu”表示其包括铜原子以及铜离子Cu+和Cu2+。
根据本公开的一个实施例，包含在第一有源层131中的铜Cu可以主要处于二价离子Cu2+状态。具体地，第一有源层131的铜Cu包括Cu+和Cu2+。根据本公开的一个实施例，第一有源层131中的Cu2+的浓度可以高于第一有源层131中的Cu+的浓度。
参照下述制造方法，在第一有源层131上形成铜材料层之后，去除铜材料层使得铜离子Cu+或Cu2+保留在第一有源层131中。此后，对其进行热处理，由此铜离子可以主要处于二价离子Cu2+状态。根据本公开的一个实施例，二价离子Cu2+态的铜Cu与氧结合，由此可以处于氧化铜CuO的状态。
与氧结合的铜Cu可以表现出例如在第一有源层131中形成人工缺陷的效果。引起该缺陷的铜Cu形成类受体陷阱，使得可以提高薄膜晶体管100的S因子，并降低正偏置温度应力PBTS。参照图4，由于第一有源层131中包含的铜可能被识别为第一有源层131中的一种缺陷，因此可以被示出为有源陷阱，可以位于第一有源层131中，如图4所示。
根据本公开的一个实施例，第一有源层131与缓冲层120之间的界面可以包含铜。这里，“铜Cu”可以与第一有源层131的铜Cu处于相同的形式。因此，由于第一有源层131与缓冲层120之间的界面或边界线中的铜Cu可以以与第一有源层131的铜相同的方式处于氧化铜CuO态，可以形成类受体陷阱使得可以提高薄膜晶体管200的S因子并降低PBTS。
参照图4，第一有源层131与缓冲层120之间的界面中包含的铜可以示出为图4中的界面陷阱，并且如图4所示，可以位于第一有源层131和缓冲层120中。
栅极绝缘膜140设置在有源层130和缓冲层120上，设置在栅极150与有源层130之间并且被配置为保护有源层130。栅极绝缘膜140可以包括氮化硅膜SiNx或氧化硅膜SiOx，但不限于此。栅极绝缘膜140可以具有单层结构或多层结构。
栅极150设置在栅极绝缘膜140上。栅极150与有源层130的沟道部130n重叠。
栅极150可以包括铝Al或铝合金等铝基金属材料、银Ag或银合金等银基金属材料、铜Cu或铜合金等铜基金属材料、钼Mo或钼合金等钼基金属材料、铬Cr、钽Ta、钕Nd以及钛Ti中的至少一种。栅极150可以具有包括物理特性不同的至少两个导电层的多层结构。
层间绝缘膜160可以设置在栅极150和栅极绝缘膜140上。
层间绝缘膜160可以包括氧化硅膜SiOx或氮化硅膜SiNx，并且可以保护薄膜晶体管。为了接触有源层130以及第一电极171和第二电极172，可以去除层间绝缘膜160的与接触孔CH1和CH2对应的部分。
第一电极171和第二电极172可以设置在层间绝缘膜160上。
第一电极171可以用作源极，第二电极172可以用作漏极。然而，本公开的实施例不限于此，第一电极171可以用作漏极，第二电极172可以用作源极。此外，第一连接部130a和第二连接部130b分别用作源极和漏极，并且第一电极171和第二电极172可以用作器件之间的连接电极。
第一电极171和第二电极172可以分别通过第一接触孔CH1和第二接触孔CH2连接到有源层130。具体地，第一电极171可以通过第一接触孔CH1与第一连接部130a接触。第二电极172可以与第一电极171间隔开并且可以通过第二接触孔CH2与第二连接部130b接触。
图5A至5F示出了根据本公开的实施例的薄膜晶体管的制造方法。
参照图5A，在基板110上形成遮光层111。然后，在遮光层111和基板110上形成缓冲层120。
参照图5B，在缓冲层120上形成第一有源材料层131m，然后在第一有源材料层131m上形成铜材料层135m。
第一有源材料层131m可以包括氧化物半导体材料。第一有源材料层131m可以由氧化物半导体材料形成。第一有源材料层131m可以设置为单层结构，并且第一有源材料层131m可以包括与图1中描述的有源层130的材料相同的材料。
铜材料层135m可以包含铜Cu。例如，可以通过溅射工艺制备铜材料层135m，然而，制备铜材料层135m的方法不限于该溅射工艺。
参照图5C，可以通过湿法蚀刻工艺去除铜材料层135m。在这种情况下，用于铜材料层135m的湿法蚀刻工艺的蚀刻剂可以对铜材料层135m具有高选择性。因此，第一有源材料层131m可以几乎不被用于铜材料层135m的湿法蚀刻工艺蚀刻。
例如，铜材料层135m可以具有2nm至5nm的厚度。
此外，如图5C所示，铜材料层135m通过湿法蚀刻工艺去除，但可以存在剩余的铜材料137。剩余的铜材料137m在图5C中示出为具有预定厚度的半球形。然而，剩余的铜材料137m可以仅以难以通过厚度测量装置测量的高度的较低厚度被保留。例如，铜离子的剩余铜材料137m可以通过湿法蚀刻工艺被保留在第一有源材料层131m上。因此，剩余的铜材料137m可以是铜离子，并且可以在湿法蚀刻工艺之后保持在与第一有源材料层131m的表面结合的状态。
参照图5D，对剩余的铜材料137m和第一有源材料层131m进行热处理。剩余的铜材料137m可以扩散到第一有源材料层131m中。如上所述，剩余的铜材料137m可以是铜离子并且可以包括一价离子Cu+或二价离子Cu+2。如果对铜进行热处理，则铜离子可能主要以二价离子Cu+2状态存在。根据本公开的一个实施例，二价离子Cu2+态的铜Cu与氧结合，由此可以处于氧化铜CuO的状态。
与氧结合的铜Cu可以表现出例如在第一有源材料层131m中形成人工缺陷的效果。引起该缺陷的铜Cu形成类受体陷阱，使得可以提高薄膜晶体管的S因子，并降低正偏置温度应力PBTS。
此外，图5D中所示的界面陷阱示例性地示出了由第一有源层131与缓冲层120之间的氧化铜CuO形成的缺陷。如果由第一有源材料层131m与缓冲层120之间的氧化铜CuO产生人工缺陷，则类受体陷阱可以形成为使得可以提高薄膜晶体管的S因子并降低PBTS。
参照图5E，在第一有源材料层131m上依次形成第二有源材料层132m和第三有源材料层133m，然后将有源层130图案化。
参照图5F，在有源层130上形成栅极绝缘膜140。接下来，在栅极绝缘膜140上设置栅极150。栅极150与有源层130的沟道部130n重叠。层间绝缘膜160设置在栅极150和栅极绝缘膜140上。第一电极171和第二电极172设置在层间绝缘膜160上，第一电极171和第二电极172分别通过第一接触孔CH1和第二接触孔CH2连接到有源层130。由此，完成了根据本公开的实施例的薄膜晶体管100。
图6是根据本公开的另一个实施例的显示装置400的示意图。
如图6所示，根据本公开的另一个实施例的显示装置400包括显示面板310、栅极驱动器320、数据驱动器330和控制器340。
栅极线GL和数据线DL设置在显示面板310上，像素P设置在栅极线GL和数据线DL的相应的交叉区域中。通过驱动像素P来显示图像。
控制器340控制栅极驱动器320和数据驱动器330。
控制器340通过利用从外部系统(未示出)提供的信号输出用于控制栅极驱动器320的栅极控制信号GCS和用于控制数据驱动器330的数据控制信号DCS。此外，控制器340对从外部系统输入的输入视频数据进行采样并对采样的输入视频数据进行重新排列，并将重新排列的数字视频数据RGB提供给数据驱动器330。
栅极控制信号GCS包括栅极起始脉冲GSP、栅极移位时钟GSC、栅极输出使能信号GOE、起始信号Vst和栅极时钟GCLK。此外，栅极控制信号GCS中可以包括用于控制移位寄存器的控制信号。
数据控制信号DCS包括源极起始脉冲SSP、源极移位时钟信号SSC、源极输出使能信号SOE和极性控制信号POL。
数据驱动器330向显示面板310的数据线DL提供数据电压。具体地，数据驱动器330将从控制器340输入的视频数据RGB转换为模拟数据电压并将该数据电压提供到数据线DL。
栅极驱动器320可以包括移位寄存器350。
移位寄存器350通过使用从控制器340传输的起始信号和栅极时钟在一帧期间向栅极线GL依次提供栅极脉冲。这里，一帧是指通过显示面板310输出一个图像的时段。栅极脉冲具有能够使设置在像素P中的开关器件(薄膜晶体管)导通的导通电压。
此外，在一帧的剩余时段(未提供栅极脉冲)期间，移位寄存器350将能够使开关器件截止的栅极截止信号提供给栅极线GL。在下文中，栅极脉冲和栅极截止信号被统称为扫描信号SS或Scan。
根据本公开的实施例，栅极驱动器320可以安装在基底基板110上。如上所述，栅极驱动器320直接安装在基底基板110上的结构被称为面板内栅极GIP结构。
图7是图6的任一像素P的电路图。图8是图7所示的像素P的平面图。图9是沿图8的III-III’截取的截面图。
图7的电路图是包括有机发光二极管OLED的显示装置的像素P的等效电路图。像素P包括显示器件710，以及用于驱动显示器件710的像素驱动器PDC。
根据本公开的另一实施例，显示装置包括像素驱动器PDC和显示器件710。像素驱动器PDC包括第一薄膜晶体管TR1和第二薄膜晶体管TR2。第一薄膜晶体管TR1和第二薄膜晶体管TR2可以包括上述薄膜晶体管100、200和300。
根据本公开的另一实施例，第一薄膜晶体管TR1是驱动晶体管，第二薄膜晶体管TR2是开关晶体管。
第二薄膜晶体管TR2连接到栅极线GL和数据线DL，并通过由栅极线GL提供的扫描信号SS导通或截止。
数据线DL将数据电压Vdata提供给像素驱动器PDC，第二薄膜晶体管TR2控制数据电压Vdata的施加。
驱动电源线PL将驱动电压Vdd提供给显示器件710，第一薄膜晶体管TR1控制驱动电压Vdd。驱动电压Vdd是用于驱动对应于显示器件710的有机发光二极管OLED的像素驱动电压。
当第二薄膜晶体管TR2被从栅极驱动器通过栅极线GL施加的扫描信号SS导通时，通过数据线DL提供的数据电压Vdata被提供给与显示器件710连接的第一薄膜晶体管TR1的栅极。数据电压Vdata被充电至在第一薄膜晶体管TR1的栅极与第一薄膜晶体管TR1的源极之间形成的存储电容器C1。
通过第一薄膜晶体管TR1提供给对应于显示器件710的有机发光二极管OLED的电流量由数据电压Vdata控制，由此可以控制从显示器件710发射的光的灰度。
参照图8和图9，第一薄膜晶体管TR1和第二薄膜晶体管TR2设置在基板110上。
基板110可以是玻璃基板、可固化或可弯曲的薄膜玻璃基板、塑料基板或者硅晶片基板。如果将塑料用于基板110，则可以使用具有柔性的透明塑料，例如聚酰亚胺。如果基板110由聚酰亚胺形成，考虑到基板110上的高温沉积工艺，可以使用能够承受高温的耐热聚酰亚胺。
遮光层111和211可以设置在基板110上。
遮光层111和211阻挡从外部入射的外部光，从而保护有源层A1和A2以及第一薄膜晶体管TR1和第二薄膜晶体管TR2。遮光层111和211可以由具有光阻挡特性或光反射特性的材料制成。遮光层111和211可以包括下遮光层和上遮光层。遮光层111和211可以不设置在基板110的整个表面上，而是可以设置在与薄膜晶体管100重叠的至少一部分上。
缓冲层120设置在遮光层111和基板110上。
缓冲层120可以通过沉积氧化硅膜SiOx、氮化硅膜SiNx和氮氧化硅膜SiOxNy中的至少一种而形成为多层结构。薄膜晶体管200的包括稍后将描述的遮光层111的其他部件可以设置在缓冲层120上。
第一薄膜晶体管TR1的有源层A1和第二薄膜晶体管TR2的有源层A2设置在缓冲层120上。
第一薄膜晶体管TR1的有源层A1可以包括依次沉积的第一有源层A11、第二有源层A12和第三有源层A13，第二薄膜晶体管TR2的有源层A2可以包括依次沉积的第一有源层A21、第二有源层A22和第三有源层A23。
根据本公开的实施例，第一薄膜晶体管TR1的第一有源层A11和第二薄膜晶体管TR2的第一有源层A21可以包含铜。
根据本公开的一个实施例，铜Cu可以处于离子状态。例如，在有源层130中，铜Cu可以处于Cu2O或CuO的状态。当铜Cu处于Cu2O的状态时，铜Cu可以被称为一价离子Cu+状态。当铜Cu处于CuO状态时，铜Cu可以被称为二价离子Cu2+状态。
根据本公开的一个实施例，“铜Cu”表示其包括铜原子以及铜离子Cu+和Cu2+。
根据本公开的一个实施例，第一薄膜晶体管TR1的第一有源层A11和第二薄膜晶体管TR2的第一有源层A21中包含的铜Cu可以主要处于二价离子Cu2+状态。具体地，第一有源层A11和A21的铜Cu包括Cu+和Cu2+。根据本公开的一个实施例，第一有源层A11和A21中的Cu2+的浓度可以高于第一有源层A11和A21中的Cu+的浓度。
参照以下的制造方法，在第一薄膜晶体管TR1的第一有源层A11和第二薄膜晶体管TR2的第一有源层A21上形成铜材料层之后，去除铜材料层使得铜离子Cu+或Cu2+保留在第一薄膜晶体管TR1的第一有源层A11和第二薄膜晶体管TR2的第一有源层A21中。此后，对其进行热处理，由此铜离子可以主要处于二价离子Cu2+状态。根据本公开的一个实施例，二价离子Cu2+态的铜Cu与氧结合，由此可以处于氧化铜CuO的状态。
与氧结合的铜Cu可以表现出例如在第一薄膜晶体管TR1的第一有源层A11和第二薄膜晶体管TR2的第一有源层A21中形成人工缺陷的效果。引起该缺陷的铜Cu形成类受体陷阱，使得可以提高薄膜晶体管100的S因子，并降低正偏置温度应力PBTS。
根据本公开的实施例，第一薄膜晶体管TR1的第一有源层A11与缓冲层120之间的界面以及第二薄膜晶体管TR2的第一有源层A21与缓冲层120之间的界面可以包括铜离子或氧化铜CuO。这里，“铜Cu”可以与第一薄膜晶体管TR1的第一有源层A11和第二薄膜晶体管TR2的第一有源层A21中的铜Cu处于相同的形式。因此，由于第一薄膜晶体管TR1的第一有源层A11与缓冲层120之间的界面以及第二薄膜晶体管TR2的第一有源层A21与缓冲层120之间的界面中的铜Cu可以以与第一薄膜晶体管TR1的第一有源层A11和第二薄膜晶体管TR2的第一有源层A21中的铜相同的方式处于氧化铜CuO态，可以形成类受体陷阱使得可以提高薄膜晶体管100的S因子并降低PBTS。
栅极绝缘膜140设置在第一薄膜晶体管TR1的有源层A1和第二薄膜晶体管TR2的有源层A2上，从而保护第一薄膜晶体管TR1的有源层A1和第二薄膜晶体管TR2的有源层A2。栅极绝缘膜140可以包括氮化硅膜SiNx或氧化硅膜SiOx，但不限于此。栅极绝缘膜140可以具有单层结构或多层结构。
存储电容器C1的第一电容器电极C11设置在栅极绝缘膜140上。第一电容器电极C11可以连接到第一薄膜晶体管TR1的栅极G1。第一电容器电极C11可以在第一薄膜晶体管TR1的栅极G1中集成为一体。
第一薄膜晶体管TR1的栅极G1和第二薄膜晶体管TR2的栅极G2设置在栅极绝缘膜140上。第一薄膜晶体管TR1的栅极G1和第二薄膜晶体管TR2的栅极G2与有源层A1和A2的沟道部重叠。第一薄膜晶体管TR1的栅极G1和第二薄膜晶体管TR2的栅极G2在结构上可以与图1所示的薄膜晶体管100的栅极150相同。
第一薄膜晶体管TR1的栅极G1和第二薄膜晶体管TR2的栅极G2可以包括铝Al或铝合金等铝基金属材料、银Ag或银合金等银基金属材料、铜Cu或铜合金等铜基金属材料、钼Mo或钼合金等钼基金属材料、铬Cr、钽Ta、钕Nd以及钛Ti中的至少一种。第一薄膜晶体管TR1的栅极G1和第二薄膜晶体管TR2的栅极G2中的每一个可以具有包括物理特性不同的至少两个导电层的多层结构。
层间绝缘膜160设置在栅极150和栅极绝缘膜140上。
层间绝缘膜160包括氧化硅膜SiOx或氮化硅膜SiNx，并且可以保护薄膜晶体管。为了使第一薄膜晶体管TR1的有源层A1和第二薄膜晶体管TR2的有源层A2分别与源极和漏极接触，可以去除层间绝缘膜160的与接触孔对应的部分。第一薄膜晶体管TR1的源极S1和漏极D1设置在层间绝缘膜160上，第二薄膜晶体管TR2的源极S2和漏极D2设置在层间绝缘膜160上。数据线DL、驱动电源线PL和存储电容器C1的第二电容器电极C12可以设置在层间绝缘膜160上。
驱动电源线PL的一部分可以延伸并且可以是第一薄膜晶体管TR1的漏极D1。第一薄膜晶体管TR1的漏极D1通过第一接触孔H1连接到有源层A1。
第一薄膜晶体管TR1下方的遮光层111和栅极G1可以通过第三接触孔H3连接。因此，第一薄膜晶体管TR1可以具有与双栅结构相同的效果。
第一薄膜晶体管TR1的源极S1通过第二接触孔H2连接到有源层A1。
第一薄膜晶体管TR1的源极S1和第二电容器电极C12彼此连接。第一薄膜晶体管TR1的源极S1和第二电容器电极C12可以一体形成。
数据线DL的一部分可以延伸并且可以是第二薄膜晶体管TR2的源极S2。第二薄膜晶体管TR2的源极S2可以通过第六接触孔H6连接到有源层A2。
第二薄膜晶体管TR2的漏极D2可以通过第七接触孔H7连接到有源层A2，并且可以通过第五接触孔H5连接到第一电容器电极C11。
平坦化层180设置在第一薄膜晶体管TR1的源极S1和第一漏极D1、第二薄膜晶体管TR2的源极S2和第二漏极D2、数据线DL、驱动电源线PL以及第二电容器电极C12上。
平坦化层180由绝缘层形成并且被配置为使第一薄膜晶体管TR1和第二薄膜晶体管TR2的上部平坦化，并保护第一薄膜晶体管TR1和第二薄膜晶体管TR2。
显示器件710的第一像素电极711设置在平坦化层180上。第一像素电极711通过形成在平坦化层180中的第九接触孔H9接触第二电容器电极C12。因此，第一像素电极711可以连接到第一薄膜晶体管TR1的源极S1。与形成在平坦化层180中的第一像素电极711连接的第九接触孔H9可以形成在显示器件710的非开口部分中，同时与堤层750重叠。
堤层750设置在第一像素电极711的边缘。堤层750限定显示器件710的发光区域。
有机发光层712设置在第一像素电极711上，第二像素电极713设置在有机发光层712上。因此，构成了显示器件710。图8和图9中示出的显示器件710是有机发光二极管OLED。因此，根据本公开的另一实施例的显示装置400是有机发光显示装置。
图10是根据本公开的另一个实施例的显示装置的任一像素的电路图。
图10中所示的显示装置600的像素P包括对应于显示器件710的有机发光二极管OLED，以及用于驱动显示器件710的像素驱动器PDC。显示器件710连接到像素驱动器PDC。
在像素P中，具有信号线DL、GL、PL、RL和SCL，用于向像素驱动器PDC提供信号。
数据电压Vdata被提供给数据线DL，扫描信号SS被提供给栅极线GL，用于驱动像素的驱动电压Vdd被提供给驱动电源线PL，基准电压Vref被提供给基准线RL，感测控制信号SCS被提供给感测控制线SCL。
例如，像素驱动器PDC包括连接到栅极线GL和数据线DL的第二薄膜晶体管TR2(开关晶体管)、用于根据通过第二薄膜晶体管TR2传输的数据电压Vdata控制输出到显示器件710的电流电平的第一薄膜晶体管TR1(驱动晶体管)以及用于感测第一薄膜晶体管TR1的特性的第三薄膜晶体管TR3(基准晶体管)。
存储电容器C1设置在第一薄膜晶体管TR1的栅极与显示器件710之间。
第二薄膜晶体管TR2由提供给栅极线GL的扫描信号SS导通，并且导通的第二薄膜晶体管TR2将提供给数据线DL的数据电压Vdata传输到第一薄膜晶体管TR1的栅极。
第三薄膜晶体管TR3连接到基准线RL以及第一薄膜晶体管TR1与显示器件710之间的第一节点n1，并通过感测控制信号SCS导通或截止，并在感测时段感测对应于驱动晶体管的第一薄膜晶体管TR1的特性。
与第一薄膜晶体管TR1的栅极连接的第二节点n2连接到第二薄膜晶体管TR2。存储电容器C1形成在第二节点n2与第一节点n1之间。
当第二薄膜晶体管TR2被导通时，通过数据线DL提供的数据电压Vdata被提供给第一薄膜晶体管TR1的栅极。数据电压Vdata被充电至在第一薄膜晶体管TR1的栅极和源极之间形成的第一电容器C1。
当第一薄膜晶体管TR1被导通时，由用于驱动像素的驱动电压Vdd通过第一薄膜晶体管TR1将电流供应至显示器件710，由此从显示器件710发射光。
图11是根据本公开的另一个实施例的显示装置的任一像素的电路图。
图11中所示的显示装置700的像素P包括对应于显示器件710的有机发光二极管OLED，以及用于驱动显示器件710的像素驱动器PDC。显示器件710连接到像素驱动器PDC。
像素驱动器PDC包括薄膜晶体管TR1、TR2、TR3和TR4。
在像素P中，具有信号线DL、EL、GL、PL、SCL和RL，用于向像素驱动器PDC提供驱动信号。
与图10的像素P相比，图11的像素P还包括发光控制线EL。发光控制线信号EM被提供给发光控制线EL。
此外，与图10的像素驱动器PDC相比，图11的像素驱动器PDC还包括第四薄膜晶体管TR4，其是用于控制第一薄膜晶体管TR1的发光时间点的发光控制晶体管。
存储电容器C1设置在第一薄膜晶体管TR1的栅极与显示器件710之间。
第二薄膜晶体管TR2由提供给栅极线GL的扫描信号SS导通，并将提供给数据线DL的数据电压Vdata传输到第一薄膜晶体管TR1的栅极。
第三薄膜晶体管TR3连接到基准线RL，并通过感测控制信号SCS导通或截止，并在感测时段感测对应于驱动晶体管的第一薄膜晶体管TR1的特性。
第四薄膜晶体管TR4根据发光控制信号EM将驱动电压Vdd传输到第一薄膜晶体管TR1或阻断驱动电压Vdd。当第四薄膜晶体管TR4被导通时，电流被提供给第一薄膜晶体管TR1，由此从显示器件710发射光。
除了上述结构之外，根据本公开的另一实施例的像素驱动器PDC可以形成为各种结构。例如，像素驱动器PDC可以包括五个以上的薄膜晶体管。
因此，根据本公开的一个实施例的薄膜晶体管可以提高PBTS可靠性。
根据本公开的一个实施例的薄膜晶体管在第一有源层与第一有源层下方的无机绝缘层(第一栅极绝缘膜或缓冲层)之间的界面中具有缺陷态。根据本公开的一个实施例的在第一有源层与无机绝缘层之间的界面中具有缺陷态的薄膜晶体管可以提高PBTS可靠性。
根据本公开的一个实施例，铜Cu离子设置在有源层的表面中，对其进行热处理，从而可以制造包括具有缺陷态的第一有源层的薄膜晶体管。此外，薄膜晶体管具有包含铜Cu离子的第一有源层，由此可以实现较大的S因子。
根据本公开的一个实施例的薄膜晶体管用作显示装置的驱动晶体管，由此包括该薄膜晶体管的显示装置有利于灰度呈现，从而实现高画质。
对本领域技术人员来说明显的是，在不脱离本公开的精神和范围的情况下，在本公开的范围内可以进行各种替换、修改和变化。因此，本公开的范围由所附权利要求来表示，并且根据权利要求的含义、范围和等同概念得出的变化或修改应被解释为包括在本公开的范围内。

Claims (15)

1.一种薄膜晶体管，包括：
无机绝缘层，位于基板上；以及
有源层，位于所述无机绝缘层上，
其中，所述有源层包括：
沟道部；
第一连接部，与所述沟道部的一侧接触；以及
第二连接部，与所述沟道部的另一侧接触，
其中，所述有源层包括氧化物半导体层，并且
所述有源层包括载流子受体。
2.根据权利要求1所述的薄膜晶体管，还包括：
遮光层，位于所述无机绝缘层下方；以及
栅极，与所述有源层间隔开并且与所述有源层的至少一部分重叠。
3.根据权利要求1所述的薄膜晶体管，其中，所述有源层包括：
第一有源层；以及
第二有源层，位于所述第一有源层上，
其中，所述载流子受体设置在所述第一有源层中。
4.根据权利要求3所述的薄膜晶体管，其中，所述有源层还包括位于所述第二有源层上的第三有源层。
5.根据权利要求3所述的薄膜晶体管，其中，所述载流子受体设置在所述第一有源层与所述无机绝缘层之间的界面中。
6.根据权利要求1所述的薄膜晶体管，其中，所述载流子受体包括铜Cu。
7.根据权利要求6所述的薄膜晶体管，其中，所述铜Cu包括Cu+和Cu2+。
8.根据权利要求2所述的薄膜晶体管，其中，所述无机绝缘层设置在所述遮光层与所述有源层之间。
9.一种显示装置，包括薄膜晶体管，
其中，所述薄膜晶体管包括：
无机绝缘层，位于基板上；以及
有源层，位于所述无机绝缘层上，
其中，所述有源层包括：
沟道部；
第一连接部，与所述沟道部的一侧接触；以及
第二连接部，与所述沟道部的另一侧接触，
其中，所述有源层包括氧化物半导体层，并且
所述有源层包括载流子受体。
10.一种薄膜晶体管的制造方法，包括：
在基板上形成无机绝缘层；
在所述无机绝缘层上形成第一有源材料层；
在所述第一有源材料层上形成铜材料层；
蚀刻所述铜材料层；
对所述第一有源材料层进行热处理；以及
在所述第一有源材料层上形成第二有源材料层。
11.根据权利要求10所述的制造方法，还包括在所述第二有源材料层上形成第三有源材料层。
12.根据权利要求11所述的制造方法，其中，所述第一有源材料层、所述第二有源材料层和所述第三有源材料层包括氧化物半导体材料。
13.根据权利要求10所述的制造方法，其中，在所述铜材料层被蚀刻后，铜存在于所述第一有源材料层的上表面上。
14.根据权利要求10所述的制造方法，其中，所述铜材料层的厚度为2nm至5nm。
15.根据权利要求10所述的制造方法，其中，对所述第一有源材料层的热处理在250℃至350℃的温度下进行。
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