TW201340329A - 薄膜電晶體及其製作方法 - Google Patents

薄膜電晶體及其製作方法 Download PDF

Info

Publication number
TW201340329A
TW201340329A TW101110788A TW101110788A TW201340329A TW 201340329 A TW201340329 A TW 201340329A TW 101110788 A TW101110788 A TW 101110788A TW 101110788 A TW101110788 A TW 101110788A TW 201340329 A TW201340329 A TW 201340329A
Authority
TW
Taiwan
Prior art keywords
oxide
channel layer
layer
oxide semiconductor
thin film
Prior art date
Application number
TW101110788A
Other languages
English (en)
Inventor
Hui-Yu Chang
Ming-Chang Yu
Chang-Ching Chiou
Hsi-Rong Han
Original Assignee
Wintek Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wintek Corp filed Critical Wintek Corp
Priority to TW101110788A priority Critical patent/TW201340329A/zh
Priority to US13/846,896 priority patent/US20130256666A1/en
Publication of TW201340329A publication Critical patent/TW201340329A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

一種薄膜電晶體及其製作方法，其中薄膜電晶體包括一閘極、一氧化物通道層、一閘絕緣層、一源極、一汲極以及一介電層。閘極配置於一基板上。配置於基板上的氧化物通道層，與閘極彼此上下堆疊，其中氧化物通道層的材質包括一金屬元素，且金屬元素的含量沿氧化物通道層的厚度方向呈現梯度分布。閘絕緣層配置於閘極與該氧化物通道層之間。源極與汲極彼此平行配置，且連接於氧化物通道層。介電層覆蓋源極及汲極遠離基板的一側。

Description

薄膜電晶體及其製作方法
本發明是有關於一種半導體元件及其製作方法，且特別是關於一種薄膜電晶體及其製作方法。
近年來，隨著電子技術的日新月異，具有高畫質、空間利用效率佳、低消耗功率、無輻射等優越特性之薄膜電晶體液晶顯示器(Thin Film Transistor Liquid Crystal Display,TFT LCD)已逐漸成為市場之主流。
隨著薄膜電晶體液晶顯示器大面積化和高解析度之需求，薄膜電晶體須具備高載子遷移率，來縮短其充放電時間。近年來，考量到載子遷移率、可撓性以及均勻性的問題，薄膜電晶體的通道層可選用藉由氧化物半導體層來製作的氧化物通道層。
在製作薄膜電晶體的過程中，需要藉由照射紫外光(Ultraviolet light,UV)以及蝕刻等步驟來圖案化各膜層。然而，由於氧化物通道層對水、氧、酸性蝕刻劑等非常敏感，任何環境的影響或是製程的變異皆可能造成元件的電性與均勻性變異。此外，氧化物通道層在紫外光的照射下會產生光電流(photo current)，造成薄膜電晶體的壽命(lifetime)以及光電特性的劣化。因此，如何改善氧化物通道層的穩定性並減少其因外在環境或製程變異所造成的影響，實為當前研發人員亟欲解決的議題之一。
本發明提供一種薄膜電晶體及其製作方法，其具有良好的光電特性及穩定性。
本發明提供一種薄膜電晶體，其包括一閘極、一氧化物通道層、一閘絕緣層、一源極、一汲極以及一介電層。閘極配置於一基板上。配置於基板上的氧化物通道層，與閘極彼此上下堆疊，其中氧化物通道層的材質包括一金屬元素，且金屬元素的含量沿氧化物通道層的厚度方向呈現梯度分布。閘絕緣層配置於閘極與該通道層之間。源極與汲極彼此平行配置，且連接於氧化物通道層。介電層覆蓋源極及汲極遠離基板的一側。
本發明提供一種薄膜電晶體的製作方法，其包括以下步驟：於一基板上形成一閘極；於基板上形成至少一第一氧化物半導體層以及至少一第二氧化物半導體層，其中各該第一氧化物半導體層以及各該第二氧化物半導體層交替排列，以構成一氧化物通道層，氧化物通道層配置於基板上，且閘極與氧化物通道層彼此上下堆疊，其中氧化物通道層的材質包括一金屬元素，且金屬元素的含量沿氧化物通道層的厚度方向呈現梯度分布；於閘極與氧化物通道層之間形成一閘絕緣層；形成一源極以及一汲極，其中源極與汲極彼此平行配置，且連接於氧化物通道層；形成一介電層以覆蓋源極及汲極遠離基板的一側。
在本發明之一實施例中，前述之氧化物通道層具有一第一區域以及一第二區域，第一區域之金屬元素的含量大於第二區域之金屬元素的含量且第一區域與第二區域沿厚度方向排列，其中第一區域相對於第二區域更鄰近於閘極，且金屬元素的含量由第一區域至第二區域逐漸減少。
在本發明之一實施例中，前述之氧化物通道層具有一第一區域以及一第二區域，第一區域之金屬元素的含量大於第二區域之金屬元素的含量且第一區域與第二區域沿厚度方向排列，其中第一區域相對於第二區域更鄰近於源極以及汲極，且金屬元素的含量由第一區域至第二區域逐漸減少。
在本發明之一實施例中，前述之閘極位於氧化物通道層與基板之間。
在本發明之一實施例中，前述之薄膜電晶體，更包括一蝕刻阻擋層位於氧化物通道層接觸於源極及汲極之一側。
在本發明之一實施例中，前述之源極及汲極位於氧化物通道層與閘極之間。
在本發明之一實施例中，前述之氧化物通道層位於基板與閘極之間，且薄膜電晶體更包括一絕緣層位於閘極遠離閘絕緣層的一側，且絕緣層具有一第一貫孔以及一第二貫孔，其中第一貫孔以及第二貫孔分別貫穿絕緣層以及閘絕緣層，並暴露出部分氧化物通道層，且源極以及汲極分別透過第一貫孔以及第二貫孔連接氧化物通道層。
在本發明之一實施例中，前述之金屬元素包括銦、鋅、鎘或錫。
在本發明之一實施例中，前述之形成第一氧化物半導體層的方法包括進行一低溫成膜製程，其中低溫成膜製程的溫度範圍為攝氏20度至150度。
在本發明之一實施例中，前述之薄膜電晶體的製作方法，其中在第一氧化物半導體層中金屬元素為一第一含量而在第二氧化物半導體層中金屬元素為一第二含量，且第一含量不同於第二含量。
在本發明之一實施例中，前述之薄膜電晶體的製作方法，更包括進行一熱退火製程，使金屬元素由第一氧化物半導體層擴散至第二氧化物半導體層，而呈現漸變的梯度分佈，以構成氧化物通道層。
基於上述，本發明實施例之薄膜電晶體及其製作方法採用至少兩種氧化物半導體材料製作氧化物通道層。第一氧化物半導體材料對酸性蝕刻劑或是水氣具有較佳的抵抗能力，藉以提供第二氧化物半導體材料良好的保護。此外，第一氧化物半導體材料在紫外光波段下的低穿透率特性(UV cut)，可降低第二氧化物半導體材料因照光所產生之光電流，進而提升薄膜電晶體的光電特性以及壽命。另外，第一氧化物半導體材料具有良好的界面密著性及其高的載子遷移率，可填補第二氧化物半導體材料與其他膜層之界面上的缺陷，進而提升薄膜電晶體的穩定性、信賴性(reliability)以及光電特性。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1F為本發明一實施例之薄膜電晶體的製作流程剖面示意圖。
請參照圖1A，首先，提供一基板110，並於基板110上形成一閘極120，其中閘極120可以是由金屬疊層構成，或是由單層金屬層構成，其材質例如是導電良好的鋁、銅等金屬。當然，視實際需求，閘極120可以由非金屬導電材料所構成。
請參照圖1B，將一閘絕緣層130A形成於基板110上，並使閘絕緣層130A覆蓋住閘極120。閘絕緣層130A的材質例如是無機材料(例如：氧化矽、氮化矽、氮氧化矽、矽鋁氧化物或上述至少二種材料的堆疊層)、有機材料或上述之組合。當然，本實施例不以此為限，凡是可以提供絕緣特性的材料都可以選擇性地應用於本實施例以製作閘絕緣層130A。
請參照圖1C，形成至少一第一氧化物半導體層142A以及至少一第二氧化物半導體層144A於基板110上，其中第一氧化物半導體層142A以及第二氧化物半導體層144A依序排列，以構成一氧化物通道層140A。當第一氧化物半導體層142A以及第二氧化物半導體層144A各自為多層時，多層第一氧化物半導體層142A以及多層第二氧化物半導體層144A則可以交替地排列。在本實施例中，氧化物通道層140A例如是由一層第一氧化物半導體層142A以及一層第二氧化物半導體層144A所構成。此外，第一氧化物半導體層142A的材質例如是氧化銦，而第二氧化物半導體層144A的材質例如是非晶矽銦鎵鋅氧化物(amorphous-Indium Gallium Zinc Oxide,a-IGZO)。
另外，根據圖1C所繪示的結構，第一氧化物半導體層142A覆蓋於第二氧化物半導體層144A遠離閘絕緣層130A的一側，但本發明不以此為限。在其他實施例中，氧化物通道層140A的結構亦可以是第二氧化物半導體層144A覆蓋於第一氧化物半導體層142A遠離閘絕緣層130A的一側。又或者，氧化物通道層140A可以是由多個第一氧化物半導體層142A以及多個第二氧化物半導體層144A交替排列所形成。
在本實施例中，閘極120位於氧化物通道層140A與基板110之間，且閘絕緣層130A位於閘極120與氧化物通道層140A之間，其為一種底閘型的設計。詳言之，氧化物通道層140A配置於基板110上並與閘極120彼此上下堆疊。具體而言，氧化物通道層140A於基板110上的正投影P140A會覆蓋閘極120於基板110上的正投影P120。也就是說，氧化物通道層140A在基板110上的投影面積與閘極120在基板110上的投影面積會彼此重疊。
另外，氧化物通道層140A中第一氧化物半導體層142A的材質包括一金屬元素，亦即第一氧化物半導體層142A的材質可以視此金屬元素的氧化物，其中此金屬元素可包括銦、鋅、鎘或錫等元素。在本實施例中，此金屬元素是以銦來進行說明。同時，第二氧化物半導體層144A的材質不同於第一氧化物半導體層144A，舉例而言，第二氧化物半導體層144A的材質可以銦鎵鋅氧化物，但不以此為限。具體而言，在第一氧化物半導體層142A中金屬元素(銦)為一第一含量而在第二氧化物半導體層144A中金屬元素(銦)為一第二含量，且第一含量在此係大於第二含量。此處，各元素的含量是指該元素在整體成份中所佔的重量百分比。
進一步而言，第一氧化物半導體層142A以及第二氧化物半導體層144A以獨立的兩個製作步驟加以製作時，第一氧化物半導體層142A與第二氧化物半導體層144A所具有的金屬元素(銦)含量呈現不連續的分布趨勢。也就是說，金屬元素(銦)含量在氧化物通道層140A中沿厚度方向由第一氧化物半導體層142A至第二氧化物半導體層144A呈現驟然減少的梯度分佈。不過，本發明不以此為限。
接著，請參照圖1D，於氧化物通道層140A上形成一源極152A以及一汲極154A，其中源極152A與汲極154A彼此平行配置，且同時連接於氧化物通道層140A。以本實施例而言，源極152A以及汲極154A可以是由金屬疊層構成，或是由單層金屬層構成，其材質例如是導電良好的鋁、銅、銀等金屬。當然，源極152A以及汲極154A也可以選擇地以非金屬導電材料製作。
請參照圖1E，接著，形成一介電層160覆蓋源極152A及汲極154A遠離基板110的一側。介電層160的材質例如是無機材料(例如：氧化矽、氮化矽、氮氧化矽、矽鋁氧化物或上述至少二種材料的堆疊層)、有機材料或上述之組合。當然，本實施例不以此為限，凡是可以提供絕緣特性的材料都可以選擇性地應用於本實施例以製作介電層160。
請參照圖1F，進行一熱退火製程，以完成薄膜電晶體100。具體而言，藉由此熱退火製程，可使金屬元素(銦)由第一氧化物半導體142A層擴散至第二氧化物半導體層144A，進而使金屬元素(銦)呈現漸變的梯度分佈，以構成氧化物通道層140A’。以沿氧化物通道層140A之厚度D方向排列的不同區域來看，氧化物通道層140A具有一第一區域A1以及一第二區域A2，其中第一區域A1相對於第二區域A2更遠離閘極120。如此一來，第一區域A1之金屬元素(銦)的含量即大於第二區域A2之金屬元素(銦)的含量。此時，金屬元素的含量由氧化物通道層140A’中的第一區域A1至第二區域A2逐漸減少。具體而言，氧化物通道層140A’中金屬元素的含量由鄰近源極152A以及汲極154A的一側往鄰近閘絕緣層130A的一側逐漸減少。
要說明的是，本實施例之氧化物通道層140A雖為多層(包括不同材料的第一氧化物半導體層142A以及第二氧化物半導體層144A)堆疊之結構，但藉由熱退火製程，第一氧化物半導體層142A中的元素可擴散至第二氧化物半導體層144A中，而形成實質上為單層結構的氧化物通道層140A’。因此，本實施例之薄膜電晶體100可以有較佳的穩定性及信賴性，不因不同層半導體層之明顯介面而影響氧化物通道層140A的特性。
另外，第一氧化物半導體層142A的成分與第二氧化物半導體層144A的成分相似，卻呈現不同的特性。舉例來說，銦氧化物的載子遷移率高於銦鎵鋅氧化物的載子遷移率，亦即本實施例的第一氧化物半導體層142A相對於第二氧化物半導體層144A具有更高的載子遷移率。在本實施例中，藉由熱退火製程，可使第一氧化物半導體層142A中的金屬元素(銦)擴散至第二氧化物半導體層144A，而使第二氧化物半導體層144A中的金屬元素(銦)含量增加。是以，氧化物通道層140A’可以具有提升的載子遷移率，進而提升薄膜電晶體100之開電流(on-current)。
不過，第一氧化物半導體層142A與第二氧化物半導體層144A呈現不同的特性。為了讓氧化物通道層140A’呈現近似於第二氧化物半導體層144A的半導體特性以維持理想的關電流(off-current)，可以適當地調變第一氧化物半導體層142A的條件(例如是控制第一氧化物半導體層142A的厚度介於20至100之間)。如此一來，在熱退火製程時，不至於有過多的金屬元素(銦)從第一氧化物半導體層142A擴散至第二氧化物半導體層144A，而造成氧化物通道層140A’呈現的關電流發生變異。整體而言，本實施例之薄膜電晶體100在關電流不變的條件下，具有較高的開關電流比。
要說明的是，銦鎵鋅氧化物(第二氧化物半導體層144A)在環境的影響或是製程的變異下，皆可能造成其電性與均勻性的變異。因此，氧化銦(第一氧化物半導體層142A)需在室溫及低能量下製程。換言之，形成第一氧化物半導體層142A的方法包括進行一低溫成膜製程，其中低溫成膜製程的溫度範圍為攝氏20度至150度。由於氧化銦以及銦鎵鋅氧化物皆為常溫下製作，因此本實施例之製作方法更可應用於軟性基板或是塑膠基板等對溫度耐受性不佳的材質上。
以下將以圖2至圖5針對在熱退火製程前，第一氧化物半導體層的製作過程、結構及其功效作進一步的說明。
請先參照圖2以及圖3，圖2為在常溫、低能量的濺鍍法下製作出的氧化銦薄膜所具有的X光繞射圖譜，而圖3繪示出在常溫、低能量的濺鍍法下氧化銦薄膜的形成過程。由圖2及圖3可看出：在常溫、低能量的濺鍍法下，氧化銦薄膜具有微結晶型態，且所製作出的氧化銦會形成如島狀的結構。利用氧化銦的微結晶型態，可使第一氧化物半導體層的載子遷移率增加。因此，以常溫、低能量的濺鍍法製作圖1C至圖1D所繪示的第一氧化物半導體層142A時，圖1F之薄膜電晶體100的開電流可提升。
值得注意的是，相對於非晶型態的銦鎵鋅氧化物(第二氧化物半導體層144A)，微結晶型態的氧化銦(第一氧化物半導體層142A)對於乾式與濕式蝕刻劑的抵抗性較佳。因此，根據圖1A至圖1F製作薄膜電晶體100的過程中，在圖案化氧化物通道層140A或是其上的膜層(諸如源極152A與汲極154A)時，氧化銦(第一氧化物半導體層142A)可提供適當的保護作用，而降低非晶銦鎵鋅氧化物(第二氧化物半導體層144A)因為蝕刻劑作用發生電性與均勻性的變異。此時，圖案化氧化物通道層140A或是其上的膜層(諸如源極152A與汲極154A)所需的製程條件將具有較大的彈性，進而改善量產的可行性以及良率。
另外，由於氧化銦與銦鎵鋅氧化物的組成相似，兩者之界面接著性佳，因此氧化銦可直接鍍膜於銦鎵鋅氧化物上，而無需額外加工處理。此外，氧化銦相對於銦鎵鋅氧化物不容易受外界水氣氧化。所以，第一氧化物半導體層142A配置於第二氧化物半導體層144A上方可減少第二氧化物半導體層144A之表面因為氧化或是與水氣作用而產生的缺陷，藉此降低氧化物通道層140A接觸源極152A以及汲極154A的接觸阻抗。
以下將以圖4以及圖5A，針對微晶型結構氧化銦的特性以及以銦鎵鋅氧化物作為通道層的薄膜電晶體在不同波長下的開電流與關電流表現作更詳細的描述。圖4繪示具有氧化物通道層的薄膜電晶體在不同波長的光線照射下呈現的開電流與關電流曲線，其中氧化物通道層實質上為成分均勻的銦鎵鋅氧化物。圖5A繪示氧化銦對應不同波長的光線的穿透率。
請參照圖4，以實質上均質的銦鎵鋅氧化物作為薄膜電晶體的氧化物通道層時，在紫外光(例如光線波長小於400nm)的照射下會有光電流產生。然而，如圖5所示，氧化銦的穿透率在紫外光的波段(即波長小於400奈米)間急速下降。換句話說，氧化銦在紫外光的波段間具有遮光的作用。因此，圖1A至圖1F所製作的薄膜電晶體100藉由配置氧化銦(第一氧化物半導體層142A)於銦鎵鋅氧化物(第二氧化物半導體層144A)遠離基板100的一側(或是鄰近於源極152A以及汲極154A的一側)，可以提供遮蔽紫外光的效果。藉此降低氧化物通道層140A或140A’因紫外光的照射而產生不必要的光電流，進而提升薄膜電晶體100的光電特性及其壽命。
當然，本實施例不限定以氧化銦作為提供遮蔽紫外光的材質。圖5B繪示氧化鋅對應不同波長的光線的穿透率。如圖5B所示，氧化鋅在紫外光的波段間亦具有遮光的作用。因此，藉由配置氧化鋅於第二氧化物半導體層144A遠離基板100的一側(或是鄰近於源極152A以及汲極154A的一側)，亦可以提供遮蔽紫外光的效果，進而降低氧化物通道層140A或140A’因紫外光的照射所產生不必要之光漏電流，進而使提升薄膜電晶體100的光電特性及其壽命得以提升。
除了上述實施例的製作方法外，在另一實施例中，製作底閘型薄膜電晶體時，第一氧化物半導體層亦可配置於第二氧化物半導體層更鄰近於閘極的一側。圖6A以及圖6B為本發明另一實施例之薄膜電晶體的製作流程剖面示意圖。
請先參照圖6A，要說明的是，本實施例之製作流程與圖1A至圖1F的製作流程相似，因此相似的膜層以及對應的製作方法於此不再贅述。簡言之，兩者差異處在於：圖6A所繪示的結構中，氧化物通道層140B中之第一氧化物半導體層142B與第二氧化物半導體層144B的堆疊順序不同於圖1C所繪示的順序。
具體而言，根據圖6A，形成本實施例之氧化物通道層140B的方法例如是先形成第一氧化物半導體層142B於閘絕緣層130A上，再以第二氧化物半導體層144B覆蓋第一氧化物半導體層142B。換句話說，氧化物通道層140B中金屬元素(銦)含較高的第一氧化物半導體層142B相對於第二氧化物半導體層144B更鄰近於閘極120。
值得一提的是，在習知具有氧化物通道層的薄膜電晶體的結構中，氧化物通道層的材質為銦鎵鋅氧化物，其與閘絕緣層之接著性不佳。因此，習知具有氧化物通道層的薄膜電晶體驅動時，在閘絕緣層與氧化物通道層之間的介面會因電荷聚集而形成通路，這不利於薄膜電晶體的元件特性。因此在本實施例中，第一氧化物半導體層142B(例如是微晶型氧化銦結構)形成於閘絕緣層130A與第二氧化物半導體層144B(銦鎵鋅氧化物)之間，可增加閘絕緣層130A與氧化物通道層140B之界面密著性，進而改善上述之電荷聚集的問題。
請同時參照圖6A以及圖6B，隨後，進行一熱退火製程，以完成薄膜電晶體200。具體而言，藉由熱退火製程，可使金屬元素(銦)由第一氧化物半導體層142B擴散至第二氧化物半導體層144B。所以，金屬元素(銦)呈現漸變的梯度分佈，以構成氧化物通道層140B’。在氧化物通道層140B’中，金屬元素(銦)的含量由接近於閘極120的第一區域A1朝向接近於源極152A與汲極154A的第二區域A2逐漸減少。
與圖1F同樣地，藉由熱退火製程，使第一氧化物半導體層142B中的金屬元素(銦)擴散至第二氧化物半導體層144B，讓第二氧化物半導體層144B中的金屬元素(銦)增加。是以，藉由適當地調變第一氧化物半導體層142B的條件(例如是控制第一氧化物半導體層142B的厚度介於5至200之間)，可在使氧化物通道層140B’提升載子遷移率，進而提升薄膜電晶體200之開電流。同時，氧化物通道層140B’具備近似於銦鎵鋅氧化物的關電流。如此一來，本實施例之薄膜電晶體200可具有較佳之開關電流比。
要註明的是，上述實施例之薄膜電晶體100、200僅是舉例說明之用，而非限制薄膜電晶體的結構。以下將以圖7至圖11對薄膜電晶體之其他結構加以說明。另外，為便於繪示，以下僅繪示出熱退火製程前的氧化物通道層結構。
如圖7與圖8所示，在上述的結構下，薄膜電晶體700與800更可選擇性地包括一蝕刻阻擋層170位於氧化物通道層140A、140B接觸於源極152B及汲極154B一側。此處，圖7與圖8具有相似的結構，惟兩者差異處在於：薄膜電晶體700之第一氧化物半導體層142A位於第二氧化物半導體層144A遠離閘極120的一側，而薄膜電晶體800之第一氧化物半導體層142B位於第二氧化物半導體層144B鄰近閘極120的一側。
要註明的是，圖7中之薄膜電晶體700在熱退火製程的前、後，分別具有圖1D以及圖1F中之薄膜電晶體100的優點。簡言之，在熱退火製程前，藉由氧化物通道層140A之第一氧化物半導體層142A覆蓋於第二氧化物半導體層144A上(也就是說，第一氧化物半導體層142A位於第二氧化物半導體層144A遠離閘極120的一側)，提供第二氧化物半導體層144A適當地保護、增加後續製程條件的彈性，並降低氧化物通道層140A接觸於源極152A以及汲極154A的接觸阻抗。另外，藉由熱退火製程，使第一氧化物半導體層142A中的金屬元素(銦)擴散至第二氧化物半導體層144A，進而讓薄膜電晶體700可以有良好的載子遷移率、穩定性及信賴性。
另一方面，圖8中之薄膜電晶體800在熱退火製程的前、後，分別具有圖6A以及圖6B中之薄膜電晶體200的優點。簡言之，在熱退火製程前，藉由氧化物通道層140B之第一氧化物半導體層142B配置於第二氧化物半導體層144B以及閘絕緣層130A之間，增加兩者之界面密著性以及提升氧化物通道層140B的載子遷移率。同樣地，藉由熱退火製程，使第一氧化物半導體層142B中的金屬元素(銦)擴散至第二氧化物半導體層144B，讓第二氧化物半導體層144B中的金屬元素(銦)增加，進而讓薄膜電晶體800可以有良好的載子遷移率、穩定性及信賴性。
又或者，如圖9與圖10所示，薄膜電晶體900、1000之源極152C以及汲極154C可以是共平面的結構。在本實施例中，源極152C以及汲極154C彼此平行配置且位於氧化物通道層140C、140D與閘極120之間。此處，圖9與圖10具有相似的結構，惟兩者差異處在於：薄膜電晶體900中第一氧化物半導體層142C位於第二氧化物半導體層144A遠離閘極120的一側，而薄膜電晶體1000中第一氧化物半導體層142D位於第二氧化物半導體層144D鄰近閘極120的一側。
要註明的是，圖9中之薄膜電晶體900在熱退火製程的前、後，與薄膜電晶體700同樣地，分別具有圖1D以及圖1F中之薄膜電晶體100的優點。而圖10中之薄膜電晶體1000在熱退火製程的前、後，與薄膜電晶體800同樣地，分別具有圖6A以及圖6B中之薄膜電晶體200的優點。因此，相同的描述請參考圖7與圖8，於此不再贅述。
當然，如圖11所示，薄膜電晶體之結構亦可設計為頂閘極(top gate)的結構。具體而言，第二氧化物半導體層144E配置於基板110上，且第一氧化物半導體層142E覆蓋第二氧化物半導體層144E，其中第一氧化物半導體層142E以及第二氧化物半導體層144E形成氧化物通道層140E，其中氧化物通道層140E位於基板110與閘極120之間。閘絕緣層130B覆蓋基板110，且位於氧化物通道層140E遠離基板110的一側。閘極120配置於閘絕緣層130B上，且與氧化物通道層140E彼此上下堆疊。
另外，薄膜電晶體1100更包括一絕緣層180位於閘極120遠離閘絕緣層130B的一側，且薄膜電晶體1100具有一第一貫孔W1以及一第二貫孔W2。第一貫孔W1以及第二貫孔W2都貫穿絕緣層180以及閘絕緣層130B，並暴露出部分氧化物通道層140E。在本實施例中，第一貫孔W1以及第二貫孔W2例如是暴露出氧化物通道層140E中之第一氧化物半導體層142E。源極152D以及汲極154D彼此平行配置，且位於絕緣層180遠離閘絕緣層130B的一側。此外，源極152D以及汲極154D分別透過第一貫孔W1以及第二貫孔W2連接氧化物通道層140E。介電層160覆蓋源極152D以及汲極154D遠離基板110的一側。
值得一提的是，由於本實施例之薄膜電晶體1100中之第一氧化物半導體層142E覆蓋於第二氧化物半導體層144E上。因此，與薄膜電晶體100同樣地，第一氧化物半導體層142E可作為第二氧化物半導體層144E的保護層，並提升後續製程條件的彈性，以及降低氧化物通道層140E接觸於源極152D以及汲極154D的接觸阻抗。
舉例而言，在形成第一貫孔W1以及第二貫孔W2時，電漿中之成份易侵蝕材質如銦鎵鋅氧化物之第二氧化物半導體層144E。然而，本實施例之薄膜電晶體1100可藉由第一氧化物半導體層142E作為第二氧化物半導體層144E之保護層，防止第二氧化物半導體層144E因電漿組成的影響造成其電性以及穩定性的變異。
另一方面，本實施例之薄膜電晶體1100中之第一氧化物半導體層142E更位於閘絕緣層130B以及第二氧化物半導體層144E之間。因此，與薄膜電晶體200同樣地，薄膜電晶體1100具有增加閘絕緣層130B以及第二氧化物半導體層144E之界面密著性以及載子遷移率等優點。
另外，藉由熱退火製程，可使第一氧化物半導體層142E中的金屬元素(銦)擴散至第二氧化物半導體層144E，讓第二氧化物半導體層144E中的金屬元素(銦)增加。藉此使薄膜電晶體1100有良好的載子遷移率、穩定性及信賴性。
上述實施例之薄膜電晶體100、200、700、800、900、1000、1100的氧化物通道層140A、140B、140C、140D、140E為單層的第一氧化物半導體層142A、142B、142C、142D、142E以及單層的第二氧化物半導體層144A、144B、144C、144D、144E所構成的結構。然而，本發明不以此為限，在其他實施例中，氧化物通道層亦可為多層之結構，即具有至少一層的第一氧化物半導體層以及至少一層的第二氧化物半導體層，且各第一氧化物半導體層以及各第二氧化物半導體層彼此地交替排列。
以下將以圖12舉數個氧化物通道層結構之實例。圖12為第一氧化物半導體層、第二氧化物半導體層以及閘絕緣層的配置示意圖。
請參照圖12，在子圖(a)中，氧化物通道層由單層的第一氧化物半導體層142以及單層的第二氧化物半導體層144所構成，其中第二氧化物半導體層144位於第一氧化物半導體層142與閘絕緣層130之間。因此，與圖1D同樣地，在熱退火製程前，本實例中之第一氧化物半導體層142可提供第二氧化物半導體層144保護的效果。而於熱退火製程後，可提供理想的載子遷移率。
在子圖(b)中，氧化物通道層由單層的第一氧化物半導體層142以及單層的第二氧化物半導體層144所構成，其中第一氧化物半導體層142位於第二氧化物半導體層144與閘絕緣層130之間。因此，與圖6A同樣地，在熱退火製程前，本實例中之第一氧化物半導體層142可增加閘絕緣層130以及第二氧化物半導體層144之界面密著性以及載子遷移率。而於熱退火製程後，亦可提供理想的載子遷移率。
在子圖(c)中，氧化物通道層由雙層的第一氧化物半導體層142以及單層的第二氧化物半導體層144所構成，其中第一氧化物半導體層142分別位於第二氧化物半導體層144的相對兩側，且第一氧化物半導體層142中之其一位於第二氧化物半導體層144與閘絕緣層130之間。因此，本實例之氧化物通道層可具有子圖(a)之實例以及子圖(b)之實例的優點。
在子圖(d)中，氧化物通道層由單層的第一氧化物半導體層142以及雙層的第二氧化物半導體層144所構成，其中第二氧化物半導體層144分別位於第一氧化物半導體層142的相對兩側，且第二氧化物半導體層144中之其一位於第一氧化物半導體層142與閘絕緣層130之間。利用第一氧化物半導體層142配置於雙層的第二氧化物半導體層144之間，以在熱退火製程後，藉由第二氧化物半導體層144中局部之金屬元素(銦)的增加，使氧化物通道層具有較佳之載子遷移率。
另外，又如子圖(e)與子圖(f)中所示，氧化物通道層亦可由雙層的第一氧化物半導體層142以及雙層的第二氧化物半導體層144所構成，且第一氧化物半導體層142以及第二氧化物半導體層144彼此交替排列。當然，氧化物通道層亦可由三層之第一氧化物半導體層142以及雙層的第二氧化物半導體層144所構成或是採用其他的疊層方式來實現。
綜上所述，本發明實施例之薄膜電晶體及其製作方法可藉由具備耐酸、遮蔽紫外光等效果的材質製作第一氧化物半導體層於第二氧化物半導體層的一側，提供氧化物通道層良好的保護。因此，在照射紫外光以及蝕刻等步驟來圖案化氧化物通道層或其上之各膜層時，第二氧化物半導體層可以不因蝕刻劑或是紫外光的照射而造成其元件的光電特性、均勻性以及壽命的變異。此外，藉由氧化物半導體層良好的界面密著性及其高的載子遷移率，可填補氧化物通道層與其他膜層之界面的缺陷以及降低其接觸阻抗。另外，於熱退火製程後，可藉由第二氧化物半導體層中局部微量之金屬元素(例如是銦)的增加，使氧化物通道層具有較佳之載子遷移率，進而提升薄膜電晶體之開電流，以在關電流不受改變的條件下，得到更高的開關電流比。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200、700、800、900、1000、1100．．．薄膜電晶體
110．．．基板
120．．．閘極
130、130A、130B．．．閘絕緣層
140A、140A’、140B、140B’、140C、140D、140E．．．氧化物通道層
142、142A、142B、142C、142D、142E．．．第一氧化物半導體層
144、144A、144B、144C、144D、144E．．．第二氧化物半導體層
152A、152B、152C、152D．．．源極
154A、154B、154C、154D．．．汲極
160．．．介電層
170．．．蝕刻阻擋層
180．．．絕緣層
P140A、P120．．．正投影
D．．．厚度
A1．．．第一區域
A2．．．第二區域
W1．．．第一貫孔
W2．．．第二貫孔
圖1A至圖1F為本發明一實施例之薄膜電晶體的製作流程剖面示意圖。
圖2為在常溫下用X射線繞射儀所觀測到的氧化銦薄膜影像。
圖3為氧化銦沉積的過程示意圖。
圖4繪示銦鎵鋅氧化物在不同波長下的開關電流曲線。
圖5A繪示氧化銦在不同波長下的穿透率。
圖5B繪示氧化鋅對應不同波長的光線的穿透率。
圖6A以及圖6B為本發明另一實施例之薄膜電晶體的製作流程剖面示意圖。
圖7至圖11為本發明其他實施例之薄膜電晶體於熱退火製程前的剖面示意圖。
圖12為第一氧化物半導體層、第二氧化物半導體層以及閘絕緣層的配置示意圖。
100．．．薄膜電晶體
110．．．基板
120．．．閘極
130A．．．閘絕緣層
140A’．．．氧化物通道層
152A．．．源極
154A．．．汲極
160．．．介電層
A1．．．第一區域
A2．．．第二區域
D．．．厚度

Claims (12)

  1. 一種薄膜電晶體，包括：一閘極，配置於一基板上；一氧化物通道層，配置於該基板上，且該閘極與該氧化物通道層彼此上下堆疊，其中該氧化物通道層的材質包括一金屬元素，且該金屬元素的含量沿該氧化物通道層的厚度方向呈現梯度分布；一閘絕緣層，配置於該閘極與該氧化物通道層之間；一源極；一汲極，該源極與該汲極彼此平行配置，且連接於該氧化物通道層；以及一介電層，覆蓋該源極及該汲極遠離該基板的一側。
  2. 如申請專利範圍第1項所述之薄膜電晶體，其中該氧化物通道層具有一第一區域以及一第二區域，該第一區域之該金屬元素的含量大於該第二區域之該金屬元素的含量且該第一區域與該第二區域沿該厚度方向排列，且該第一區域相對於該第二區域更鄰近於該閘極，而該金屬元素的含量由該第一區域至該第二區域逐漸減少。
  3. 如申請專利範圍第1項所述之薄膜電晶體，其中該氧化物通道層具有一第一區域以及一第二區域，該第一區域之該金屬元素的含量大於該第二區域之該金屬元素的含量且該第一區域與該第二區域沿該厚度方向排列，且該第一區域相對於該第二區域更鄰近於該源極以及該汲極，而該金屬元素的含量由該第一區域至該第二區域逐漸減少。
  4. 如申請專利範圍第1項所述之薄膜電晶體，其中該閘極位於該氧化物通道層與該基板之間。
  5. 如申請專利範圍第4項所述之薄膜電晶體，更包括一蝕刻阻擋層位於該氧化物通道層接觸於該源極及該汲極之一側。
  6. 如申請專利範圍第4項所述之薄膜電晶體，其中該源極及該汲極位於該氧化物通道層與該閘極之間。
  7. 如申請專利範圍第1項所述之薄膜電晶體，其中該氧化物通道層位於該基板與該閘極之間，且該薄膜電晶體更包括一絕緣層位於該閘極遠離該閘絕緣層的一側，且該絕緣層具有一第一貫孔以及一第二貫孔，其中該第一貫孔以及該第二貫孔分別貫穿該絕緣層以及該閘絕緣層，並暴露出部分該氧化物通道層，且該源極以及該汲極分別透過該第一貫孔以及該第二貫孔連接該氧化物通道層。。
  8. 如申請專利範圍第1項所述之薄膜電晶體，其中該金屬元素包括銦、鋅、鎘或錫。
  9. 一種薄膜電晶體的製作方法，包括：於一基板上形成一閘極；於該基板上形成至少一第一氧化物半導體層以及至少一第二氧化物半導體層，其中各該第一氧化物半導體層以及各該第二氧化物半導體層交替排列，以構成一氧化物通道層，該氧化物通道層配置於該基板上，且該閘極與該氧化物通道層彼此上下堆疊，其中該氧化物通道層的材質包括一金屬元素，且該金屬元素的含量沿該氧化物通道層的厚度方向呈現梯度分布；於該閘極與該氧化物通道層之間形成一閘絕緣層；形成一源極以及一汲極，其中該源極與該汲極彼此平行配置，且連接於該氧化物通道層；以及形成一介電層以覆蓋該源極及該汲極遠離該基板的一側。
  10. 如申請專利範圍第9項所述之薄膜電晶體的製作方法，其中形成各該第一氧化物半導體層的方法包括：進行一低溫成膜製程，其中該低溫成膜製程的溫度範圍為攝氏20度至150度。
  11. 如申請專利範圍第9項所述之薄膜電晶體的製作方法，其中在各該第一氧化物半導體層中該金屬元素為一第一含量而在各該第二氧化物半導體層中該金屬元素為一第二含量，且該第一含量不同於該第二含量。
  12. 如申請專利範圍第11項所述之薄膜電晶體的製作方法，更包括進行一熱退火製程，使該金屬元素由各該第一氧化物半導體層擴散至各該第二氧化物半導體層，而呈現漸變的梯度分佈，以構成該氧化物通道層。
TW101110788A 2012-03-28 2012-03-28 薄膜電晶體及其製作方法 TW201340329A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW101110788A TW201340329A (zh) 2012-03-28 2012-03-28 薄膜電晶體及其製作方法
US13/846,896 US20130256666A1 (en) 2012-03-28 2013-03-18 Thin film transistor and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW101110788A TW201340329A (zh) 2012-03-28 2012-03-28 薄膜電晶體及其製作方法

Publications (1)

Publication Number Publication Date
TW201340329A true TW201340329A (zh) 2013-10-01

Family

ID=49233675

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101110788A TW201340329A (zh) 2012-03-28 2012-03-28 薄膜電晶體及其製作方法

Country Status (2)

Country Link
US (1) US20130256666A1 (zh)
TW (1) TW201340329A (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014061535A1 (en) * 2012-10-17 2014-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI613813B (zh) * 2012-11-16 2018-02-01 半導體能源研究所股份有限公司 半導體裝置
WO2014203810A1 (ja) * 2013-06-20 2014-12-24 シャープ株式会社 表示装置およびその駆動方法
US9722049B2 (en) * 2013-12-23 2017-08-01 Intermolecular, Inc. Methods for forming crystalline IGZO with a seed layer
CN104167447B (zh) 2014-07-22 2016-09-07 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、显示基板和显示设备
CN104201189B (zh) * 2014-08-22 2017-03-22 京东方科技集团股份有限公司 一种有机发光显示装置及有机发光二极管的封装方法
CN104465787B (zh) * 2014-12-31 2017-10-17 京东方科技集团股份有限公司 一种薄膜晶体管及电路结构
US9455351B1 (en) 2015-09-01 2016-09-27 United Microelectronics Corp. Oxide semiconductor field effect transistor device and method for manufacturing the same
TWI611463B (zh) * 2016-06-29 2018-01-11 友達光電股份有限公司 金屬氧化物半導體層的結晶方法及半導體結構
JP2019091794A (ja) * 2017-11-14 2019-06-13 シャープ株式会社 半導体装置
KR20200052592A (ko) * 2018-11-07 2020-05-15 엘지디스플레이 주식회사 박막 트랜지스터를 포함하는 표시장치 및 그 제조방법
EP3790057A1 (en) * 2019-09-06 2021-03-10 SABIC Global Technologies B.V. Low temperature processed semiconductor thin-film transistor

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100667087B1 (ko) * 2005-09-30 2007-01-11 삼성에스디아이 주식회사 박막 트랜지스터 및 그의 제조방법
US8158974B2 (en) * 2007-03-23 2012-04-17 Idemitsu Kosan Co., Ltd. Semiconductor device, polycrystalline semiconductor thin film, process for producing polycrystalline semiconductor thin film, field effect transistor, and process for producing field effect transistor
JP5171178B2 (ja) * 2007-09-13 2013-03-27 富士フイルム株式会社 イメージセンサ及びその製造方法
JP5325446B2 (ja) * 2008-04-16 2013-10-23 株式会社日立製作所 半導体装置及びその製造方法
JP5345456B2 (ja) * 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP2010050165A (ja) * 2008-08-19 2010-03-04 Sumitomo Chemical Co Ltd 半導体装置、半導体装置の製造方法、トランジスタ基板、発光装置、および、表示装置
US8367486B2 (en) * 2009-02-05 2013-02-05 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the transistor
US8988624B2 (en) * 2011-06-23 2015-03-24 Apple Inc. Display pixel having oxide thin-film transistor (TFT) with reduced loading
US8878176B2 (en) * 2011-08-11 2014-11-04 The Hong Kong University Of Science And Technology Metal-oxide based thin-film transistors with fluorinated active layer

Also Published As

Publication number Publication date
US20130256666A1 (en) 2013-10-03

Similar Documents

Publication Publication Date Title
TW201340329A (zh) 薄膜電晶體及其製作方法
TWI667775B (zh) 薄膜電晶體陣列基板、使用其之有機發光顯示設備、以及製造薄膜電晶體陣列基板之方法
US8748897B2 (en) Array substrate for organic electroluminescent display device
JP4864546B2 (ja) 有機ｅｌ表示装置およびその製造方法
CN102646699B (zh) 一种氧化物薄膜晶体管及其制备方法
EP3242341A1 (en) Array substrate and manufacturing method therefor, display panel and display device
TWI416737B (zh) 薄膜電晶體及其製造方法
US20200052055A1 (en) Organic light emitting display substrate and manufacturing method thereof
WO2015180320A1 (zh) 阵列基板及其制作方法、显示装置、薄膜晶体管及其制作方法
CN103972298B (zh) 薄膜晶体管及其制造方法
KR102148850B1 (ko) 박막 트랜지스터 및 이를 구비하는 표시 장치
JP2014131047A (ja) 薄膜トランジスタ、および薄膜トランジスタ表示板
KR102188690B1 (ko) 박막트랜지스터, 그의 제조방법 및 박막트랜지스터를 구비하는 평판 표시장치
EP3499582B1 (en) Thin film transistor, method for manufacturing the same and display device comprising the same
US20140175423A1 (en) Thin film transistor array panel and method of manufacturing the same
TW201123442A (en) Organic light emitting display and manufacturing method thereof
KR20140031671A (ko) 박막 트랜지스터 및 그 제조 방법
CN107799603B (zh) 薄膜晶体管阵列面板及相关制造方法
KR20120069457A (ko) 유기전계 발광소자용 기판 및 그 제조 방법
KR20120070870A (ko) 유기전계 발광소자용 기판 및 그 제조 방법
CN103378162A (zh) 薄膜晶体管及其制作方法
TWI495110B (zh) 顯示面板及其製作方法
JP6469959B2 (ja) 薄膜トランジスタ表示板およびその製造方法
TWI594432B (zh) 氧化物半導體元件、氧化物半導體元件的製造方法、顯示裝置及影像感測器
TWI470808B (zh) 半導體元件及其製作方法