KR20210076471A - 박막 트랜지스터를 포함하는 표시장치 - Google Patents

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양정석
김성구
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엘지디스플레이 주식회사
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Abstract

본 발명의 일 실시예는, 기판 상의 제1 신호 라인, 상기 제1 신호 라인과 교차하는 제2 신호 라인, 상기 제1 신호 라인과 동일층에 배치된 제1 게이트 전극, 제1 소스 전극, 제1 드레인 전극 및 제2 게이트 전극, 상기 제1 게이트 전극과 이격되어 상기 제1 게이트 전극과 적어도 일부 중첩하는 제1 액티브층, 상기 제2 게이트 전극과 이격되어 상기 제2 게이트 전극과 적어도 일부 중첩하는 제2 액티브층 및 상기 제2 액티브층과 연결된 표시소자의 제1 전극을 포함하는 표시장치 및 그 제조방법을 제공한다.

Description

박막 트랜지스터를 포함하는 표시장치{DISPLAY APPARATUS COMPRISING THIN FILM TRANSISTOR}
본 발명은 표시장치 및 그 제조 방법에 관한 것으로, 특히, 구조 및 제조 공정을 단순화할 수 있는 표시장치 및 그 제조 방법에 관한 것이다.
다양한 정보를 화면으로 구현하는 표시장치는 정보 통신 시대의 핵심 기술이 집약된 장치이다. 최근, 표시장치는 더 얇고, 더 가볍고, 휴대가 가능하도록 만들어지고 있으며, 고성능을 구현할 수 있도록 발전하고 있다. 이러한 표시장치의 대표적인 예로, 액정 표시장치(Liquid Crystal Display; LCD)와 유기 발광 표시장치(Organic Light Emitting Diode Display; OLED)가 있다.
일반적으로, 표시장치 제조를 위해, 포토 마스크를 이용한 마스크 공정이 복수 회 수행된다. 각각의 마스크 공정은 세정, 노광, 현상 및 식각 등의 부속 공정들을 수반한다. 이에 따라, 한 번의 마스크 공정이 추가될 때마다, 표시장치를 제조하기 위한 시간 및 비용이 상승하고, 불량 발생률이 증가하며, 그 결과, 제조 수율이 낮아지는 문제점이 있다. 따라서, 생산비를 절감하고, 생산수율 및 생산효율을 개선하기 위해서 구조 및 제조 공정을 단순화하는 것이 요구되고 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로서, 구조 및 제조 공정을 단순화할 수 있는 표시장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예는, 산화물 반도체 물질을 이용한 바텀 게이트 구조를 적용하여 차광층이 생략될 수 있고, 소스 전극 및 드레인 전극 형성 공정이 삭제되어, 구조 및 제조 공정이 단순한 박막 트랜지스터 및 이러한 박막 트랜지스터를 포함하는 표시장치를 제공하는 것을 목적으로 한다.
또한, 본 발명의 일 실시예는 구조 및 제조 공정이 단순한 박막 트랜지스터를 포함하는 표시장치의 제조방법을 제공하는 것을 목적으로 한다.
전술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예는, 기판 상의 제1 신호 라인; 상기 제1 신호 라인과 교차하는 제2 신호 라인; 상기 제1 신호 라인과 동일층에 배치된 제1 게이트 전극, 제1 소스 전극, 제1 드레인 전극 및 제2 게이트 전극; 상기 제1 게이트 전극과 이격되어 상기 제1 게이트 전극과 적어도 일부 중첩하는 제1 액티브층; 상기 제2 게이트 전극과 이격되어 상기 제2 게이트 전극과 적어도 일부 중첩하는 제2 액티브층; 및 상기 제2 액티브층과 연결된 표시소자의 제1 전극을 포함하고, 상기 제2 신호 라인은 상기 제1 신호 라인과 동일층에 배치되며, 상기 제1 신호 라인을 사이에 두고 서로 이격된 제1 부분과 제2 부분; 및 상기 제1 부분과 상기 제2 부분을 서로 연결하는 제1 연결 전극;을 포함하고, 상기 제1 게이트 전극은 상기 제1 신호 라인 및 상기 제2 신호 라인 중 어느 하나와 연결되고, 상기 제1 소스 전극 및 상기 제1 드레인 전극 중 어느 하나는 상기 제2 게이트 전극과 연결되고, 상기 제1 소스 전극 및 상기 제1 드레인 전극 중 다른 하나는 상기 제1 신호 라인 및 상기 제2 신호 라인 중 다른 하나와 연결된 표시장치를 제공한다.
상기 제1 신호 라인 및 상기 제2 신호 라인 중 어느 하나는 게이트 라인이고, 다른 하는 데이터 라인이다.
상기 제1 소스 전극 및 상기 제1 드레인 전극 중 어느 하나는 상기 제2 게이트 전극과 일체로 이루어진다.
상기 제1 게이트 전극, 상기 제1 소스 전극, 상기 제1 드레인 전극 및 상기 제2 게이트 전극 상에 게이트 절연막이 배치되고, 상기 제1 액티브층은 상기 게이트 절연막 상에 배치되며, 상기 게이트 절연막에 형성된 콘택홀을 통하여 상기 제1 소스 전극 및 상기 제1 드레인 전극과 접촉한다.
상기 제1 액티브층은 채널부 및 상기 채널부와 연결된 소스 영역과 드레인 영역을 포함하며, 상기 소스 영역은 상기 제1 소스 전극과 접촉하고, 상기 드레인 영역은 상기 제1 드레인 전극과 접촉한다.
상기 소스 영역 및 상기 드레인 영역은 산화물 반도체층의 도체화에 의하여 이루어진다.
상기 제1 연결 전극과 상기 표시소자의 제1 전극은 동일한 마스크 공정에 의해 함께 형성될 수 있다.
상기 제1 연결 전극은, 상기 표시소자의 제1 전극과 동일한 물질로 이루어진 투명 도전성 산화물층 및 상기 투명 도전성 산화물층 상의 금속층을 포함한다.
상기 제1 게이트 전극은 상기 기판과 상기 제1 액티브층 사이에 배치되며, 상기 제2 게이트 전극은 상기 기판과 상기 제2 액티브층 사이에 배치된다.
상기 제1 액티브층 및 상기 제2 액티브층은 각각 산화물 반도체 물질을 포함한다.
상기 제1 액티브층은 상기 제1 게이트 전극 상의 제1 산화물 반도체층 및 상기 제1 산화물 반도체층 상의 제2 산화물 반도체층을 포함한다.
상기 제2 액티브층은 상기 제2 게이트 전극 상의 제1 산화물 반도체층 및 상기 제1 산화물 반도체층 상의 제2 산화물 반도체층을 포함한다.
상기 표시장치는 상기 제2 게이트 전극과 동일층에 배치된 제1 커패시터 전극을 더 포함한다.
상기 제1 커패시터 전극은 상기 제2 게이트 전극과 일체로 이루어질 수 있다.
상기 제1 커패시터 전극은 상기 표시소자의 제1 전극과 중첩하여 제1 커패시터를 형성한다.
상기 표시장치는 상기 제2 소스 전극 및 상기 제2 드레인 전극 중 어느 하나와 연결된 제2 커패시터 전극을 더 포함할 수 있다.
상기 제2 커패시터 전극은 상기 제2 액티브층과 일체로 이루어진다.
상기 표시장치는 상기 제1 신호 라인 및 상기 제2 신호 라인 중 어느 하나와 교차하는 제3 신호 라인을 더 포함할 수 있다.
상기 제3 신호 라인은 구동 전원 라인이다.
본 발명의 다른 일 실시예는, 기판 상에 제1 신호 라인, 제1 게이트 전극, 제1 소스 전극, 제1 드레인 전극, 제2 게이트 전극, 제2 신호 라인의 제1 부분 및 제2 신호 라인의 제2 부분을 형성하는 단계; 상기 제1 신호 라인, 상기 제1 게이트 전극, 상기 제1 소스 전극, 상기 제1 드레인 전극, 상기 제2 게이트 전극, 상기 제2 신호 라인의 제1 부분 및 상기 제2 신호 라인의 제2 부분 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 상기 제1 게이트 전극과 적어도 일부 중첩하는 제1 액티브층 및 상기 제2 게이트 전극과 적어도 일부 중첩하는 제2 액티브층을 형성하는 단계; 상기 제1 액티브층 및 상기 제2 액티브층을 선택적으로 도체화하는 단계; 상기 제1 액티브층 및 상기 제2 액티브층 상에 보호층을 형성하는 단계; 및 상기 보호층 상에 표시소자의 제1 전극 및 제1 연결 전극을 형성하는 단계;를 포함하고, 상기 제1 연결전극은 상기 제2 신호 라인의 제1 부분 및 상기 제2 신호 라인의 제2 부분을 서로 연결하고, 상기 제1 게이트 전극은 상기 제1 신호 라인 및 상기 제2 신호 라인 중 어느 하나와 연결되고, 상기 제1 소스 전극 및 상기 제1 드레인 전극 중 어느 하나는 상기 제2 게이트 전극과 연결되고, 상기 제1 소스 전극 및 상기 제1 드레인 전극 중 다른 하나는 상기 제1 신호 라인 및 상기 제2 신호 라인 중 다른 하나와 연결되는, 표시장치의 제조방법을 제공한다.
상기 제1 액티브층 및 상기 제2 액티브층을 선택적으로 도체화하는 단계는 도펀트를 도핑하는 단계를 포함할 수 있다.
상기 표시소자의 제1 전극 및 상기 제1 연결 전극을 형성하는 단계는, 상기 보호층 상에 투명 도전성 산화물(TCO) 막을 형성하는 단계; 상기 투명 도전성 산화물(TCO) 막 상에 금속막을 형성하는 단계; 및 상기 투명 도전성 산화물(TCO) 막 및 상기 금속막을 패터닝 단계를 포함할 수 있으며, 이 때, 상기 표시소자의 제1 전극 영역에서 상기 금속막이 모두 제거된다.
본 발명의 일 실시예에 따르면, 신호 라인들이 동일 층에 형성되고, 산화물 반도체층을 보호하기 위한 차광층이 별도로 필요하지 않아, 표시장치의 구조가 간단하고, 표시장치 제조를 위한 공정 역시 간단하다.
본 발명의 일 실시예에 따르면, 산화물 반도체층의 선택적 도체화에 의하여 형성된 산화물 반도체층의 도체화부가 신호 라인과 산화물 반도체층을 연결하는 역할을 하므로, 별도의 소스 전극 및 드레인 전극 형성 공정이 필요하지 않다. 따라서, 표시장치의 제조 과정에 있어서, 박막 트랜지스터의 소스 전극 및 드레인 전극 형성을 위한 별도의 마스크 공정이 필요하지 않아, 표시장치의 제조 공정이 단순하고, 표시장치의 구조가 간단하다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 개략도이다.
도 2는 도 1의 어느 한 화소에 대한 회로도이다.
도 3은 도 2의 화소에 대한 평면도이다.
도 4는 도 3의 I-I'를 따라 자른 단면도이다.
도 5는 본 발명의 다른 일 실시예에 따른 표시장치의 화소에 대한 단면도이다.
도 6은 본 발명의 또 다른 일 실시예에 따른 표시장치의 화소에 대한 단면도이다.
도 7은 본 발명의 또 다른 일 실시예에 따른 표시장치의 화소에 대한 평면도이다.
도 8은 도 7의 II-II'를 따라 자른 단면도이다.
도 9는 본 발명의 또 다른 일 실시예에 따른 표시장치의 화소들에 대한 평면도이다.
도 10은 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 11은 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 12a 및 도 12b는 각각 본 발명의 일 실시예에 따른 표시장치의 제조 공정 단계에 대한 평면도 및 단면도이다.
도 13a 및 도 13b는 각각 본 발명의 일 실시예에 따른 표시장치의 제조 공정 단계에 대한 평면도 및 단면도이다.
도 14a, 도 14b 및 14c는 각각 본 발명의 일 실시예에 따른 표시장치의 제조 공정 단계에 대한 평면도 및 단면도들이다.
도 15a 및 도 15b는 각각 본 발명의 일 실시예에 따른 표시장치의 제조 공정 단계에 대한 평면도 및 단면도이다.
도 16a, 도 16b, 16c, 16d 및 16e는 각각 본 발명의 일 실시예에 따른 표시장치의 제조 공정 단계에 대한 평면도 및 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해 되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
본 발명의 실시예들을 설명하는 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
본 발명의 실시예들에 있어서, 소스 전극과 드레인 전극은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 소스 전극이 드레인 전극이 되고, 드레인 전극이 소스 전극이 될 수 있다. 또한, 어느 한 실시예의 소스 전극은 다른 실시에에서 드레인 전극이 될 수 있고, 어느 한 실시예의 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.
본 발명의 어떤 실시예에서는, 설명의 편의를 위해 소스 영역과 소스 전극을 구별하고 드레인 영역과 드레인 전극을 구별하기도 하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 영역이 소스 전극이 될 수 있고, 드레인 영역이 드레인 전극이 될 수 있다. 또한, 소스 영역이 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치(100)의 개략도이다.
본 발명의 일 실시예에 따른 표시장치(100)는, 도 1에 도시된 바와 같이, 표시 패널(110), 게이트 드라이버(120), 데이터 드라이버(130) 및 제어부(140)를 포함한다.
표시 패널(110)은 게이트 라인(GL)들, 데이터 라인(DL)들 및 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역에 배치된 화소(P)를 포함한다. 화소(P)는, 표시소자(710) 및 표시소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 화소(P)의 구동에 의해 표시 패널(110)에 영상이 표시된다.
제어부(140)는 게이트 드라이버(120)와 데이터 드라이버(130)를 제어한다.
제어부(140)는 외부 시스템(미도시)으로부터 공급되는 수직/수평 동기신호와 클럭 신호를 이용하여, 게이트 드라이버(120)를 제어하기 위한 게이트 제어신호(GCS) 및 데이터 드라이버(130)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 또한, 제어부(140)는 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후 이를 재정렬하여, 영상데이터(RGB)를 데이터 드라이버(130)에 공급한다.
게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 포함한다. 또한, 게이트 제어신호(GCS)에는 쉬프트 레지스터를 제어하기 위한 제어신호들이 포함될 수 있다.
데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함한다.
데이터 드라이버(130)는 표시 패널(110)의 데이터 라인(DL)들로 데이터 전압을 공급한다. 구체적으로, 데이터 드라이버(130)는 제어부(140)로부터 입력된 영상데이터(RGB)를 데이터 전압으로 변환하여, 데이터 전압을 데이터 라인(DL)들에 공급한다.
게이트 드라이버(120)는 1 프레임 동안 게이트 라인(GL)들에 게이트 펄스(GP)를 순차적으로 공급한다. 여기서, 1 프레임이란, 표시 패널(110)을 통해 하나의 이미지가 출력되는 기간을 말한다. 또한, 게이트 드라이버(120)는 1 프레임 중 게이트 펄스(GP)가 공급되지 않는 나머지 기간 동안에는, 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 신호(Goff)를 게이트 라인(GL)에 공급한다. 이하, 게이트 펄스(GP)와 게이트 오프 신호(Goff)를 총칭하여 스캔신호(SS)라 한다.
본 발명의 일 실시예에 따르면, 게이트 드라이버(120)는 표시 패널(110)에 실장될 수 있다. 이와 같이, 게이트 드라이버(120)가 표시 패널(110)에 직접 실장되어 있는 구조를 게이트 인 패널(Gate In Panel: GIP) 구조라고 한다.
도 2는 도 1의 어느 한 화소(P)에 대한 회로도이고, 도 3은 도 2의 화소(P)에 대한 평면도이고, 도 4는 도 3의 I-I'를 따라 자른 단면도이다.
도 2, 도 3 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 표시장치(100)는 기판(210), 기판(210) 상의 화소 구동부(PDC) 및 화소 구동부(PDC)와 연결된 표시소자(710)를 포함한다. 화소 구동부(PDC)는 박막 트랜지스터(TR1, TR2)를 포함한다.
도 2의 회로도는 발광 소자(710)로 유기발광 다이오드(OLED)를 포함하는 표시장치(100)의 한 화소(P)에 대한 등가 회로도이다. 따라서, 본 발명의 일 실시예에 따른 표시장치(100)는 유기발광 표시장치이다.
도 2의 화소 구동부(PDC)는 스위칭 트랜지스터인 제1 박막 트랜지스터(TR1) 및 구동 트랜지스터인 제2 박막 트랜지스터(TR2)를 포함한다. 또한, 화소 구동부(PDC)는 복수의 신호 라인들(DL, GL, PL)을 포함한다.
본 발명의 일 실시예에서, 게이트 라인(DL)을 제1 신호 라인이라 하고, 데이터 라인(DL)을 제2 신호 라인이라 하고, 구동 전원 라인(PL)을 제3 신호 라인이라 한다. 그러나 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 데이터 라인(DL)이 제1 신호 라인이 될 수도 있고, 제3 신호 라인이 될 수도 있다. 또한, 게이트 라인(DL)이 제2 신호 라인이 될 수도 있고, 제3 신호 라인이 될 수도 있다. 마찬가지로, 구동 전원 라인(PL)이 제1 신호 라인이 될 수도 있고, 제2 신호 라인이 될 수도 있다.
이하, 설명의 편의를 위하여, 게이트 라인(DL)이 제1 신호 라인이고, 데이터 라인(DL)이 제2 신호 라인이고, 구동 전원 라인(PL)이 제3 신호 라인인 경우를 중심으로, 본 발명의 일 실시예를 설명한다.
도 2 및 도 3을 참조하면, 제1 박막 트랜지스터(TR1)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결되어 있으며, 게이트 라인(GL)을 통해 공급되는 스캔신호(SS)에 의해 턴온 또는 턴오프된다.
데이터 라인(DL)은 화소 구동부(PDC)로 데이터 전압(Vdata)을 제공하며, 제1박막 트랜지스터(TR1)는 데이터 전압(Vdata)의 인가를 제어한다.
구동 전원 라인(PL)은 표시소자(710)로 구동 전압(Vdd)을 제공하며, 제2 박막 트랜지스터(TR2)는 구동 전압(Vdd)을 제어한다. 여기서, 구동 전압(Vdd)은 표시소자(710)인 유기발광 다이오드(OLED)를 구동하기 위한 화소 구동 전압이다.
제1 박막 트랜지스터(TR1)가 턴온될 때, 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이, 발광 소자(710)와 연결된 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 제1 커패시터(C1)에 충전된다. 제1 커패시터(C1)는 스토리지 캐패시터(Cst)이다.
데이터 전압(Vdata)에 따라 제2 박막 트랜지스터(TR2)를 통해 표시소자(710)인 유기발광 다이오드(OLED)로 공급되는 전류의 양이 제어되며, 이에 따라, 표시소자(710)로부터 출력되는 광의 계조가 제어될 수 있다.
도 3 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 표시장치(100)는 기판(210) 상의 제1 신호 라인(GL) 및 제1 신호 라인(GL)과 교차하는 제2 신호 라인(DL)을 포함하고, 제1 신호 라인(GL)과 동일층에 배치된 제1 게이트 전극(G1), 제1 소스 전극(S1), 제1 드레인 전극(D1) 및 제2 게이트 전극(G2)을 포함한다. 또한, 본 발명의 일 실시예에 따른 표시장치(100)는 제1 게이트 전극(G1)과 이격되어 제1 게이트 전극(G1)과 적어도 일부 중첩하는 제1 액티브층(A1), 제2 게이트 전극(G2)과 이격되어 제2 게이트 전극(G2)과 적어도 일부 중첩하는 제2 액티브층(A2) 및 제2 액티브층(A2)과 연결된 표시소자(710)의 제1 전극(711)을 포함한다.
이미 설명된 바와 같이, 본 발명의 일 실시예에 따른 표시장치(100)에서, 제1 신호 라인은 게이트 라인(DL)이고, 제2 신호 라인은 데이터 라인(DL)이다. 제1 신호 라인인 게이트 라인(DL)과 제2 신호 라인인 데이터 라인(DL)은 서로 교차한다.
기판(210)은 유리 또는 플라스틱으로 이루어질 수 있다. 기판(210)으로, 플렉스블 특성을 갖는 플라스틱, 예를 들어, 폴리이미드(PI)가 사용될 수 있다.
기판(210) 상에 제1 신호 라인인 게이트 라인(GL), 제1 게이트 전극(G1), 제1 소스 전극(S1), 제1 드레인 전극(D1) 및 제2 게이트 전극(G2)이 배치된다.
제1 게이트 전극(G1), 제1 소스 전극(S1), 제1 드레인 전극(D1) 및 제2 게이트 전극(G2)은 게이트 라인(GL)과 동일층에 배치된다.
또한, 제2 신호 라인인 데이터 라인(DL)의 제1 부분(DL1) 및 제2 부분(DL2)이 게이트 라인(GL)과 동일층에 배치된다.
도 3 및 도 4를 참조하면, 데이터 라인(DL)은 제1 부분(DL1), 제2 부분(DL2) 및 제1 연결 전극(BR1)을 포함한다. 데이터 라인(DL)의 제1 부분(DL1)과 제2 부분(DL2)은 게이트 라인(GL)을 사이에 두고 서로 이격되어 있다.
제1 연결 전극(BR1)은 데이터 라인(DL)의 제1 부분(DL1)과 제2 부분(DL2)을 연결한다. 제1 연결 전극(BR1)은 게이트 라인(GL)과 이격되며, 제1 연결 전극(BR1)의 적어도 일부는 게이트 라인(GL)과 중첩한다.
게이트 라인(GL), 제1 게이트 전극(G1), 제1 소스 전극(S1), 제1 드레인 전극(D1), 제2 게이트 전극(G2), 데이터 라인(DL)의 제1 부분(DL1) 및 제2 부분(DL2)은 동일 재료를 이용하는 동일 공정에 의하여 함께 만들어질 수 있다.
게이트 라인(GL), 제1 게이트 전극(G1), 제1 소스 전극(S1), 제1 드레인 전극(D1), 제2 게이트 전극(G2), 데이터 라인(DL)의 제1 부분(DL1) 및 제2 부분(DL2)은, 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있으며, 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
본 발명의 일 실시에에 따르면, 제1 게이트 전극(G1)은 제1 신호 라인 및 제2 신호 라인 중 어느 하나와 연결된다. 도 3을 참조하면, 제1 게이트 전극(G1)은 제1 신호 라인인 게이트 라인(GL)과 연결된다. 제1 게이트 전극(G1)은 게이트 라인(GL)으로부터 연장된 부분일 수도 있고, 게이트 라인(GL)의 일부일 수도 있다. 도 3을 참조하며, 제1 게이트 전극(G1)은 게이트 라인(GL)으로부터 연장된 부분이라고 할 수 있다.
본 발명의 일 실시예에 따르면, 제1 소스 전극(S1) 및 제1 드레인 전극(D1) 중 어느 하나는 제2 게이트 전극(G2)과 연결되고, 제1 소스 전극(S1) 및 제1 드레인 전극(D1) 중 다른 하나는 제1 신호 라인 및 제2 신호 라인 중 다른 하나와 연결된다.
구체적으로, 도 3을 참조하면, 제1 드레인 전극(D1)은 제2 게이트 전극(G2)과 연결되고, 제1 소스 전극(S1)은 제2 신호 라인인 데이터 라인(DL)과 연결된다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 소스 전극(S1)이 제2 게이트 전극(G2)과 연결되고, 제1 드레인 전극(D1)이 데이터 라인(DL)과 연결될 수도 있다.
본 발명의 일 실시예에 따르면, 제1 소스 전극(S1)은 데이터 라인(DL)의 일부분일 수도 있고, 데이터 라인(DL)으로부터 연장된 부분일 수도 있다. 도 3 및 도 4를 참조하면, 제1 소스 전극(S1)은 데이터 라인(DL)으로부터 연장된 부분이다.
도 3을 참조하면, 제1 드레인 전극(D1)은 제2 게이트 전극(G2)과 일체로 이루어질 수 있다.
본 발명의 일 실시예에 따르면, 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)이 각각 제1 액티브층(A1)과 제2 액티브층(A2)의 채널부(31)를 보호하는 역할을 한다. 또한, 본 발명의 일 실시예에 따르면, 게이트 라인(GL), 제1 게이트 전극(G1), 제1 소스 전극(S1), 제1 드레인 전극(D1), 제2 게이트 전극(G2), 데이터 라인(DL)이 제1 부분(DL1) 및 제2 부분(DL2)이 동일 공정에 의하여 형성될 수 있다.
따라서, 본 발명의 일 실시예에 따르면, 본 발명의 일 실시예에 따르면, 채널부 보호를 위한 별도의 차광층을 형성하지 않아도 되고, 소스 전극 및 드레인 전극 형성을 위한 별도의 공정을 수행하지 않아도 된다. 그 결과, 표시장치(100)의 구조가 간단하고, 표시장치(100)의 제조공정이 단순해질 수 있다.
도 3 및 도 4를 참조하면, 제2 게이트 전극(G2)과 동일층에 제1 커패시터(C1)의 제1 커패시터 전극(C11)이 배치된다. 제1 커패시터 전극(C11)은 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)와 동일 층에 배치될 수 있다. 제1 커패시터 전극(C11)은 제2 게이트 전극(G2)과 일체로 이루어질 수 있으며, 동일 물질을 이용하는 동일 공정에 의하여 제2 게이트 전극(G2)과 함께 만들어질 수 있다.
또한, 제1 커패시터 전극(C11)은 제1 드레인 전극(D1)과 일체로 이루어질 수 있으며, 동일 물질을 이용하는 동일 공정에 의하여 제1 드레인 전극(D1)과 함께 만들어질 수 있다.
본 발명의 일 실시예에 따른 표시장치(100)는 제3 신호 라인(PL)을 더 포함한다. 제3 신호 라인(PL)은 제1 신호 라인(GL) 및 제2 신호 라인(DL) 중 어느 하나와 교차할 수 있다. 도 3 및 도 4를 참조하면, 제3 신호 라인인 구동 전원 라인(PL)은 제1 신호 라인인 게이트 라인(GL)과 교차한다.
구동 전원 라인(PL)은 제1 부분(PL1), 제2 부분(PL2) 및 제2 연결 전극(BR2)을 포함한다. 구동 전원 라인(PL)의 제1 부분(PL1) 및 제2 부분(PL2)이 게이트 라인(GL)과 동일층에 배치된다. 구동 전원 라인(PL)의 제1 부분(PL1)과 제2 부분(PL2)은 게이트 라인(GL)을 사이에 두고 서로 이격되어 있다. 제2 연결 전극(BR2)은 구동 전원 라인(PL)의 제1 부분(PL1)과 제2 부분(PL2)을 연결한다. 제2 연결 전극(BR2)은 게이트 라인(GL)과 이격되며, 제2 연결 전극(BR2)의 적어도 일부는 게이트 라인(GL)과 중첩한다.
도 3을 참조하면, 제2 드레인 전극(D2)이 기판(210) 상에 배치된다. 제2 드레인 전극(D2)은 구동 전원 라인(PL)의 일부분일 수도 있고, 구동 전원 라인(PL)으로부터 연장된 부분일 수도 있다. 도 3 및 도 4를 참조하면, 제2 드레인 전극(D2)은 구동 전원 라인(PL)으로부터 연장된 부분이다.
게이트 라인(GL), 제1 게이트 전극(G1), 제1 소스 전극(S1), 제1 드레인 전극(D1), 제2 게이트 전극(G2), 데이터 라인(DL)의 제1 부분(DL1)과 제2 부분(DL2), 제1 커패시터(C1)의 제1 커패시터 전극(C11), 구동 전원 라인(PL)의 제1 부분(PL1)과 제2 부분(PL2) 및 제2 드레인 전극(D2) 상에 게이트 절연막(230)이 배치된다.
게이트 절연막(230)은 절연성을 갖는다. 게이트 절연막(230)은, 예를 들어, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질에 의해 형성될 수 있다.
게이트 절연막(230 상에 제1 액티브층(A1) 및 제2 액티브층(A2)이 배치된다. 제1 액티브층(A1)은 제1 게이트 전극(G1)과 이격되어 제1 게이트 전극(G1)과 적어도 일부 중첩한다. 제2 액티브층(A2)은 제2 게이트 전극(G2)과 이격되어 제2 게이트 전극(G2)과 적어도 일부 중첩한다.
본 발명의 일 실시예에 따르면, 제1 액티브층(A1)과 제2 액티브층(A2)은 배치된다. 제1 액티브층(A1)과 제2 액티브층(A2)은 동일한 마스크 공정에 의하여 함께 형성될 수 있다.
본 발명의 일 실시예에 따르면, 제1 액티브층(A1) 및 제2 액티브층(A2)은 산화물 반도체 물질을 포함한다. 제1 및 제2 액티브층(A1, A2)은, 예를 들어, IZO(InZnO)계, IGO(InGaO)계, GO(GaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGTO(InGaSnO)계, IGZTO(InGaZnSnO)계, GZTO (GaZnSnO)계, GZO(GaZnO)계 및 ITZO (InSnZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 및 제2 액티브층(A1, A2)은 다른 산화물 반도체 물질을 포함할 수도 있다.
제1 액티브층(A1)은 제1 박막 트랜지스터(TR1)의 액티브층 역할을 하고, 제2 액티브층(A2)은 제2 박막 트랜지스터(TR2)의 액티브층 역할을 한다.
선택적 도체화에 의하여 제1 및 제2 액티브층(A1, A2)의 일부가 도체화된다.
제1 및 제2 액티브층(A1, A2) 중 제1 및 제2 게이트 전극(G1, G2)과 중첩하는 영역은 도체화되지 않아 채널부(31)가 된다. 제1 및 제2 액티브층(A1, A2) 중 제1 및 제2 게이트 전극(G1, G2)과 중첩하지 않는 영역은 도체화되어 도체화부(32, 33)가 된다. 도체화부(32, 33)는, 일반적으로, 채널부(31)의 양쪽에 형성된다.
본 발명의 일 실시예에 따르면, 도펀트를 이용하는 도핑에 의하여 제1 및 제2 액티브층(A1, A2)의 일부가 도체화될 수 있다. 이 때, 도핑된 영역이 도체화된다. 도핑을 위하여, 예를 들어, 붕소(B) 이온, 인(P) 이온 및 불소(F) 이온 중 적어도 하나가 사용될 수 있다.
그러나, 본 발명의 일 실시예에가 이에 한정되는 것은 아니며, 드라이 에치에 의하여 제1 및 제2 액티브층(A1, A2)의 일부가 도체화될 수 있고, 광조사에 의하여 제1 및 제2 액티브층(A1, A2)의 일부가 도체화될 수 있다. 예를 들어, 기판(210)을 통하여 자외선을 조사함으로써, 제1 및 제2 액티브층(A1, A2) 중 제1 및 제2 게이트 전극(G1, G2)과 중첩하지 않는 영역이 도체화될 수 있다. 기판(210)을 통하여 자외선이 조사되는 경우, 제1 및 제2 게이트 전극(G1, G2)은 자외선을 차단하는 마스크 역할을 하여, 제1 및 제2 액티브층(A1, A2) 중 제1 및 제2 게이트 전극(G1, G2)과 중첩하는 영역은 도체화되지 않고 반도체 특성을 유지할 수 있다. 그 결과, 제1 및 제2 액티브층(A1, A2) 중 제1 및 제2 게이트 전극(G1, G2)과 중첩하는 영역은 채널부(31)가 될 수 있다.
제1 및 제2 액티브층(A1, A2)의 도체화부(32, 33) 중 어느 하나는 소스 영역(32)이 되고, 다른 하나는 드레인 영역(33)이 된다. 소스 영역(32)은 소스 전극(S1, S2)과 연결되는 소스 연결부 역할을 하거나, 그 자체가 소스 전극(S1, S2) 역할을 할 수 있다. 드레인 영역(33)은 드레인 전극(D1, D2)과 연결되는 드레인 연결부 역할을 하거나, 그 자체가 드레인 전극(D1, D2) 역할을 할 수 있다.
도면에 도시된 소스 영역(32)과 드레인 영역(33)은 설명의 편의를 위하여 구별된 것일 뿐, 소스 영역(32)과 드레인 영역(33)이 서로 바뀔 수도 있다. 도면에 표시된 소스 영역(32)이 드레인 영역(33)이 될 수도 있고, 드레인 영역(33)이 소스 영역(32)이 될 수도 있다. 또한, 소스 영역(32)이 소스 전극(S1, S2)이 될 수도 있고 드레인 전극(D1, D2)이 될 수도 있으며, 드레인 영역(33)이 드레인 전극(D1, D2)가 될 수도 있고 소스 전극(S1, S2)이 될 수도 있다.
제1 액티브층(A1)은 게이트 절연막(230)에 형성된 콘택홀(H1, H2)를 통하여 제1 소스 전극(S1) 및 제1 드레인 전극(D1)과 접촉한다.
구체적으로, 제1 액티브층(A1)의 소스 영역(32)은 게이트 절연막(230)에 형성된 제1 콘택홀(H1)을 통하여 제1 소스 전극(S1)과 접촉된다. 제1 액티브층(A1)의 드레인 영역(33)은 게이트 절연막(230)에 형성된 제2 콘택홀(H2)을 통하여 제1 드레인 전극(D1)과 접촉한다.
제2 액티브층(A2)의 드레인 영역(33)은 게이트 절연막(230)에 형성된 제3 콘택홀(H3)을 통하여 제2 드레인 전극(D2)과 연결된다.
본 발명의 일 실시예에 따르면, 제2 액티브층(A2)의 소스 영역(32)은 제2 소스 전극(S2) 역할을 한다.
제1 및 제2 액티브층(A1, A2) 상에 보호층(250)이 배치된다. 보호층(250)은 제1 및 제2 액티브층(A1, A2)의 상부를 평탄화하며, 화소 구동부(PDC)를 보호한다. 보호층(250)을 평탄화층이라고도 한다.
도 4를 참조하면, 보호층(250) 상에 표시소자(710)가 배치된다. 구체적으로, 보호층(250) 상에 표시소자(710)의 제1 전극(711)이 배치되고, 제1 전극(711) 상에 발광층(712) 및 제2 전극(713)이 순차적으로 배치되어 표시소자(710)가 형성된다. 도 4에서, 제1 전극(711)은 화소 전극이고, 제2 전극(713)은 공통 전극이다.
표시소자(710)의 제1 전극(711)은 제2 액티브층(A2)과 연결된다. 구체적으로, 표시소자(710)의 제1 전극(711)은 제4 콘택홀(H4)을 통하여 제2 소스 전극(S2)과 연결됨으로써 제2 액티브층(A2)과 전기적으로 연결될 수 있다. 제4 콘택홀(H4)은 보호층(250)에 형성된다.
또한, 보호층(250) 상에 제1 연결 전극(BR1) 및 제2 연결 전극(BR2)이 배치된다.
제1 연결 전극(BR1)은 제1 전극(711)과 동일 층에 배치되며, 제5 및 제6 콘택홀(H5, H6)을 통하여 제2 신호 라인인 데이터 라인(DL)의 제1 부분(DL1) 및 제2 부분(DL2)과 연결된다.
제2 연결 전극(BR2)은 제1 전극(711)과 동일 층에 배치되며, 제7 및 제8 콘택홀(H7, H8)을 통하여 제3 신호 라인인 구동 전원 라인(PL)의 제1 부분(PL1) 및 제2 부분(PL2)과 연결된다.
제1 연결 전극(BR1) 및 제2 연결 전극(BR2)은 제1 전극(711)과 동일한 물질로 이루어진다. 제1 연결 전극(BR1) 및 제2 연결 전극(BR2)은 동일한 마스크 공정에 의하여 제1 전극(711)과 함께 형성될 수 있다.
본 발명의 일 실시예에 따르면, 표시소자(710)의 제1 전극(711) 중 제1 커패시터 전극(C11)과 중첩하는 부분은 제2 커패시터 전극(C12) 역할을 할 수 있다. 따라서, 제1 커패시터 전극(C11) 표시소자(710)의 제1 전극(711)과 중첩하여 제1 커패시터(C1)를 형성할 수 있다.
제1 전극(711)의 가장자리에 뱅크층(750)이 배치된다. 뱅크층(750)은 표시소자(710)의 발광 영역을 정의한다.
제1 전극(711) 상에 발광층(712)이 배치된다. 여기서, 발광층(712)은 유기물을 포함하는 유기 발광층이다, 발광층(712) 상에 제2 전극(713)이 배치된다. 그에 따라, 표시소자(710)가 완성된다.
도 4에 도시된 표시소자(710)는 유기발광 다이오드(OLED)이다. 따라서, 본 발명의 일 실시예에 따른 표시장치(100)는 유기발광 표시장치이다.
본 발명의 일 실시예에 따르면, 제1 박막 트랜지스터(TR1)는 제1 액티브층(A1), 제1 게이트 전극(A1), 제1 소스 전극(S1) 및 제1 드레인 전극(D1)을 포함한다. 또한, 제2 박막 트랜지스터(TR2)는 제2 액티브층(A2), 제2 게이트 전극(A2), 제2 소스 전극(S2) 및 제2 드레인 전극(D2)을 포함한다,
본 발명의 일 실시예에 따르면, 도 4에 도시된 바와 같이, 제1 게이트 전극(G1)은 기판(210)과 제1 액티브층(A1) 사이에 배치되고, 제2 게이트 전극(G2)은 기판(210)과 제2 액티브층(A2) 사이에 배치된다. 본 발명의 일 실시예에 따른, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR1)는 게이트 전극(G1, G2)이 액티브층(A1, A2)의 하부에 배치된 바텀 게이트(Bottom Gate) 구조를 갖는다.
한편, 바텀 게이트구조와 상대되는 구조로, 게이트 전극(G1, G2)이 액티브층(A1, A2)의 상부에 배치된 박막 트랜지스터 구조를 탑 게이트(Top Gate) 구조라고 한다.
바텀 게이트 구조의 박막 트랜지스터는 탑 게이트 구조의 박막 트랜지스터에 비해 상대적으로 적은 수의 적층 구조를 가져 제고 공정이 간편하고, 박막 트랜지스터가 차지하는 면적이 작아, 박막 트랜지스터가 고밀도로 집적된 고해상도 표시장치 제조에 유리하다.
도 5는 본 발명의 다른 일 실시예에 따른 표시장치(200)의 화소에 대한 단면도이다.
도 5에 도시된 표시장치(200)에 있어서, 액티브층(A1, A2)은 다층 구조를 갖는다. 도 5을 참조하면, 제1 액티브층(A1)은 제1 게이트 전극(G1) 상의 제1 산화물 반도체층(A11) 및 제1 산화물 반도체층(A11) 상의 제2 산화물 반도체층(A12)을 포함한다. 제2 액티브층(A2)은 제2 게이트 전극(G2) 상의 제1 산화물 반도체층(A21) 및 제1 산화물 반도체층(A21) 상의 제2 산화물 반도체층(A22)을 포함한다.
본 발명의 일 실시예에 따르면, 제2 산화물 반도체층(A12, A22)은 제1 산화물 반도체층(A11, A21)을 보호하는 보호층 역할을 하고, 제1 산화물 반도체층(A11, A21)은 채널층 역할을 할 수 있다. 액티브층(A1, A2)의 채널은 주로 제1 산화물 반도체층(A11, A21)에 형성될 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 액티브층(A1, A2)의 채널은 제2 산화물 반도체층(A12, A22)에 형성될 수도 있다
보호층 역할을 하는 제2 산화물 반도체층(A12, A22)은, 막 안정성 향상을 위해, 갈륨(Ga)을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 제2 산화물 반도체층(A12, A22)은 IGZO (InGaZnO)계, IGO(InGaO)계, IGTO(InGaSnO)계, GZO(GaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계 및 GO(GaO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의해 제2 산화물 반도체층(A12, A22)이 만들어질 수도 있다.
제1 산화물 반도체층(A11, A21)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO (InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 ITZO (InSnZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의해 제1 산화물 반도체층(A11, A21)이 만들어질 수도 있다.
제1 산화물 반도체층(A11, A21)은 제2 산화물 반도체층(A12, A22)보다 우수한 전기적 특성을 가질 수 있고, 제2 산화물 반도체층(A122, A22)은 제1 산화물 반도체층(A11, A21) 보다 우수한 막 안정성을 가질 수 있다. 또한, 본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(A11, A21)이 제2 산화물 반도체층(A12, A22)보다 큰 식각 내성을 가지도록 함으로써, 제1 액티브층(A1) 및 제2 액티브층(A2)이 안정적인 정테이퍼 형상을 가지도록 할 수도 있다.
도 6은 본 발명의 또 다른 일 실시예에 따른 표시장치(300)의 화소에 대한 단면도이다.
도 6을 참조하면, 제1 연결 전극(BR1)은, 표시소자(710)의 제1 전극(711)과 동일한 물질로 이루어진 투명 도전성 산화물(Transparent Conductive Oxide; TCO)층(271) 및 투명 도전성 산화물층(271) 상의 금속층(272)을 포함한다.
제2 연결 전극(BR2) 역시, 표시소자(710)의 제1 전극(711)과 동일한 물질로 이루어진 투명 도전성 산화물층(271) 및 투명 도전성 산화물층(271) 상의 금속층(272)을 포함한다.
투명 도전성 산화물(Transparent Conductive Oxide; TCO)층은, ITO(InSnO), ZnO, In2O3, MgO 및 SnO2 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에서 알려진 다른 투명 도전성 산화물(TCO)이 본 발명의 또 다른 일 실시예에 따른 투명 도전성 산화물층(271)에 적용될 수 있다.
도 6에 도시된 표시소자(710)의 제1 전극(711), 제1 연결 전극(BR1) 및 제2 연결 전극(BR2)은 하프톤 마스크를 사용하는 패터닝 공정에 의하여 일괄 형성될 수 있다.
예를 들어, 보호층(250) 상에 투명 도전성 산화물로 이루어진 제1층 및 금속으로 이루어진 제2층을 순차적으로 형성한 후, 하프톤 마스크를 사용하는 패터닝을 실시하여, 표시소자(710)의 제1 전극(711) 영역에는 투명 도전성 산화물로 된 층만 잔존하도록 하고, 제1 연결 전극(BR1) 및 제2 연결 전극(BR2) 영역에는 투명 도전성 산화물로 이루어진 층과 금속으로 이루어진 층이 모두 잔존하도록 할 수 있다. 이러한 방법에 의하여, 표시소자(710)의 제1 전극(711), 제1 연결 전극(BR1) 및 제2 연결 전극(BR2)이 일괄 형성될 수 있다.
도 7은 본 발명의 또 다른 일 실시예에 따른 표시장치(400)의 화소에 대한 평면도이고, 도 8는 도 7의 II-II'를 따라 자른 단면도이다.
도 7 및 도 8을 참조하면, 게이트 절연막(230) 상에 제2 소스 전극(S2)과 연결된 제2 커패시터 전극(C12)가 배치된다. 제2 커패시터 전극(C12)은 제2 액티브층(A2)과 일체로 이루어질 수 있다. 또한, 제2 커패시터 전극(C12)은 표시소자(710)의 제1 전극(711)과 연결된다.
본 발명의 또 다른 일 실시예에 따르면, 제2 액티브층(A2)의 도체화부(32, 33) 중 일부는 제2 커패시터 전극(C12)이 될 수 있다. 도 7 및 도 8에 도시된 바와 같이, 제2 액티브층(A2)의 도체화부(32, 33) 중 소스 연결부(32)가 제1 커패시터(C1)의 제1 커패시터 전극(C11)과 중첩하도록 연장되어 제2 커패시터 전극(C12)의 역할을 할 수 있다. 제2 커패시터 전극(C12)은 제1 커패시터 전극(C11)과 중첩하여 제1 커패시터(C1)를 형성한다.
도 9는 본 발명의 또 다른 일 실시예에 따른 표시장치(500)의 화소들(P1, P2)에 대한 평면도이다.
도 9는 데이터 라인(DL)이 제1 신호 라인이고, 게이트 라인(DL)이 제2 신호 라인인 경우에 대한 실시예이다.
도 9를 참조하면, 기판(210) 상에 제1 신호 라인인 데이터 라인(DL)과 제2 신호 라인인 게이트 라인(GL)이 배치된다. 제1 신호 라인인 데이터 라인(DL)과 제2 신호 라인인 게이트 라인(GL)은 서로 교차한다.
게이트 라인(GL)은 제1 부분(GL1), 제2 부분(GL2) 및 제1 연결 전극(BR21)을 포함한다. 게이트 라인(GL)의 제1 부분(GL1)과 제2 부분(GL2)은 데이터 라인(DL)을 사이에 두고 서로 이격되어 있다. 도 9를 참조하면, 게이트 라인(GL)의 제1 부분(GL1)은 제1 화소(P1)에 배치되고, 게이트 라인(GL)의 제2 부분(GL2)은 제2 화소(P2)에 배치된다.
제1 연결 전극(BR21)은 게이트 라인(GL)의 제1 부분(GL1)과 제2 부분(GL2)을 연결한다. 제1 연결 전극(BR21)은 데이터 라인(DL)과 이격되며, 제1 연결 전극(BR21)의 적어도 일부는 데이터 라인(GL)과 중첩한다.
도 9의 제2 연결 전극(BR22)은 제1 화소(P1)에 배치된 게이트 라인(GL)의 제1 부분(GL1)을 도면상의 왼쪽 화소에 배치된 게이트 라인(GL)의 한 부분과 연결할 수 있다. 또한, 도 9의 제3 연결 전극(BR23)은 제2 화소(P2)에 배치된 게이트 라인(GL)의 제2 부분(GL2)을 도면상의 오른쪽 화소에 배치된 게이트 라인(GL)의 한 부분과 연결할 수 있다.
도 9를 참조하면, 본 발명의 또 다른 일 실시예에 따른 표시장치(500)는 구동 전원 라인(PL)을 더 포함할 수 있다. 본 발명의 또 다른 일 실시예에서, 구동 전원 라인(PL)을 제3 신호 라인이라 한다.
제3 신호 라인인 구동 전원 라인(PL)은 제2 신호 라인인 게이트 라인(GL)과 교차한다. 제1 연결 전극(BR21)은 구동 전원 라인(PL)과 이격되며, 제1 연결 전극(BR21)의 적어도 일부는 구동 전원 라인(PL)과 중첩한다.
도 10은 본 발명의 또 다른 일 실시예에 따른 표시장치(600)의 어느 한 화소(P)에 대한 회로도이다. 도 10은 유기발광 표시장치의 화소(P)에 대한 등가 회로도이다.
도 10에 도시된 표시장치(600)의 화소(P)는, 표시소자(710)인 유기발광 다이오드(OLED) 및 표시소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시소자(710)는 화소 구동부 (PDC)와 연결된다.
화소(P)에는, 화소 구동부(PDC)에 신호를 공급하는 신호 라인들(DL, GL, PL, RL, SCL)이 배치되어 있다.
데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 스캔신호(SS)가 공급되고, 구동 전원 라인(PL)으로 화소를 구동하는 구동 전압(Vdd)이 공급되고, 레퍼런스 라인(RL)으로는 레퍼런스 전압(Vref)이 공급되고, 센싱 제어 라인(SCL)으로 센싱 제어 신호(SCS)가 공급된다.
도 10을 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 센싱 제어 라인(SCL) 역할을 한다.
화소 구동부(PDC)는, 예를 들어, 도 10에 도시된 바와 같이, 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 제1 박막 트랜지스터(TR1)(스위칭 트랜지스터), 제1 박막 트랜지스터(TR1)를 통해 전송된 데이터 전압(Vdata)에 따라 표시소자(710)로 출력되는 전류의 크기를 제어하는 제2 박막 트랜지스터(TR2)(구동 트랜지스터), 제2 박막 트랜지스터(TR2)의 특성을 감지하기 위한 제3 박막 트랜지스터(TR3)(레퍼런스 트랜지스터)를 포함한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 표시소자(710) 사이에 제1 커패시터(C1)가 위치한다. 제1 커패시터(C1)를 스토리지 커패시터(Cst)라고도 한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 전송한다.
제3 박막 트랜지스터(TR3)는 제2 박막 트랜지스터(TR2)와 발광 소자(710) 사이의 제1 노드(n1) 및 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 연결된 제2 노드(n2)는 제1 박막 트랜지스터(TR1)와 연결된다. 제2 노드(n2)와 제1 노드(n1) 사이에 제1 커패시터(C1)가 형성된다.
제1 박막 트랜지스터(TR1)가 턴온될 때 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 제1 캐패시터(C1)에 충전된다.
제2 박막 트랜지스터(TR2)가 턴온되면, 화소를 구동하는 구동 전압(Vdd)에 의해, 전류가 제2 박막 트랜지스터(TR2)를 통하여 발광 소자(710)로 공급되어, 발광 소자(710)에서 광이 출력된다.
도 11은 본 발명의 또 다른 일 실시예에 따른 표시장치(700)에 적용되는 화소(P)에 대한 회로도이다.
도 11에 도시된 표시장치(700)의 화소(P)는, 표시소자(710)인 유기발광 다이오드(OLED) 및 표시소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시소자(710)는 화소 구동부 (PDC)와 연결된다.
화소 구동부 (PDC)는 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함한다.
화소(P)에는, 화소 구동부(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PL, SCL, RL)이 배치되어 있다.
도 11의 화소(P)는 도 10의 화소(P)와 비교하여, 발광 제어 라인(EL)을 더 포함한다. 발광 제어 라인(EL)으로 발광 제어 신호(EM)가 공급된다.
또한, 도 11의 화소 구동부(PDC)는 도 10의 화소 구동부(PDC)와 비교하여, 제2 박막 트랜지스터(TR2)의 발광 시점을 제어하기 위한 발광 제어 트랜지스터인 제4 박막 트랜지스터(TR4)를 더 포함한다.
도 11을 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 센싱 제어 라인(SCL) 역할을 한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 표시소자(710) 사이에 제1 커패시터(C1)가 위치한다. 또한, 제4 박막 트랜지스터(TR4)의 단자들 중 구동 전압(Vdd)이 공급되는 단자와, 표시소자(710)의 한 전극 사이에 제2 커패시터(C2)가 위치한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 전송한다.
제3 박막 트랜지스터(TR3)는 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제4 박막 트랜지스터(TR4)는 발광 제어 신호(EM)에 따라, 구동 전압(Vdd)을 제2 박막 트랜지스터(TR2)로 전달하거나, 구동 전압(Vdd)을 차단한다. 제4 박막 트랜지스터(TR4)가 턴온될 때, 제2 박막 트랜지스터(TR2)로 전류가 공급되어, 표시소자(710)로부터 광이 출력된다.
본 발명의 또 다른 일 실시예에 따른 화소 구동부(PDC)는, 이상에서 설명된 구조 이외의 다른 다양한 구조로 형성될 수 있다. 화소 구동부(PDC)는, 예를 들어, 5개 이상의 박막 트랜지스터를 포함할 수도 있다.
이하, 도면들을 참조하여, 본 발명의 일 실시예에 따른 표시장치(100)의 제조방법을 설명한다.
도 12a 및 도 12b는 각각 본 발명의 일 실시예에 따른 표시장치(100)의 제조 공정 단계에 대한 평면도 및 단면도이다.
도 12a 및 도 12b를 참조하면, 먼저, 기판(210) 상에 제1 신호 라인인 게이트 라인(GL), 제1 게이트 전극(G1), 제1 소스 전극(S1), 제1 드레인 전극(D1), 제2 게이트 전극(G2), 제2 신호 라인인 데이터 라인(DL)의 제1 부분(DL1) 및 제2 부분(DL2)이 형성된다. 또한. 제3 신호 라인인 구동 전원 라인(PL)의 제1 부분(PL1) 및 제2 부분(PL2)이 기판(210) 상에 형성되며, 구동 전원 라인(PL)으로부터 연장된 제2 드레인 전극(D2) 역시 기판(210) 상에 형성된다. 이때, 마스크 공정이 진행된다.
다음, 도 13a 및 도 13b를 참조하면, 게이트 라인(GL), 제1 게이트 전극(G1), 제1 소스 전극(S1), 제1 드레인 전극(D1), 제2 게이트 전극(G2), 데이터 라인(DL)의 제1 부분(DL1)과 제2 부분(DL2), 구동 전원 라인(PL)의 제1 부분(PL1)과 제2 부분(PL2) 및 제2 드레인 전극(D2) 상에 게이트 절연막(230)이 형성된다.
게이트 절연막(230)에는 제1 콘택홀(H1), 제2 콘택홀(H2) 및 제3 콘택홀(H3)이 형성된다. 이 때, 마스크 공정이 진행된다.
다음, 도 14a, 14b, 14c, 14d 및 14e를 참조하면, 게이트 절연막(230) 상에 제1 액티브층(A1) 및 제2 액티브층(A2)이 형성된다. 제1 액티브층(A1)은 제1 게이트 전극(G1)과 적어도 일부 중첩하고, 제2 액티브층(A2)은 제2 게이트 전극(G2)과 적어도 일부 중첩한다.
본 발명의 일 실시예를 참조하면, 하프톤 마스크(610)를 이용하는 식각 공정에 의하여 제1 액티브층(A1) 및 제2 액티브층(A2)이 형성될 수 있다.
도 14b 내지 도 14e에 하프톤 마스크(610)를 이용하는 식각 공정이 단계별로 도시되어 있다.
구체적으로, 도 14b를 참조하면, 게이트 절연막(230) 상에 산화물 반도체 물질층(30)이 형성되고, 산화물 반도체 물질층(30) 상에 포토레지스트층(510)이 배치된다. 또한, 포토레지스트층(510) 상에 하프톤 마스크(610)가 배치된다. 하프톤 마스크(610)는 차광부(611), 투광부(612) 및 반투광부(613)를 포함한다.
하프톤 마스크(610)는 포토레지스트층(510)과 이격되어 배치되며, 하프톤 마스크(610)를 통하여 광(L1)이 조사되어 포토레지스트층(510)에 대한 선택적 노광이 이루어진다.
도 14c를 참조하면, 선택적으로 노광된 포토레지스트층(510)이 현상되어 복수의 포토레지스트 패턴(511, 512)이 형성되고, 포토레지스트 패턴(511, 512)을 마스크로 이용하는 식각에 의해, 산화물 반도체 물질층(30)이 패터닝되어 제1 액티브층(A1) 및 제2 액티브층(A2)이 형성된다.
도 14d를 참조하면, 포토레지스트 패턴(511, 512)이 추가 애싱(ashing)되어, 제1 액티브층(A1) 및 제2 액티브층(A2)의 채널부(33) 상부에만 포토레지스트 패턴(511, 512)이 남고, 제1 액티브층(A1) 및 제2 액티브층(A2)의 다른 부분은 노출된다. 이 상태에서, 제1 액티브층(A1) 및 제2 액티브층(A2)이 선택적으로 도체화된다.
제1 액티브층(A1) 및 제2 액티브층(A2)이 선택적으로 도체화하는 단계는, 도펀트를 도핑하는 단계를 포함할 수 있다.
예를 들어, 도펀트를 이용하는 도핑에 의하여 제1 액티브층(A1) 및 제2 액티브층(A2)의 일부가 도체화될 수 있다. 도핑된 영역이 도체화되며, 그 결과 도체화부(32, 33)가 형성된다. 도핑을 위하여, 예를 들어, 붕소(B) 이온, 인(P) 이온 및 불소(F) 이온 중 적어도 하나가 사용될 수 있다.
그러나, 본 발명의 일 실시예에가 이에 한정되는 것은 아니며, 드라이 에치에 의하여 제1 액티브층(A1) 및 제2 액티브층(A2)의 일부가 도체화될 수 있고, 광조사에 의하여 제1 액티브층(A1) 및 제2 액티브층(A2)의 일부가 도체화될 수 있다.
예를 들어, 도 14에 도시된 바와 같이, 기판(210)을 통하여 자외선(L2)을 조사함으로써, 제1 및 제2 액티브층(A1, A2) 중 제1 및 제2 게이트 전극(G1, G2)과 중첩하지 않는 영역이 도체화될 수 있다. 기판(210)을 통하여 자외선(L2)이 조사되는 경우, 제1 및 제2 게이트 전극(G1, G2)은 자외선을 차단하는 마스크 역할을 하여, 제1 및 제2 액티브층(A1, A2) 중 제1 및 제2 게이트 전극(G1, G2)과 중첩하는 영역은 도체화되지 않고 반도체 특성을 유지할 수 있다. 그 결과, 제1 및 제2 액티브층(A1, A2) 중 제1 및 제2 게이트 전극(G1, G2)과 중첩하는 영역은 채널부(31)가 될 수 있다.
그 결과, 도 14e에 도시된 바와 같이, 각각 채널부(31)와 도체화부(32, 33)를 갖는 제1 액티브층(A1) 및 제2 액티브층(A2)이 만들어질 수 있다.
다음, 도 15a 및 도 15b를 참조하면, 제1 액티브층(A1) 및 제2 액티브층(A2) 상에 보호층(250)이 형성된다. 보호층(250)에, 제4 콘택홀(H4), 제5 콘택홀(H5), 제6 콘택홀(H6) 제7 콘택홀(H7) 및 제8 콘택홀(H8)이 형성된다.
제4 콘택홀(H4)은 보호층(250)을 관통한다. 제5 콘택홀(H5), 제6 콘택홀(H6) 제7 콘택홀(H7) 및 제8 콘택홀(H8)은 보호층(250) 및 게이트 절연막(230)을 관통한다. 콘택홀(H4, H5, H6, H7, H8) 형성을 위해, 마스크 공정이 진행된다.
다음, 도 16a 및 도 16b를 참조하면, 보호층(250) 상에 표시소자(710)의 제1 전극(711)이 제1 연결 전극(BR1)이 배치된다. 또한, 보호층(250) 상에 제2 연결 전극(BR2)이 배치된다.
표시소자(710)의 제1 전극(711)은 제2 액티브층(A2)과 연결된다. 구체적으로, 표시소자(710)의 제1 전극(711)은 제4 콘택홀(H4)을 통하여 제2 소스 전극(S2)과 연결됨으로써 제2 액티브층(A2)과 전기적으로 연결될 수 있다.
제1 연결 전극(BR1)은 제1 전극(711)과 동일 층에 배치되며, 콘택홀(H5, H6)을 통하여 제2 신호 라인인 데이터 라인(DL)의 제1 부분(DL1) 및 제2 부분(DL2)과 연결된다. 구체적으로, 제1 연결 전극(BR1)은 보호층(250) 및 게이트 절연막(230)을 관통하는 제5 및 제6 콘택홀(H5, H6)을 통하여 데이터 라인(DL)의 제1 부분(DL1)과 제2 부분(DL2)을 서로 연결한다.
제2 연결 전극(BR2)은 제1 전극(711)과 동일 층에 배치되며, 제7 및 제8 콘택홀(H7, H8)을 통하여 제3 신호 라인인 구동 전원 라인(PL)의 제1 부분(PL1)과 제2 부분(PL2)을 서로 연결된다.
제1 연결 전극(BR1) 및 제2 연결 전극(BR2)은 제1 전극(711)과 동일한 물질로 이루어진다. 제1 연결 전극(BR1) 및 제2 연결 전극(BR2)은 동일한 마스크 공정에 의하여 제1 전극(711)과 함께 형성될 수 있다.
도 16c를 참조하면, 제1 전극(711)의 가장자리에 뱅크층(750)이 배치된다. 뱅크층(750)은 표시소자(710)의 발광 영역을 정의한다.
도 16d를 참조하면, 제1 전극(711) 상에 발광층(712)이 배치된다. 여기서, 발광층(712)은 유기물을 포함하는 유기 발광층이다,
도 16e를 참조하면, 발광층(712) 상에 제2 전극(713)이 배치된다. 그에 따라, 표시소자(710)가 완성된다.
본 발명의 일 실시예에 따르면, 제1 게이트 전극(G1)은 제1 신호 라인인 게이트 라인(GL1)과 연결되도록 형성된다. 또한, 제1 드레인 전극(D1)은 제2 게이트 전극(G2)과 연결되도록 형성된다. 제1 소스 전극(S1)은 제2 신호 라인인 데이터 라인(DL)고 연결되도록 형성된다.
또한, 도 6을 참조하면, 제1 전극(711) 및 제1 연결 전극(BR1)을 형성하는 단계는, 보호층(250) 상에 투명 도전성 산화물(TCO) 막을 형성하는 단계, 투명 도전성 산화물(TCO) 막 상에 금속막을 형성하는 단계 및 투명 도전성 산화물(TCO) 막 및 금속막을 패터닝 단계를 포함할 수 있다. 표시소자(710)의 제1 전극(711) 영역에서 금속막은 모두 제거된다.
보다 구체적으로, 도 6에 도시된 표시소자(710)의 제1 전극(711), 제1 연결 전극(BR1) 및 제2 연결 전극(BR2)은 하프톤 마스크를 사용하는 패터닝 공정에 의하여 일괄 형성될 수 있다. 예를 들어, 보호층(250) 상에 투명 도전성 산화물로 이루어진 제1층 및 금속으로 이루어진 제2층을 순차적으로 형성한 후, 하프톤 마스크를 사용하는 패터닝을 실시하여, 표시소자(710)의 제1 전극(711) 영역에는 투명 도전성 산화물로 된 층만 잔존하도록 하고, 제1 연결 전극(BR1) 및 제2 연결 전극(BR2) 영역에는 투명 도전성 산화물로 이루어진 층과 금속으로 이루어진 층이 모두 잔존하도록 할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
210: 기판
230: 게이트 절연막
250: 보호층
31: 채널부
32: 소스 영역
33: 드레인 영역
A1, A2: 액티브층
G1, G2: 게이트 전극
GL; 게이트 라인
DL: 데이터 라인
PL: 구동 전원 라인
BR1, BR2: 연결 전극

Claims (22)

  1. 기판 상의 제1 신호 라인;
    상기 제1 신호 라인과 교차하는 제2 신호 라인;
    상기 제1 신호 라인과 동일층에 배치된 제1 게이트 전극, 제1 소스 전극, 제1 드레인 전극 및 제2 게이트 전극;
    상기 제1 게이트 전극과 이격되어 상기 제1 게이트 전극과 적어도 일부 중첩하는 제1 액티브층;
    상기 제2 게이트 전극과 이격되어 상기 제2 게이트 전극과 적어도 일부 중첩하는 제2 액티브층; 및
    상기 제2 액티브층과 연결된 표시소자의 제1 전극;을 포함하고,
    상기 제2 신호 라인은,
    상기 제1 신호 라인과 동일층에 배치되며, 상기 제1 신호 라인을 사이에 두고 서로 이격된 제1 부분과 제2 부분; 및
    상기 제1 부분과 상기 제2 부분을 서로 연결하는 제1 연결 전극;을 포함하고,
    상기 제1 게이트 전극은 상기 제1 신호 라인 및 상기 제2 신호 라인 중 어느 하나와 연결되고,
    상기 제1 소스 전극 및 상기 제1 드레인 전극 중 어느 하나는 상기 제2 게이트 전극과 연결되고,
    상기 제1 소스 전극 및 상기 제1 드레인 전극 중 다른 하나는 상기 제1 신호 라인 및 상기 제2 신호 라인 중 다른 하나와 연결된, 표시장치.
  2. 제1항에 있어서,
    상기 제1 신호 라인 및 상기 제2 신호 라인 중 어느 하나는 게이트 라인이고, 다른 하는 데이터 라인인, 표시장치.
  3. 제1항에 있어서,
    상기 제1 소스 전극 및 상기 제1 드레인 전극 중 어느 하나는 상기 제2 게이트 전극과 일체로 이루어진, 표시장치.
  4. 제1항에 있어서,
    상기 제1 게이트 전극, 상기 제1 소스 전극, 상기 제1 드레인 전극 및 상기 제2 게이트 전극 상에 게이트 절연막이 배치되고,
    상기 제1 액티브층은, 상기 게이트 절연막 상에 배치되며, 상기 게이트 절연막에 형성된 콘택홀을 통하여 상기 제1 소스 전극 및 상기 제1 드레인 전극과 접촉하는, 표시장치.
  5. 제4항에 있어서, 상기 제1 액티브층은,
    채널부; 및
    상기 채널부와 연결된 소스 영역 및 드레인 영역을 포함하며,
    상기 소스 영역은 상기 제1 소스 전극과 접촉하고,
    상기 드레인 영역은 상기 제1 드레인 전극과 접촉하는, 표시장치.
  6. 제1항에 있어서,
    상기 소스 영역 및 상기 드레인 영역은 산화물 반도체층의 도체화에 의하여 이루어진, 표시장치.
  7. 제1항에 있어서,
    상기 제1 연결 전극과 상기 표시소자의 제1 전극은 동일한 마스크 공정에 의해 함께 형성된, 표시장치.
  8. 제1항에 있어서, 상기 제1 연결 전극은,
    상기 표시소자의 제1 전극과 동일한 물질로 이루어진 투명 도전성 산화물층; 및
    상기 투명 도전성 산화물층 상의 금속층;을 포함하는, 표시장치.
  9. 제1항에 있어서,
    상기 제1 게이트 전극은 상기 기판과 상기 제1 액티브층 사이에 배치되며,
    상기 제2 게이트 전극은 상기 기판과 상기 제2 액티브층 사이에 배치된, 표시장치.
  10. 제1항에 있어서,
    상기 제1 액티브층 및 상기 제2 액티브층은 각각 산화물 반도체 물질을 포함하는, 표시장치.
  11. 제1항에 있어서, 상기 제1 액티브층은
    상기 제1 게이트 전극 상의 제1 산화물 반도체층; 및
    상기 제1 산화물 반도체층 상의 제2 산화물 반도체층;
    을 포함하는, 표시장치.
  12. 제1항에 있어서, 상기 제2 액티브층은
    상기 제2 게이트 전극 상의 제1 산화물 반도체층; 및
    상기 제1 산화물 반도체층 상의 제2 산화물 반도체층;
    을 포함하는, 표시장치.
  13. 제1항에 있어서,
    상기 제2 게이트 전극과 동일층에 배치된 제1 커패시터 전극을 더 포함하는, 표시장치.
  14. 제13항에 있어서,
    상기 제1 커패시터 전극은 상기 제2 게이트 전극과 일체로 이루어진, 표시장치.
  15. 제13항에 있어서,
    상기 제1 커패시터 전극은 상기 표시소자의 제1 전극과 중첩하여 제1 커패시터를 형성하는, 표시장치.
  16. 제13항에 있어서,
    상기 제2 소스 전극 및 상기 제2 드레인 전극 중 어느 하나와 연결된 제2 커패시터 전극;을 더 포함하는, 표시장치.
  17. 제16항에 있어서,
    상기 제2 커패시터 전극은 상기 제2 액티브층과 일체로 이루어진, 표시장치.
  18. 제1항에 있어서,
    상기 제1 신호 라인 및 상기 제2 신호 라인 중 어느 하나와 교차하는 제3 신호 라인을 더 포함하는, 표시장치.
  19. 제18항에 있어서,
    상기 제3 신호 라인은 구동 전원 라인인, 표시장치.
  20. 기판 상에 제1 신호 라인, 제1 게이트 전극, 제1 소스 전극, 제1 드레인 전극, 제2 게이트 전극, 제2 신호 라인의 제1 부분 및 제2 신호 라인의 제2 부분을 형성하는 단계;
    상기 제1 신호 라인, 상기 제1 게이트 전극, 상기 제1 소스 전극, 상기 제1 드레인 전극, 상기 제2 게이트 전극, 상기 제2 신호 라인의 제1 부분 및 상기 제2 신호 라인의 제2 부분 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 상기 제1 게이트 전극과 적어도 일부 중첩하는 제1 액티브층 및 상기 제2 게이트 전극과 적어도 일부 중첩하는 제2 액티브층을 형성하는 단계;
    상기 제1 액티브층 및 상기 제2 액티브층을 선택적으로 도체화하는 단계;
    상기 제1 액티브층 및 상기 제2 액티브층 상에 보호층을 형성하는 단계; 및
    상기 보호층 상에 표시소자의 제1 전극 및 제1 연결 전극을 형성하는 단계;를 포함하고,
    상기 제1 연결전극은 상기 제2 신호 라인의 제1 부분 및 상기 제2 신호 라인의 제2 부분을 서로 연결하고,
    상기 제1 게이트 전극은 상기 제1 신호 라인 및 상기 제2 신호 라인 중 어느 하나와 연결되고,
    상기 제1 소스 전극 및 상기 제1 드레인 전극 중 어느 하나는 상기 제2 게이트 전극과 연결되고,
    상기 제1 소스 전극 및 상기 제1 드레인 전극 중 다른 하나는 상기 제1 신호 라인 및 상기 제2 신호 라인 중 다른 하나와 연결되는, 표시장치의 제조방법.
  21. 제20항에 있어서,
    상기 제1 액티브층 및 상기 제2 액티브층을 선택적으로 도체화하는 단계는 도펀트를 도핑하는 단계를 포함하는, 표시장치의 제조방법.
  22. 제20항에 있어서,
    상기 표시소자의 제1 전극 및 상기 제1 연결 전극을 형성하는 단계는,
    상기 보호층 상에 투명 도전성 산화물(TCO) 막을 형성하는 단계;
    상기 투명 도전성 산화물(TCO) 막 상에 금속막을 형성하는 단계; 및
    상기 투명 도전성 산화물(TCO) 막 및 상기 금속막을 패터닝 단계를 포함하며,
    상기 표시소자의 제1 전극 영역에서 상기 금속막이 모두 제거되는. 표시장치의 제조방법.
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Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6614054B1 (en) * 2000-11-27 2003-09-02 Lg.Philips Lcd Co., Ltd. Polysilicon thin film transistor used in a liquid crystal display and the fabricating method
US7336336B2 (en) * 2003-10-14 2008-02-26 Lg. Philips Co. Ltd. Thin film transistor array substrate, method of fabricating the same, liquid crystal display panel having the same and fabricating method thereof
KR20090058283A (ko) * 2007-12-04 2009-06-09 엘지디스플레이 주식회사 유기 전계 발광 표시 장치 및 그 제조 방법
KR102122517B1 (ko) * 2012-12-17 2020-06-12 엘지디스플레이 주식회사 유기발광 표시장치
KR102123979B1 (ko) * 2013-12-09 2020-06-17 엘지디스플레이 주식회사 리페어 구조를 갖는 유기발광표시장치
CN103762247B (zh) * 2014-01-10 2016-07-06 北京京东方光电科技有限公司 薄膜晶体管、阵列基板及其制作方法及有机发光显示面板
CN105116642B (zh) * 2015-09-24 2018-07-17 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
KR20180070218A (ko) * 2016-12-16 2018-06-26 엘지디스플레이 주식회사 표시 장치 및 그 제조 방법
KR102464131B1 (ko) * 2017-06-30 2022-11-04 엘지디스플레이 주식회사 전계발광 표시장치
KR102092034B1 (ko) * 2017-12-06 2020-03-23 엘지디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법

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