JPWO2011043300A1 - 半導体装置およびその製造方法 - Google Patents
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Abstract
半導体装置は、基板（１）上に設けられたゲート電極（３）と、ゲート電極（３）上に形成されたゲート絶縁層（５）と、ゲート絶縁層（５）上に形成され、チャネル領域（７ｃ）と、チャネル領域（７ｃ）の両側にそれぞれ位置する第１コンタクト領域（７ｓ）および第２コンタクト領域（７ｄ）とを有する島状の酸化物半導体層（７）と、第１コンタクト領域（７ｓ）と電気的に接続されたソース電極（１１）と、第２コンタクト領域（７ｄ）と電気的に接続されたドレイン電極（１３）と、酸化物半導体層（７）上に接して設けられた保護層（９）とを備え、保護層（９）は、酸化物半導体層（７）の表面のうちチャネル領域（７ｃ）、チャネル領域（７ｃ）からチャネル幅方向にある側壁（７ｅ）、およびチャネル領域（７ｃ）から側壁（７ｅ）に至る領域（７ｆ）を覆っている。これにより、酸化物半導体を用いたＴＦＴのヒステリシス特性を改善して信頼性を高める。
Description
本発明は、薄膜トランジスタを備える半導体装置およびその製造方法に関する。
液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
多結晶シリコン膜における電子および正孔の移動度はアモルファスシリコン膜の移動度よりも高いので、多結晶シリコンＴＦＴでは、アモルファスシリコンＴＦＴよりもオン電流が高く、高速動作が可能である。そのため、多結晶シリコンＴＦＴを用いてアクティブマトリクス基板を形成すると、スイッチング素子としてのみでなく、ドライバなどの周辺回路にも多結晶シリコンＴＦＴを使用することができる。従って、ドライバなどの周辺回路の一部または全体と表示部とを同一基板上に一体形成することができるという利点がある。さらに、液晶表示装置等の画素容量をより短いスイッチング時間で充電できるという利点もある。
しかし、多結晶シリコンＴＦＴを作製しようとすると、アモルファスシリコン膜を結晶化させるためのレーザーや熱による結晶化工程の他、熱アニール工程などの複雑な工程を行う必要があり、基板の単位面積あたりの製造コストが高くなるという問題がある。よって、多結晶シリコンＴＦＴは、主に中型および小型の液晶表示装置に用いられている。
一方、アモルファスシリコン膜は多結晶シリコン膜よりも容易に形成されるので大面積化に向いている。そのため、アモルファスシリコンＴＦＴは、大面積を必要とする装置のアクティブマトリクス基板に好適に使用される。多結晶シリコンＴＦＴよりも低いオン電流を有するにもかかわらず、液晶テレビのアクティブマトリクス基板の多くにはアモルファスシリコンＴＦＴが用いられている。しかしながら、アモルファスシリコンＴＦＴを用いると、アモルファスシリコン膜の移動度が低いことから、その高性能化に限界がある。液晶テレビ等の液晶表示装置には、大型化に加え、高画質化および低消費電力化が強く求められており、アモルファスシリコンＴＦＴでは、このような要求に十分に応えることが困難である。また、特に近年、液晶表示装置には、狭額縁化やコストダウンのためのドライバーモノリシック基板化や、タッチパネル機能の内蔵等の高性能化が強く求められており、アモルファスシリコンＴＦＴでは、このような要求に十分に応えることが困難である。
そこで、製造工程数や製造コストを抑えつつ、より高性能なＴＦＴを実現するために、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコン以外の材料を用いる試みがなされている。
例えば特許文献１および特許文献２には、酸化亜鉛などの酸化物半導体膜を用いてＴＦＴの活性層を形成することが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。
しかしながら、酸化物半導体膜では、ＴＦＴの製造プロセス中、例えば熱処理工程などにおいて、酸素欠陥によってキャリア電子が生じ、抵抗が低くなるおそれがある。また、ボトムゲート構造を有するＴＦＴでは、ソース・ドレイン電極のエッチング工程や層間絶縁膜の形成工程において、その下方にある酸化物半導体膜がダメージを受けやすい。このため、ＴＦＴの活性層として酸化物半導体膜を用いると、ＴＦＴ特性のヒステリシスが大きくなったり、安定したＴＦＴ特性を得ることが難しいという問題がある。
これに対し、例えば特許文献１や特許文献２には、酸化物半導体からなる活性層のチャネル領域上に、エッチストップとして機能する絶縁膜（チャネル保護膜）を形成することが提案されている。
図１５（ａ）は、チャネル保護膜を有する従来の酸化物半導体ＴＦＴを説明するための平面図である。図１５（ｂ）は、図１５（ａ）に示すＡ−Ａ’線に沿った断面図であり、図１５（ｃ）は、Ｂ−Ｂ’線に沿った断面図である。
酸化物半導体ＴＦＴは、基板１と、基板１の上に設けられたゲート電極３と、ゲート電極３を覆うゲート絶縁層５と、ゲート絶縁層５上に形成された酸化物半導体層７と、酸化物半導体層７のチャネル領域上に形成されたチャネル保護膜（以下、「保護層」という。）９９と、酸化物半導体層７上に設けられたソース電極１１およびドレイン電極１３とを備えている。ソース電極１１およびドレイン電極１３は、それぞれ、酸化物半導体層７に電気的に接続されている。特許文献１には、保護層９９として、アモルファス酸化物絶縁体を用いることが記載されている。
特許文献１の酸化物半導体ＴＦＴを製造するプロセスでは、ソース電極１１およびドレイン電極１３のパターニングを行う際に、酸化物半導体層７のチャネル領域は保護層９９によって保護されている。このため、酸化物半導体層７のチャネル領域がダメージを受けることを抑制できる。
しかしながら、本発明者が検討したところ、図１５に示すようなチャネル保護膜（保護層）９９を設けても、プロセス中に酸化物半導体層７が受けるダメージを十分に低減できない可能性があることを見出した。
特許文献１では、酸化物半導体層７のチャネル領域の上面は保護層９９と接しているが、図１５（ｃ）からわかるように、酸化物半導体層７の側壁８は保護層９９から露出している。これは、一般に、酸化物半導体膜を島状にパターニングして酸化物半導体層７を形成する際に、保護層９９となる絶縁膜も同時にパターニングするからである。
このため、酸化物半導体層７を形成した後のプロセスにおいて、酸化物半導体層７の露出部分（例えば側壁８）に、酸化還元反応により酸素欠陥が形成されるおそれがある。酸素欠陥が生じると酸化物半導体層７の抵抗が低くなるので、ＴＦＴのリーク電流が増大したり、ヒステリシスが大きくなる可能性がある。
本発明は、上記課題を解決するためになされたものであり、その主な目的は、酸化物半導体を用いたＴＦＴのヒステリシスを小さくし、ＴＦＴ特性を安定化させて信頼性を高めることにある。
本発明の半導体装置は、基板と、前記基板上に設けられたゲート電極と、前記ゲート電極上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成され、チャネル領域と、前記チャネル領域の両側にそれぞれ位置する第１コンタクト領域および第２コンタクト領域とを有する島状の酸化物半導体層と、前記第１コンタクト領域と電気的に接続されたソース電極と、前記第２コンタクト領域と電気的に接続されたドレイン電極と、前記酸化物半導体層上に接して設けられた保護層とを備え、前記保護層は、前記酸化物半導体層の表面のうち前記チャネル領域、前記チャネル領域からチャネル幅方向にある側壁、および前記チャネル領域から前記側壁に至る領域を覆っている。
ある好ましい実施形態において、前記保護層は、前記酸化物半導体層と前記ソース電極および前記ドレイン電極との間に形成されており、前記ソース電極と前記第１コンタクト領域とを接続するための第１開口部と、前記ドレイン電極と前記第２コンタクト領域とを接続するための第２開口部とを有している。
前記第１および第２開口部の一部は前記ゲート電極と重なっていてもよい。
ある好ましい実施形態において、前記保護層は、前記酸化物半導体層の表面のうち前記第１および第２コンタクト領域を除く全ての上面および側壁を覆っている。
前記酸化物半導体層のチャネル長方向に沿った幅は、前記ゲート電極のチャネル長方向に沿った幅よりも大きいことが好ましい。
前記ゲート電極の上面および側壁と前記ソース電極との間、および、前記ゲート電極の上面および側壁と前記ドレイン電極との間には、少なくとも前記ゲート絶縁層および前記酸化物半導体層が設けられていることが好ましい。
前記ゲート電極の上面および側壁と前記ソース電極との間、および、前記ゲート電極の上面および側壁と前記ドレイン電極との間に、前記保護層がさらに設けられていてもよい。
本発明の半導体装置の製造方法は、（Ａ）基板上にゲート電極を形成する工程と、（Ｂ）前記ゲート電極の上面および側壁を覆うようにゲート絶縁層を形成する工程と、（Ｃ）前記ゲート絶縁層上に、島状の酸化物半導体層を形成する工程と、（Ｄ）前記酸化物半導体層の上に、前記酸化物半導体層の上面および側壁を覆うように保護層を形成する工程と、（Ｅ）前記保護層に、第１および第２開口部を形成して、前記酸化物半導体層のうちチャネル領域となる領域の両側に位置する領域をそれぞれ露出させる工程と、（Ｆ）前記第１開口部を介して前記酸化物半導体層と電気的に接続されたソース電極と、前記第２開口部を介して前記酸化物半導体層と電気的に接続されたドレイン電極とを設ける工程とを包含する。
本発明によると、酸化物半導体ＴＦＴにおいて、酸化物半導体層に酸素欠陥が生じることによる酸化物半導体層の抵抗の低下を抑えることができる。この結果、リーク電流を低減し、ヒステリシスを改善することが可能になる。よって、所望のＴＦＴ特性を安定して実現でき、信頼性を高めることができる。
（実施形態１）
以下、図面を参照しながら、本発明による半導体装置の実施形態１を説明する。本実施形態の半導体装置は、酸化物半導体からなる活性層を有する薄膜トランジスタ（酸化物半導体ＴＦＴ）を備えている。本実施形態の半導体装置は、少なくとも１つの酸化物半導体ＴＦＴを備えていればよく、そのようなＴＦＴを備える基板、アクティブマトリクス基板、各種表示装置、電子機器などを広く含む。
以下、図面を参照しながら、本発明による半導体装置の実施形態１を説明する。本実施形態の半導体装置は、酸化物半導体からなる活性層を有する薄膜トランジスタ（酸化物半導体ＴＦＴ）を備えている。本実施形態の半導体装置は、少なくとも１つの酸化物半導体ＴＦＴを備えていればよく、そのようなＴＦＴを備える基板、アクティブマトリクス基板、各種表示装置、電子機器などを広く含む。
図１は、本実施形態における薄膜トランジスタ１００を模式的に示す図である。図１（ａ）は薄膜トランジスタ１００の平面図であり、図１（ｂ）および（ｃ）は、それぞれ、図１（ａ）に示すＡ−Ａ’線およびＢ−Ｂ’線に沿った断面図である。また、図１（ｄ）および（ｅ）は、それぞれ、薄膜トランジスタ１００の酸化物半導体層における各領域を説明するための平面図および側面図である。
薄膜トランジスタ１００は、基板１と、基板１の上に設けられたゲート電極３と、ゲート電極３を覆うゲート絶縁層５と、ゲート絶縁層５上に形成された島状の酸化物半導体層７と、酸化物半導体層７上に形成された保護層９と、酸化物半導体層７上に設けられ、酸化物半導体層７と電気的に接続されたソース電極１１およびドレイン電極１３とを備えている。
ソース電極１１およびドレイン電極１３は、それぞれ、酸化物半導体層７の上面と接している。図１（ｄ）および（ｅ）に示すように、酸化物半導体層７のうちソース電極１１と接する領域７ｓを「第１コンタクト領域」、ドレイン電極１３と接する領域７ｄを「第２コンタクト領域」という。また、酸化物半導体層７のうちゲート電極３とオーバーラップし、かつ、第１コンタクト領域７ｓと第２コンタクト領域７ｄとの間に位置する領域７ｃを「チャネル領域」という。
本実施形態における保護層９は、酸化物半導体層７の表面のうちチャネル領域７ｃ、チャネル領域７ｃのチャネル幅方向にある側壁７ｅ、およびチャネル領域７ｃから側壁７ｅに至る領域７ｆを覆っている。本明細書では、基板１に平行な面内において、チャネル領域７ｃを電流が流れる方向に平行な方向ＤＬを「チャネル長方向」、チャネル長方向に直交する方向ＤＷを「チャネル幅方向」と呼ぶ。
本実施形態によると、酸化物半導体層７のチャネル領域７ｃだけでなく、チャネル領域７ｃのチャネル幅方向にある側壁７ｅも保護層９で覆われている。このような構成によると、後述する製造プロセスにおいて、酸化物半導体層７のチャネル領域７ｃ、領域７ｆおよび側壁７ｅが保護層９で覆われた状態で、ソース電極１１およびドレイン電極１３を形成するためのパターニング工程などを行うことができる。よって、製造プロセス中に、酸化物半導体層７のチャネル領域７ｃおよびその近傍に、酸化還元反応によって酸素欠陥が形成されることを抑制できる。この結果、酸素欠陥に起因して酸化物半導体層７が低抵抗化されることを抑制できるので、リーク電流やヒステリシスを低減できる。
本実施形態では、酸化物半導体層７の表面のうち上記領域７ｃ、７ｅ、７ｆが保護層９によって覆われていればよく、酸化物半導体層７および保護層９の平面形状は図１（ａ）に示す形状に限定されない。なお、保護層９は、上記領域７ｃ、７ｅ、７ｆの全面と接していることが好ましい。また、保護層９は、チャネル幅方向に酸化物半導体層７よりも長く、酸化物半導体層７の側壁７ｅの近傍に位置するゲート絶縁層５の上面とも接することが好ましい。これにより、保護層９によって酸化物半導体層７の側壁７ｅをより確実に保護できる。
さらに、本実施形態は、次のようなメリットも有している。
特許文献２に開示された構成では、ゲート電極、ゲート絶縁膜および酸化物半導体層は、同一のマスクを用いてパターニングされている。これらの層の側壁は、エッチストップ層として機能する絶縁膜で覆われている。この構成では、ゲート電極の側壁とソース電極との間には、エッチストップ層として機能する絶縁膜しか設けられておらず、これらの電極間で短絡が生じる可能性があった。これに対し、本実施形態によると、ゲート絶縁層５および酸化物半導体層７は、チャネル長方向にゲート電極３よりも長いので、ゲート電極３の側壁はゲート絶縁層５および酸化物半導体層７で覆われている。したがって、ゲート電極３の上面および側壁とソース電極１１との間、および、ゲート電極３の上面および側壁とドレイン電極１３との間には、少なくとも、ゲート絶縁層５および酸化物半導体層７の２層が存在する。このため、上述したような短絡を防止しつつ、酸化物半導体層７の酸素欠陥に起因するＴＦＴ特性の低下を抑制できる。
本実施形態における酸化物半導体層７は、例えばＺｎ−Ｏ系半導体（ＺｎＯ）、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体（ＩＧＺＯ）、Ｉｎ−Ｚｎ−Ｏ系半導体（ＩＺＯ）、またはＺｎ−Ｔｉ−Ｏ系半導体（ＺＴＯ）からなる層であることが好ましい。
また、保護層９として、ＳｉＯｘなどの酸化物膜を用いることが好ましい。酸化物膜を用いると、酸化物半導体層７に酸素欠陥が生じた場合に、酸化物膜に含まれる酸素によって酸素欠陥を回復することが可能となるので、酸化物半導体層７の酸素欠陥をより効果的に低減できる。
保護層９の厚さは５０ｎｍ以上２００ｎｍ以下であることが好ましい。５０ｎｍ以上であれば、ソース・ドレイン電極のパターニング工程などにおいて、酸化物半導体層７の表面をより確実に保護できる。一方、２００ｎｍを超えると、ソース電極１１やドレイン電極１３により大きい段差が生じるので、断線などを引き起こすおそれがある。
次に、図面を参照しながら、薄膜トランジスタ１００の製造方法の一例を説明する。図２〜図５は、薄膜トランジスタ１００の製造方法を説明するための工程図である。
まず、図２（ａ）に示すように、ガラス基板などの基板１上に、ゲート電極（ゲート配線ともいう。）３を設ける。ゲート電極３は、スパッタ法などにより基板上に導電膜を形成した後、フォトリソグラフィにより導電膜をパターニングすることによって形成できる。導電膜として、例えばＴｉ／Ａｌ／Ｔｉ膜（厚さ：例えば１００ｎｍ以上５００ｎｍ以下）を用いることができる。
続いて、図２（ｂ）に示すように、ゲート電極３を覆うようにゲート絶縁層５を形成し、次いで、島状の酸化物半導体層７を形成する。ゲート絶縁層５は、例えばＣＶＤ法を用いて形成される。ゲート絶縁層５は、例えば厚さが２００ｎｍ以上５００ｎｍ以下のＳｉＯ2膜である。
酸化物半導体層７は以下のようにして形成できる。まず、スパッタ法を用いて、例えば厚さが３０ｎｍ以上３００ｎｍ以下のＩＧＺＯ膜をゲート絶縁層５の上に形成する。この後、フォトリソグラフィにより、ＩＧＺＯ膜の所定の領域を覆うレジストマスクを形成する。次いで、ＩＧＺＯ膜のうちレジストマスクで覆われていない部分をウェットエッチングにより除去する。この後、レジストマスクを剥離する。このようにして、島状の酸化物半導体層７を得る。なお、ＩＧＺＯ膜の代わりに、他の酸化物半導体膜を用いて酸化物半導体層７を形成してもよい。
次いで、酸化物半導体層７のうちチャネルとなる領域を保護するための保護層を形成する。図３（ａ）〜（ｃ）は、それぞれ、保護層の形成工程を説明するための平面図、Ａ−Ａ’線に沿った断面図、およびＢ−Ｂ’線に沿った断面図である。図３（ａ）〜（ｃ）に示すように、酸化物半導体層７の表面のうちチャネル領域となる領域、およびその領域のチャネル幅方向にある側壁を覆うように、保護層９を形成する。本実施形態では、まず、ＣＶＤ法を用いて、厚さが５０ｎｍ以上２００ｎｍ以下の酸化物膜（例えばＳｉＯｘ膜）をゲート絶縁層５および酸化物半導体層７の上に形成する。この後、フォトリソグラフィにより、酸化物膜の所定の領域を覆うレジストマスクを形成する。次いで、酸化物膜のうちレジストマスクで覆われていない部分をドライエッチングにより除去する。この後、レジストマスクを剥離する。このようにして保護層９を得る。
続いて、ソースおよびドレイン電極を形成する。図４（ａ）〜（ｃ）は、それぞれ、ソースおよびドレイン電極の形成工程を説明するための平面図、Ａ−Ａ’線に沿った断面図、およびＢ−Ｂ’線に沿った断面図である。図４（ａ）〜（ｃ）に示すように、酸化物半導体層７のうちチャネル領域となる領域の両側に位置する領域とそれぞれ接するように、ソース電極１１およびドレイン電極１３を設ける。酸化物半導体層７のうちソース電極１１と接する領域が第１コンタクト領域７ｓ、ドレイン電極１３と接する領域が第２コンタクト領域７ｄとなる。これらの電極１１、１３は、例えばスパッタ法により金属膜を堆積し、この金属膜をパターニングすることによって形成できる。金属膜のパターニングは、例えば公知のフォトリソグラフィにより行ってもよい。具体的には、金属膜上にレジストマスクを形成し、これを用いて金属膜をエッチングする。この後、レジストマスクを剥離する。このようにして、薄膜トランジスタ（酸化物半導体ＴＦＴ）１００を得る。
本実施形態における薄膜トランジスタ１００は、例えば液晶表示装置のアクティブマトリクス基板において、スイッチング素子として用いられ得る。薄膜トランジスタ１００をスイッチング素子として用いる場合には、以下に説明するように、薄膜トランジスタ１００のドレイン電極１３に電気的に接続された画素電極を形成する。
図５（ａ）に示すように、薄膜トランジスタ１００を覆うように、第１層間絶縁層１５（保護層）および第２層間絶縁層１７をこの順で形成する。ここでは、まず、ＣＶＤ法により、第１層間絶縁層１５を形成する。第１層間絶縁層１５は、例えばＳｉＯ2膜（厚さ：１００〜３００ｎｍ）である。ＳｉＯ2膜には、ドレイン電極１３に達する開口部を形成する。次いで、第２層間絶縁層１７として、感光性樹脂材料からなる層を堆積する。第２層間絶縁層１７にも開口部を形成し、ドレイン電極１３の表面を露出する。
次いで、図５（ｂ）に示すように、ドレイン電極１３の露出した表面と接するように、画素電極を形成する。ここでは、第２層間絶縁層１７の上および開口部内に、例えばスパッタ法により導電膜を堆積する。導電膜として、例えばＩＴＯ膜（厚さ：５０〜２００ｎｍ）を用いる。次いで、フォトリソグラフィによりＩＴＯ膜をパターニングすることにより、画素電極１９を得る。
なお、図５では、簡単のため、画素電極１９および薄膜トランジスタ１００を１個ずつ示している。アクティブマトリクス基板は、通常、複数の画素を有しており、複数の画素のそれぞれに画素電極１９および薄膜トランジスタ１００が配置される。
上記方法によると、ソース電極１１およびドレイン電極１３を形成するためのパターニングの際や第１および第２層間絶縁層１５、１７を形成する際に、酸化物半導体層７のうちチャネル領域となる領域だけでなく、そのチャネル幅方向の側壁も保護層９で覆われている。このため、酸化物半導体層７に対するプロセスダメージを抑えることができる。したがって、酸化物半導体層７に酸素欠陥が生じてキャリアが発生することによる抵抗の低下を抑制できる。この結果、薄膜トランジスタ１００のリーク電流を低減でき、かつ、ＴＦＴ特性のヒステリシスを低減できる。また、保護層９として酸化物膜を用いると、酸化物膜から酸化物半導体層７に酸素が供給されるので、酸化物半導体層７に生じる酸素欠陥をより低減できる。
（実施形態２）
以下、図面を参照しながら、本発明による半導体装置の実施形態２を説明する。本実施形態の半導体装置は、酸化物半導体層全体を覆うように保護層が形成されている点で、図１を参照しながら前述した薄膜トランジスタ１００と異なっている。
以下、図面を参照しながら、本発明による半導体装置の実施形態２を説明する。本実施形態の半導体装置は、酸化物半導体層全体を覆うように保護層が形成されている点で、図１を参照しながら前述した薄膜トランジスタ１００と異なっている。
図６は、本実施形態における薄膜トランジスタ２００を模式的に示す図である。図６（ａ）は薄膜トランジスタ２００の平面図であり、図６（ｂ）および（ｃ）は、それぞれ、図６（ａ）に示すＡ−Ａ’線およびＢ−Ｂ’線に沿った断面図である。また、図６（ｄ）は、薄膜トランジスタ２００の酸化物半導体層における各領域を説明するための平面図である。簡単のため、図１と同様の構成要素には同じ参照符号を付して説明を省略する。
薄膜トランジスタ２００では、島状の酸化物半導体層７の上面および側壁を覆うように保護層２９が形成されている。図示する例では、保護層２９は基板１の全面に設けられているが、保護層２９は酸化物半導体層７全体を覆っていればよく、基板１の全面に形成されていなくてもよい。
ソース電極１１およびドレイン電極１３は、保護層２９上に設けられている。ソース電極１１は、保護層２９に形成された開口部（「第１開口部」ともいう。）２３ｓを介して、酸化物半導体層７の第１コンタクト領域７ｓと電気的に接続されている。同様に、ドレイン電極１３は、保護層２９に形成された開口部（「第２開口部」ともいう。）２３ｄを介して、酸化物半導体層７の第２コンタクト領域７ｄと電気的に接続されている。
本実施形態によると、酸化物半導体層７の上面全体（ただし第１および第２コンタクト領域７ｓ、７ｄを除く）および側壁全体が保護層２９で覆われている。このため、ソース電極１１およびドレイン電極１３を形成するためのパターニング工程などにおいて、酸化物半導体層７に酸素欠陥が形成されることをより効果的に抑制できる。従って、酸素欠陥によって酸化物半導体層７が低抵抗化されることに起因するＴＦＴ特性の低下を抑制できる。具体的には、リーク電流を低減でき、また、ヒステリシスを小さく抑えてＴＦＴ特性を安定化できる。
本実施形態における保護層２９は基板１の全面に形成されていなくてもよい。例えば図７に示すように、酸化物半導体層７よりも一回り大きい島状にパターニングされていてもよい。このような場合でも、酸化物半導体層７のうち第１および第２コンタクト領域７ｓ、７ｄを除く上面および側壁を覆うように保護層２９が形成されているので、上記と同様の効果が得られる。島状の保護層２９は、酸化物半導体層７の側壁の近傍に位置するゲート絶縁層５の上面とも接することが好ましい。これにより、保護層２９によって酸化物半導体層７の側壁をより確実に保護できる。
さらに、本実施形態によると、ゲート絶縁層５および酸化物半導体層７は、チャネル長方向にゲート電極３よりも長いので、ゲート電極３の側壁はゲート絶縁層５、酸化物半導体層７および保護層２９で覆われている。したがって、ゲート電極３の上面および側壁とソース電極１１との間、および、ゲート電極３の上面および側壁とドレイン電極１３との間には、少なくとも、ゲート絶縁層５、酸化物半導体層７および保護層２９の３層が存在する。このため、ゲート電極３とソースおよびドレイン電極１１、１３との短絡を防止しつつ、酸化物半導体層７の酸素欠陥に起因するＴＦＴ特性の低下を抑制できる。
次に、図８〜図１１を参照しながら、薄膜トランジスタ２００の製造方法の一例を説明する。
まず、図８に示すように、ガラス基板などの基板１上に、ゲート電極（ゲート配線ともいう）３、ゲート絶縁層５および島状の酸化物半導体層７を形成する。ゲート電極３、ゲート絶縁層５、酸化物半導体層７の形成方法は、図２（ａ）および（ｂ）を参照しながら前述した方法と同様である。ここでは、ゲート電極３としてＴｉ／Ａｌ／Ｔｉ膜（厚さ：１００ｎｍ〜５００ｎｍ）、ゲート絶縁層５としてＳｉＯ2膜（厚さ：２００ｎｍ以上５００ｎｍ以下）、酸化物半導体層７としてＩＧＺＯ膜（厚さ：３０ｎｍ以上３００ｎｍ以下）を形成する。
次いで、酸化物半導体層７を覆う保護層を形成する。図９（ａ）〜（ｃ）は、それぞれ、保護層の形成工程を説明するための平面図、Ａ−Ａ’線に沿った断面図、およびＢ−Ｂ’線に沿った断面図である。図９（ａ）〜（ｃ）に示すように、酸化物半導体層７の全体を覆うように保護層２９を形成する。本実施形態における保護層２９は基板１の全面に形成されており、酸化物半導体層７の上面全体および側壁全体、さらにはゲート絶縁層５の上面と接している。また、保護層２９には、酸化物半導体層７のうち第１および第２コンタクト領域となる領域を露出する開口部２３ｓ、開口部２３ｄをそれぞれ設ける。開口部２３ｓ、２３ｄは、酸化物半導体層７のうちゲート電極３と重なっている領域（後にチャネル領域となる領域）の両側に設けられる。本実施形態では、開口部２３ｓ、２３ｄの一部がゲート電極３と重なるように配置される。
保護層２９は、例えばＣＶＤ法を用いて形成される。ここでは、厚さが５０ｎｍ以上２００ｎｍ以下の酸化物膜（例えばＳｉＯｘ膜）を堆積する。この後、酸化物膜のパターニングを行う。例えばフォトリソグラフィにより、酸化物膜の所定の領域を覆うレジストマスクを形成し、次いで、酸化物膜のうちレジストマスクで覆われていない部分をドライエッチングにより除去する。次いで、レジストマスクを洗浄によって剥離する。このようにして、酸化物半導体層７に開口部２３ｓ、２３ｄを形成する。
なお、図７に示す薄膜トランジスタ３００のように島状の保護層２９を形成する場合には、上記と同様のパターニング工程によって、酸化物膜から、開口部２３ｓ、２３ｄを有する島状の保護層２９を形成してもよい。
続いて、ソースおよびドレイン電極を形成する。図１０（ａ）〜（ｃ）は、それぞれ、ソースおよびドレイン電極の形成工程を説明するための平面図、Ａ−Ａ’線に沿った断面図、およびＢ−Ｂ’線に沿った断面図である。図１０（ａ）〜（ｃ）に示すように、酸化物半導体層７の表面のうち開口部２３ｓ、２３ｄによって露出された部分とそれぞれ接するように、ソース電極１１およびドレイン電極１３を設ける。酸化物半導体層７のうち開口部２３ｓを介してソース電極１１と接する領域が第１コンタクト領域７ｓ、開口部２３ｄを介してドレイン電極１３と接する領域が第２コンタクト領域７ｄとなる。これらの電極１１、１３は、例えばスパッタ法により金属膜を堆積し、この金属膜をパターニングすることによって形成できる。金属膜のパターニングは、例えば公知のフォトリソグラフィにより行ってもよい。具体的には、金属膜上にレジストマスクを形成し、これを用いて金属膜をエッチングする。この後、レジスト層を剥離する。このようにして、薄膜トランジスタ（酸化物半導体ＴＦＴ）２００を得る。
本実施形態における薄膜トランジスタ２００は、例えば液晶表示装置のアクティブマトリクス基板に適用できる。薄膜トランジスタ２００をスイッチング素子として用いる場合には、以下に説明するように、薄膜トランジスタ２００に電気的に接続された画素電極を形成する。
図１１（ａ）に示すように、薄膜トランジスタ２００を覆うように、第１層間絶縁層１５（保護層）および第２層間絶縁層１７をこの順で形成する。ここでは、まず、ＣＶＤ法により、第１層間絶縁層を形成する。第１層間絶縁層１５は、例えばＳｉＯ2膜（厚さ：１００〜３００ｎｍ）である。ＳｉＯ2膜には、パターニングにより、ドレイン電極１３に達する開口部を形成する。次いで、第２層間絶縁層１７として、感光性樹脂材料からなる層を堆積する。第２層間絶縁層１７にも、同様にして開口部を形成し、ドレイン電極１３の表面を露出する。
次いで、図１１（ｂ）に示すように、ドレイン電極１３の露出した表面と接するように、画素電極を形成する。ここでは、第２層間絶縁層１７の上および開口部内に、例えばスパッタ法により導電膜を堆積する。導電膜として、例えばＩＴＯ膜（厚さ：５０〜２００ｎｍ）を用いる。次いで、フォトリソグラフィによりＩＴＯ膜をパターニングすることにより、画素電極１９を得る。
なお、図１１では、簡単のため、画素電極１９および薄膜トランジスタ２００を１個ずつ示している。アクティブマトリクス基板は、通常、複数の画素を有しており、複数の画素のそれぞれに画素電極１９および薄膜トランジスタ２００が配置される。
本実施形態における酸化物半導体層７および保護層２９の材料は特に限定されず、実施形態１と同じ材料を用いることができる。
本実施形態では、保護層２９の各開口部２３ｓ、２３ｄの一部（言い換えると、各コンタクト領域７ｓ、７ｄの一部）がゲート電極３と重なっているが、開口部２３ｓ、２３ｄの全体がゲート電極３と重なっていてもよい。開口部２３ｓ、２３ｄの一部のみがゲート電極３と重なっていると、それらの全体がゲート電極３と重なっている場合よりも、ゲート電極３と、開口部２３ｓ、２３ｄ内部に形成されるソースおよびドレイン電極１１、１３との間に生じる容量を低減できる。
また、開口部２３ｓ、２３ｄは、酸化物半導体層７の上面の一部を開口するように配置され、酸化物半導体層７の側壁全面が保護層２９で覆われていることが好ましい。これにより、保護層２９を形成した後の配線形成工程において、酸化物半導体層７の側壁に対するプロセスダメージをより効果的に抑制できる。また、酸化物半導体層７に酸素欠陥が生じても、酸化物半導体層７の側壁を覆う保護層２９内の酸素によって、酸素欠陥を回復させることが可能である。
（実施例および比較例）
実施例および比較例のＴＦＴを作製し、それぞれの特性を測定したので、その方法および結果を説明する。
実施例および比較例のＴＦＴを作製し、それぞれの特性を測定したので、その方法および結果を説明する。
実施例のＴＦＴとして、基板１全面に保護層２９が形成された構成（図６）を有するＴＦＴを作製した。作製方法は、図８〜図１１を参照しながら前述した方法と同様である。また、比較例のＴＦＴとして、図１５に示す構成を有するＴＦＴを作製した。比較例のＴＦＴでは、保護層９９は、酸化物半導体層７のチャネル領域上のみに設けられ、チャネル領域のチャネル幅方向に位置する側面８が保護層９９から露出していた。なお、実施例および比較例のＴＦＴでは、保護層２９、９９の平面形状以外の構成（各層の材料、厚さ、サイズ等）は同じとした。
次に、実施例および比較例のＴＦＴのそれぞれに対し、ゲート電圧を上昇させていったとき、および、低下させていったときのゲート電圧−ドレイン電流（Ｖｇｓ−Ｉｄｓ）特性を測定した。測定では、Ｖｇｓを−２０Ｖ〜３５Ｖ、Ｖｄｓを１０Ｖとした。
測定結果を図１２に示す。グラフの横軸は、ドレイン電極の電位を基準としたゲート電極の電位（ゲート電圧）Ｖｇｓを表し、グラフの縦軸はドレイン電流Ｉｄｓを表す。この結果から、実施例のＴＦＴでは、比較例のＴＦＴよりもヒステリシス（ゲート電圧の履歴による閾値電圧の変化量）が小さくなっていることがわかった。
比較例のＴＦＴでは、ＴＦＴの作製プロセス中に、酸化物半導体層７の表面のうち保護層９９で保護されていない部分（特にチャネル領域のチャネル幅方向にある側壁８）に酸素欠陥が生じ、酸化物半導体層７の抵抗が低下する。このため、ゲート電極３に印加する電圧によって、酸化物半導体層７のチャネル領域の抵抗を適切に制御できなくなる。すなわち、チャネル領域を流れる電流（ドレイン電流）を制御できなくなる。従って、ヒステリシスが大きくなる。
これに対し、実施例のＴＦＴでは、酸化物半導体層７の側壁を含めた表面全体が保護層２９で被覆されているので、ＴＦＴの作製プロセス中に酸化物半導体層７に酸素欠陥が生じにくい。従って、ゲート電極３に印加する電圧によってドレイン電流を適切に制御でき、比較例のＴＦＴよりもヒステリシスを低減できる。
上記結果から、酸化物半導体層７の上面のみでなく側壁も保護層２９で被覆することにより、ヒステリシス特性を改善できることがわかる。ヒステリシス特性が高くなると（ヒステリシスが小さくなると）、信頼性の高い酸化物半導体ＴＦＴが得られる。また、表示のコントラストを高め、フリッカーを抑えることができるので、表示品位を向上できる。
（実施形態３）
以下、本発明による半導体装置の実施形態３を説明する。本実施形態は、酸化物半導体ＴＦＴを用いたアクティブマトリクス基板である。酸化物半導体ＴＦＴとして、実施形態１および実施形態２における薄膜トランジスタ１００、２００、３００を用いることができる。本実施形態のアクティブマトリクス基板は、液晶表示装置、有機ＥＬ表示装置、無機ＥＬ表示装置などの種々の表示装置、および表示装置を備えた電子機器等に用いられ得る。
以下、本発明による半導体装置の実施形態３を説明する。本実施形態は、酸化物半導体ＴＦＴを用いたアクティブマトリクス基板である。酸化物半導体ＴＦＴとして、実施形態１および実施形態２における薄膜トランジスタ１００、２００、３００を用いることができる。本実施形態のアクティブマトリクス基板は、液晶表示装置、有機ＥＬ表示装置、無機ＥＬ表示装置などの種々の表示装置、および表示装置を備えた電子機器等に用いられ得る。
図１３は、液晶表示装置のアクティブマトリクス基板１０００の回路構成を例示する図である。アクティブマトリクス基板１０００は、絶縁基板上に形成された複数のソース配線３１と、複数のゲート配線３２と、これらの交差部にそれぞれ形成された複数の酸化物半導体ＴＦＴ３５とを有している。酸化物半導体ＴＦＴ３５は、例えば図６に示すような構成を有している。あるいは、図１または図７に示すような構成を有していてもよい。
各酸化物半導体ＴＦＴ３５のソース電極はソース配線３１に、ゲート電極はゲート配線３２に、ドレイン電極は画素電極（不図示）に接続される。図示する例では、ゲート配線３２と平行に補助容量配線（Ｃｓ配線、コモン配線）３３が形成されており、コモン配線３３と各酸化物半導体ＴＦＴ３５との間に、それぞれ、補助容量（Ｃｓ）３７が設けられている。補助容量３７は、液晶容量（Ｃｌｃ）３９と並列に接続されている。
図示していないが、スイッチング素子として設けられる酸化物半導体ＴＦＴ（スイッチングＴＦＴ）３５だけでなく、ドライバなどの周辺回路用のＴＦＴ（回路用ＴＦＴ）の一部又は全部もアティブマトリクス基板１０００上に形成してもよい（モノリシック化）。周辺回路は、アクティブマトリクス基板における複数の画素を含む領域（「表示領域」と呼ぶ。）以外の領域（「額縁領域」と呼ぶ。）に形成される。そのような場合、本発明における酸化物半導体ＴＦＴは、高い移動度（例えば１０ｃｍ2／Ｖｓ以上）を有する酸化物半導体層を活性層として用いているので、画素用ＴＦＴだけでなく、回路用ＴＦＴとしても好適に用いられる。
本実施形態の半導体装置は、有機ＥＬ表示装置のアクティブマトリクス基板であってもよい。有機ＥＬ表示装置のアクティブマトリクス基板では、一般に、画素毎に発光素子が構成されている。各発光素子は、有機ＥＬ層、スイッチング用ＴＦＴおよび駆動用ＴＦＴを備えている。
図１４は、有機ＥＬ表示装置のアクティブマトリクス基板の回路構成を例示する図である。アクティブマトリクス基板は、絶縁基板上に形成された複数のソース配線４１と、複数のゲート配線４２と、ソース配線４１と平行に延びる電源線４３とを有している。これらの配線４１、４２、４３で包囲されたそれぞれの領域（画素）には、ソース配線４１とゲート配線４２との交差部に配置されたスイッチング用ＴＦＴ４５と、有機ＥＬ層４９と、電源線４３と有機ＥＬ層４９との間に配置された駆動用ＴＦＴ４７とが形成されている。スイッチング用ＴＦＴ４５および駆動用ＴＦＴ４７は、例えば図６に示すような構成を有する酸化物半導体ＴＦＴである。あるいは、図１または図７に示すような構成を有する酸化物半導体ＴＦＴであってもよい。
各スイッチング用ＴＦＴ４５のソース電極はソース配線４１に、ゲート電極はゲート配線４２に接続されている。ドレイン電極は、駆動用ＴＦＴ４７のゲート電極に接続されている。また、保持容量５１を介して電源線４３にも接続されている。駆動用ＴＦＴ４７のソース電極は電源線４３、ドレイン電極は有機ＥＬ層４９に接続されている。
なお、ここでは、液晶表示装置および有機ＥＬ表示装置のアクティブマトリクス基板を例示したが、本発明は、無機ＥＬ表示装置のアクティブマトリクス基板にも適用できる。
本発明は、アクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などの薄膜トランジスタを備えた装置に広く適用できる。特に、大型の液晶表示装置等に好適に適用され得る。
１ 基板
３ ゲート電極
５ ゲート絶縁層
７ 酸化物半導体層（活性層）
７ｓ 第１コンタクト領域
７ｄ 第２コンタクト領域
７ｃ チャネル領域
７ｅ 酸化物半導体層における、チャネル領域のチャネル幅方向にある側壁
７ｆ 酸化物半導体層の表面のうちチャネル領域から側壁に至る領域
９、２９ 保護層
１１ ソース電極
１３ ドレイン電極
１５、１７ 層間絶縁層
１９ 画素電極
２３ｓ、２３ｄ 保護層の開口部
１００、２００、３００ 薄膜トランジスタ
１０００ アクティブマトリクス基板
３ ゲート電極
５ ゲート絶縁層
７ 酸化物半導体層（活性層）
７ｓ 第１コンタクト領域
７ｄ 第２コンタクト領域
７ｃ チャネル領域
７ｅ 酸化物半導体層における、チャネル領域のチャネル幅方向にある側壁
７ｆ 酸化物半導体層の表面のうちチャネル領域から側壁に至る領域
９、２９ 保護層
１１ ソース電極
１３ ドレイン電極
１５、１７ 層間絶縁層
１９ 画素電極
２３ｓ、２３ｄ 保護層の開口部
１００、２００、３００ 薄膜トランジスタ
１０００ アクティブマトリクス基板
Claims (8)
- 基板と、
前記基板上に設けられたゲート電極と、
前記ゲート電極上に形成されたゲート絶縁層と、
前記ゲート絶縁層上に形成され、チャネル領域と、前記チャネル領域の両側にそれぞれ位置する第１コンタクト領域および第２コンタクト領域とを有する島状の酸化物半導体層と、
前記第１コンタクト領域と電気的に接続されたソース電極と、
前記第２コンタクト領域と電気的に接続されたドレイン電極と、
前記酸化物半導体層上に接して設けられた保護層と
を備え、
前記保護層は、前記酸化物半導体層の表面のうち前記チャネル領域、前記チャネル領域からチャネル幅方向にある側壁、および前記チャネル領域から前記側壁に至る領域を覆っている半導体装置。 - 前記保護層は、前記酸化物半導体層と前記ソース電極および前記ドレイン電極との間に形成されており、前記ソース電極と前記第１コンタクト領域とを接続するための第１開口部と、前記ドレイン電極と前記第２コンタクト領域とを接続するための第２開口部とを有している請求項１に記載の半導体装置。
- 前記第１および第２開口部の一部は前記ゲート電極と重なっている請求項２に記載の半導体装置。
- 前記保護層は、前記酸化物半導体層の表面のうち前記第１および第２コンタクト領域を除く全ての上面および側壁を覆っている請求項２または３に記載の半導体装置。
- 前記酸化物半導体層のチャネル長方向に沿った幅は、前記ゲート電極のチャネル長方向に沿った幅よりも大きい請求項１から４のいずれかに記載の半導体装置。
- 前記ゲート電極の上面および側壁と前記ソース電極との間、および、前記ゲート電極の上面および側壁と前記ドレイン電極との間には、少なくとも前記ゲート絶縁層および前記酸化物半導体層が設けられている請求項１から５のいずれかに記載の半導体装置。
- 前記ゲート電極の上面および側壁と前記ソース電極との間、および、前記ゲート電極の上面および側壁と前記ドレイン電極との間に、前記保護層がさらに設けられている請求項６に記載の半導体装置。
- （Ａ）基板上にゲート電極を形成する工程と、
（Ｂ）前記ゲート電極の上面および側壁を覆うようにゲート絶縁層を形成する工程と、
（Ｃ）前記ゲート絶縁層上に、島状の酸化物半導体層を形成する工程と、
（Ｄ）前記酸化物半導体層の上に、前記酸化物半導体層の上面および側壁を覆うように保護層を形成する工程と、
（Ｅ）前記保護層に、第１および第２開口部を形成して、前記酸化物半導体層のうちチャネル領域となる領域の両側に位置する領域をそれぞれ露出させる工程と、
（Ｆ）前記第１開口部を介して前記酸化物半導体層と電気的に接続されたソース電極と、前記第２開口部を介して前記酸化物半導体層と電気的に接続されたドレイン電極とを設ける工程と
を包含する半導体装置の製造方法。
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