KR102016073B1 - 유기 발광 다이오드 표시 장치 및 제조 방법 - Google Patents
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Abstract
본 발명은 개구율 감소없이 전원 라인의 전압 강하를 최소화하여 전원을 안정화할 수 있는 OLED 표시 장치 및 그 제조 방법에 관한 것으로, 본 발명의 OLED 표시 장치는 전원 라인의 상부 및 하부에서 절연막을 사이에 두고 전원 라인과 중첩되어 제1 및 제2 보조 커패시터를 각각 형성하는 제1 및 제2 보조 라인과, 제1 및 제2 보조 라인 중 어느 하나와 접속되어 구동 박막 트랜지스터의 임계 전압(Vth)을 조절하는 Vth 조절용 게이트 전극을 포함한다.
Description
본 발명은 유기 발광 다이오드(Organic Light Emitting Diode; 이하 OLED) 표시 장치에 관한 것으로, 특히 전원 라인을 안정화하여 균일한 휘도를 갖는 화상을 표시할 수 있는 OLED 표시 장치 및 그 제조 방법에 관한 것이다.
최근 영상 표시 장치로는 액정 표시 장치(Liquid Crystal Display; LCD), OLED 표시 장치, 플라즈마 디스플레이 패널(Plasma Display Panel; PDP) 등을 포함하는 평판 표시 장치가 주로 이용되고 있다.
OLED 표시 장치는 전자와 정공의 재결합으로 유기 발광층을 발광시키는 자발광 소자로 휘도가 높고 구동 전압이 낮으며 초박막화가 가능하여 차세대 표시 장치로 기대되고 있다. 또한, OLED 표시 장치는 캐소드와 애노드를 투명 전극으로 형성하고, 각 화소가 OLED, OLED를 구동하는 화소 회로 및 투명부로 구성하여 디스플레이 양측으로 발광함으로써 디스플레이의 양면으로 정보를 표시할 수 있는 투명 디스플레이로 적용될 수 있다.
OLED 표시 장치를 구성하는 다수의 화소들 각각은 애노드 및 캐소드 사이의 유기 발광층으로 구성된 OLED와, OLED를 독립적으로 구동하는 화소 회로를 구비한다. 화소 회로는 전압형과 전류형으로 분류할 수 있다. 전압형 화소 회로는 전류형 화소 회로 보다 외부 구동 회로가 간단하고 고속 동작에 적합하여 OLED TV용 화소 회로로 적용 가능성이 높다.
전압형 화소 회로는 주로 스위칭 박막 트랜지스터(Thin Film Transistor; 이하 TFT) 및 커패시터와 구동 TFT를 포함한다. 스위칭 TFT는 스캔 펄스에 응답하여 데이터 신호에 대응하는 전압을 커패시터에 충전하고, 구동 TFT는 커패시터에 충전된 전압의 크기에 따라 전원(VDD) 라인으로부터 OLED로 공급되는 전류의 크기를 제어하여 OLED의 발광량을 조절한다. OLED의 발광량은 구동 TFT로부터 공급되는 전류에 비례한다.
OLED 표시 장치에서 전원(VDD) 라인은 모든 화소 회로의 구동 TFT에 전류를 공급한다. 이에 따라, 화소 회로의 구동 TFT에서 소비하는 전류가 많을 경우 전원(VDD) 라인에서 순간적으로 공급할 수 있는 전류량에 한계가 있으므로 전원(VDD) 라인의 전압 강하가 증가하여 화소 위치에 따라 전류 공급이 불균일해지면서 휘도 불균일이 발생하는 문제점이 있다. 한편, 전원 라인의 전압 강하를 감소시키기 위하여 배선폭을 증가시키는 경우 화소 개구율이 감소하는 문제점이 있다.
또한, 각 화소의 구동 TFT의 임계 전압(Vth)이 시간 경과에 따라 가변하여 휘도 감소로 수명이 저하되는 문제점이 있다.
본 발명은 종래의 문제점을 해결하기 위한 것으로, 본 발명이 해결하고자 하는 과제는 개구율 감소없이 전원 라인의 전압 강하를 최소화하여 전원을 안정화할 수 있는 OLED 표시 장치 및 그 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 시간 경과에 따른 구동 TFT의 임계 전압(Vth)의 감소를 보상할 수 있는 OLED 표시 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위하여, 본 발명의 실시예에 따른 OLED 표시 장치는 OLED 소자와, 게이트 라인 및 데이터 라인과 접속되어 OLED 소자를 독립적으로 구동하며 OLED 소자에 공급되는 전류를 제어하는 구동 TFT를 포함하는 화소 회로와; 화소 회로를 경유하여 OLED 소자로 고전위 전원을 공급하는 전원 라인과; 상기 전원 라인의 상부 절연막을 사이에 두고 상기 전원 라인과 적어도 일부가 중첩되어 제1 보조 커패시터를 형성하는 제1 보조 라인과, 전원 라인의 하부 절연막을 사이에 두고 상기 전원 라인과 적어도 일부가 중첩되어 제2 보조 커패시터를 형성하는 제2 보조 라인 중 적어도 하나를 구비하고; 화소 회로는 제1 및 제2 보조 라인 중 어느 하나와 접속되어 구동 TFT의 임계 전압(이하, Vth)을 조절하는 Vth 조절용 게이트 전극을 더 포함한다.
제1 및 제2 보조 라인에는 전원 라인과 다른 전압이 공급되고, 제1 및 제2 보조 라인에는 서로 동일하거나 다른 전압이 공급될 수 있다. 제1 및 제2 보조 라인은 상하부 절연막을 관통하는 컨택홀을 통해 서로 접속되거나 서로 접속되지 않고 독립적으로 형성될 수 있다.
전원 라인은 수평 방향으로 인접한 2개의 제1 및 제2 화소 회로 사이에 위치하여 제1 및 제2 화소 회로의 구동 TFT와 공통 접속되고; Vth 조절용 게이트 전극은 전원 라인으로부터 양측부로 신장되어 제1 및 제2 화소 회로 각각에서 구동 TFT의 게이트 전극과 액티브층을 사이에 두고 각각 중첩한다.
구동 TFT의 게이트 전극은 액티브층과 그 하부의 게이트 절연막을 사이에 두고 중첩되고; Vth 조절용 게이트 전극은 액티브층과 그 상부의 페시베이션층을 사이에 두고 중첩한다.
전원 라인은 구동 TFT의 소스 전극 및 드레인 전극과 동일한 소스/드레인 금속층으로 형성되어 구동 TFT의 소스 전극 및 드레인 전극 중 어느 한 전극과 접속되고; 구동 TFT의 상기 소스 전극 및 드레인 전극 중 나머지 한 전극은 페시베이션층 상에 형성되어 OLED 소자의 한 전극 역할을 하는 화소 전극과 컨택홀을 통해 접속된다. 제1 보조 라인은 구동 TFT의 게이트 전극과 동일한 게이트 금속층으로 형성되어 전원 라인과 게이트 절연막을 사이에 두고 중첩될 수 있다. 제2 보조 라인은 화소 전극과 동일한 투명 도전층으로 형성되어 전원 라인과 페시베이션층을 사이에 두고 중첩되거나, 전원 라인과 페시베이션층 사이에 제2 페시베이션층을 사이에 두고 형성되는 제2 소스/드레인 금속층으로 형성되어 전원 라인과 제2 페시베이션층을 사이에 두고 중첩되거나, 투명 도전층 및 제2 소스/드레인 금속층으로 형성될 수 있다.
구동 TFT의 게이트 전극은 액티브층과 그 상부의 게이트 절연막을 사이에 두고 중첩되고; Vth 조절용 게이트 전극은 액티브층과 그 하부의 버퍼층을 사이에 두고 중첩하여 액티브층으로 입사되는 광을 차단하는 차광 패턴 역할도 갖을 수 있다.
전원 라인은 구동 TFT의 소스 전극 및 드레인 전극과 동일한 소스/드레인 금속층으로 형성되어 구동 TFT의 소스 전극 및 드레인 전극 중 어느 한 전극과 접속되고; 구동 TFT의 소스 전극 및 드레인 전극 중 나머지 한 전극은 그 위의 페시베이션층 상에 형성되어 OLED 소자의 한 전극 역할을 하는 화소 전극과 컨택홀을 통해 접속된다. 제1 보조 라인은 Vth 조절용 게이트 전극과 동일한 차광 금속층으로 형성되어 전원 라인과 버퍼층 및 게이트 절연막을 포함하는 다수의 절연막을 사이에 두고 중첩될 수 있다. 제2 보조 라인은 화소 전극과 동일한 도전층으로 형성되어 전원 라인과 페시베이션층을 사이에 두고 중첩될 수 있다.
본 발명의 실시예에 따른 OLED 제조 방법은 구동 TFT의 소스 전극 및 드레인 전극과 함께 전원 라인을 소스/드레인 금속층으로 형성하는 단계와; 전원 라인의 상부 절연막을 사이에 두고 전원 라인과 적어도 일부가 중첩되어 제1 보조 커패시터를 형성하는 제1 보조 라인과, 전원 라인의 하부 절연막을 사이에 두고 전원 라인과 적어도 일부가 중첩되어 제2 보조 커패시터를 형성하는 제2 보조 라인 중 적어도 하나를 형성하는 단계와; 제1 및 제2 보조 라인 중 어느 하나와 접속되어 구동 TFT의 Vth를 조절하는 Vth 조절용 게이트 전극을 형성하는 단계를 포함하고; 제1 및 제2 보조 라인은 상기 상하부 절연막을 관통하는 컨택홀을 통해 서로 접속되거나 서로 접속되지 않고 독립적으로 형성될 수 있다.
본 발명의 실시예에 따른 OLED 제조 방법은 기판 상에 구동 TFT의 게이트 전극과 제1 보조 라인을 게이트 금속층으로 형성하는 단계와; 게이트 금속층 상에 게이트 절연막을 형성하는 단계와; 게이트 절연막 상에 구동 TFT의 액티브층을 형성하는 단계와; 액티브층과 접속하는 구동 TFT의 소스 전극 및 드레인 전극과, 전원 라인을 소스/드레인 금속층으로 형성하는 단계와; 소스/드레인 금속층 상에 페시베이션층을 형성하고 적어도 페시베이션층을 관통하는 컨택홀을 형성하는 단계와; 컨택홀을 통해 구동 TFT와 접속되는 화소 전극과 함께 제2 보조 라인 및 Vth 조절용 게이트 전극을 투명 도전층으로 형성하는 단계를 포함한다.
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본 발명의 다른 실시예에 따른 OLED 제조 방법은 기판 상에 Vth 조절용 게이트 전극 및 제1 보조 라인을 차광 금속층으로 형성하는 단계와; 차광 금속층 상에 버퍼층을 형성하는 단계와; 버퍼층 상에 구동 TFT의 액티브층을 형성하는 단계와; 액티브층 상에 게이트 절연막을 형성하는 단계와; 게이트 절연막 상에 구동 TFT의 게이트 전극을 형성하는 단계와; 게이트 전극 상에 층간 절연막을 형성하고 액티브층의 소스 영역 및 드레인 영역을 노출하는 소스 컨택홀 및 드레인 컨택홀을 형성하는 단계와; 층간 절연막 상에 소스 컨택홀 및 드레인 컨택홀을 통해 액티브층의 소스 영역 및 드레인 영역과 각각 접속하는 구동 TFT의 소스 전극 및 드레인 전극과 함께 전원 라인을 소스/드레인 금속층으로 형성하는 단계와; 소스/드레인 금속층 상에 페시베이션층을 형성하고 적어도 페시베이션층을 관통하는 컨택홀을 형성하는 단계와; 컨택홀을 통해 구동 TFT와 접속되는 화소 전극과 함께 제2 보조 라인을 투명 도전층으로 형성하는 단계를 포함한다.
본 발명에 따른 OLED 표시 장치 및 그 제조 방법은 전원 라인과 절연막을 사이에 두고 상하부에서 각각 중첩되는 한 쌍의 보조 라인을 추가하여 상하부 보조 커패시터를 형성하여 전원 라인의 전압 강하를 보상함으로써 각 화소의 구동 전류가 증가하더라도 전원 라인이 안정된 전원을 공급하여 휘도 불균일을 최소화할 수 있다.
또한, 본 발명에 따른 OLED 표시 장치 및 그 제조 방법은 전원 라인과 중첩하는 한 쌍의 보조 라인 중 하나를 각 화소의 구동 TFT와 중첩시켜서 임계 전압 조절을 위한 추가 게이트 전극으로도 이용함으로써 시간 경과에 따라 가변되는 구동 TFT의 임계 전압을 보상하여 휘도 감소를 최소화할 수 있으므로 수명을 증가시킬 수 있다.
도 1은 본 발명의 실시예에 따른 OLED 표시 장치의 화소 회로에 대한 등가 회로도이다.
도 2는 본 발명의 실시예에 따른 OLED 표시 장치의 화소에 대한 평면도이다.
도 3은 본 발명의 제1 실시예에 따른 한 화소 회로의 단면도이다.
도 4는 도 3에 나타낸 화소 회로의 제조 방법을 나타낸 순서도이다.
도 5는 본 발명의 제2 실시예에 따른 한 화소 회로의 단면도이다.
도 6은 도 5에 나타낸 화소 회로의 제조 방법을 나타낸 순서도이다.
도 7은 본 발명의 실시예에 따른 OLED 표시 장치에서 제2 게이트 전극의 전압에 따라 구동 TFT의 임계 전압(Vth)이 조절되는 것을 보여주는 그래프이다.
도 2는 본 발명의 실시예에 따른 OLED 표시 장치의 화소에 대한 평면도이다.
도 3은 본 발명의 제1 실시예에 따른 한 화소 회로의 단면도이다.
도 4는 도 3에 나타낸 화소 회로의 제조 방법을 나타낸 순서도이다.
도 5는 본 발명의 제2 실시예에 따른 한 화소 회로의 단면도이다.
도 6은 도 5에 나타낸 화소 회로의 제조 방법을 나타낸 순서도이다.
도 7은 본 발명의 실시예에 따른 OLED 표시 장치에서 제2 게이트 전극의 전압에 따라 구동 TFT의 임계 전압(Vth)이 조절되는 것을 보여주는 그래프이다.
이하, 본 발명의 바람직한 실시예를 첨부한 도 1 내지 도 7을 참조하여 상세하게 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 OLED 표시 장치의 대표적인 2개 화소를 나타낸 등가 회로도이다.
도 1에 도시된 OLED 표시 장치에서 각 화소는 OLED와, OLED를 독립적으로 구동하기 위하여 적어도 스위칭 TFT(ST) 및 구동 TFT(DT)와 스토리지 커패시터(Cst)를 포함하는 화소 회로(PC)를 구비한다.
OLED 표시 장치는 화소 회로(PC)의 스위칭 TFT(ST)를 제어하는 게이트 라인(GL)과, 스위칭 TFT(ST)에 데이터 신호(Vdata)를 공급하는 데이터 라인(DL)과, 구동 TFT(DT)에 고전위 전원(ELVDD)을 공급하는 제1 전원 라인(PL1)과, OLED의 캐소드에 저전위 전원(ELVSS)을 공급하는 제2 전원 라인(PL2)을 구비한다. 제1 전원 라인(PL1)은 수평 방향으로 인접한 2개의 화소 회로(PC) 사이에 위치하여 인접한 2개의 화소 회로(PC)와 공통 접속된다. 1개의 제1 전원 라인(PL1)을 공유하면서 수평 방향으로 인접한 2개의 화소 회로(PC)는 인접한 2개의 데이터 라인(DL1) 사이에서 제1 전원 라인(PL1)을 기준으로 대칭된 구조를 갖는다.
또한, OLED 표시 장치는 제1 전원 라인(PL1)에 공급되는 고전위 전원(ELVDD)의 안정화를 위하여 제1 전원 라인(PL1)과 제1 및 제2 보조 커패시터(Cp1, Cp2)를 각각 형성하는 제1 및 제2 보조 라인(AL1, AL2)을 더 구비한다.
또한, OLED 표시 장치는 제1 및 제2 보조 라인(AL1, AL2) 중 어느 하나와 접속되고 각 화소 회로(PC)의 구동 TFT(DT)와 중첩되어서 구동 TFT(DT)의 제1 게이트 전극(G21)과 더블 게이트 구조를 형성하여 구동 TFT(DT)의 임계 전압(Vth)을 조절하는 역할을 하는 제2 게이트 전극(G22)을 더 구비한다.
OLED는 제1 전원 라인(PL1) 및 제2 전원 라인(PL2) 사이에 구동 TFT(DT)와 직렬로 접속된다. OLED는 구동 TFT(DT)와 접속된 애노드와, 제2 전원 라인(PL2)과 접속된 캐소드와, 애노드 및 캐소드 사이의 발광층을 구비한다. 발광층은 캐소드와 애노드 사이에 순차 적층된 전자 주입층, 전자 수송층, 유기 발광층, 정공 수송층, 정공 주입층을 구비한다. OLED는 애노드와 캐소드 사이에 포지티브 바이어스가 인가되면 캐소드로부터의 전자가 전자 주입층 및 전자 수송층을 경유하여 유기 발광층으로 공급되고, 애노드로부터의 정공이 정공 주입층 및 정공 수송층을 경유하여 유기 발광층으로 공급된다. 이에 따라, 유기 발광층에서는 공급된 전자 및 정공의 재결합으로 발생된 에너지가 형광 또는 인광 물질을 발광시킴으로써 전류량에 비례하는 광을 발생한다.
스위칭 TFT(ST)는 게이트 라인(GL)에 게이트 전극(G1)이 접속되고 데이터 라인(DL)에 소스 전극(S1)이 접속되며, 구동 TFT(DT)의 제1 게이트 전극(G21)에 드레인 전극(D1)이 접속된다. 스위칭 TFT(ST)의 전류 방향에 따라 소스 전극(S1)과 드레인 전극(D1)은 서로 뒤바뀔 수 있다. 스위칭 TFT(ST)는 게이트 라인(GL)의 스캔(SCAN) 신호에 응답하여 데이터 라인(DL)의 데이터 신호(Vdata)를 구동 TFT(DT)의 제1 게이트 전극(G21)으로 공급한다.
구동 TFT(DT)의 제1 게이트 전극(G21)과 소스 전극(S2) 사이에 스토리지 커패시터(Cst)가 접속된다. 스토리지 커패시터(Cst)는 스위칭 TFT(ST)로부터의 데이터 신호(Vdata)를 충전하여 구동 TFT(DT)의 제1 게이트 전극(G21)에 구동 전압(Vgs)으로 공급한다.
구동 TFT(DT)는 스위칭 TFT(ST)의 드레인 전극(D1)에 제1 게이트 전극(G21)이 접속되고, OLED의 한 전극에 소스 전극(S2)이 접속되며, 고전위 전원 라인(PL1)에 드레인 전극(D2)이 접속된다. 구동 TFT(DT)의 전류 방향에 따라서 소스 전극(S2)과 드레인 전극(D2)이 뒤바뀔 수 있다. 구동 TFT(DT)는 스토리지 커패시터(Cst)로부터 공급된 구동 전압(Vgs)에 비례하는 전류를 OLED로 공급하여 OLED를 발광시킨다.
이때, 제1 및 제2 보조 라인(AL1, AL2)은 고전위 전원(ELVDD)과 다른 보조 전압(AV1, AV2)을 인가하여 제1 전원 라인(PL1)과 제1 및 제2 보조 커패시터(Cp1, Cp2)를 각각 형성함으로써 제1 전원 라인(PL1)에 공급되는 고전위 전원(ELVDD)의 전압 강하를 보상하여 고전위 전원(ELVDD)을 안정적으로 유지하게 한다. 제1 및 제2 보조 라인(AL1, AL2)에 각각 공급되는 보조 전압(AV1, AV2)은 서로 동일하거나 서로 다르게 설정될 수 있다. 제1 및 제2 보조 라인(AL1, AL2)은 서로 접속될 수 있다.
한편, 구동 TFT(DT)의 제2 게이트 전극(G22)은 제1 및 제2 보조 라인(AL1, AL2) 어느 하나와 접속되고 구동 TFT(DT)의 제1 게이트 전극(G21)과 반도체층을 사이에 두고 중첩됨으로써 구동 TFT(DT)가 더블 게이트 구조를 갖게 된다. 시간 경과에 따른 지속적인 바이어스 스트레스에 의해 구동 TFT(DT)의 임계 전압(Vth)이 가변하는 경우 제1 및 제2 보조 라인(AL1, AL2) 중 어느 하나를 통해 임계 전압(Vth)에 대한 보상 전압을 제2 게이트 전극(G22)으로 공급하여 구동 TFT(DT)의 임계 전압(Vth)을 보상할 수 있다.
도 2는 도 1에 나타낸 화소 회로에 대한 평면도이고, 도 3은 도 2에 나타낸 제1 실시예에 따른 화소 회로의 I-I'선에 대한 단면도이다.
도 2를 참조하면, 수평 방향으로 인접한 2개의 데이터 라인(DL) 사이에 1개의 제1 전원 라인(PL1)이 형성되고, 게이트 라인(GL1)이 데이터 라인(DL) 및 제1 전원 라인(PL1)과 교차하여 형성된다.
제1 및 제2 보조 라인(AL1, AL2)은 절연막을 사이에 두고 제1 전원 라인(PL1)과 상하로 중첩되게 형성되어 제1 및 제2 보조 커패시터(Cp1, Cp2)를 각각 형성한다.
스위칭 TFT(ST)는 게이트 라인(GL)과 접속된 게이트 전극(G1)과, 게이트 전극(G1)과 게이트 절연막(GI)을 사이에 두고 중첩된 액티브층(ACT1)과, 데이터 라인(DL) 및 액티브층(ACT1)의 일측과 접속된 소스 전극(S1)과, 소스 전극(S1)과 채널 영역을 사이에 두고 마주하면서 액티브층(ACT1)의 타측과 접속된 드레인 전극(D1)을 구비한다.
구동 TFT(DT)는 스위칭 TFT(ST)의 드레인 전극(D1)과 컨택홀(H1, H2) 및 컨택 전극(CE)를 경유하여 접속된 제1 게이트 전극(G21)과, 제1 게이트 전극(G21)과 게이트 절연막(GI)을 사이에 두고 중첩된 액티브층(ACT2)과, 제1 전원 라인(PL1) 및 액티브층(ACT2)의 일측과 접속된 드레인 전극(D1)과, 드레인 전극(D1)과 채널 영역을 사이에 두고 마주하면서 액티브층(ACT2)의 타측과 접속된 소스 전극(S2)과, 제2 보조 라인(AL2)과 접속되고 페시베이션층(PAS)을 사이에 두고 액티브층(ACT2)과 중첩된 제2 게이트 전극(G22)을 구비한다. 페시베이션층(PAS)을 관통하여 스위칭 TFT(ST)의 드레인 전극(D1) 일부를 노출시키는 컨택홀(H1; 도 2)과, 게이트 절연막(GI) 및 페시베이션층(PAS)을 관통하여 구동 TFT(DT)의 제1 게이트 전극(G21) 일부를 노출시키는 컨택홀(H2; 도 2)과, 컨택홀(H1, H2)을 경유하는 컨택 전극(CE; 도 2)을 통해 스위칭 TFT(ST)의 드레인 전극(D1)과 구동 TFT(DT)의 제1 게이트 전극(G21)이 연결된다. 구동 TFT(DT)의 소스 전극(S2)은 페시페이션층(PAS)을 관통하는 컨택홀(H3)을 통해 OLED의 애노드 역할을 하는 화소 전극(PXL)과 접속된다.
스토리지 커패시터(Cst)는 스위칭 TFT(ST)의 드레인 전극(D1)과, 구동 TFT(DT)의 제1 게이트 전극(G21)이 게이트 절연막(GI)을 사이에 두고 중첩됨으로써 형성된다.
도 2 및 도 3을 참조하면, 제1 전원 라인(PL1)은 구동 TFT(DT)의 소스 전극(S2) 및 드레인 전극(D2)과 동일한 소스/드레인 금속층으로 형성되어 구동 TFT(DT)의 드레인 전극(D2)과 직접 접속된다.
제1 보조 라인(AL1)은 구동 TFT(DT)의 제1 게이트 전극(G21)과 동일한 게이트 금속층으로 형성되어 제1 전원 라인(PL1)의 하부에서 게이트 절연막(GI)을 사이에 두고 제1 전원 라인(PL1)과 중첩됨으로써 제1 보조 커패시터(Cp1)를 형성한다.
제2 보조 라인(AL2)은 화소 전극(PXL)과 동일한 도전층, 예를 들면 투명 전극층으로 형성되어 제1 전원 라인(PL1)의 상부에서 적어도 1개의 페시페이션막(PAS)을 사이에 두고 제1 전원 라인(PL1)과 중첩됨으로써 제2 보조 커패시터(Cp2)를 형성한다. 제1 보조 라인(AL2)은 구동 TFT(DT)의 제2 게이트 전극(G22)와 직접 접속된다.
제1 전원 라인(PL1)에 공급되는 고전위 전원(ELVDD)의 안정화를 위한 보조 커패시터(Cp1, Cp2)의 목적을 달성하기 위해서는 제1 및 제2 보조 라인(AL1, AL2)과 제1 전원 라인(PL1)의 중첩 면적이 화소 어레이 내부에서 10% 이상인 것이 바람직하다.
제1 및 제2 보조 라인(AL1, AL2)은 게이트 절연막(GI) 및 페시베이션층(PAS)을 관통하는 컨택홀(미도시)을 통해 서로 접속될 수 있으며, 이 컨택홀은 화소 어레이 내부 또는 외부에서 제1 전원 라인(PL1)과 중첩되지 않게 형성될 수 있다.
도 3에서는 구동 TFT(DT)의 단면 구조만을 도시하였으나, 스위칭 TFT(ST)도 구동 TFT(DT)와 동일하게 비정질 실리콘 또는 산화물 반도체를 액티브층(ACT1, ACT2)으로 각각 이용하고, 그 액티브층(ACT1, ACT2)의 하부에 게이트 전극(G1, G21)이 각각 위치하는 바텀 게이트(Bottom Gate) 구조를 갖는다. 액티브층(ACT1, ACT2) 상에는 액티브층(ACT1, ACT2)의 식각을 방지하는 에치 스토퍼(ES)가 더 형성된다. 산화물 반도체층(114)은 Zn, Cd, Ga, In, Sn, Hf, Zr 중 선택된 적어도 하나 이상의 금속을 포함하는 산화물 반도체로 형성된다.
도 2에서 데이터 라인(DL)은 제1 전원 라인(PL1)과 소스 전극(S1, S2) 및 드레인 전극(D1, D2)과 동일한 소스/드레인 금속층으로 형성되고, 게이트 라인(GL1)은 제1 보조 라인(AL1) 및 게이트 전극(G1, G21)과 동일한 게이트 금속층으로 형성되고, 제2 보조 라인(AL2) 및 제2 게이트 전극(G22)은 화소 전극(PXL) 및 컨택 전극(CE)과 동일한 투명 전극층으로 형성된다.
한편, 페시베이션층(PAS)과 화소 전극(PXL) 사이에는 필요에 따라 제2 소스/드레인 금속층(도시하지 않음) 및 제2 페시베이션층(도시하지 않음)이 추가로 더 형성될 수 있다. 이 경우 제2 보조 라인(AL2) 및 제2 게이트 전극(G22)은 페시베이션층(PAS)과 제2 페시베이션층(도시하지 않음) 사이의 제2 소스/드레인 금속층(도시하지 않음)으로 형성될 수 있다. 또한, 제2 보조 라인(AL2)은 제2 소스/드레인 금속층 및 투명 전극층으로 형성될 수 있다.
도 4는 도 2 및 도 3에 나타낸 화소 회로의 제조 방법을 단계적으로 나타낸 순서도이다.
단계 2(S2)에서 기판(SUB) 상에 게이트 라인(GL) 및 게이트 전극(G1, G21)과 제1 보조 라인(AL1)을 포함하는 제1 전극 그룹이 형성된다. 제1 전극 그룹은 기판(SUB) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된 다음, 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 게이트 금속층이 패터닝됨으로써 형성된다. 게이트 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금, Mo-Ti 합금 등과 같이 금속 물질로 이용된다.
단계 4(S4)에서 기판(SUB) 상에 상기 제1 전극 그룹을 덮는 게이트 절연막(GI) 이 PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 증착 공정을 통해 형성된다. 게이트 절연막(GI)으로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용된다.
단계 6(S6)에서 게이트 절연막(GI) 상에 액티브층(ACT1, ACT2)이 형성된다. 액티브층(ACT1, ACT2)은 게이트 절연막(GI) 상에 PECVD 등의 증착 공정을 통해 반도체층이 형성된 다음, 마스크를 이용한 포토리소그래피 공정과 식각 공정을 통해 반도체층이 패터닝됨으로써 형성된다. 반도체층으로는 비정질 실리콘이 이용되거나; Zn, Cd, Ga, In, Sn, Hf, Zr 중 선택된 적어도 하나 이상의 금속을 포함하는 산화물 반도체 물질로 형성된다.
단계 8(S8)에서 액티브층(ACT1, ACT2) 상에 에치 스타퍼(ES)가 형성된다. 에치 스타퍼(ES)는 액티브층(ACT1, ACT2) 상에 PECVD 등의 증착 공정을 통해 에치 스타퍼층이 형성된 다음, 마스크를 이용한 마스크를 이용한 포토리소그래피 공정과 식각 공정을 통해 에치 스타퍼층이 패터닝됨으로써 형성된다. 에치 스타퍼층으로는 산화 실리콘(SiOx) 등의 무기 절연 물질이 이용된다.
단계 10(S10)에서 에치 스타퍼(ES) 및 액티브층(ACT1, ACT3)이 형성된 게이트 절연막(GI) 상에 데이터 라인(DL), 소스 전극(S1, S2), 드레인 전극(D1, D2) 및 제1 전원 라인(PL1)을 포함하는 제2 전극 그룹이 형성된다. 제2 전극 그룹은 스퍼터링 방법 등의 증착 방법을 통해 소스/드레인 금속층이 형성된 다음, 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 소스/드레인 금속층이 패터닝됨으로써 형성된다. 소스/드레인 금속층으로는 티타늄(Ti), 텅스텐(W), 알루미늄(Al)계 금속, 몰리브덴(Mo), 구리(Cu) 등이 이용된다.
단계 12(S12)에서 제2 전극 그룹이 형성된 게이트 절연막(GI) 상에 컨택홀들(H1, H2, H3)을 구비하는 페시베이션층(PAS)이 형성된다. 페시베이션층(PAS)은 유기 절연 물질 또는 무기 절연 물질을 게이트 절연막(GI) 상에 전면 증착한 다음, 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 페시베이션층(PAS)을 관통하고 게이트 절연막(GI)을 선택적으로 관통하는 컨택홀들(H1, H2, H3)이 형성된다. 페시베이션층(PAS)으로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용되거나, 아크릴계 수지 등와 같은 유기 절연 물질이 이용된다. 컨택홀(H1, H3)은 페시베이션층(PAS)을 관통하도록 형성되고, 컨택홀(H2)은 페시베이션층(PAS) 및 게이트 절연막(GI)을 관통하도록 형성된다.
단계 14(S14)에서 페시베이션층(PAS) 상에 화소 전극(PXL), 제2 보조 라인(AL2), 제2 게이트 전극(G22) 및 컨택 전극(CE)을 포함하는 제3 전극 그룹이 형성된다. 제3 전극 그룹은 스퍼터링 방법 등의 증착 방법을 통해 투명 전극층이 형성된 다음, 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 투명 전극층이 패터닝됨으로써 형성된다. 투명 전극층으로는 ITO(Indium Tin Oxide; ITO), IZO(Indum Zinc Oxide; IZO), ZnO 등의 금속 산화물이 주로 이용된다. 또한, 투명 전극층은 투과형 금속 박막과 상기 금속 산화물층이 교대로 적층된 멀티레이어 구조로 형성될 수 있다.
한편, 페시베이션층(PAS)과 화소 전극(PXL) 사이에는 필요에 따라 제2 소스/드레인 금속층(도시하지 않음) 및 제2 페시베이션층(도시하지 않음)이 추가로 더 형성될 수 있다. 이 경우 제2 보조 라인(AL2) 및 제2 게이트 전극(G22)은 페시베이션층(PAS)과 제2 페시베이션층(도시하지 않음) 사이의 제2 소스/드레인 금속층(도시하지 않음)으로 형성될 수 있다. 또한, 제2 보조 라인(AL2)은 제2 소스/드레인 금속층 및 투명 전극층으로 형성될 수 있다.
도 5는 본 발명의 제2 실시예에 따른 화소 회로의 I-I'선에 대한 단면도이다.
도 5에 나타낸 화소 회로는 구동 TFT(DT)가 폴리 실리콘을 액티브층으로 이용한 탑 게이트(Top Gate) 구조로 형성된 경우를 나타낸 것이며, 도시하지 않은 스위칭 TFT(ST)도 구동 TFT(DT)와 동일하게 탑 게이트 구조로 형성된다. 도 5에 도시되지 않은 구성은 도 2의 평면도와 동일하므로 중복 구성에 대한 설명은 생략하기로 한다.
구동 TFT(DT)는 게이트 절연막(GI) 상의 제1 게이트 전극(G21)과, 제1 게이트 전극(G21)과 게이트 절연막(GI)을 사이에 두고 하부에 형성된 액티브층(ACT2)과, 층간 절연막(IL) 및 게이트 절연막(GI)를 관통하는 소스 컨택홀(SH) 및 드레인 컨택홀(DH)을 통해 액티브층(ACT)의 소스 영역(SA) 및 드레인 영역(DA)과 각각 접속된 소스 전극(S2) 및 드레인 전극(D2)과, 버퍼막(BF)을 사이에 두고 액티브층(ACT2) 아래에서 중첩된 제2 게이트 전극(G22)을 구비한다. 제2 게이트 전극(G22)은 액티브층(ACT2)으로 외부광이 입사되는 것을 차단하여 광 누설 전류를 방지하는 차광 패턴의 역할도 한다. 액티브층(ACT2)은 불순물이 도핑된 소스 영역(SA) 및 드레인 영역(DA)과 불순물이 도핑되지 않은 채널 영역(CA)을 구비하고, 오프 전류를 감소시키기 위해 채널 영역(CA)과 소스 및 드레인 영역(SA,SD) 사이에 n- 불순물이 주입된 엘디디(Light Droped Drain; LDD) 영역(미도시) 더 구비하기도 한다.
구동 TFT(DT)의 드레인 전극(D2)은 동일층에 형성된 제1 전원 라인(PL1)과 직접 접속되고, 소스 전극(S2)은 페시베이션층(PAS)을 관통하는 컨택홀(H3)을 통해 화소 전극(PXL1)과 접속되고, 제1 게이트 전극(G21)은 페시베이션층(PAS)을 관통하고 층간 절연막(IL)을 선택적으로 관통하는 컨택홀(H1, H2; 도 2)과 컨택 전극(CE; 도 2)을 통해 스위칭 TFT(ST; 도 2)의 드레인 전극(D1; 도 2)과 접속되고, 제2 게이트 전극(G22)은 기판(SUB) 상에 동일층으로 형성된 제1 보조 라인(AL1)과 직접 접속된다.
기판(SUB) 상에 형성된 제1 보조 라인(AL1)은 버퍼층(BF), 게이트 절연막(GI), 층간 절연막(IL)을 사이에 두고 제1 전원 라인(PL1)과 중첩되어 제1 보조 커패시터(Cp1)를 형성한다. 제1 보조 라인(AL1) 및 제2 게이트 전극(G22)는 소스 TFT(ST; 도 2)의 액티브층(ACT1) 아래에 형성되는 차광 패턴(도시하지 않음)과 동일층으로 형성된다.
페이베이션층(PAS) 상에 형성된 제2 보조 라인(AL2)은 페이베이션층(PAS)을 사이에 두고 제1 전원 라인(PL1)과 중첩되어 제2 보조 커패시터(Cp2)를 형성한다.
게이트 라인(GL; 도 2)은 제1 게이트 전극(G21)과 함께 게이트 절연막(GI) 상에 형성되고, 데이터 라인(DL; 도 2)는 소스 전극(S2) 및 드레인 전극(D2)와 함께 층간 절연막(IL) 상에 형성된다.
제1 및 제2 보조 라인(AL1, AL2)은 페시베이션층(PAS)으로부터 버퍼막(BF)까지 관통하는 컨택홀(미도시)을 통해 서로 접속될 수 있으며, 이 컨택홀은 화소 어레이 내부 또는 외부에서 제1 전원 라인(PL1)과 중첩되지 않게 형성될 수 있다.
도 5에서는 구동 TFT(DT)의 단면 구조만을 도시하였으나, 스위칭 TFT(ST)도 구동 TFT(DT)와 폴리 실리콘층을 액티브층(ACT1)으로 각각 이용하고, 그 액티브층(ACT1)의 상부에 게이트 전극(G1)이 각각 위치하는 탑 게이트 구조를 갖는다.
도 6은 도 5에 나타낸 화소 회로의 제조 방법을 단계적으로 나타낸 순서도이다.
단계 22(S22)에서 기판(SUB) 상에 차광 패턴(도시하지 않음), 제1 보조 라인(AL1) 및 제2 게이트 전극(G22)을 포함하는 제1 전극 그룹이 형성된다. 제1 전극 그룹은 기판(SUB) 상에 스퍼터링 방법 등의 증착 방법을 통해 차광 금속층이 형성된 다음, 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 차광 금속층이 패터닝됨으로써 형성된다. 차광 금속층으로는 반사율이 상대적으로 낮은 크롬(Cr), 몰리브덴(Mo) 등과 같은 금속 물질이 이용된다.
단계 24(S24)에서 기판(SUB) 상에 상기 제1 전극 그룹을 덮는 버퍼막(BF)이 PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 증착 공정을 통해 형성된다. 버퍼막(GI)으로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용된다.
단계 26(S26)에서 버퍼막(BF) 상에 액티브층(ACT1, ACT2)이 형성된다. 액티브층(ACT1, ACT2)은 버퍼막(BF) 상에 PECVD 등의 증착 공정을 통해 비정질 실리콘층을 형성한 후 레이저/열처리 공정으로 결정화하여 폴리-실리콘층으로 변환한 다음, 폴리-실리콘을 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝함으로써 형성된다.
단계 28(S28)에서 버퍼막(BF) 상에 액티브층(ACT1, ACT2)을 덮는 게이트 절연막(GI)이 PECVD 등의 증착 공정을 통해 형성된다. 게이트 절연막(GI)으로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용된다.
단계 30(S30)에서 게이트 절연막(GI) 상에 게이트 라인(GL) 및 게이트 전극(G1, G21)을 포함하는 제2 전극 그룹이 형성된다. 제2 전극 그룹은 게이트 절연막(GI) 상에 스퍼터링 등의 증착 공정을 통해 게이트 금속층이 형성된 다음, 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 게이트 금속층이 패터닝됨으로써 형성된다. 게이트 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금, Mo-Ti 합금 등과 같이 금속 물질로 이용된다. 그 다음, 게이트 전극(G1, G21)을 마스크로 이용하여 액티브층(ACT1, ACT2) 각각에 n+ 불순물을 주입하여 액티브층(ACT1, ACT2)에서 채널 영역(CA)을 사이에 두고 마주보는 소스 영역(SA) 및 드레인 영역(DA)을 형성한다.
단계 32(S32)에서 게이트 절연막(GI) 상에 상기 제2 전극 그룹을 덮는 층간 절연막(IL)이 PECVD 등의 증착 공정을 통해 형성되고, 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 층간 절연막(IL)이 패터닝됨으로써 액티브층(ACT1, ACT2)의 소스 영역(SA) 및 드레인 영역(DA)을 각각 노출하는 소스 컨택홀(SH) 및 드레인 컨택홀(DH)이 형성된다. 층간 절연막(IL)으로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용된다.
단계 34(S34)에서 층간 절연막(IL) 상에 데이터 라인(DL), 소스 전극(S1, S2), 드레인 전극(D1, D2) 및 제1 전원 라인(PL1)을 포함하는 제3 전극 그룹이 형성된다. 제3 전극 그룹은 스퍼터링 방법 등의 증착 방법을 통해 소스/드레인 금속층이 형성된 다음, 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 소스/드레인 금속층이 패터닝됨으로써 형성된다. 소스/드레인 금속층으로는 티타늄(Ti), 텅스텐(W), 알루미늄(Al)계 금속, 몰리브덴(Mo), 구리(Cu) 등이 이용된다.
단계 36(S36)에서 제3 전극 그룹이 형성된 층간 절연막(IL) 상에 컨택홀들(H1, H2, H3)을 구비하는 페시베이션층(PAS)이 형성된다. 페시베이션층(PAS)은 유기 절연 물질 또는 무기 절연 물질을 층간 절연막(IL) 상에 전면 증착한 다음, 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 페시베이션층(PAS)을 관통하고 층간 절연막(IL) 및 게이트 절연막(GI)을 선택적으로 관통하는 컨택홀들(H1, H2, H3)이 형성된다. 페시베이션층(PAS)으로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용되거나, 아크릴계 수지 등와 같은 유기 절연 물질이 이용된다. 컨택홀(H1, H3)은 페시베이션층(PAS)을 관통하도록 형성되고, 컨택홀(H2)은 페시베이션층(PAS)에서 게이트 절연막(GI)까지 관통하도록 형성된다.
단계 38(S38)에서 페시베이션층(PAS) 상에 화소 전극(PXL), 제2 보조 라인(AL2) 및 컨택 전극(CE)을 포함하는 제3 전극 그룹이 형성된다. 제3 전극 그룹은 스퍼터링 방법 등의 증착 방법을 통해 투명 전극층이 형성된 다음, 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 투명 전극층이 패터닝됨으로써 형성된다. 투명 전극층으로는 ITO(Indium Tin Oxide; ITO), IZO(Indum Zinc Oxide; IZO), ZnO 등의 금속 산화물이 주로 이용된다. 또한, 투명 전극층은 투과형 금속 박막과 상기 금속 산화물층이 교대로 적층된 멀티레이어 구조로 형성될 수 있다.
도 7은 본 발명의 실시예에 적용되는 더블 게이트 구조의 TFT에서 제2 게이트 전극에 의해 임계 전압(Vth)이 제어되는 것을 보여주는 그래프이다.
도 7을 참조하면, 도 3에서 예시한 바텀 게이트 구조의 TFT(DT)와 도 6에서 예시한 탑 게이트 구조의 TFT(DT)가 제2 게이트 전극(G22)에 공급되는 전압을 조절함으로써 포지티브(+) 및 네거티브(-) 쪽으로 임계 전압(Vth)을 조절할 수 있음을 알 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 OLED 표시 장치 및 그 제조 방법은 전원 라인과 절연막을 사이에 두고 상하부에서 각각 중첩되는 한 쌍의 보조 라인을 추가하여 상하부 보조 커패시터를 형성하여 전원 라인의 전압 강하를 보상함으로써 각 화소의 구동 전류가 증가하더라도 전원 라인이 안정된 전원을 공급하여 휘도 불균일을 최소화할 수 있다.
또한, 본 발명에 따른 OLED 표시 장치 및 그 제조 방법은 전원 라인과 중첩하는 한 쌍의 보조 라인 중 하나를 각 화소의 구동 TFT와 중첩시켜서 임계 전압 조절을 위한 추가 게이트 전극으로도 이용함으로써 시간 경과에 따라 가변되는 구동 TFT의 임계 전압을 보상하여 휘도 감소를 최소화할 수 있으므로 수명을 증가시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
PC: 화소 회로 GL: 게이트 라인
DL: 데이터 라인 PL1, PL2: 전원 라인
AL1, AL2: 보조 라인 ST: 스위칭 TFT
DT: 구동 TFT Cst: 스토리지 커패시터
Cp1, Cp2: 보조 커패시터 G1, G21, G22: 게이트 전극
S1, S2: 소스 전극 D1, D2: 드레인 전극
SCAN: 스캔 신호 Vdata: 데이터 신호
ELVDD: 고전위 전원 ELVSS: 저전위 전원
AV1, AV2: 보조 전압 H1, H2, H3: 컨택홀
PXL: 화소 전극 CE: 컨택 전극
ACT1, ACT2: 액티브층 SUB: 기판
GI: 게이트 절연막 ES: 에치 스타퍼
PAS: 페시베이션층 BF: 버퍼층
DL: 데이터 라인 PL1, PL2: 전원 라인
AL1, AL2: 보조 라인 ST: 스위칭 TFT
DT: 구동 TFT Cst: 스토리지 커패시터
Cp1, Cp2: 보조 커패시터 G1, G21, G22: 게이트 전극
S1, S2: 소스 전극 D1, D2: 드레인 전극
SCAN: 스캔 신호 Vdata: 데이터 신호
ELVDD: 고전위 전원 ELVSS: 저전위 전원
AV1, AV2: 보조 전압 H1, H2, H3: 컨택홀
PXL: 화소 전극 CE: 컨택 전극
ACT1, ACT2: 액티브층 SUB: 기판
GI: 게이트 절연막 ES: 에치 스타퍼
PAS: 페시베이션층 BF: 버퍼층
Claims (12)
- 유기 발광 다이오드(이하 OLED) 소자와;
게이트 라인 및 데이터 라인과 접속되어 상기 OLED 소자를 독립적으로 구동하며, 상기 OLED 소자에 공급되는 전류를 제어하는 구동 박막 트랜지스터(이하 TFT)를 포함하는 화소 회로와;
상기 화소 회로를 경유하여 상기 OLED 소자로 고전위 전원을 공급하는 전원 라인과;
상기 전원 라인의 상부 절연막을 사이에 두고 상기 전원 라인과 적어도 일부가 중첩되어 제1 보조 커패시터를 형성하는 제1 보조 라인과, 상기 전원 라인의 하부 절연막을 사이에 두고 상기 전원 라인과 적어도 일부가 중첩되어 제2 보조 커패시터를 형성하는 제2 보조 라인 중 적어도 하나를 구비하고;
상기 화소 회로는 상기 제1 및 제2 보조 라인 중 어느 하나와 접속되어 상기 구동 TFT의 임계 전압(이하, Vth)을 조절하는 Vth 조절용 게이트 전극을 더 포함하는 OLED 표시 장치. - 청구항 1에 있어서,
상기 제1 및 제2 보조 라인에는 상기 전원 라인과 다른 전압이 공급되고,
상기 제1 및 제2 보조 라인에는 서로 동일하거나 다른 전압이 공급되며,
상기 제1 및 제2 보조 라인은 상기 상부 절연막 및 하부 절연막을 관통하는 컨택홀을 통해 서로 접속되거나 서로 접속되지 않고 독립적으로 형성되는 OLED 표시 장치. - 청구항 2에 있어서,
상기 전원 라인은 수평 방향으로 인접한 2개의 제1 및 제2 화소 회로 사이에 위치하여 상기 제1 및 제2 화소 회로의 구동 TFT와 공통 접속되고;
상기 Vth 조절용 게이트 전극은 상기 전원 라인으로부터 양측부로 신장되어 상기 제1 및 제2 화소 회로 각각에서 상기 구동 TFT의 게이트 전극과 액티브층을 사이에 두고 각각 중첩하는 OLED 표시 장치. - 청구항 3에 있어서,
상기 구동 TFT의 게이트 전극은 상기 액티브층과 그 하부의 게이트 절연막을 사이에 두고 중첩되고;
상기 Vth 조절용 게이트 전극은 상기 액티브층과 그 상부의 페시베이션층을 사이에 두고 중첩하는 OLED 표시 장치. - 청구항 4에 있어서,
상기 전원 라인은 상기 구동 TFT의 소스 전극 및 드레인 전극과 동일한 소스/드레인 금속층으로 형성되어 상기 구동 TFT의 소스 전극 및 드레인 전극 중 어느 한 전극과 접속되고;
상기 구동 TFT의 상기 소스 전극 및 드레인 전극 중 나머지 한 전극은 상기 페시베이션층 상에 형성되어 상기 OLED 소자의 한 전극 역할을 하는 화소 전극과 컨택홀을 통해 접속되고;
상기 제1 보조 라인은 상기 구동 TFT의 게이트 전극과 동일한 게이트 금속층으로 형성되어 상기 전원 라인과 게이트 절연막을 사이에 두고 중첩되고;
상기 제2 보조 라인은 상기 화소 전극과 동일한 투명 도전층으로 형성되어 상기 전원 라인과 상기 페시베이션층을 사이에 두고 중첩되거나, 상기 전원 라인과 상기 페시베이션층 사이에 제2 페시베이션층을 사이에 두고 형성되는 제2 소스/드레인 금속층으로 형성되어 상기 전원 라인과 상기 제2 페시베이션층을 사이에 두고 중첩되거나, 상기 투명 도전층 및 상기 제2 소스/드레인 금속층으로 형성되는 OLED 표시 장치. - 청구항 3에 있어서,
상기 구동 TFT의 게이트 전극은 상기 액티브층과 그 상부의 게이트 절연막을 사이에 두고 중첩되고;
상기 Vth 조절용 게이트 전극은 상기 액티브층과 그 하부의 버퍼층을 사이에 두고 중첩하여 상기 액티브층으로 입사되는 광을 차단하는 차광 패턴 역할도 갖는 OLED 표시 장치. - 청구항 6에 있어서,
상기 전원 라인은 상기 구동 TFT의 소스 전극 및 드레인 전극과 동일한 소스/드레인 금속층으로 형성되어 상기 구동 TFT의 소스 전극 및 드레인 전극 중 어느 한 전극과 접속되고;
상기 구동 TFT의 상기 소스 전극 및 드레인 전극 중 나머지 한 전극은 그 위의 페시베이션층 상에 형성되어 상기 OLED 소자의 한 전극 역할을 하는 화소 전극과 컨택홀을 통해 접속되고;
상기 제1 보조 라인은 상기 Vth 조절용 게이트 전극과 동일한 차광 금속층으로 형성되어 상기 전원 라인과 상기 버퍼층 및 게이트 절연막을 포함하는 다수의 절연막을 사이에 두고 중첩되고;
상기 제2 보조 라인은 상기 화소 전극과 동일한 도전층으로 형성되어 상기 전원 라인과 상기 페시베이션층을 사이에 두고 중첩되는 OLED 표시 장치. - 전원 라인 및 OLED 소자 사이에 접속된 구동 TFT를 포함하는 화소 회로를 구비하는 OLED 표시 장치의 제조 방법에 있어서,
상기 구동 TFT의 소스 전극 및 드레인 전극과 함께 상기 전원 라인을 소스/드레인 금속층으로 형성하는 단계와;
상기 전원 라인의 상부 절연막을 사이에 두고 상기 전원 라인과 적어도 일부가 중첩되어 제1 보조 커패시터를 형성하는 제1 보조 라인과, 상기 전원 라인의 하부 절연막을 사이에 두고 상기 전원 라인과 적어도 일부가 중첩되어 제2 보조 커패시터를 형성하는 제2 보조 라인 중 적어도 하나를 형성하는 단계와;
상기 제1 및 제2 보조 라인 중 어느 하나와 접속되어 상기 구동 TFT의 Vth를 조절하는 Vth 조절용 게이트 전극을 형성하는 단계를 포함하고;
상기 제1 및 제2 보조 라인은 상기 상부 절연막 및 하부 절연막을 관통하는 컨택홀을 통해 서로 접속되거나 서로 접속되지 않고 독립적으로 형성되는 OLED 표시 장치의 제조 방법. - 삭제
- 청구항 8에 있어서,
상기 전원 라인은 수평 방향으로 인접한 2개의 제1 및 제2 화소 회로 사이에 위치하여 상기 제1 및 제2 화소 회로의 구동 TFT와 공통 접속되고;
상기 Vth 조절용 게이트 전극은 상기 전원 라인으로부터 양측부로 신장되어 상기 제1 및 제2 화소 회로 각각에서 상기 구동 TFT의 게이트 전극과 액티브층을 사이에 두고 각각 중첩하도록 형성되는 OLED 표시 장치의 제조 방법. - 청구항 10에 있어서,
기판 상에 상기 구동 TFT의 게이트 전극과 상기 제1 보조 라인을 게이트 금속층으로 형성하는 단계와;
상기 게이트 금속층 상에 게이트 절연막을 형성하는 단계와;
상기 게이트 절연막 상에 상기 구동 TFT의 액티브층을 형성하는 단계와;
상기 액티브층과 접속하는 상기 구동 TFT의 소스 전극 및 드레인 전극과, 상기 전원 라인을 소스/드레인 금속층으로 형성하는 단계와;
상기 소스/드레인 금속층 상에 페시베이션층을 형성하고 상기 적어도 페시베이션층을 관통하는 컨택홀을 형성하는 단계와;
상기 컨택홀을 통해 상기 구동 TFT와 접속되는 화소 전극과 함께 상기 제2 보조 라인 및 상기 Vth 조절용 게이트 전극을 투명 도전층으로 형성하는 단계를 포함하는 OLED 표시 장치의 제조 방법. - 청구항 8에 있어서,
기판 상에 상기 Vth 조절용 게이트 전극 및 상기 제1 보조 라인을 차광 금속층으로 형성하는 단계와;
상기 차광 금속층 상에 버퍼층을 형성하는 단계와;
상기 버퍼층 상에 상기 구동 TFT의 액티브층을 형성하는 단계와;
상기 액티브층 상에 게이트 절연막을 형성하는 단계와;
상기 게이트 절연막 상에 상기 구동 TFT의 게이트 전극을 형성하는 단계와;
상기 게이트 전극 상에 층간 절연막을 형성하고 상기 액티브층의 소스 영역 및 드레인 영역을 노출하는 소스 컨택홀 및 드레인 컨택홀을 형성하는 단계와;
상기 층간 절연막 상에 상기 소스 컨택홀 및 드레인 컨택홀을 통해 상기 액티브층의 소스 영역 및 드레인 영역과 각각 접속하는 상기 구동 TFT의 소스 전극 및 드레인 전극과 함께 상기 전원 라인을 소스/드레인 금속층으로 형성하는 단계와;
상기 소스/드레인 금속층 상에 페시베이션층을 형성하고 상기 적어도 페시베이션층을 관통하는 컨택홀을 형성하는 단계와;
상기 컨택홀을 통해 상기 구동 TFT와 접속되는 화소 전극과 함께 상기 제2 보조 라인을 투명 도전층으로 형성하는 단계를 포함하는 OLED 표시 장치의 제조 방법.
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