KR102180067B1 - 박막트랜지스터 어레이 기판 - Google Patents
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Abstract
본원의 일 실시예는 제 1 방향으로 형성되는 게이트라인; 상기 제 1 방향에 교차하는 제 2 방향으로 형성되는 데이터라인; 상기 데이터라인과 동일층에 상기 제 2 방향으로 형성되고, 상기 데이터라인으로부터 이격되는 전원라인; 상기 게이트라인에 연결되는 제 1 게이트전극과, 상기 제 1 게이트전극과 오버랩하는 제 1 액티브층과, 상기 제 1 액티브층의 양측에 연결되는 제 1 소스전극 및 제 1 드레인전극을 포함하는 제 1 박막트랜지스터; 기판 상에 형성되는 차광패턴; 상기 차광패턴을 덮는 버퍼막 상에 형성되고 상기 차광패턴에 오버랩하는 제 2 액티브층과, 상기 제 2 액티브층의 일부를 덮는 게이트절연막 상에 형성되고 상기 제 1 박막트랜지스터에 연결되는 제 2 게이트전극과, 상기 제 2 액티브층 및 상기 제 2 게이트전극을 덮는 층간절연막 상에 형성되고 상기 제 2 액티브층의 양측에 연결되는 제 2 소스전극 및 제 2 드레인전극을 포함하는 제 2 박막트랜지스터; 및 상기 기판 상에 상기 제 1 방향으로 형성되고, 상기 차광패턴으로부터 이격되며, 상기 데이터라인에 교차하는 전원브릿지패턴을 포함하는 박막트랜지스터 어레이 기판을 제공한다.
Description
본원은 능동 매트릭스 구동 방식(Active Matrix Driving Mode)의 표시장치에 구비되는 박막트랜지스터 어레이 기판에 관한 것이다.
본격적인 정보화 시대로 접어듦에 따라, 전기적 정보신호를 시각적으로 표시하는 디스플레이(display) 분야가 급속도로 발전하고 있다. 이에, 여러가지 다양한 평판표시장치(Flat Display Device)에 대해 박형화, 경량화 및 저소비전력화 등의 성능을 개발시키기 위한 연구가 계속되고 있다.
이 같은 평판표시장치의 대표적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro Luminescence Display device: ELD), 전기습윤표시장치(Electro-Wetting Display device: EWD) 및 유기발광표시장치(Organic Light Emitting Display device: OLED) 등을 들 수 있다.
이와 같은 평판표시장치들은 공통적으로, 영상을 구현하기 위한 평판표시패널을 필수적으로 포함한다. 평판표시패널은 고유의 발광물질 또는 편광물질을 사이에 둔 한 쌍의 기판이 대면합착된 구조이다.
그리고, 평판표시장치가 복수의 화소를 개별적으로 구동하는 능동 매트릭스 구동 방식(active matrix driving mode)인 경우, 대향 합착된 한 쌍의 기판 중 어느 하나는 박막트랜지스터 어레이 기판으로 마련된다.
일반적인 박막트랜지스터 어레이 기판은 상호 교차하는 방향으로 형성되는 게이트라인과 데이터라인, 및 복수의 화소영역에 대응하는 복수의 박막트랜지스터를 포함한다. 여기서, 각 박막트랜지스터는 적어도 일부가 상호 오버랩하는 게이트전극과 액티브층, 및 액티브층의 양측에 접하고 상호 이격되는 소스전극과 드레인전극을 포함한다.
액티브층은 산화물반도체(Oxide Semiconductor), 폴리실리콘(poly Silicon: 결정질 실리콘) 및 아몰포스 실리콘(amorphous Silicon: a-Si: 비결정질 실리콘) 중 어느 하나로 형성될 수 있다. 이 중에서, 액티브층이 산화물반도체로 형성되는 경우, 시인성이 낮은 장점과, 캐리어 이동도가 높아서 문턱전압이 낮아질 수 있는 장점이 있는 반면, 물질 내 산소 이탈로 인해 용이하게 도체화되는 단점과, 광에 대한 반응성이 높아서 누설전류가 용이하게 발생되는 단점이 있다.
이에 따라, 산화물반도체의 액티브층을 구비하는 경우, 산화물반도체 내의 산소 이탈을 방지하기 위하여, 액티브층의 상, 하부에는 무기절연재료의 절연막이 형성된다. 또한, 누설전류를 방지하기 위하여, 액티브층의 상, 하부에 액티브층과 오버랩하는 차광부재가 마련된다.
한편, 유기발광표시장치(OLED)는 복수의 화소영역에 대응하는 복수의 유기발광소자를 포함한다. 각 유기발광소자는 상호 대향하는 제 1 및 제 2 전극과, 두 전극 사이에 유기발광물질로 형성되는 발광층을 포함하고, 제 1 및 제 2 전극 사이의 구동전류에 따라, 광을 방출한다.
이러한 유기발광표시장치의 박막트랜지스터 어레이 기판은 각 화소영역에 대응하는 제 1, 제 2 및 제 3 박막트랜지스터를 포함할 수 있다. 제 1 박막트랜지스터는 각 화소영역의 구동 여부를 선택하기 위한 스위칭 소자이고, 제 2 박막트랜지스터는 선택된 화소영역의 유기발광소자에 구동전류를 공급하기 위한 소자이며, 제 3 박막트랜지스터는 높은 레벨의 구동전류로 인해 제 2 박막 트랜지스터가 열화되는 것을 보상하기 위한 스위칭 소자이다.
더불어, 유기발광표시장치의 박막트랜지스터 어레이 기판은 제 1, 제 2 및 제 3 박막트랜지스터 각각과 연결되는 다양한 종류의 신호배선을 포함함으로써, 서로 다른 신호배선 사이의 교차영역이 더 많이 발생하므로, 서로 다른 신호배선 사이의 쇼트 불량이 용이하게 발생될 수 있는 문제점이 있다.
이와 같은 쇼트 불량을 방지하기 위해서는 서로 다른 신호배선 사이에 소정 두께의 절연막을 형성할 필요가 있다. 그러나, 무기절연재료를 임계 이상의 두께로 형성하는 공정은 장시간 및 고비용이 소모되는 문제점이 있다.
본원은 서로 다른 신호배선 사이의 쇼트 불량이 감소될 수 있는 박막트랜지스터 어레이 기판을 제공하기 위한 것이다.
이와 같은 과제를 해결하기 위하여, 본원은 제 1 방향으로 형성되는 게이트라인; 상기 제 1 방향에 교차하는 제 2 방향으로 형성되는 데이터라인; 상기 데이터라인과 동일층에 상기 제 2 방향으로 형성되고, 상기 데이터라인으로부터 이격되는 전원라인; 상기 게이트라인에 연결되는 제 1 게이트전극과, 상기 제 1 게이트전극과 오버랩하는 제 1 액티브층과, 상기 제 1 액티브층의 양측에 연결되는 제 1 소스전극 및 제 1 드레인전극을 포함하는 제 1 박막트랜지스터; 기판 상에 형성되는 차광패턴; 상기 차광패턴을 덮는 버퍼막 상에 형성되고 상기 차광패턴에 오버랩하는 제 2 액티브층과, 상기 제 2 액티브층의 일부를 덮는 게이트절연막 상에 형성되고 상기 제 1 박막트랜지스터에 연결되는 제 2 게이트전극과, 상기 제 2 액티브층 및 상기 제 2 게이트전극을 덮는 층간절연막 상에 형성되고 상기 제 2 액티브층의 양측에 연결되는 제 2 소스전극 및 제 2 드레인전극을 포함하는 제 2 박막트랜지스터; 및 상기 기판 상에 상기 제 1 방향으로 형성되고, 상기 차광패턴으로부터 이격되며, 상기 데이터라인에 교차하는 전원브릿지패턴을 포함하는 박막트랜지스터 어레이 기판을 제공한다.
본원의 일 실시예에 따른 박막트랜지스터 어레이 기판은 각 화소영역에 대응하는 제 1, 제 2 및 제 3 박막트랜지스터 중 적어도 하나의 액티브층과 기판 사이에, 액티브층과 오버랩하도록 형성된 차광패턴을 포함한다. 이러한 차광패턴에 의해, 기판으로부터 산화물반도체의 액티브층으로 입사되는 광이 차단될 수 있다. 그러므로, 광에 의한 박막트랜지스터의 누설전류가 방지될 수 있고, 그로 인해 박막트랜지스터 어레이 기판의 소비전력 및 오작동이 개선될 수 있다.
그리고, 전원라인과 제 2 박막트랜지스터 사이를 연결하도록 데이터라인에 교차하는 전원브릿지패턴, 및 리셋기준라인과 제 3 박막트랜지스터 사이를 연결하도록 데이터라인에 교차하는 리셋브릿지패턴을 더 포함한다.
이때, 전원브릿지패턴과 리셋브릿지패턴 각각은 차광패턴과 동일층, 즉 기판 상에 형성되고, 버퍼막과 층간절연막으로 덮이며, 데이터라인은 층간절연막 상에 형성된다.
이에 따라, 전원브릿지패턴과 리셋브릿지패턴 각각과 데이터라인 사이에는 층간절연막뿐만 아니라 버퍼막이 더 개재된다. 즉, 전원브릿지패턴과 리셋브릿지패턴 각각과 데이터라인은 층간절연막 및 버퍼막에 의해 상호 절연된다. 이로써, 전원브릿지패턴과 리셋브릿지패턴 각각과 데이터라인 사이의 쇼트 불량이 감소될 수 있다.
특히, 산화물반도체로 형성되는 액티브층의 반도체 특성을 유지하면서도 공정시간 및 공정비용 증가를 방지하기 위하여, 층간절연막이 비교적 얇은 두께의 무기절연재료로 형성되는 경우, 전원브릿지패턴과 리셋브릿지패턴 각각과 데이터라인은 버퍼막에 의해서도 절연될 수 있으므로, 신호배선 사이의 쇼트불량이 감소될 수 있다. 이로써, 박막트랜지스터 기판의 신뢰도와 수명 및 수율이 개선될 수 있다.
도 1은 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판을 구비한 유기발광표시장치의 일부를 나타낸 등가회로도이다.
도 2는 도 1의 등가회로도에 대응하는 박막트랜지스터 어레이 기판 중 일부를 나타낸 평면도이다.
도 3은 도 2의 A 부분에 대한 상세도이다.
도 4는 도 2의 I-I'부분에 대한 단면도이다.
도 5는 본원의 일 실시예에 따른 도 2의 II-II' 부분을 나타낸 단면도이다.
도 6은 도 2의 II-II' 부분에 대한 비교예시를 나타낸 단면도이다.
도 7은 본원의 다른 일 실시예에 따른 박막트랜지스터 어레이 기판 중 일부를 나타낸 평면도이다.
도 2는 도 1의 등가회로도에 대응하는 박막트랜지스터 어레이 기판 중 일부를 나타낸 평면도이다.
도 3은 도 2의 A 부분에 대한 상세도이다.
도 4는 도 2의 I-I'부분에 대한 단면도이다.
도 5는 본원의 일 실시예에 따른 도 2의 II-II' 부분을 나타낸 단면도이다.
도 6은 도 2의 II-II' 부분에 대한 비교예시를 나타낸 단면도이다.
도 7은 본원의 다른 일 실시예에 따른 박막트랜지스터 어레이 기판 중 일부를 나타낸 평면도이다.
이하, 본원의 각 실시예에 따른 박막트랜지스터 어레이 기판에 대하여 첨부한 도면을 참고로 하여 상세히 설명하기로 한다.
먼저, 도 1을 참조하여 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판을 구비한 유기발광표시장치에 대해 설명한다.
도 1은 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판을 구비한 유기발광표시장치의 일부를 나타낸 등가회로도이다.
도 1에 도시한 바와 같이, 유기발광표시장치는 박막트랜지스터 어레이 기판과, 박막트랜지스터 어레이 기판에 연결되는 복수의 유기발광소자(ED)를 포함한다.
구체적으로, 박막트랜지스터 어레이 기판은 표시영역에 복수의 화소영역(PA)이 정의되도록 상호 교차하는 게이트라인(GL)과 데이터라인(DL), 데이터라인(DL)에 평행하게 형성되는 전원라인(PL)과 리셋기준라인(RL), 및 각 화소영역(PA)에 대응하는 제 1, 제 2 및 제 3 박막트랜지스터(T1, T2, T3)를 포함한다.
데이터라인(DL), 전원라인(PL) 및 리셋기준라인(RL)은 상호 동일층에 형성되고, 상호 이격하며, 게이트라인(GL)과 교차한다.
그 중 데이터라인(DL)은 각각의 어느 일측에 배치되는 하나의 화소영역(PA)의 제 1 박막트랜지스터(T1)에 대응한다. 즉, 각 데이터라인(DL)은 동일한 게이트라인(GL)에 연결되는 화소영역들 중 어느 하나의 화소영역(PA)의 제 1 박막트랜지스터(T1)에 데이터신호를 공급한다.
전원라인(PL)은 각각의 어느 일측에 배치되는 적어도 두 개의 화소영역(PA)의 제 2 박막트랜지스터(T2) 및 다른 일측에 배치되는 적어도 두 개의 화소영역(PA)의 제 2 박막트랜지스터(T2)에 대응한다. 즉, 각 전원라인(PL)은 동일한 게이트라인(GL)에 연결되는 화소영역들 중 전원라인(PL)의 양측에 배치되는 적어도 네 개의 화소영역(PA)의 제 2 박막트랜지스터(T2)에 전원신호를 공급한다.
이에 따라, 각 화소영역(PA)의 제 2 박막트랜지스터(T2)는 데이터라인(DL)과 다른 층에 형성되고 데이터라인(DL)에 교차하는 전원브릿지패턴(PB)을 통해 전원라인(PL)에 연결된다.
전원라인(PL)와 마찬가지로, 리셋기준라인(RL)은 각각의 어느 일측에 배치되는 적어도 두 개의 화소영역(PA)의 제 3 박막트랜지스터(T3) 및 다른 일측에 배치되는 적어도 두 개의 화소영역(PA)의 제 3 박막트랜지스터(T3)에 대응한다. 즉, 각 리셋기준라인(RL)은 동일한 게이트라인(GL)에 연결되는 화소영역들 중 리셋기준라인(RL)의 양측에 배치되는 적어도 네 개의 화소영역(PA)의 제 3 박막트랜지스터(T3)에 리셋신호를 공급한다.
이에 따라, 각 화소영역(PA)의 제 3 박막트랜지스터(T3)는, 데이터라인(DL)과 다른 층에 형성되고 데이터라인(DL)에 교차하는 리셋브릿지패턴(RB)을 통해 리셋기준라인(RL)에 연결된다.
제 1 박막트랜지스터(T1)는 제 1 게이트전극, 제 1 소스전극 및 제 1 드레인전극을 포함한다. 제 1 게이트전극은 게이트라인(GL)에 연결되고, 제 1 소스전극 및 제 1 드레인전극은 데이터라인(DL)과 제 2 박막트랜지스터(T2) 사이에 연결된다. 이러한 제 1 박막트랜지스터(T1)는 게이트라인(GL)의 게이트신호에 기초하여 턴온하면, 데이터라인(DL)의 데이터신호를 제 2 박막트랜지스터(T2)에 공급한다.
제 2 박막트랜지스터(T2)는 제 2 게이트전극, 제 2 소스전극 및 제 2 드레인전극을 포함한다. 제 2 게이트전극은 제 1 박막트랜지스터(T1)에 연결되고, 제 2 소스전극 및 제 2 드레인전극은 전원라인(PL)과 유기발광소자(ED) 사이에 연결된다. 이러한 제 2 박막트랜지스터(T2)는 제 2 박막트랜지스터(T2)로부터 공급된 데이터신호에 기초하여 턴온하면, 전원라인(PL)의 전원신호에 따른 구동전류를 유기발광소자(ED)에 공급한다.
도 1에 상세히 도시되어 있지 않으나, 유기발광소자(ED)는 상호 대향하는 애노드전극과 캐소드전극, 및 이들 전극 사이에 형성되는 유기발광층을 포함한다. 이러한 유기발광소자(ED)의 애노드전극과 캐소드전극은 제 2 박막트랜지스터(T2)와 공통전원(Vcom) 사이에 연결되고, 제 2 박막트랜지스터(T2)로부터 공급된 구동전류에 대응하는 휘도의 광을 방출한다.
이하에서는 용이한 설명을 위하여, 유기발광소자(ED)의 애노드전극과 캐소드전극 중 어느 하나를 화소전극으로 지칭한다.
제 3 박막트랜지스터(T3)는 제 3 게이트전극, 제 3 소스전극 및 제 3 드레인전극을 포함한다. 제 3 게이트전극은 게이트라인(GL)에 연결되고, 제 3 소스전극 및 제 3 드레인전극은 제 2 박막트랜지스터(T2)와 리셋기준라인(RL) 사이에 연결된다.
구체적으로, 제 3 소스전극 및 제 3 드레인전극 중 어느 하나는 제 2 박막트랜지스터(T2)의 출력단과 유기발광소자(ED) 사이의 노드에 연결되고, 다른 나머지 하나는 리셋기준라인(RL)에 연결된다. 이러한 제 3 박막트랜지스터(T3)는 게이트라인(GL)의 게이트신호에 기초하여 턴온하면, 리셋기준신호(RL)의 리셋신호를 유기발광소자(ED)에 공급하여, 유기발광소자(ED)를 초기화(리셋)한다.
더불어, 박막트랜지스터 어레이 기판은 제 1 박막트랜지스터(T1)와 제 2 박막트랜지스터(T2) 사이에 연결되는 스토리지커패시터(Cst)를 더 포함할 수 있다. 구체적으로, 스토리지커패시터(Cst)의 일단은 제 1 박막트랜지스터(T1)의 출력단과 제 2 박막트랜지스터(T2)의 제 2 게이트전극 사이의 노드에 연결되고, 다른 나머지 일단은 제 2 박막트랜지스터(T2)의 출력단과 유기발광소자(ED) 사이의 노드에 연결된다. 이러한 스토리지커패시터(Cst)는 유기발광소자(ED)와 병렬 연결되므로, 일 프레임 동안 유기발광소자(ED)에 공급되는 구동전류를 유지시킨다.
그리고, 제 3 박막트랜지스터(T3)가 턴온하면, 유기발광소자(ED)와 함께, 스토리지커패시터(Cst)의 충진 전압 또한 초기화(리셋)된다.
이어서, 도 2 내지 도 6을 참조하여, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판에 대해 설명한다.
도 2는 도 1의 등가회로도에 대응하는 박막트랜지스터 어레이 기판 중 일부를 나타낸 평면도이다. 도 3은 도 2의 A 부분에 대한 상세도이고, 도 4는 도 2의 I-I'부분에 대한 단면도이며, 도 5는 본원의 일 실시예에 따른 도 2의 II-II' 부분을 나타낸 단면도이다. 그리고, 도 6은 도 2의 II-II' 부분에 대한 비교예시를 나타낸 단면도이다.
도 2에 도시한 바와 같이, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판은 제 1 방향(도 2의 좌우방향)으로 형성되는 게이트라인(GL), 제 1 방향에 교차하는 제 2 방향(도 2의 상하방향)으로 상호 이격하게 형성되는 데이터라인(DL)과 전원라인(PL)과 리셋기준라인(RL), 및 각 화소영역(PA)에 대응하는 제 1, 제 2 및 제 3 박막트랜지스터(T1, T2, T3)를 포함한다.
그리고, 박막트랜지스터 어레이 기판은 제 1, 제 2 및 제 3 박막트랜지스터(T1, T2, T3) 중 적어도 하나와 오버랩하는 차광패턴(LS)을 더 포함한다.
예시적으로, 제 2 박막트랜지스터(T2)의 출력단은 유기발광소자(도 1의 ED)의 구동에 가장 큰 영향을 미치므로, 제 2 박막트랜지스터(T2)의 누설전류를 우선적으로 방지할 필요가 있다. 이에, 도 2의 도시와 같이, 차광패턴(LS)은 각 화소영역(PA) 중 적어도 제 2 박막트랜지스터(T2)에 오버랩하도록 형성될 수 있다.
본원의 일 실시예에 따른 박막트랜지스터 어레이 기판은 데이터라인(DL)과 다른 층에 제 1 방향으로 형성되고 데이터라인(DL)에 교차하는 전원브릿지패턴(PB) 및 리셋브릿지패턴(RB)을 더 포함한다. 여기서, 전원브릿지패턴(PB) 및 리셋브릿지패턴(RB) 각각은 차광패턴(LS)과 동일층에 형성되고, 차광패턴(LS)로부터 이격된다.
더불어, 차광패턴(LS), 전원브릿지패턴(PB) 및 리셋브릿지패턴(RB) 각각은 플로팅되는 패턴일 수 있다.
그리고, 박막트랜지스터 어레이 기판은 전원라인(PL)과 전원브릿지패턴(PB) 사이의 오버랩영역에 형성되는 제 1 전원브릿지 콘택홀(PBH1) 및 각 제 2 박막트랜지스터(T2)와 전원브릿지패턴(PB) 사이의 오버랩영역에 형성되는 제 2 전원브릿지 콘택홀(PBH2)을 더 포함한다.
이에, 전원브릿지패턴(PB)은 제 1 및 제 2 전원브릿지 콘택홀(PBH1, PHB2)을 통해 전원라인(PL) 및 제 2 박막트랜지스터(T2) 각각에 연결되므로, 전원라인(PL) 및 제 2 박막트랜지스터(T2) 사이를 연결시킨다.
이와 마찬가지로, 박막트랜지스터 어레이 기판은 리셋기준라인(RL)과 리셋브릿지패턴(RB) 사이의 오버랩영역에 형성되는 제 1 리셋브릿지 콘택홀(RBH1) 및 각 제 3 박막트랜지스터(T3)과 리셋브릿지패턴(RB) 사이의 오버랩영역에 형성되는 제 2 리셋브릿지 콘택홀(RBH2)을 더 포함한다.
이에, 리셋브릿지패턴(PB)은 제 1 및 제 2 리셋브릿지 콘택홀(RBH1, RBH2)을 통해 리셋기준라인(RL) 및 제 3 박막트랜지스터(T3) 각각에 연결되므로, 리셋기준라인(RL) 및 제 3 박막트랜지스터(T3) 사이를 연결시킨다.
도 3에 도시한 바와 같이, 제 1 박막트랜지스터(T1)는 산화물반도체로 형성되는 제 1 액티브층(ACT1), 게이트라인(GL)에서 연장된 형태로 형성되고 제 1 액티브층(ACT1)과 오버랩하는 제 1 게이트전극(GE1), 제 1 액티브층(ACT1)의 양측에 오버랩하는 제 1 소스전극(SE1) 및 제 1 드레인전극(DE1)을 포함한다.
제 1 소스전극(SE1) 및 제 1 드레인전극(DE1)은 제 1 액티브층(ACT1)과 다른 층에 형성되고, 제 1 소스콘택홀(SEH1) 및 제 1 드레인콘택홀(DEH1)을 통해 제 1 액티브층(ACT1)의 양측에 연결된다.
그리고, 제 1 소스전극(SE1) 및 제 1 드레인전극(DE1) 중 어느 하나는 데이터라인(DL)에서 연장된 형태로 형성되고, 다른 나머지 하나는 제 2 박막트랜지스터(T2)에 연결된다. 예시적으로, 도 2 및 도 3의 도시와 같이, 제 1 소스전극(SE1)은 데이터라인(DL)에 연결되고, 제 1 드레인전극(DE1)은 제 2 박막트랜지스터(T2)에 연결될 수 있다.
제 2 박막트랜지스터(T2)는 산화물반도체로 형성되고 차광패턴(LS)에 오버랩하는 제 2 액티브층(ACT2), 제 2 액티브층(ACT2)의 일부와 오버랩하는 제 2 게이트전극(GE2), 제 2 액티브층(ACT2)의 양측에 오버랩하는 제 2 소스전극(SE2) 및 제 2 드레인전극(DE2)을 포함한다.
제 2 게이트전극(GE2)은 게이트콘택홀(GEH)을 통해 제 1 박막트랜지스터(T1)의 출력단(즉, 제 1 드레인전극(DE1))에 연결된다.
제 2 소스전극(SE2) 및 제 2 드레인전극(DE2)은 제 2 액티브층(ACT2)과 다른 층에 형성되고, 제 2 소스콘택홀(SEH2) 및 제 2 드레인콘택홀(DEH2)을 통해 제 2 액티브층(ACT2)의 양측에 연결된다.
그리고, 제 2 소스전극(SE2) 및 제 2 드레인전극(DE2) 중 어느 하나는 전원브릿지패턴(PB), 제 1 및 제 2 전원브릿지 콘택홀(PBH1, PBH2)을 통해 전원라인(도 2의 PL)에 연결되고, 다른 나머지 하나는 화소콘택홀(PEH)을 통해 화소전극(PE)에 연결된다. 이때, 도 2 및 도 3에서 상세히 도시하고 있지 않으나, 화소전극(PE)은 유기발광소자(도 1의 ED)의 애노드전극과 캐소드전극 중 어느 하나를 지칭한다.
예시적으로, 도 2 및 도 3의 도시와 같이, 제 2 소스전극(SE2)은 전원라인(PL)에 연결되고, 제 2 드레인전극(DE2)은 화소전극(PE)에 연결될 수 있다.
제 3 박막트랜지스터(T3)는 산화물반도체로 형성되는 제 3 액티브층(ACT3), 게이트라인(GL)의 일부로 형성되고 제 3 액티브층(ACT3)과 오버랩하는 제 3 게이트전극(GE3), 제 3 액티브층(ACT3)의 양측에 오버랩하는 제 3 소스전극(SE3) 및 제 3 드레인전극(DE3)을 포함한다.
제 3 소스전극(SE3) 및 제 3 드레인전극(DE3)은 제 3 액티브층(ACT3)과 다른 층에 형성되고, 제 3 소스콘택홀(SEH3) 및 제 3 드레인콘택홀(DEH3)을 통해 제 3 액티브층(ACT3)의 양측에 연결된다.
그리고, 제 3 소스전극(SE3) 및 제 3 드레인전극(DE3) 중 어느 하나는 리셋브릿지패턴(RB), 제 1 및 제 2 리셋브릿지 콘택홀(RBH1, RBH2)을 통해 리셋기준라인(도 2의 RL)에 연결되고, 다른 나머지 하나는 제 2 박막트랜지스터(T2)에 연결된다.
예시적으로, 도 2 및 도 3의 도시와 같이, 제 3 소스전극(SE3)은 리셋기준라인(RL)에 연결되고, 제 3 드레인전극(DE3)은 제 2 박막트랜지스터(T2)의 제 2 드레인전극(DE2)에서 연장된 형태로 형성되어 제 2 드레인전극(DE2)에 연결될 수 있다.
한편, 제 1, 제 2 및 제 3 액티브층(ACT1, ACT2, ACT3) 각각은 산화물반도체로 형성되는데, 이때, 산화물반도체는 AxByCzO(x, y, z ≥ 0)이고, A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택되는 것일 수 있다. 예시적으로, 산화물반도체는 IGZO(In-Ga-Zn-Oxide), ITZO(In-Sn-Zn-Oxide) 및 IGO(In-Ga-Oxide) 중 어느 하나로 선택될 수 있다. 특히, 산화물반도체는 IGZO(In-Ga-Zn-Oxide)으로 선택될 수 있다.
다만, 이는 단지 예시일 뿐이며, 제 1, 제 2 및 제 3 액티브층(ACT1, ACT2, ACT3) 각각은 산화물반도체가 아니라, 폴리실리콘(poly Silicon: 결정질 실리콘) 및 아몰포스 실리콘(amorphous Silicon: a-Si: 비결정질 실리콘) 중 어느 하나로도 형성될 수 있다.
도 4에 도시한 바와 같이, 차광패턴(LS) 및 전원브릿지패턴(PB) 각각은 기판(101) 상에 상호 이격하여 절연되도록 형성된다. 이때, 차광패턴(LS) 및 전원브릿지패턴(PB) 각각은 플로팅(floating)된 패턴일 수 있다.
이러한 차광패턴(LS) 및 전원브릿지패턴(PB) 각각은 기판(101)의 전면 상에 형성되는 버퍼막(102)으로 덮인다.
제 2 박막트랜지스터(T2)는 버퍼막(102) 상에 형성된다.
구체적으로, 제 2 액티브층(ACT2)은 차광패턴(LS)을 덮은 버퍼막(102) 상에 형성되고, 차광패턴(LS)에 오버랩한다.
제 2 게이트전극(GE2)은 제 2 액티브층(ACT2)의 일부를 덮은 게이트절연막(103) 상에 형성된다. 즉, 제 2 게이트전극(GE2)은 제 2 액티브층(ACT2)의 일부와 오버랩한다. 그리고, 제 2 게이트전극(GE2)과 제 2 액티브층(ACT2) 사이에 형성된 게이트절연막(103)은 제 2 게이트전극(GE2)과 제 2 액티브층(ACT2) 사이를 절연시킨다.
제 2 액티브층(ACT2), 제 2 액티브층(ACT2) 상의 게이트절연막(103)과 제 2 게이트전극(GE2) 각각은 버퍼막(102)의 전면 상에 형성되는 층간절연막(104)으로 덮인다.
제 2 소스전극(SE2) 및 제 2 드레인전극(DE2)은 제 2 액티브층(ACT2)을 덮은 층간절연막(104) 상에 형성되고, 제 2 액티브층(ACT2)의 양측에 오버랩하며, 제 2 소스콘택홀(SEH2) 및 제 2 드레인콘택홀(DEH2)을 통해 제 2 액티브층(ACT2)의 양측에 연결된다.
여기서, 제 2 소스콘택홀(SEH2) 및 제 2 드레인콘택홀(DEH2)은 제 2 소스전극(SE2) 및 제 2 드레인전극(DE2) 각각과 제 2 액티브층(ACT2) 사이의 오버랩 영역에 형성되고, 층간절연막(104)을 관통한다.
전원라인(PL)은 제 2 소스전극(SE2) 및 제 2 드레인전극(DE2)과 마찬가지로, 층간절연막(104) 상에 형성된다. 마찬가지로, 데이터라인(DL) 또한 층간절연막(104) 상에 형성되고, 전원라인(PL)으로부터 이격되도록 배치되어, 전원라인(PL)과 절연된다.
전원브릿지패턴(PB)은 전원라인(PL)의 양측에 배치된 둘 이상의 화소영역(PA)의 제 2 소스전극(SE2) 각각과 전원라인(PL) 사이를 잇는 라인 형태로 형성된다.
제 1 전원브릿지 콘택홀(PBH1)은 전원라인(PL)과 전원브릿지패턴(PB) 사이의 오버랩 영역에 형성되고, 전원브릿지패턴(PB)의 일부를 노출하도록 버퍼막(102) 및 층간절연막(104)을 관통한다.
제 2 전원브릿지 콘택홀(PBH2)은 각 제 2 소스전극(SE2)과 전원브릿지패턴(PB) 사이의 오버랩 영역에 형성되고, 전원브릿지패턴(PB)의 다른 일부를 노출하도록 버퍼막(102) 및 층간절연막(104)을 관통한다.
이에, 전원브릿지패턴(PB)와 제 1 및 제 2 전원브릿지 콘택홀(PBH1, PBH2)을 통해, 각 제 2 소스전극(SE2)은 전원라인(PL)에 연결된다.
도 4에 상세히 도시되어 있지 않으나, 데이터라인(DL)을 사이에 두고 전원라인(PL)으로부터 이격된 제 2 소스전극(SE2) 또한 전원브릿지패턴(PB)과 제 1 및 제 2 전원브릿지 콘택홀(PBH1, PBH2)을 통해 전원라인(PL)에 연결될 수 있다.
제 2 박막트랜지스터(T2)는 층간절연막(104)의 전면 상에 형성되는 보호막(105)으로 덮인다.
그리고, 화소전극(PE)은 보호막(105) 상에 형성되고, 보호막(105)을 관통하는 화소콘택홀(PEH)을 통해 제 2 박막트랜지스터(T2)의 제 2 드레인전극(DE2)에 연결된다.
별도로 도시하고 있지 않으나, 도 4에 도시한 제 2 박막트랜지스터(T2)와 마찬가지로, 제 1 박막트랜지스터(T1)는 버퍼막(102) 상에 형성되는 제 1 액티브층(ACT1), 제 1 액티브층(ACT1)의 일부를 덮은 게이트절연막(103) 상에 형성되는 제 1 게이트전극(GE1), 층간절연막(104) 상에 형성되는 제 1 소스전극(SE1) 및 제 1 드레인전극(DE1)을 포함한다.
제 1 소스전극(SE1) 및 제 1 드레인전극(DE1)은 제 1 액티브층(ACT1)의 양측에 오버랩하고, 제 1 소스콘택홀(SEH1) 및 제 1 드레인콘택홀(DEH1)을 통해 제 1 액티브층(ACT1)의 양측에 연결된다.
제 1 소스콘택홀(SEH1) 및 제 1 드레인콘택홀(DEH1)은 제 1 소스전극(SE1) 및 제 1 드레인전극(DE1) 각각과 제 1 액티브층(ACT1) 사이의 오버랩 영역에 형성되고, 층간절연막(104)을 관통한다.
이러한 제 1 박막트랜지스터(T1)는 제 2 박막트랜지스터(T2)와 마찬가지로, 보호막(105)으로 덮인다.
도 5에 도시한 바와 같이, 제 2 박막트랜지스터(T2)와 마찬가지로, 제 3 박막트랜지스터(T3)는 버퍼막(102) 상에 형성되는 제 3 액티브층(ACT3), 제 3 액티브층(ACT3)의 일부를 덮은 게이트절연막(103) 상에 형성되는 제 3 게이트전극(GE3), 층간절연막(104) 상에 형성되는 제 3 소스전극(SE3) 및 제 3 드레인전극(DE3)을 포함한다.
제 3 소스전극(SE3) 및 제 3 드레인전극(DE3)은 제 3 액티브층(ACT3)의 양측에 오버랩하고, 제 3 소스콘택홀(SEH3) 및 제 3 드레인콘택홀(DEH3)을 통해 제 3 액티브층(ACT3)의 양측에 연결된다.
제 3 소스콘택홀(SEH3) 및 제 3 드레인콘택홀(DEH3)은 제 3 소스전극(SE3) 및 제 3 드레인전극(DE3) 각각과 제 3 액티브층(ACT3) 사이의 오버랩영역에 형성되고, 층간절연막(104)을 관통한다.
리셋기준라인(RL) 및 데이터라인(DL)은 전원라인(PL)과 마찬가지로, 층간절연막(104) 상에 형성된다.
리셋브릿지패턴(RB)은 기판(101) 상에 형성되고, 버퍼막(102) 및 층간절연막(104)으로 덮인다.
리셋브릿지패턴(RB)은 리셋기준라인(RL)의 양측에 배치된 둘 이상의 화소영역(PA)의 제 3 소스전극(SE3) 각각과 리셋기준라인(RL) 사이를 잇는 라인형태로 형성된다.
제 1 리셋브릿지 콘택홀(RBH1)은 리셋기준라인(RL)과 리셋브릿지패턴(RB) 사이의 오버랩 영역에 형성되고, 리셋브릿지패턴(RB)의 일부를 노출하도록 버퍼막(102) 및 층간절연막(104)을 관통한다.
제 2 리셋브릿지 콘택홀(RBH2)은 각 제 3 소스전극(SE3)과 리셋브릿지패턴(RB) 사이의 오버랩 영역에 형성되고, 리셋브릿지패턴(RB)의 다른 일부를 노출하도록 버퍼막(102) 및 층간절연막(104)을 관통한다.
이에, 리셋브릿지패턴(RB)과 제 1 및 제 2 리셋브릿지 콘택홀(RBH1, RBH2)을 통해, 각 제 3 소스전극(SE3)은 리셋기준라인(RL)에 연결된다.
특히, 데이터라인(DL)을 사이에 두고 리셋기준라인(RL)으로부터 이격된 제 3 소스전극(SE3') 또한 리셋브릿지패턴(RB)과 제 1 및 제 2 리셋브릿지 콘택홀(RBH1, RBH2)을 통해 리셋기준라인(RL)에 연결될 수 있다.
이러한 제 3 박막트랜지스터(T3)는 제 1 및 제 2 박막트랜지스터(T1, T2)와 마찬가지로, 층간절연막(104)의 전면 상에 형성된 보호막(105)으로 덮인다.
이상과 같이, 본원의 일 실시예에 따르면, 화소전극(PE)에 연결되어 유기발광소자(ED)에 구동전류를 공급하는 제 2 박막트랜지스터(T2)는 기판(101) 상의 차광패턴(LS)과 오버랩하는 제 2 액티브층(ACT2)을 포함한다. 이에 따라, 광에 의한 누설전류가 방지될 수 있으므로, 유기발광소자(ED)의 오작동 및 제 2 박막트랜지스터의 열화가 방지될 수 있다. 특히, 제 2 액티브층(ACT2)이 광에 민감한 산화물반도체로 형성되는 경우, 차광패턴(LS)에 의해 누설전류가 방지됨으로써, 신뢰도 및 수명이 더욱 향상될 수 있다.
그리고, 배선의 총 개수를 감소시키기 위하여, 전원라인(PL) 및 리셋기준라인(RL)은 각각의 양측에 배치되는 넷 이상의 화소영역(PA)에 대응하도록 형성된다. 이때, 일부 화소영역(PA)은 데이터라인(DL)을 사이에 두고 전원라인(PL) 및 리셋기준라인(RL) 중 적어도 하나와 이격할 수 있는데, 데이터라인(DL), 전원라인(PL) 및 리셋기준라인(RL)은 모두 동일층에 형성된다.
이에, 전원라인(PL) 및 리셋기준라인(RL) 각각과 데이터라인(DL) 사이의 쇼트를 회피하기 위하여, 각 화소영역(PA)의 제 2 및 제 3 박막트랜지스터(T2, T3)는 데이터라인(DL)과 다른 층에 형성되는 전원브릿지패턴(PB) 및 리셋브릿지패턴(RB)을 통해 전원라인(PL) 및 리셋기준라인(RL)에 연결된다.
이때, 전원브릿지패턴(PB) 및 리셋브릿지패턴(RB) 각각은 차광패턴(LS)과 동일층, 즉 기판(101) 상에 형성된다. 이와 같이 하면, 전원브릿지패턴(PB) 및 리셋브릿지패턴(RB) 각각과 데이터라인(DL) 사이에 버퍼막(102) 및 층간절연막(104)이 개재된다. 이로써, 서로 다른 신호 배선 사이의 쇼트 불량을 더욱 효과적으로 방지할 수 있다.
예시적으로, 도 6에 도시한 바와 같이, 전원브릿지패턴(PB) 및 리셋브릿지패턴(RB)이 게이트라인(GL)과 제 1, 제 2 및 제 3 게이트전극(GE1, GE2, GE3)과 동일층에 형성되는 경우, 전원브릿지패턴(PB) 및 리셋브릿지패턴(RB) 각각과 데이터라인(DL) 사이에는 층간절연막(104) 만이 개재된다.
이에, 산화물반도체 내의 산소 유실을 방지하기 위해, 층간절연막(104)이 비교적 얇은 두께(예시적으로, 480nm±오차범위)의 무기절연재료로 형성되고, 과도한 패터닝 공정으로 인해 층간절연막(104)이 일부 유실되는 경우, 전원브릿지패턴(PB) 및 리셋브릿지패턴(RB) 각각과 데이터라인(DL) 사이에서 쇼트 불량(ERROR)이 용이하게 발생할 수 있다.
그에 반해, 본원의 일 실시예에 따르면, 전원브릿지패턴(PB) 및 리셋브릿지패턴(RB) 각각과 데이터라인(DL) 사이에는 층간절연막(104)과 더불어, 소정 두께(예시적으로, 400nm±오차범위)의 버퍼막(102)이 더 개재되므로, 과도한 패터닝 공정을 인해 층간절연막(104)의 일부가 유실되더라도, 전원브릿지패턴(PB) 및 리셋브릿지패턴(RB) 각각과 데이터라인(DL) 사이에 잔존하는 버퍼막(102)에 의해, 쇼트 불량이 방지될 수 있다.
한편, 도 2 내지 도 5에서, 차광패턴(LS)은 제 2 박막트랜지스터(T2)의 제 2 액티브층(ACT2)에만 오버랩하는 것으로 도시되어 있으나, 이와 달리, 차광패턴(LS)은 제 1 및 제 3 박막트랜지스터(T1, T3)에도 오버랩할 수 있다.
도 7은 본원의 다른 일 실시예에 따른 박막트랜지스터 어레이 기판 중 일부를 나타낸 평면도이다.
도 7에 도시한 바와 같이, 차광패턴(LS)은 제 1, 제 2 및 제 3 박막트랜지스터(T1, T2, T3)의 제 1, 제 2 및 제 3 액티브층(ACT1, ACT2, ACT3) 모두와 오버랩하는 너비로 형성될 수 있다.
또는, 별도로 도시하고 있지 않으나, 박막트랜지스터 어레이 기판은 차광패턴(LS) 대신, 기판(101) 상에 형성되고 제 1, 제 2 및 제 3 액티브층(ACT1, ACT2, ACT3)에 오버랩하는 제 1, 제 2 및 제 3 차광패턴(미도시)을 포함할 수도 있다.
이와 같이, 차광패턴(LS)은 기판(101) 상에 형성되는 전원브릿지패턴(PB) 및 리셋브릿지패턴(RB)과 이격되는 범위 내에서, 제 1, 제 2 및 제 3 액티브층(ACT1, ACT2, ACT3) 중 적어도 제 2 액티브층(ACT2)과 오버랩하는 다양한 형태의 패턴으로 형성될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
GL: 게이트라인 DL: 데이터라인
PL: 전원라인 RL: 리셋기준라인
PB: 전원브릿지패턴 RB: 리셋브릿지패턴
PA: 화소영역 ED: 유기발광소자
T1, T2, T3: 제 1, 제 2 및 제 3 박막트랜지스터
PBH1, PBH2: 제 1 및 제 2 전원브릿지 콘택홀
RBH1, RBH2: 제 1 및 제 2 리셋브릿지 콘택홀
LS: 차광패턴 PE: 화소전극
101: 기판 102: 버퍼막
103: 게이트절연막 104: 층간절연막
105: 보호막
PL: 전원라인 RL: 리셋기준라인
PB: 전원브릿지패턴 RB: 리셋브릿지패턴
PA: 화소영역 ED: 유기발광소자
T1, T2, T3: 제 1, 제 2 및 제 3 박막트랜지스터
PBH1, PBH2: 제 1 및 제 2 전원브릿지 콘택홀
RBH1, RBH2: 제 1 및 제 2 리셋브릿지 콘택홀
LS: 차광패턴 PE: 화소전극
101: 기판 102: 버퍼막
103: 게이트절연막 104: 층간절연막
105: 보호막
Claims (10)
- 제 1 방향으로 형성되는 게이트라인;
상기 제 1 방향에 교차하는 제 2 방향으로 형성되는 데이터라인;
상기 데이터라인과 동일층에 상기 제 2 방향으로 형성되고, 상기 데이터라인으로부터 이격되는 전원라인;
상기 게이트라인에 연결되는 제 1 게이트전극과, 상기 제 1 게이트전극과 오버랩하는 제 1 액티브층과, 상기 제 1 액티브층의 양측에 연결되는 제 1 소스전극 및 제 1 드레인전극을 포함하는 제 1 박막트랜지스터;
기판 상에 형성되는 차광패턴;
상기 차광패턴을 덮는 버퍼막 상에 형성되고 상기 차광패턴에 오버랩하는 제 2 액티브층과, 상기 제 2 액티브층의 일부를 덮는 게이트절연막 상에 형성되고 상기 제 1 박막트랜지스터에 연결되는 제 2 게이트전극과, 상기 제 2 액티브층 및 상기 제 2 게이트전극을 덮는 층간절연막 상에 형성되고 상기 제 2 액티브층의 양측에 연결되는 제 2 소스전극 및 제 2 드레인전극을 포함하는 제 2 박막트랜지스터; 및
상기 기판 상에 상기 제 1 방향으로 형성되고, 상기 차광패턴으로부터 이격되며, 상기 데이터라인에 교차하는 전원브릿지패턴을 포함하되,
상기 데이터라인은 상기 층간절연막 상에 형성되고,
상기 전원브릿지패턴과 상기 데이터라인 사이에는 상기 버퍼막과 상기 층간절연막이 개재되는 박막트랜지스터 어레이 기판. - 삭제
- 제 1 항에 있어서,
상기 전원브릿지패턴과 상기 전원라인 사이의 오버랩 영역에 형성되고 상기 버퍼막과 상기 층간절연막을 관통하는 제 1 전원브릿지 콘택홀; 및
상기 전원브릿지패턴과 상기 제 2 소스전극 사이의 오버랩 영역에 형성되고, 상기 층간절연막을 관통하는 제 2 전원브릿지 콘택홀을 더 포함하고,
상기 제 2 소스전극 및 상기 제 2 드레인전극 중 어느 하나는 상기 전원브릿지패턴, 상기 제 1 및 제 2 전원브릿지 콘택홀을 통해 상기 전원라인에 연결되는 박막트랜지스터 어레이 기판. - 제 1 항에 있어서,
상기 데이터라인과 동일층에 상기 제 2 방향으로 형성되고, 상기 데이터라인 및 상기 전원라인 각각으로부터 이격되는 리셋기준라인;
상기 버퍼막 상에 형성되는 제 3 액티브층과, 상기 제 3 액티브층의 일부를 덮는 게이트절연막 상에 형성되는 제 3 게이트전극과, 상기 층간절연막 상에 형성되고 상기 제 3 액티브층의 양측에 연결되는 제 3 소스전극 및 제 3 드레인전극을 포함하는 제 3 박막트랜지스터; 및
상기 기판 상에 상기 제 1 방향으로 형성되고, 상기 차광패턴으로부터 이격되며, 상기 데이터라인에 교차하는 리셋브릿지패턴을 더 포함하고,
상기 리셋브릿지패턴과 상기 데이터라인 사이에는 상기 버퍼막과 상기 층간절연막이 개재되는 박막트랜지스터 어레이 기판. - 제 4 항에 있어서,
상기 리셋브릿지패턴과 상기 리셋기준라인 사이의 오버랩 영역에 형성되고 상기 버퍼막과 상기 층간절연막을 관통하는 제 1 리셋브릿지 콘택홀; 및
상기 리셋브릿지패턴과 상기 제 3 소스전극 사이의 오버랩 영역에 형성되고, 상기 층간절연막을 관통하는 제 2 리셋브릿지 콘택홀을 더 포함하고,
상기 제 3 소스전극 및 상기 제 3 드레인전극 중 어느 하나는 상기 리셋브릿지패턴, 상기 제 1 및 제 2 리셋브릿지 콘택홀을 통해 상기 리셋기준라인에 연결되는 박막트랜지스터 어레이 기판. - 제 4 항에 있어서,
상기 차광패턴은 상기 제 1 및 제 3 액티브층 각각과 더 오버랩하는 박막트랜지스터 어레이 기판. - 제 4 항에 있어서,
상기 제 1, 제 2 및 제 3 액티브층 각각은 산화물반도체로 형성되고,
상기 버퍼막 및 상기 층간절연막 각각은 무기절연재료로 형성되는 박막트랜지스터 어레이 기판. - 제 4 항에 있어서,
상기 전원라인은 상기 전원라인의 양측 각각에 배치되는 적어도 두 개의 화소영역의 상기 제 2 박막트랜지스터에 대응하고,
상기 리셋기준라인은 상기 리셋기준라인의 양측 각각에 배치되는 적어도 두 개의 화소영역의 상기 제 3 박막트랜지스터에 대응하는 박막트랜지스터 어레이 기판. - 제 1 항에 있어서,
상기 제 1 소스전극 및 상기 제 1 드레인전극 중 어느 하나는 상기 데이터라인과 연결되고, 다른 나머지 하나는 상기 제 2 박막트랜지스터의 제 2 게이트 전극에 연결되며,
상기 제 2 소스전극 및 상기 제 2 드레인전극 중 어느 하나는 상기 전원라인과 연결되고, 다른 나머지 하나는 화소전극에 연결되는 박막트랜지스터 어레이 기판. - 제 9 항에 있어서,
상기 층간절연막 상에 평평하게 형성되고, 상기 제 1 및 제 2 박막트랜지스터를 덮는 보호막을 더 포함하고,
상기 화소전극은 상기 보호막 상에 형성되고, 상기 보호막을 관통하는 화소콘택홀을 통해 상기 제 2 박막트랜지스터에 연결되는 박막트랜지스터 어레이 기판.
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