WO2021118182A1 - 발광 소자 및 이를 포함하는 표시 장치 - Google Patents

발광 소자 및 이를 포함하는 표시 장치 Download PDF

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light emitting
insulating layer
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김명희
유제원
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삼성디스플레이 주식회사
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Definitions

  • the present invention relates to a light emitting device and a display device including the same.
  • OLED organic light emitting display
  • LCD liquid crystal display
  • a device for displaying an image of a display device includes a display panel such as an organic light emitting display panel or a liquid crystal display panel.
  • the light emitting display panel may include a light emitting device.
  • a light emitting diode LED
  • OLED organic light emitting diode
  • An object of the present invention is to provide a light emitting device having a flat shape in which an external step is removed.
  • Another object of the present invention is to provide a display device including the light emitting device.
  • a light emitting device having a shape extending in one direction, and a first body portion extending in the one direction and a first side having an inclined side connected to one side of the body portion a semiconductor core including an end, a second end connected to the other side of the main body and having a width smaller than that of the main body; and an insulating film surrounding at least a portion of an outer surface of the semiconductor core, wherein the insulating film is the semiconductor core a first insulating film surrounding the first end of the semiconductor core and a second insulating film surrounding the second end of the semiconductor core, wherein the diameter of the outer surface of the first insulating film is equal to the diameter of the outer surface of the second insulating film same.
  • the thickness of the first insulating layer and the second insulating layer increases as the distance from the body part increases, and a maximum thickness of the first insulating layer may be greater than a maximum thickness of the second insulating layer.
  • an outer surface of the main body may be exposed, and the first insulating layer, the second insulating film, and the outer surface of the main body may be disposed on the same line in cross-section.
  • the insulating layer may further include a third insulating layer surrounding an outer surface of the main body of the semiconductor core, and the first insulating layer, the second insulating layer, and the third insulating layer may have outer surfaces on the same cross-section.
  • the third insulating layer may have a constant thickness.
  • the insulating layer may further include inorganic particles.
  • the semiconductor core may include a first semiconductor layer, an active layer surrounding at least a partial region of the first semiconductor layer, and a second semiconductor layer surrounding the active layer and a partial region of the first semiconductor layer.
  • the first semiconductor layer includes a first portion extending in the one direction, a second portion located on one side of the first portion, and a third portion located on the other side of the first portion and extending in the one direction.
  • the second part may have a shape with an inclined outer surface.
  • a diameter of the third portion may be smaller than a diameter of the first portion, and an outer surface of the third portion may be recessed from the outer surface of the first portion toward a center of the first semiconductor layer.
  • the active layer may be disposed to surround an outer surface of the first part.
  • a display device provides a substrate, a first electrode disposed on the substrate, a second electrode disposed on the substrate and spaced apart from the first electrode, the first electrode, and the first electrode
  • a first insulating layer disposed between two electrodes and covering at least a portion of the first electrode and the second electrode, and disposed on the first insulating layer between the first electrode and the second electrode, extending in one direction It includes a light emitting device having a shape, the body portion extending in one direction, a first end connected to one side of the body portion having an inclined side surface, and a width smaller than the main body portion connected to the other side of the body portion a semiconductor core including a second end having a , and an insulating film surrounding at least a portion of an outer surface of the semiconductor core, wherein the insulating film includes a first insulating film partially surrounding the first end of the semiconductor core and the semiconductor core and a second insulating film partially surrounding the second end of the .
  • the first insulating layer is disposed such that at least a portion of the first end is exposed
  • the second insulating layer is disposed such that at least a portion of the second end is exposed
  • the exposed first end and the first It may further include a first contact electrode in contact with the electrode, the exposed second end, and a second contact electrode in contact with the second electrode.
  • the light emitting device is disposed such that at least a portion of the first end portion of the semiconductor core lies on the first electrode and at least a portion of the second end portion of the semiconductor core lies on the second electrode, the first insulating layer and the second electrode At least a portion of the second insulating layer may be in direct contact with the first insulating layer.
  • the first insulating layer may include a first remainder positioned between the first end and the first insulating layer.
  • the light emitting device includes a first surface in contact with the first contact electrode and the first end, and a second surface in contact with the first contact electrode and the first remainder, wherein the second surface is an upper surface of the substrate. may not be parallel to
  • a second insulating layer disposed on the light emitting device may be further included, wherein a width of the second insulating layer may be greater than a length of the main body of the semiconductor core.
  • the first insulating layer may further include a second remainder positioned between the second insulating layer and the first end.
  • the light emitting device may further include a third surface in which the first contact electrode and the second remainder contact each other, and the third surface may be perpendicular to the upper surface of the substrate.
  • the second insulating layer may further include an insulating pattern positioned between the first end of the semiconductor core and the first electrode.
  • the first contact electrode may contact an upper surface of the insulating pattern.
  • a light emitting device includes a semiconductor core and an insulating film surrounding the semiconductor core.
  • the semiconductor core may include portions having different widths, and the insulating layer may be disposed to compensate for the step difference of the outer surface of the semiconductor core so that the light emitting device may have a shape having a constant diameter.
  • the display device including the light emitting element may form a flat surface of the light emitting element, and the material of the contact electrode in contact with both ends of the light emitting element may be prevented from being disconnected.
  • FIG. 1 is a plan view of a display device according to an exemplary embodiment.
  • FIG. 2 is a plan view illustrating one pixel of a display device according to an exemplary embodiment.
  • FIG. 3 is a cross-sectional view taken along line III-III′ of FIG. 2 .
  • FIG. 4 is a schematic diagram of a light emitting device according to an embodiment.
  • FIG. 5 is a schematic cross-sectional view of the light emitting device of FIG. 4 .
  • FIG. 6 is an enlarged view of a portion Q1 of FIG. 3 .
  • FIG. 7 to 14 are cross-sectional views illustrating a manufacturing process of a light emitting device according to an exemplary embodiment.
  • 15 to 21 are cross-sectional views illustrating a part of a manufacturing process of a display device according to an exemplary embodiment.
  • FIG. 22 is a cross-sectional view illustrating a portion of a display device according to another exemplary embodiment.
  • FIG. 23 is a cross-sectional view illustrating a part of a manufacturing process of the display device of FIG. 22 .
  • FIG. 24 is a cross-sectional view illustrating a portion of a display device according to another exemplary embodiment.
  • FIG. 25 is an enlarged view of a portion Q2 of FIG. 24 .
  • 26 is a schematic cross-sectional view of a light emitting device according to another embodiment.
  • FIG. 27 is a cross-sectional view illustrating a part of a manufacturing process of the light emitting device of FIG. 26 .
  • FIG. 28 is a cross-sectional view illustrating a portion of a display device including the light emitting device of FIG. 26 .
  • 29 is a schematic cross-sectional view of a light emitting device according to another embodiment.
  • FIG. 30 is a schematic cross-sectional view of a light emitting device according to another embodiment.
  • 31 is a plan view illustrating one pixel of a display device according to another exemplary embodiment.
  • FIG. 32 is a plan view illustrating one pixel of a display device according to another exemplary embodiment.
  • FIG. 1 is a plan view of a display device according to an exemplary embodiment.
  • the display device 10 displays a moving image or a still image.
  • the display device 10 may refer to any electronic device that provides a display screen.
  • An electronic notebook, an electronic book, a portable multimedia player (PMP), a navigation system, a game machine, a digital camera, a camcorder, etc. may be included in the display device 10 .
  • the display device 10 includes a display panel that provides a display screen.
  • the display panel include an inorganic light emitting diode display panel, an organic light emitting display panel, a quantum dot light emitting display panel, a plasma display panel, a field emission display panel, and the like.
  • an inorganic light emitting diode display panel is applied is exemplified as an example of the display panel, but the present invention is not limited thereto, and the same technical idea may be applied to other display panels if applicable.
  • the shape of the display device 10 may be variously modified.
  • the display device 10 may have a shape such as a long rectangle, a long rectangle, a square, a rectangle with rounded corners (vertices), other polygons, or a circle.
  • the shape of the display area DPA of the display device 10 may also be similar to the overall shape of the display device 10 . In FIG. 1 , the display device 10 and the display area DPA having a horizontal long rectangular shape are illustrated.
  • the display device 10 may include a display area DPA and a non-display area NDA.
  • the display area DPA is an area in which a screen can be displayed
  • the non-display area NDA is an area in which a screen is not displayed.
  • the display area DPA may be referred to as an active area
  • the non-display area NDA may also be referred to as a non-active area.
  • the display area DPA may generally occupy the center of the display device 10 .
  • the display area DPA may include a plurality of pixels PX.
  • the plurality of pixels PX may be arranged in a matrix direction.
  • the shape of each pixel PX may be a rectangular shape or a square shape in plan view, but is not limited thereto, and each side may have a rhombus shape inclined with respect to one direction.
  • Each pixel PX may be alternately arranged in a stripe type or a pentile type.
  • each of the pixels PX may include one or more light emitting devices 300 emitting light of a specific wavelength band to display a specific color.
  • a non-display area NDA may be disposed around the display area DPA.
  • the non-display area NDA may completely or partially surround the display area DPA.
  • the display area DPA may have a rectangular shape, and the non-display area NDA may be disposed adjacent to four sides of the display area DPA.
  • the non-display area NDA may constitute a bezel of the display device 10 .
  • Wires or circuit drivers included in the display device 10 may be disposed in each of the non-display areas NDA, or external devices may be mounted thereon.
  • FIG. 2 is a plan view illustrating one pixel of a display device according to an exemplary embodiment.
  • FIG. 3 is a cross-sectional view taken along line III-III′ of FIG. 2 .
  • each of the plurality of pixels PX may include a first sub-pixel PX1 , a second sub-pixel PX2 , and a third sub-pixel PX3 .
  • the first sub-pixel PX1 emits light of a first color
  • the second sub-pixel PX2 emits light of a second color
  • the third sub-pixel PX3 emits light of a third color.
  • the first color may be blue
  • the second color may be green
  • the third color may be red.
  • each of the sub-pixels PXn may emit light of the same color.
  • the pixel PX includes three sub-pixels PXn in FIG. 2
  • the present invention is not limited thereto, and the pixel PX may include a larger number of sub-pixels PXn.
  • Each of the sub-pixels PXn of the display device 10 may include an area defined as the emission area EMA.
  • the first sub-pixel PX1 has a first emission area EMA1
  • the second sub-pixel PX2 has a second emission area EMA2
  • the third sub-pixel PX3 has a third emission area EMA2 .
  • the light emitting area EMA may be defined as an area in which the light emitting device 300 included in the display device 10 is disposed to emit light in a specific wavelength band.
  • the light emitting device 300 includes an active layer ( '330' in FIG. 4 ), and the active layer 330 may emit light in a specific wavelength band without directionality.
  • Lights emitted from the active layer 330 of the light emitting device 300 may be emitted in both lateral directions of the light emitting device 300 .
  • the light emitting area EMA may include an area in which the light emitting device 300 is disposed, and an area adjacent to the light emitting device 300 , from which light emitted from the light emitting device 300 is emitted.
  • the light emitting area EMA is not limited thereto, and the light emitting area EMA may also include an area in which light emitted from the light emitting device 300 is reflected or refracted by other members.
  • the plurality of light emitting devices 300 may be disposed in each sub-pixel PXn, and may form a light emitting area EMA including an area in which they are disposed and an area adjacent thereto.
  • each sub-pixel PXn of the display device 10 may include a non-emission area defined as an area other than the light-emitting area EMA.
  • the non-emission region may be a region in which the light emitting device 300 is not disposed and the light emitted from the light emitting device 300 does not reach, and thus the light is not emitted.
  • FIG. 3 illustrates only a cross-section of the first sub-pixel PX1 of FIG. 2 , the same may be applied to other pixels PX or sub-pixels PXn.
  • FIG. 3 illustrates a cross-section crossing one end and the other end of the light emitting device 300 disposed in the first sub-pixel PX1 of FIG. 2 .
  • the display device 10 may include a circuit element layer and a display element layer disposed on the first substrate 101 .
  • a semiconductor layer, a plurality of conductive layers, and a plurality of insulating layers are disposed on the first substrate 101 , which may constitute a circuit element layer and a display element layer, respectively.
  • the plurality of conductive layers is disposed under the first planarization layer 109 to form a circuit element layer, including a first gate conductive layer, a second gate conductive layer, a first data conductive layer, a second data conductive layer, and a first It may include electrodes 210 and 220 and contact electrodes 260 disposed on the planarization layer 109 to form the display device layer.
  • the plurality of insulating layers include a buffer layer 102 , a first gate insulating layer 103 , a first protective layer 105 , a first interlayer insulating layer 107 , a second interlayer insulating layer 108 , and a first planarization layer ( 109), a first insulating layer 510, a second insulating layer 520, a third insulating layer 530, a fourth insulating layer 550, and the like.
  • the circuit element layer is a circuit element and a plurality of wires for driving the light emitting device 300 , and includes a driving transistor DT, a switching transistor ST, a first conductive pattern CDP, and a plurality of voltage wires VL1 and VL2 .
  • the display device layer may include a light emitting device 300 including a first electrode 210 , a second electrode 220 , a first contact electrode 261 , and a second contact electrode 262 , etc. have.
  • the first substrate 101 may be an insulating substrate.
  • the first substrate 101 may be made of an insulating material such as glass, quartz, or polymer resin.
  • the first substrate 101 may be a rigid substrate, but may also be a flexible substrate capable of bending, folding, rolling, and the like.
  • the lower metal layers BML1 and BML2 may be disposed on the first substrate 101 .
  • the lower metal layers BML1 and BML2 may include a first lower metal layer BML1 and a second lower metal layer BML2 .
  • the first lower metal layer BML1 and the second lower metal layer BML2 may overlap at least the first active material layer DT_ACT of the driving transistor DT and the second active material layer ST_ACT of the switching transistor ST, respectively.
  • the lower metal layers BML1 and BML2 may include a light-blocking material to prevent light from being incident on the first and second active material layers DT_ACT and ST_ACT.
  • the first and second lower metal layers BML1 and BML2 may be formed of an opaque metal material that blocks light transmission.
  • the present invention is not limited thereto, and in some cases, the lower metal layers BML1 and BML2 may be omitted.
  • the first lower metal layer BML1 is electrically connected to a first source/drain electrode DT_SD1 of a driving transistor DT to be described later
  • the second lower metal layer BML2 is a switching transistor ST. may be electrically connected to the first source/drain electrode ST_SD1 of
  • the buffer layer 102 may be entirely disposed on the lower metal layers BML1 and BML2 and the first substrate 101 .
  • the buffer layer 102 is formed on the first substrate 101 to protect the transistors DT and ST of the pixel PX from moisture penetrating through the first substrate 101, which is vulnerable to moisture permeation, and has a surface planarization function. can be done
  • the buffer layer 102 may be formed of a plurality of inorganic layers alternately stacked, or a single layer.
  • the buffer layer 102 may have a structure in which inorganic layers including at least one of silicon oxide (SiO x ), silicon nitride (SiN x ), and silicon oxynitride (SiO x N y ) are alternately stacked, or multiple It may be formed in a stacked structure or may be formed as a single layer composed of one inorganic layer.
  • SiO x silicon oxide
  • SiN x silicon nitride
  • SiO x N y silicon oxynitride
  • a semiconductor layer is disposed on the buffer layer 102 .
  • the semiconductor layer may include a first active material layer DT_ACT of the driving transistor DT and a second active material layer ST_ACT of the switching transistor ST. These may be disposed to partially overlap with the gate electrodes DT_G and ST_G of the first gate conductive layer, which will be described later.
  • the semiconductor layer may include polycrystalline silicon, single crystal silicon, an oxide semiconductor, or the like.
  • Polycrystalline silicon may be formed by crystallizing amorphous silicon. Examples of the crystallization method include a rapid thermal annealing (RTA) method, a solid phase crystallization (SPC) method, an excimer laser annealing (ELA) method, a metal induced crystallization (MILC) method, and a sequential lateral solidification (SLS) method. , but is not limited thereto.
  • the first active material layer DT_ACT may include a first doped region DT_ACTa, a second doped region DT_ACTb, and a first channel region DT_ACTc.
  • the first channel region DT_ACTc may be disposed between the first doped region DT_ACTa and the second doped region DT_ACTb.
  • the second active material layer ST_ACT may include a third doped region ST_ACTa, a fourth doped region ST_ACTb, and a second channel region ST_ACTc.
  • the second channel region ST_ACTc may be disposed between the third doped region ST_ACTa and the fourth doped region ST_ACTb.
  • the first doped region DT_ACTa, the second doped region DT_ACTb, the third doped region ST_ACTa, and the fourth doped region ST_ACTb are formed of the first active material layer DT_ACT and the second active material layer ST_ACT.
  • a partial region may be a region doped with impurities.
  • the first active material layer DT_ACT and the second active material layer ST_ACT may include an oxide semiconductor.
  • each of the doped regions of the first active material layer DT_ACT and the second active material layer ST_ACT may be a conductive region.
  • the oxide semiconductor may be an oxide semiconductor containing indium (In).
  • the oxide semiconductor is indium-tin oxide (ITO), indium-zinc oxide (IZO), indium-gallium oxide (IGO), indium- Indium-Zinc-Tin Oxide (IZTO), Indium-Gallium-Zinc Oxide (IGZO), Indium-Gallium-Tin Oxide (IGTO), Indium -gallium-zinc-tin oxide (Indium-Gallium-Zinc-Tin Oxide, IGZTO), or the like.
  • ITO indium-tin oxide
  • IZO indium-zinc oxide
  • IGO indium-gallium oxide
  • IZTO indium-Indium-Zinc-Tin Oxide
  • IGZO Indium-Gallium-Zinc Oxide
  • IGTO Indium-gallium-zinc-tin oxide
  • IGZTO Indium-gallium-zinc-tin oxide
  • the first gate insulating layer 103 is disposed on the semiconductor layer and the buffer layer 102 .
  • the first gate insulating layer 103 may function as a gate insulating layer of the driving transistor DT and the switching transistor ST.
  • the first gate insulating layer 103 is made of one single inorganic layer including an inorganic material, for example, silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), or these are alternated. Thus, it may be formed in a stacked structure or a multi-layered structure.
  • the first gate conductive layer is disposed on the first gate insulating layer 103 .
  • the first gate conductive layer may include a first gate electrode DT_G of the driving transistor DT and a second gate electrode ST_G of the switching transistor ST.
  • the first gate electrode DT_G is disposed to overlap the first channel region DT_ACTc of the first active material layer DT_ACT in the thickness direction
  • the second gate electrode ST_G is the second active material layer ST_ACT. It may be disposed to overlap the second channel region ST_ACTc in the thickness direction.
  • the first gate conductive layer may include any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu) or these It may be formed as a single layer or multiple layers made of an alloy of However, the present invention is not limited thereto.
  • the first passivation layer 105 is disposed on the first gate conductive layer.
  • the first passivation layer 105 may be disposed to cover the first gate conductive layer to protect the first gate conductive layer.
  • the first protective layer 105 is made of a single inorganic layer including an inorganic material, for example, silicon oxide (SiO x ), silicon nitride (SiN x ), or silicon oxynitride (SiO x N y ), or these are alternately formed. It may be formed in a stacked structure, or a multi-layered structure.
  • a second gate conductive layer is disposed on the first passivation layer 105 .
  • the second gate conductive layer may include the first capacitor electrode CE1 of the storage capacitor disposed so that at least a partial region overlaps the first gate electrode DT_G in the thickness direction.
  • the first capacitor electrode CE1 may overlap the first gate electrode DT_G in a thickness direction with the first passivation layer 105 interposed therebetween, and a storage capacitor may be formed therebetween.
  • the second gate conductive layer may include any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu) or these It may be formed as a single layer or multiple layers made of an alloy of However, the present invention is not limited thereto.
  • the first interlayer insulating layer 107 is disposed on the second gate conductive layer.
  • the first interlayer insulating layer 107 may function as an insulating layer between the second gate conductive layer and other layers disposed thereon.
  • the first interlayer insulating layer 107 is made of one single inorganic layer including an inorganic material, for example, silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), or these are alternated. Thus, it may be formed in a stacked structure or a multi-layered structure.
  • the first data conductive layer is disposed on the first interlayer insulating layer 107 .
  • the first gate conductive layer includes the first source/drain electrodes DT_SD1 and the second source/drain electrodes DT_SD2 of the driving transistor DT, and the first source/drain electrodes ST_SD1 and the second of the switching transistor ST.
  • the source/drain electrode ST_SD2 may be included.
  • the first source/drain electrode DT_SD1 and the second source/drain electrode DT_SD2 of the driving transistor DT are connected through a contact hole penetrating the first interlayer insulating layer 107 and the first gate insulating layer 103 .
  • the first doped region DT_ACTa and the second doped region DT_ACTb of the first active material layer DT_ACT may be in contact with each other.
  • the first source/drain electrode ST_SD1 and the second source/drain electrode ST_SD2 of the switching transistor ST are connected through a contact hole penetrating the first interlayer insulating layer 107 and the first gate insulating layer 103 .
  • the third doped region ST_ACTa and the fourth doped region ST_ACTb of the second active material layer ST_ACT may be in contact with each other.
  • the first source/drain electrode DT_SD1 of the driving transistor DT and the first source/drain electrode ST_SD1 of the switching transistor ST are connected to the first lower metal layer BML1 and the second electrode through another contact hole, respectively. 2 may be electrically connected to the lower metal layer BML2.
  • the first source/drain electrodes DT_SD1 and ST_SD1 and the second source/drain electrodes DT_SD2 and ST_SD2 of the driving transistor DT and the switching transistor ST have a drain when one electrode is a source electrode. It may be an electrode.
  • the present invention is not limited thereto, and when one of the first source/drain electrodes DT_SD1 and ST_SD1 and the second source/drain electrodes DT_SD2 and ST_SD2 is a drain electrode, the other electrode may be a source electrode.
  • the first data conductive layer may include any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu) or these It may be formed as a single layer or multiple layers made of an alloy of However, the present invention is not limited thereto.
  • the second interlayer insulating layer 108 may be disposed on the first data conductive layer.
  • the second interlayer insulating layer 108 may cover the first data conductive layer and be entirely disposed on the first interlayer insulating layer 107 , and may function to protect the first data conductive layer.
  • the second interlayer insulating layer 108 is made of one single inorganic layer including an inorganic material, for example, silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), or these are alternated. Thus, it may be formed in a stacked structure or a multi-layered structure.
  • a second data conductive layer is disposed on the second interlayer insulating layer 108 .
  • the second data conductive layer may include a second voltage line VL2 , a first voltage line VL1 , and a first conductive pattern CDP.
  • a high potential voltage (a first power voltage, VDD) supplied to the driving transistor DT is applied to the first voltage line VL1
  • a low potential voltage supplied to the second electrode 220 is applied to the second voltage line VL2 .
  • a voltage (second power voltage, VSS) may be applied.
  • An alignment signal necessary for aligning the light emitting device 300 may be applied to the second voltage line VL2 during the manufacturing process of the display device 10 .
  • the first conductive pattern CDP may be electrically connected to the first source/drain electrode DT_SD1 of the driving transistor DT through a contact hole formed in the second interlayer insulating layer 108 .
  • the first conductive pattern CDP also contacts the first electrode 210 to be described later, and the driving transistor DT applies the first power voltage VDD applied from the first voltage line VL1 to the first conductive pattern CDP. ) through the first electrode 210 .
  • the second data conductive layer includes one second voltage line VL2 and one first voltage line VL1 in the drawings, the present invention is not limited thereto.
  • the second data conductive layer may include a greater number of first voltage lines VL1 and second voltage lines VL2 .
  • the second data conductive layer may include any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu) or these It may be formed as a single layer or multiple layers made of an alloy of However, the present invention is not limited thereto.
  • the first planarization layer 109 is disposed on the second data conductive layer.
  • the first planarization layer 109 may include an organic insulating material, for example, an organic material such as polyimide (PI), and may perform a surface planarization function.
  • PI polyimide
  • first planarization layer 109 On the first planarization layer 109 , inner banks 410 and 420 , a plurality of electrodes 210 and 220 , an outer bank 450 , a plurality of contact electrodes 260 , and a light emitting device 300 are disposed. In addition, a plurality of insulating layers 510 , 520 , 530 , and 550 may be further disposed on the first planarization layer 109 .
  • the inner banks 410 and 420 are disposed directly on the first planarization layer 109 .
  • the internal banks 410 and 420 may include a first internal bank 410 and a second internal bank 420 disposed adjacent to the center of each pixel PX or sub-pixel PXn.
  • the first inner bank 410 and the second inner bank 420 may be disposed to face each other in a first direction DR1 .
  • the first internal bank 410 and the second internal bank 420 extend in the second direction DR2, but do not extend to the other sub-pixels PXn adjacent to each other in the second direction DR2. PXn) may be separated from each other at the boundary between them.
  • the first internal bank 410 and the second internal bank 420 may be disposed for each sub-pixel PXn to form a pattern on the front surface of the display device 10 .
  • the inner banks 410 and 420 may be disposed to face each other to be spaced apart from each other, thereby forming a region in which the light emitting device 300 is disposed.
  • first internal bank 410 and one second internal bank 420 are disposed, the present invention is not limited thereto. In some cases, a larger number of internal banks 410 and 420 may be further disposed according to the number of electrodes 210 and 220 to be described later.
  • the first inner bank 410 and the second inner bank 420 may have a structure in which at least a portion protrudes from the top surface of the first planarization layer 109 .
  • the protruding portions of the first inner bank 410 and the second inner bank 420 may have inclined side surfaces, and the light emitted from the light emitting device 300 may have inclined sides of the inner banks 410 and 420 . can proceed towards.
  • the electrodes 210 and 220 disposed on the inner banks 410 and 420 include a material having high reflectivity, the light emitted from the light emitting device 300 is transmitted to the inner banks 410 and 420 of the inner banks 410 and 420 .
  • the internal banks 410 and 420 may provide a region in which the light emitting device 300 is disposed and at the same time perform the function of a reflective barrier rib that reflects the light emitted from the light emitting device 300 in an upward direction.
  • the internal banks 410 and 420 may include an organic insulating material such as polyimide (PI), but is not limited thereto.
  • the plurality of electrodes 210 and 220 are disposed on the inner banks 410 and 420 and the first planarization layer 109 .
  • the plurality of electrodes 210 and 220 may include a first electrode 210 disposed on the first internal bank 410 and a second electrode 220 disposed on the second internal bank 420 .
  • the first electrode 210 may be disposed to extend in the second direction DR2 within each sub-pixel PXn. However, the first electrode 210 does not extend to other sub-pixels PXn adjacent in the second direction DR2 , but may be disposed to be partially spaced apart from the external bank 450 surrounding each sub-pixel PXn. can The first electrode 210 may further include a portion disposed to overlap the external bank 450 , and the first electrode 210 may be electrically connected to the driving transistor DT at a portion overlapping the external bank 450 .
  • the first electrode 210 is formed in a region overlapping the external bank 450 to form a first conductive pattern CDP and a first contact hole CT1 penetrating through the first planarization layer 109 . and may be electrically connected to the first source/drain electrode DT_SD1 of the driving transistor DT through this contact.
  • the second electrode 220 may be disposed to extend in the second direction DR2 from each sub-pixel PXn. Unlike the first electrode 210 , the second electrode 220 may be disposed to extend to another sub-pixel PXn neighboring in the second direction DR2 . That is, one connected second electrode 220 may be disposed in the plurality of sub-pixels PXn adjacent in the second direction DR2 . The second electrode 220 may partially overlap the external bank 450 at the boundary of the sub-pixel PXn neighboring in the second direction DR2 , and the second electrode 220 may be disposed on the external bank 450 . It may be electrically connected to the second voltage line VL2 in a region overlapping with .
  • the second electrode 220 is formed in a region overlapping the external bank 450 and connected to the second voltage line VL2 and the second voltage line VL2 through the second contact hole CT2 penetrating the first planarization layer 109 . can be contacted As shown in the drawing, the second electrodes 220 of the sub-pixels PXn neighboring in the first direction DR1 are electrically connected to the second voltage line VL2 through the second contact hole CT2.
  • the first electrode 210 and the second electrode 220 may further include a stem extending in the first direction DR1 .
  • different stem portions are disposed for each sub-pixel PXn
  • one stem extends to the sub-pixels PXn neighboring in the first direction DR1 .
  • the second electrodes 220 of each sub-pixel PXn may be electrically connected through the stem.
  • the second electrode 220 is connected to the second voltage line VL2 and the second voltage line VL2 in the non-display area NDA located at the outer portion of the display area DPA in which the plurality of pixels PX or sub-pixels PXn are disposed. They may also be electrically connected.
  • first electrode 210 and one second electrode 220 are disposed in each sub-pixel PXn in the drawing, the present invention is not limited thereto. In some embodiments, the number of the first electrode 210 and the second electrode 220 disposed in each sub-pixel PXn may be greater. Also, the first electrode 210 and the second electrode 220 disposed in each sub-pixel PXn may not necessarily have a shape extending in one direction, and the first electrode 210 and the second electrode 220 may not necessarily have a shape extending in one direction. ) can be arranged in various structures. For example, the first electrode 210 and the second electrode 220 may have a partially curved or bent shape, and one electrode may be disposed to surround the other electrode.
  • At least some regions of the first electrode 210 and the second electrode 220 are spaced apart from each other to face each other, so if a region in which the light emitting device 300 is to be disposed is formed, the structure or shape in which they are disposed is not particularly limited. .
  • the plurality of electrodes 210 and 220 may be electrically connected to the light emitting devices 300 and may receive a predetermined voltage so that the light emitting devices 300 emit light.
  • the plurality of electrodes 210 and 220 are electrically connected to the light emitting device 300 through a contact electrode 260 to be described later, and transmit an electrical signal applied to the electrodes 210 and 220 to the contact electrode 260 . ) through the light emitting device 300 .
  • the first electrode 210 may be a separate pixel electrode for each sub-pixel PXn, and the second electrode 220 may be a common electrode commonly connected along each sub-pixel PXn.
  • One of the first electrode 210 and the second electrode 220 may be an anode electrode of the light emitting device 300 , and the other may be a cathode electrode of the light emitting device 300 .
  • the present invention is not limited thereto and vice versa.
  • each of the electrodes 210 and 220 may be used to form an electric field in the sub-pixel PXn to align the light emitting device 300 .
  • the light emitting device 300 applies an alignment signal to the first electrode 210 and the second electrode 220 to form an electric field between the first electrode 210 and the second electrode 220 to form the first electrode It may be disposed between the 210 and the second electrode 220 .
  • the light emitting device 300 is sprayed onto the first electrode 210 and the second electrode 220 in a state of being dispersed in ink through an inkjet printing process, and is disposed between the first electrode 210 and the second electrode 220 .
  • an alignment signal to apply a dieletrophoretic force to the light emitting device 300 , the alignment may be performed therebetween.
  • the first electrode 210 and the second electrode 220 are disposed on the first inner bank 410 and the second inner bank 420 , respectively, and they may be spaced apart and opposed to each other. . At least one end of the plurality of light emitting devices 300 disposed between the first internal bank 410 and the second internal bank 420 may be electrically connected to the first electrode 210 and the second electrode 220 . .
  • the first electrode 210 and the second electrode 220 may be formed to have a greater width than the first inner bank 410 and the second inner bank 420 , respectively.
  • the first electrode 210 and the second electrode 220 may be disposed to cover outer surfaces of the first inner bank 410 and the second inner bank 420 , respectively.
  • a first electrode 210 and a second electrode 220 are respectively disposed on the side surfaces of the first inner bank 410 and the second inner bank 420 , and between the first electrode 210 and the second electrode 220 .
  • the interval between may be narrower than the interval between the first internal bank 410 and the second internal bank 420 .
  • at least a partial region of the first electrode 210 and the second electrode 220 may be directly disposed on the first planarization layer 109 .
  • Each of the electrodes 210 and 220 may include a transparent conductive material.
  • each of the electrodes 210 and 220 may include a material such as Indium Tin Oxide (ITO), Indium Zinc Oxide (IZO), Indium Tin-Zinc Oxide (ITZO), or the like, but is not limited thereto.
  • each of the electrodes 210 and 220 may include a highly reflective conductive material.
  • each of the electrodes 210 and 220 is a material having high reflectivity and may include a metal such as silver (Ag), copper (Cu), or aluminum (Al).
  • each of the electrodes 210 and 220 transmits light emitted from the light emitting device 300 and traveling to the side surfaces of the first internal bank 410 and the second internal bank 420 in the upper direction of each sub-pixel PXn. can be reflected by
  • each of the electrodes 210 and 220 may have a structure in which one or more layers of a transparent conductive material and a metal layer having high reflectivity are stacked, or may be formed as one layer including them.
  • each of the electrodes 210 and 220 has a stacked structure of ITO/silver (Ag)/ITO/IZO, or an alloy including aluminum (Al), nickel (Ni), lanthanum (La), and the like. can be
  • the first insulating layer 510 is disposed on the first planarization layer 109 , the first electrode 210 , and the second electrode 220 .
  • the first insulating layer 510 is disposed on the opposite side of the region between the electrodes 210 and 220 or the inner banks 410 and 420 in addition to the spaced apart region between the inner banks 410 and 420 as the center. can be
  • the first insulating layer 510 is disposed to partially cover the first electrode 210 and the second electrode 220 .
  • the first insulating layer 510 is entirely disposed on the first planarization layer 109 including the first electrode 210 and the second electrode 220 , and includes the first electrode 210 and the second electrode 220 .
  • the second electrode 220 may be disposed to expose a portion of the upper surface of the second electrode 220 .
  • An opening (not shown) partially exposing the first electrode 210 and the second electrode 220 is formed in the first insulating layer 510 , and one of the first electrode 210 and the second electrode 220 is formed. It may be arranged to cover only the side and the other side. A portion of the first electrode 210 and the second electrode 220 disposed on the internal banks 410 and 420 may be exposed by the opening.
  • the first insulating layer 510 may protect the first electrode 210 and the second electrode 220 and at the same time insulate them from each other. Also, it is possible to prevent the light emitting device 300 disposed on the first insulating layer 510 from being damaged by direct contact with other members.
  • the shape and structure of the first insulating layer 510 is not limited thereto.
  • a step may be formed on a portion of the upper surface of the first insulating layer 510 between the first electrode 210 and the second electrode 220 .
  • the first insulating layer 510 includes an inorganic insulating material, and the first insulating layer 510 disposed to partially cover the first electrode 210 and the second electrode 220 is disposed thereunder.
  • a portion of the upper surface may be stepped due to the step formed by the disposed electrodes 210 and 220 .
  • the light emitting device 300 disposed on the first insulating layer 510 between the first electrode 210 and the second electrode 220 may form an empty space between the upper surfaces of the first insulating layer 510 .
  • the empty space may be filled with a material constituting the second insulating layer 520 to be described later.
  • the first insulating layer 510 may be formed such that a portion disposed between the first electrode 210 and the second electrode 220 has a flat top surface.
  • the upper surface extends in one direction toward the first electrode 210 and the second electrode 220 , and the first insulating layer 510 includes the first internal bank 410 and the second electrode 210 , 220 . It may also be disposed on a region overlapping the inclined side surface of the inner bank 420 .
  • a contact electrode 260 to be described later is in contact with the exposed regions of the first electrode 210 and the second electrode 220 , and smoothly with the end of the light emitting device 300 on the flat top surface of the first insulating layer 510 . can be contacted
  • the external bank 450 may be disposed on the first insulating layer 510 . 2 and 3 , the external bank 450 may be disposed at a boundary between each sub-pixel PXn.
  • the outer bank 450 is disposed to extend in at least the second direction DR2 , and includes a region in which the light emitting device 300 is disposed between the inner banks 410 and 420 and the electrodes 210 and 220 . It may be disposed to surround portions of the electrodes 210 and 220 and the electrodes 410 and 420 .
  • the external bank 450 may further include a portion extending in the first direction DR1 and form a grid pattern on the entire surface of the display area DPA.
  • the height of the outer bank 450 may be greater than the height of the inner banks 410 and 420 .
  • the external bank 450 separates the neighboring sub-pixels PXn and is used for disposing the light emitting device 300 during the manufacturing process of the display device 10 as will be described later.
  • a function of preventing ink from overflowing into the adjacent sub-pixels PXn may be performed. That is, the external bank 450 may separate the inks in which the different light emitting devices 300 are dispersed in each of the different sub-pixels PXn so that they do not mix with each other.
  • the external bank 450 may include polyimide (PI) like the internal banks 410 and 420 , but is not limited thereto.
  • the light emitting device 300 may be disposed in a region formed between the first electrode 210 and the second electrode 220 or between the first internal bank 410 and the second internal bank 420 . One end of the light emitting device 300 may be electrically connected to the first electrode 210 , and the other end may be electrically connected to the second electrode 220 . The light emitting device 300 may be electrically connected to the first electrode 210 and the second electrode 220 through the contact electrode 260 , respectively.
  • the plurality of light emitting devices 300 may be disposed to be spaced apart from each other and aligned substantially parallel to each other.
  • the interval at which the light emitting devices 300 are spaced apart is not particularly limited.
  • a plurality of light emitting devices 300 are arranged adjacent to each other to form a group, and a plurality of other light emitting devices 300 may be grouped in a state spaced apart from each other by a predetermined interval, have non-uniform density and are oriented in one direction It can also be sorted.
  • the light emitting device 300 has a shape extending in one direction, and the direction in which each of the electrodes 210 and 220 extends and the direction in which the light emitting device 300 extends are substantially perpendicular to each other. have.
  • the present invention is not limited thereto, and the light emitting device 300 may be disposed at an angle instead of perpendicular to the direction in which the electrodes 210 and 220 extend.
  • the light emitting device 300 may include the active layers 330 including different materials to emit light of different wavelength bands to the outside.
  • the display device 10 may include light emitting devices 300 emitting light of different wavelength bands.
  • the light emitting device 300 of the first sub-pixel PX1 includes an active layer 330 emitting light of a first color having a first wavelength in a central wavelength band, and the light emitting device 300 of the second sub-pixel PX2 .
  • ) includes an active layer 330 emitting light of a second color having a center wavelength band having a second wavelength
  • the light emitting device 300 of the third sub-pixel PX3 has a third wavelength band having a center wavelength band of the third wavelength.
  • An active layer 330 that emits colored light may be included.
  • the light of the first color is emitted from the first sub-pixel PX1
  • the light of the second color is emitted from the second sub-pixel PX2
  • the light of the third color is emitted from the third sub-pixel PX3 .
  • the light of the first color is blue light having a central wavelength band ranging from 450 nm to 495 nm
  • the light of the second color is green light having a central wavelength band ranging from 495 nm to 570 nm
  • light of the third color may be red light having a central wavelength band of 620 nm to 752 nm.
  • each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 may include the same type of light emitting device 300 to emit light of substantially the same color. have.
  • the light emitting device 300 may be disposed on the first insulating layer 510 between the internal banks 410 and 420 or between the respective electrodes 210 and 220 .
  • the light emitting device 300 may be disposed on the first insulating layer 510 disposed between the internal banks 410 and 420 .
  • the light emitting device 300 may be disposed such that a partial region overlaps each of the electrodes 210 and 220 in the thickness direction.
  • One end of the light emitting device 300 overlaps the first electrode 210 in the thickness direction and is placed on the first electrode 210 , and the other end overlaps the second electrode 220 and the second electrode in the thickness direction. 220 .
  • each sub-pixel PXn may be in a region other than the region formed between the internal banks 410 and 420 , for example, an internal It may be disposed between the banks 410 and 420 and the external bank 450 .
  • a plurality of layers may be disposed in a direction perpendicular to the top surface of the first substrate 101 or the first planarization layer 109 .
  • the light emitting device 300 of the display device 10 may have a shape extending in one direction, and may have a structure in which a plurality of semiconductor layers are sequentially disposed in one direction.
  • the light emitting device 300 is disposed so that one extended direction is parallel to the first planarization layer 109 , and the plurality of semiconductor layers included in the light emitting device 300 are disposed in a direction parallel to the top surface of the first planarization layer 109 .
  • the present invention is not limited thereto.
  • the plurality of layers may be disposed in a direction perpendicular to the first planarization layer 109 .
  • the light emitting device 300 may include a semiconductor core ( 'SC' in FIG. 5 ) including a plurality of semiconductor layers and an insulating layer ( '380 ' in FIG. 4 ) partially surrounding the semiconductor core.
  • the semiconductor core SC may include portions having different diameters, and the insulating layer 380 compensates for the inclination or step difference of the outer surface of the semiconductor core SC so that the light emitting device 300 has a uniform diameter. can be arranged to do so.
  • the light emitting device 300 disposed on the first insulating layer 510 may have a flat surface at least at a surface in contact with the first insulating layer 510 . A more detailed description of the structure of the light emitting device 300 will be described later with reference to other drawings.
  • the second insulating layer 520 may be partially disposed on the light emitting device 300 disposed between the first electrode 210 and the second electrode 220 . That is, the second insulating layer 520 is disposed on the first insulating layer 510 between the first electrode 210 and the second electrode 220 , and the light emitting device 300 includes the first insulating layer 510 . and the second insulating layer 520 .
  • an insulating layer ( '380 ' in FIG. 4 ) formed on an outer surface may directly contact the first insulating layer 510 and the second insulating layer 520 .
  • the second insulating layer 520 is disposed to partially surround the outer surface of the light emitting device 300 to protect the light emitting device 300 and the light emitting device 300 during the manufacturing process of the display device 10 . may be fixed.
  • a portion of the second insulating layer 520 disposed on the light emitting device 300 may have a shape extending in the second direction DR2 between the first electrode 210 and the second electrode 220 in plan view.
  • the second insulating layer 520 may form a stripe-shaped or island-shaped pattern in each sub-pixel PXn.
  • the second insulating layer 520 may be disposed on the light emitting device 300 to expose one end and the other end of the light emitting device 300 .
  • the exposed end of the light emitting device 300 may be in contact with a contact electrode 260 to be described later.
  • the shape of the second insulating layer 520 may be formed by a patterning process using a material constituting the second insulating layer 520 using a conventional mask process.
  • the mask for forming the second insulating layer 520 has a width narrower than the length of the light emitting device 300 , and the material constituting the second insulating layer 520 is patterned to expose both ends of the light emitting device 300 .
  • the present invention is not limited thereto.
  • a portion of the material of the second insulating layer 520 may be disposed between the lower surface of the light emitting device 300 and the first insulating layer 510 .
  • the second insulating layer 520 may be formed to fill a space between the first insulating layer 510 and the light emitting device 300 formed during the manufacturing process of the display device 10 . Accordingly, the second insulating layer 520 may be formed to surround the outer surface of the light emitting device 300 .
  • the present invention is not limited thereto.
  • a plurality of contact electrodes 260 and a third insulating layer 530 may be disposed on the second insulating layer 520 .
  • the plurality of contact electrodes 260 may have a shape extending in one direction.
  • the plurality of contact electrodes 260 may be in contact with the light emitting device 300 and the electrodes 210 and 220 , respectively, and the light emitting devices 300 may have the first electrode 210 and the second electrode 260 through the contact electrode 260 .
  • An electrical signal may be transmitted from the electrode 220 .
  • the contact electrode 260 may include a first contact electrode 261 and a second contact electrode 262 .
  • the first contact electrode 261 and the second contact electrode 262 may be disposed on the first electrode 210 and the second electrode 220 , respectively.
  • the first contact electrode 261 is disposed on the first electrode 210
  • the second contact electrode 262 is disposed on the second electrode 220
  • Each of 262 may have a shape extending in the second direction DR2 .
  • the first contact electrode 261 and the second contact electrode 262 may be spaced apart from each other in the first direction DR1 , and they form a stripe-shaped pattern in the emission area EMA of each sub-pixel PXn. can do.
  • the width of the first contact electrode 261 and the second contact electrode 262 measured in one direction is the width measured in the one direction of the first electrode 210 and the second electrode 220 , respectively. may be equal to or greater than
  • the first contact electrode 261 and the second contact electrode 262 contact one end and the other end of the light emitting device 300 , respectively, and at the same time, both sides of the first electrode 210 and the second electrode 220 . may be arranged to cover the As described above, the top surfaces of the first electrode 210 and the second electrode 220 are partially exposed, and the first contact electrode 261 and the second contact electrode 262 are the first electrode 210 and the second electrode 262 . It may be in contact with the exposed upper surface of the electrode 220 .
  • the first contact electrode 261 is in contact with a portion of the first electrode 210 located on the first internal bank 410
  • the second contact electrode 262 is the second electrode 220 of the second electrode 220 .
  • 2 may be in contact with a portion located on the inner bank 420 .
  • the present invention is not limited thereto, and in some cases, the width of the first contact electrode 261 and the second contact electrode 262 is smaller than that of the first electrode 210 and the second electrode 220, so that the upper surface is exposed. It may be arranged to cover only a portion.
  • at least a partial region of each of the first contact electrode 261 and the second contact electrode 262 is also disposed on the first insulating layer 510 .
  • the semiconductor layer is exposed on both end surfaces of the light emitting device 300 in the extended direction, and the first contact electrode 261 and the second contact electrode 262 are end surfaces on which the semiconductor layer is exposed. may be in contact with the light emitting device 300 .
  • the present invention is not limited thereto. In some cases, side surfaces of both ends of the light emitting device 300 may be partially exposed.
  • an insulating film ( '380 in FIG. 4 ) surrounding the semiconductor layer of the light emitting device 300 .
  • the exposed side surface of the light emitting device 300 may contact the first contact electrode 261 and the second contact electrode 262 .
  • One end of the light emitting device 300 is electrically connected to the first electrode 210 through the first contact electrode 261 , and the other end is electrically connected to the second electrode 220 through the second contact electrode 262 . can be connected to
  • first contact electrode 261 and one second contact electrode 262 are disposed in one sub-pixel PXn, the present invention is not limited thereto.
  • the number of first and second contact electrodes 261 and 262 may vary according to the number of first and second electrodes 210 and 220 disposed in each sub-pixel PXn.
  • the first contact electrode 261 is disposed on the first electrode 210 and the second insulating layer 520 .
  • the first contact electrode 261 may contact one end of the light emitting device 300 and an exposed upper surface of the first electrode 210 .
  • One end of the light emitting device 300 may be electrically connected to the first electrode 210 through the first contact electrode 261 .
  • the third insulating layer 530 is disposed on the first contact electrode 261 .
  • the third insulating layer 530 may electrically insulate the first contact electrode 261 and the second contact electrode 262 from each other.
  • the third insulating layer 530 is disposed to cover the first contact electrode 261 , but is not disposed on the other end of the light emitting device 300 so that the light emitting device 300 can contact the second contact electrode 262 . may not be
  • the third insulating layer 530 may partially contact the first contact electrode 261 and the second insulating layer 520 on the upper surface of the second insulating layer 520 .
  • a side of the third insulating layer 530 in a direction in which the second electrode 220 is disposed may be aligned with one side of the second insulating layer 520 .
  • the third insulating layer 530 may be disposed on the non-emission region, for example, on the first insulating layer 510 disposed on the first planarization layer 109 .
  • the present invention is not limited thereto.
  • the second contact electrode 262 is disposed on the second electrode 220 , the second insulating layer 520 , and the third insulating layer 530 .
  • the second contact electrode 262 may contact the other end of the light emitting device 300 and the exposed upper surface of the second electrode 220 .
  • the other end of the light emitting device 300 may be electrically connected to the second electrode 220 through the second contact electrode 262 .
  • the first contact electrode 261 may be disposed between the first electrode 210 and the third insulating layer 530 , and the second contact electrode 262 may be disposed on the third insulating layer 530 . .
  • the second contact electrode 262 may partially contact the second insulating layer 520 , the third insulating layer 530 , the second electrode 220 , and the light emitting device 300 .
  • One end of the second contact electrode 262 in the direction in which the first electrode 210 is disposed may be disposed on the third insulating layer 530 .
  • the first contact electrode 261 and the second contact electrode 262 may be in non-contact with each other by the second insulating layer 520 and the third insulating layer 530 .
  • the present invention is not limited thereto, and in some cases, the third insulating layer 530 may be omitted.
  • the contact electrode 260 may include a conductive material.
  • it may include ITO, IZO, ITZO, aluminum (Al), and the like.
  • the contact electrode 260 may include a transparent conductive material, and light emitted from the light emitting device 300 may pass through the contact electrode 260 to travel toward the electrodes 210 and 220 .
  • Each of the electrodes 210 and 220 includes a material with high reflectivity, and the electrodes 210 and 220 placed on the inclined sides of the inner banks 410 and 420 direct the incident light to the upper direction of the first substrate 101 . can be reflected by
  • the present invention is not limited thereto.
  • the fourth insulating layer 550 may be entirely disposed on the first substrate 101 .
  • the fourth insulating layer 550 may function to protect members disposed on the first substrate 101 from an external environment.
  • first insulating layer 510 , second insulating layer 520 , third insulating layer 530 , and fourth insulating layer 550 may include an inorganic insulating material or an organic insulating material.
  • first insulating layer 510 , the second insulating layer 520 , the third insulating layer 530 , and the fourth insulating layer 550 are silicon oxide (SiO x ), silicon nitride (SiN x ). ), silicon oxynitride (SiO x N y ), aluminum oxide (Al x O y ), aluminum nitride (Al x N y ), and the like may include an inorganic insulating material.
  • organic insulating materials such as acrylic resin, epoxy resin, phenol resin, polyamide resin, polyimide resin, unsaturated polyester resin, polyphenylene resin, polyphenylene sulfide resin, benzocyclobutene, cardo resin, siloxane resin , silsesquioxane resin, polymethyl methacrylate, polycarbonate, polymethyl methacrylate-polycarbonate synthetic resin, and the like.
  • the present invention is not limited thereto.
  • the light emitting device 300 may be a light emitting diode (Light Emitting diode), specifically, the light emitting device 300 has a size of a micro-meter (micro-meter) to nano-meter (nano-meter) unit, and is made of an inorganic material. It may be an inorganic light emitting diode made of.
  • the inorganic light emitting diode may be aligned between the two electrodes in which polarity is formed when an electric field is formed in a specific direction between the two electrodes facing each other.
  • the light emitting device 300 may be aligned between the electrodes by an electric field formed on the two electrodes.
  • the light emitting device 300 may have a shape extending in one direction.
  • the light emitting device 300 may have a shape such as a rod, a wire, or a tube.
  • the light emitting device 300 may be cylindrical or rod-shaped.
  • the shape of the light emitting device 300 is not limited thereto, and has a shape of a polygonal prism, such as a cube, a rectangular parallelepiped, or a hexagonal prism, or a light emitting device such as extending in one direction and having a partially inclined shape. 300) may have various forms.
  • the light emitting device 300 may include a semiconductor core ('SC' in FIG. 5 ) and an insulating layer ( '380' in FIG. 4 ) surrounding the semiconductor core.
  • the semiconductor core of the light emitting device 300 may include a semiconductor layer doped with an arbitrary conductivity type (eg, p-type or n-type) impurity.
  • the semiconductor layer may receive an electrical signal applied from an external power source and emit it as light in a specific wavelength band.
  • FIG. 4 is a schematic diagram of a light emitting device according to an embodiment.
  • FIG. 5 is a schematic cross-sectional view of the light emitting device of FIG. 4 .
  • 4 is a schematic view in which a partial region of the light emitting device 300 is cut
  • FIG. 5 is a cross-sectional view of the light emitting device 300 cut in one extending direction.
  • the light emitting device 300 may be formed such that a plurality of semiconductor layers partially surround the outer surface of any other layer.
  • the light emitting device 300 may include a semiconductor core SC having at least a partial region extending in one direction, and an insulating layer 380 partially surrounding an outer surface of the semiconductor core SC.
  • the light emitting device 300 may include a first semiconductor layer 310 , a second semiconductor layer 320 , an active layer 330 , an electrode layer 370 , and an insulating layer 380 .
  • the semiconductor core SC of the light emitting device 300 may include at least a first semiconductor layer 310 , a second semiconductor layer 320 , and an active layer 330 . Also, as shown in the drawing, the semiconductor core SC may further include an electrode layer 370 .
  • the semiconductor core SC includes a first semiconductor layer 310 extending in one direction, an active layer 330 and a second semiconductor layer 320 that are sequentially stacked to surround an outer surface of the first semiconductor layer 310 . can do.
  • the semiconductor core SC of the light emitting device 300 may include a body portion 300A, a first end portion 300B connected to the body portion 300A, and a second end portion 300C.
  • the body portion 300A, the first end 300B, and the second end 300C are referred to to define a portion of the semiconductor core SC, the light emitting device 300, or semiconductor layers constituting them, and are separated from each other.
  • it may constitute one semiconductor core SC. That is, the body portion 300A, the first end portion 300B, and the second end portion 300C may refer to a partial region of the semiconductor core SC separately.
  • the body portion 300A, the first end 300B, and the second end 300C described below are not necessarily limited to referring to a partial region of the semiconductor core SC including all of the plurality of semiconductor layers. It may also be understood to refer to a partial region of some configuration, for example, the first semiconductor layer 310 , the active layer 330 , and the second semiconductor layer 320 .
  • the body portion 300A of the semiconductor core SC may have a shape extending in one direction.
  • the body portion 300A extending in one direction may have a flat outer surface in cross-section.
  • the body portion 300A may have a cylindrical shape, a rod shape, or a polygonal column shape, but is not limited thereto.
  • the first end 300B of the semiconductor core SC may be a portion connected to one side of the main body 300A. Unlike the body portion 300A, the first end 300B may have an inclined shape. The first end 300B may have a conical shape such that an inclined outer surface meets at one end of the semiconductor core SC.
  • the active layer 330 , the second semiconductor layer 320 , and the electrode layer 370 may be sequentially disposed around the first semiconductor layer 310 disposed in the center of the body portion 300A and the first end portion 300B. have.
  • the second end 300C of the semiconductor core SC may be a portion connected to the other side of the main body 300A.
  • the second end portion 300C may have substantially the same shape as the body portion 300A, but may have a different diameter and may have an extended shape.
  • the diameter WB of the body portion 300A of the semiconductor core SC may be greater than the minimum diameter WC and the maximum diameter of the second end portion 300C.
  • the second end portion 300C is formed to have a smaller width than the body portion 300A, and the outer surface of the portion where they are connected may have a shape that is recessed from the outer surface of the main body portion 300A toward the center. Accordingly, in the semiconductor core SC, a step may be formed at a portion where the body portion 300A and the second end portion 300C are connected.
  • the first semiconductor layer 310 may be included in the second end portion 300C. That is, the layers sequentially arranged toward the outer surface of the semiconductor core SC with respect to the first semiconductor layer 310 may be different from the body portion 300A and the second end portion 300C. Accordingly, the diameter WB of the body portion 300A may be greater than the diameter WC of the second end portion 300C.
  • a portion corresponding to the body portion 300A of the first semiconductor layer 310 may have a larger diameter than a portion corresponding to the second end portion 300C. This may be a structure formed when the first semiconductor layer 310 is grown in the manufacturing process of the light emitting device 300 .
  • the first semiconductor layer 310 may be an n-type semiconductor.
  • the first semiconductor layer 310 when the light emitting device 300 emits light in a blue wavelength band, the first semiconductor layer 310 is AlxGayIn1-x-yN (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ It may include a semiconductor material having the chemical formula of 1).
  • it may be any one or more of AlGaInN, GaN, AlGaN, InGaN, AlN, and InN doped with n-type.
  • the first semiconductor layer 310 may be doped with an n-type dopant, for example, the n-type dopant may be Si, Ge, Sn, or the like.
  • the first semiconductor layer 310 may be n-GaN doped with n-type Si.
  • the length of the first semiconductor layer 310 may be in a range of 1.5 ⁇ m to 5 ⁇ m, but is not limited thereto.
  • the first semiconductor layer 310 includes a first portion NR1 corresponding to the body portion 300A of the semiconductor core SC, and a second portion NR2 corresponding to the first end 300B. and a third portion NR3 corresponding to the second end 300C.
  • the first portion NR1 may have a shape extending in one direction, like the body portion 300A of the semiconductor core SC.
  • the first part NR1 may have substantially the same shape as the body part 300A, but is not limited thereto, and the diameter of the body part 300A may be different depending on the location.
  • the drawings show that the first part NR1 has a uniform diameter, in some embodiments, the first part NR1 may have a shape in which the diameter increases toward the second part NR2 .
  • the second portion NR2 is a portion positioned on one side of the first portion NR1 , and may have an inclined outer surface.
  • the second portion NR2 may extend to one side of the first portion NR1 , and may be formed to have an inclined side surface in cross-section. That is, the second part NR2 may have a conical shape, and the first end 300B may have a conical shape according to the shape of the second part NR2 .
  • the present invention is not limited thereto.
  • the third part NR3 may be a part located on the other side of the first part NR1 .
  • the third part NR3 may have a shape extending in one direction like the first part NR1 .
  • the diameter of the first portion NR1 may be greater than the diameter of the third portion NR3 .
  • the third portion NR3 of the first semiconductor layer 310 has a smaller diameter than the first portion NR1 , and the outer surface of the first portion NR1 is recessed toward the center from the outer surface of the first portion NR1 . may have a shape.
  • This structure may be due to forming the first portion NR1 by further depositing a material constituting the first semiconductor layer 310 after forming the third portion NR3 during the formation process of the first semiconductor layer 310 .
  • the first portion NR1 may be formed by further growing the semiconductor crystal only in a partial region of the semiconductor crystal extending in one direction.
  • the diameter of the third portion NR3 may decrease from an area adjacent to the first portion NR1 to an area opposite to the area.
  • the present invention is not limited thereto.
  • the second semiconductor layer 320 is disposed to surround the first portion NR1 and the second portion NR2 of the first semiconductor layer 310 including the active layer 330 , which will be described later.
  • the second semiconductor layer 320 may be a p-type semiconductor.
  • the second semiconductor layer 320 may be AlxGayIn1-x-yN (0 ⁇ and a semiconductor material having a formula of x ⁇ 1,0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1).
  • it may be any one or more of AlGaInN, GaN, AlGaN, InGaN, AlN, and InN doped with p-type.
  • the second semiconductor layer 320 may be doped with a p-type dopant, for example, the p-type dopant may be Mg, Zn, Ca, Se, Ba, or the like. In an exemplary embodiment, the second semiconductor layer 320 may be p-GaN doped with p-type Mg. The thickness of the second semiconductor layer 320 may be in the range of 0.05 ⁇ m to 0.10 ⁇ m, but is not limited thereto.
  • the drawing shows that the first semiconductor layer 310 and the second semiconductor layer 320 are configured as one layer, the present invention is not limited thereto. According to some embodiments, depending on the material of the active layer 330, the first semiconductor layer 310 and the second semiconductor layer 320 have a larger number of layers, for example, a clad layer or a TSBR (Tensile strain barrier reducing). It may further include a layer.
  • a clad layer or a TSBR Torsile strain barrier reducing
  • the active layer 330 is disposed between the first semiconductor layer 310 and the second semiconductor layer 320 .
  • the active layer 330 is disposed to surround the first portion NR1 of the first semiconductor layer 310 , and the first semiconductor layer 310 and the second semiconductor layer ( 320) may be disposed between.
  • the active layer 330 may emit light in a specific wavelength band including a quantum layer, as will be described later.
  • the wavelength band of light emitted from the active layer 330 may vary according to the content of the material included in the quantum layer.
  • the content of the material included in the quantum layer of the active layer 330 may vary depending on the lattice contact of the first semiconductor layer 310 on which the active layer 330 is disposed.
  • the lattice constant of the first semiconductor layer 310 may vary depending on the material of the first semiconductor layer 310 or the diameter or shape of the first semiconductor layer 310 .
  • the first semiconductor layer 310 includes a first portion NR1 having a flat outer surface in cross-section, and a second portion NR2 and a third portion NR3 having an inclined or different diameter in cross-section, each of which is mutually exclusive. It may have other lattice constants.
  • the active layer 330 completely surrounds the first semiconductor layer 310 , the content of the material included in the quantum layer varies depending on the position where the active layer 330 is disposed, so that light in different wavelength bands may be emitted. .
  • the active layer 330 is disposed only on the first portion NR1 of the first semiconductor layer 310, so that light of a certain wavelength band including a quantum layer having the same content of material is emitted.
  • the active layer 330 may not be disposed on the second portion NR2 , and the second portion NR2 of the first semiconductor layer 310 may contact the second semiconductor layer 320 .
  • the present invention is not limited thereto, and in some embodiments, the active layer 330 may also be disposed on the second portion NR2 of the first semiconductor layer 310 .
  • the active layer 330 may include a material having a single or multiple quantum well structure.
  • the active layer 330 may have a structure in which a plurality of quantum layers and a well layer are alternately stacked.
  • the active layer 330 may emit light by combining electron-hole pairs according to an electrical signal applied through the first semiconductor layer 310 and the second semiconductor layer 320 .
  • the active layer 330 may include a material such as AlGaN or AlGaInN.
  • the active layer 330 when the active layer 330 has a multi-quantum well structure in which quantum layers and well layers are alternately stacked, the quantum layer may include a material such as AlGaN or AlGaInN, and the well layer may include a material such as GaN or AlInN.
  • the active layer 330 includes AlGaInN as a quantum layer and AlInN as a well layer. As described above, the active layer 330 has a central wavelength band in the range of 450 nm to 495 nm. can emit.
  • the active layer 330 may have a structure in which a type of semiconductor material having a large band gap energy and a semiconductor material having a small band gap energy are alternately stacked with each other, and the wavelength band of the emitted light It may include other group 3 to group 5 semiconductor materials according to the present invention.
  • the light emitted by the active layer 330 is not limited to light in a blue wavelength band, and in some cases, light in a red or green wavelength band may be emitted.
  • the length of the active layer 330 may have a range of 0.05 ⁇ m to 0.10 ⁇ m, but is not limited thereto.
  • light emitted from the active layer 330 may be emitted not only from the longitudinal outer surface of the light emitting device 300 , but also from both sides.
  • the direction of the light emitted from the active layer 330 is not limited in one direction.
  • the electrode layer 370 may be an ohmic contact electrode. However, the present invention is not limited thereto, and may be a Schottky contact electrode.
  • the light emitting device 300 may include at least one electrode layer 370 . 4 and 5 illustrate that the light emitting device 300 includes one electrode layer 370, but is not limited thereto. In some cases, the light emitting device 300 may include a larger number of electrode layers 370 or may be omitted. The description of the light emitting device 300 to be described later may be applied in the same manner even if the number of electrode layers 370 is changed or other structures are further included.
  • the electrode layer 370 may be disposed on the second semiconductor layer 320 .
  • the electrode layer 370 may be disposed directly on the second semiconductor layer 320 to surround the outer surface.
  • the electrode layer 370 may have substantially the same shape as the second semiconductor layer 320 . That is, the electrode layer 370 is disposed on the body portion 300A and the first end portion 300B of the semiconductor core SC, and is disposed on the first portion NR1 and the second portion NR2 of the first semiconductor layer 310 . It can be arranged correspondingly.
  • the electrode layer 370 may reduce resistance between the light emitting device 300 and the electrode or contact electrode when the light emitting device 300 is electrically connected to the electrodes 210 and 220 or the contact electrode 260 .
  • the electrode layer 370 may include a conductive metal.
  • the electrode layer 370 may include aluminum (Al), titanium (Ti), indium (In), gold (Au), silver (Ag), indium tin oxide (ITO), indium zinc oxide (IZO), and ITZO ( Indium Tin-Zinc Oxide) may include at least one.
  • the electrode layer 370 may include a semiconductor material doped with n-type or p-type. However, the present invention is not limited thereto.
  • the insulating layer 380 is disposed on the outer surface of the semiconductor core SC.
  • the insulating layer 380 is disposed to surround the outer surface of the semiconductor core SC, and may function to protect the semiconductor core SC.
  • the light emitting device 300 may be electrically connected to the first electrode 210 and the second electrode 220, and the outer surface of the light emitting device 300 is formed of other layers, for example, a first insulating layer ( 510 , the second insulating layer 520 , and the contact electrodes 260 may be in direct contact.
  • the insulating layer 380 may protect the semiconductor core SC from other layers in contact with the light emitting device 300 .
  • the thickness of the insulating layer 380 may have a range of 10 nm to 1.0 ⁇ m, but is not limited thereto. Preferably, the thickness of the insulating layer 380 may be about 40 nm.
  • the insulating layer 380 is formed of materials having insulating properties, for example, silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), aluminum nitride (Al x N y ), oxide It may include aluminum (Al x O y ), an organic insulating material, or the like. Accordingly, an electrical short that may occur when the active layer 330 is in direct contact with an electrode through which an electrical signal is transmitted to the light emitting device 300 can be prevented. In addition, since the insulating layer 380 protects the outer surface of the light emitting device 300 including the active layer 330 , a decrease in luminous efficiency can be prevented.
  • the outer surface of the insulating layer 380 may be surface-treated.
  • the light emitting device 300 may be sprayed onto the electrode in a state of being dispersed in a predetermined ink to be aligned.
  • the surface of the insulating layer 380 may be hydrophobic or hydrophilic.
  • the insulating layer 380 may include a portion surrounding a region in which at least a side surface of the semiconductor core SC is inclined or a step is formed.
  • the insulating layer 380 includes a first insulating layer 380A surrounding the first end 300B of the semiconductor core SC and a second insulating layer 380B surrounding the second end 300C. can do.
  • the first insulating layer 380A may be disposed directly on the electrode layer 370 of the semiconductor core SC, and the second insulating layer 380B may be disposed to surround the third portion NR3 of the first semiconductor layer 310 . have.
  • the insulating layer 380 may be disposed to surround the outer surface of the semiconductor core SC, which is inclined or stepped so that the light emitting device 300 has a uniform diameter.
  • the insulating film 380 is not disposed on the outer surface of the main body portion 300A of the semiconductor core SC, and a step is formed with the first insulating film 380A surrounding the inclined first end 300B.
  • a second insulating layer 380B surrounding the outer surface of the second end 300C may be included.
  • the thickness of the first insulating layer 380A and the second insulating layer 380B may be changed to correspond to the shape of the outer surface of the semiconductor core SC, and the light emitting device 300 is formed of the semiconductor core SC. It may have a uniform diameter irrespective of the shape.
  • the diameter of the first end portion 300B may decrease from one side connected to the body portion 300A toward the other side opposite to the first end portion 300B, and the first insulating film 380A surrounding the first end portion 300B may have a first The thickness may increase from one side to the other side of the end portion 300B. That is, the sum of the diameter of the first end portion 300B and the thickness of the first insulating layer 380A may be substantially constant.
  • the second end portion 300C may have a smaller width than that of the main body portion 300A and at the same time have an inclined side surface, and the thickness of the second insulating layer 380B may vary depending on the location. However, the sum of the diameter of the second end portion 300C and the thickness of the second insulating layer 380B may be substantially constant.
  • the maximum thickness IW1 of the first insulating layer 380A is greater than the maximum thickness IW2 of the second insulating layer 380B, but they may have a uniform diameter so that the outer surface is not inclined.
  • the thickness of the first insulating layer 380A and the second insulating layer 380B may be changed such that the sum of the diameters of the first end 300B and the second end 300C of the semiconductor core SC is constant.
  • the minimum diameter of the first end 300B may be smaller than the minimum diameter WC of the second end 300C. .
  • the maximum thickness IW1 of the first insulating layer 380A surrounding the first end 300B may be greater than the maximum thickness IW2 of the second insulating layer 380B surrounding the second end 300C.
  • the first end 300B has the same diameter as the main body 300A in the portion connected to the main body 300A, and the second end 300C has a smaller diameter than the diameter WA of the main body 300A.
  • the minimum thickness of the first insulating layer 380A may be smaller than the minimum thickness of the second insulating layer 380B.
  • each of the first insulating layer 380A and the second insulating layer 380B may form a flat surface in cross-section with the outer surface of the main body part 300A of the semiconductor core SC. That is, the outer surfaces of the first insulating layer 380A, the second insulating layer 380B, and the body portion 300A may be disposed on the same line in cross-section.
  • the semiconductor core SC may include a first end 300B with an inclined side surface and a second end 300C that is recessed from the outer surface of the main body 300A and has a smaller width than that of the main body 300A.
  • the side of the semiconductor core SC may be inclined or a step may be formed with respect to the main body 300A according to the shape of the first semiconductor layer 310 .
  • the insulating layer 380 may be formed in correspondence to the inclined or stepped portion of the semiconductor core SC.
  • the first insulating film 380A and the second insulating film 380B surround the first end 300B and the second end 300C, and their respective outer surfaces may be disposed on the same surface as the outer surface of the body portion 300A. have. That is, the thickness of the first insulating layer 380A and the second insulating layer 380B may vary according to positions, but the diameters of their outer surfaces may be constant. According to an embodiment, the first insulating layer 380A and the second insulating layer 380B may be disposed to compensate for the step difference of the outer surface of the semiconductor core SC, and the light emitting device 300 may have a uniform diameter. It may have a shape extending in the direction.
  • the light emitting device 300 When the side surface of the light emitting device 300 is inclined or a step is formed, an empty space may be formed between the light emitting device 300 and the first insulating layer 510 disposed thereunder.
  • the light emitting device 300 according to an embodiment includes the insulating film 380 disposed on the outer surface of the semiconductor core SC, and the light emitting device 300 does not have an empty space formed thereunder, and the first insulating layer 510 ), and the contact electrodes 260 contacting both ends of the light emitting device 300 may minimize material disconnection or poor contact.
  • the second insulating layer 380B may be disposed to surround the third portion NR3 of the first semiconductor layer 310 , and a lower surface of the first semiconductor layer 310 may be exposed.
  • the exposed lower surface of the first semiconductor layer 310 may directly contact the second contact electrode 262 of the display device 10 .
  • the second insulating layer 380B may directly contact the active layer 330 , the second semiconductor layer 320 , and the electrode layer 370 exposed on the lower surface of the main body 300A.
  • the second insulating layer 380B is one end of the light emitting device 300 and may prevent the second contact electrode 262 in contact with the first semiconductor layer 310 from directly contacting the second semiconductor layer 320 . .
  • the insulating layer 380 may be disposed to surround the outer surface of the semiconductor core SC to prevent a short circuit between the first contact electrode 261 and the second contact electrode 262 . Furthermore, since the second insulating film 380B is disposed to surround the side surface of the second end 300C of the semiconductor core SC, the second end 300C of the semiconductor core SC during the manufacturing process of the light emitting device 300, That is, it is possible to prevent the first semiconductor layer 310 from being damaged.
  • the insulating layer 380 may not be disposed on the main body 300A of the semiconductor core SC having a flat outer surface. Accordingly, the light emitting device 300 is a part of the semiconductor core SC, and the insulating layer 380 may be disposed such that the outer surface of the main body 300A is exposed.
  • the present invention is not limited thereto.
  • the insulating layer 380 may further include a portion disposed to surround the body portion 300A of the semiconductor core SC.
  • the first insulating layer 380A and the second insulating layer 380B may form a flat outer surface together with a portion surrounding the body portion 300A.
  • the light emitting device 300 may have a length H of 1 ⁇ m to 10 ⁇ m or 2 ⁇ m to 6 ⁇ m, preferably 3 ⁇ m to 5 ⁇ m.
  • the diameter of the light emitting device 300 may be in the range of 300 nm to 700 nm, and the aspect ratio of the light emitting device 300 may be 1.2 to 100.
  • the present invention is not limited thereto, and the plurality of light emitting devices 300 included in the display device 10 may have different diameters depending on a difference in composition of the active layer 330 .
  • the diameter of the light emitting device 300 may have a range of about 500 nm.
  • FIG. 6 is an enlarged view of a portion Q1 of FIG. 3 .
  • FIG. 6 is an enlarged view of the light emitting device 300 disposed between the first electrode 210 and the second electrode 220 in FIG. 3 .
  • the light emitting device 300 may be disposed on the first insulating layer 510 between the first electrode 210 and the second electrode 220 .
  • the light emitting device 300 is disposed between the first insulating layer 510 and the second insulating layer 520 , and the outer surface is partially in direct contact with the first insulating layer 510 and the second insulating layer 520 , respectively.
  • the active layer 330 of the light emitting device 300 is disposed to surround the first portion NR1 of the first semiconductor layer 310 , and light generated in the active layer 330 is emitted to at least a side surface of the light emitting device 300 .
  • the light may pass through the second insulating layer 520 , the third insulating layer 530 , and the like to travel upwards of the first substrate 101 .
  • the present invention is not limited thereto, and some of the lights emitted from the light emitting device 300 may be emitted through both ends. In this case, light emitted from both ends of the light emitting device 300 may be reflected by the electrodes 210 and 220 disposed on the first inner bank 410 and the second inner bank 420 .
  • the light emitting device 300 includes a semiconductor core SC with an inclined or stepped outer surface, and an insulating film 380 disposed to compensate for a step on the outer surface of the semiconductor core SC. do.
  • at least one surface of the light emitting device 300 included in the display device 10 in contact with the first insulating layer 510 may have a flat surface.
  • the light emitting device 300 may include a lower surface facing the first insulating layer 510 and an upper surface facing the second insulating layer 520 in cross-section.
  • the light emitting device 300 is a portion of an outer surface, and at least a portion of the lower surface may directly contact the first insulating layer 510 .
  • a surface of the light emitting device 300 in direct contact with the first insulating layer 510 may include a flat surface including the body portion 300A of the semiconductor core SC and the insulating layer 380 .
  • the insulating film 380 of the light emitting device 300 may be disposed to compensate for the inclined plane or step difference formed on the outer surface of the semiconductor core SC, and the light emitting layer disposed on the first insulating layer 510 .
  • At least a surface of the device 300 in contact with the first insulating layer 510 may form a flat surface.
  • a portion of the light emitting device 300 in direct contact with the first insulating layer 510 may be the first insulating layer 380A and the second insulating layer 380B, but is not limited thereto.
  • the body portion 300A of the semiconductor core SC exposed without the insulating layer 380 may be in direct contact with the first insulating layer 510 .
  • a step may be formed in the first insulating layer 510 according to the electrodes 210 and 220 having an upper surface disposed thereunder, and the lower surface of the light emitting device 300 and the first insulating layer 510 may be formed. ), a space may be formed between them.
  • the space may be filled with a second insulating layer 520 , and in this case, the lower surface of the light emitting device 300 may partially directly contact the second insulating layer 520 .
  • the portion in contact with the second insulating layer 520 may include the insulating layer 380 and may be the main body 300A of the semiconductor core SC, but is not limited thereto.
  • the first end 300B of the semiconductor core SC overlaps the first electrode 210 in the thickness direction
  • the second end 300C is formed with the second electrode 220 and the second electrode 220 . It may be arranged to overlap in the thickness direction.
  • the length H of the light emitting device 300 may be greater than the distance between the first electrode 210 and the second electrode 220 .
  • the present invention is not limited thereto.
  • one end of the light emitting device 300 may contact the first contact electrode 261 , and the other end may contact the second contact electrode 262 .
  • one end at which the first end 300B of the semiconductor core SC is positioned is in contact with the first contact electrode 261
  • the second end 300C of the semiconductor core SC is in contact with the light emitting device 300 .
  • at the other end may be in contact with the second contact electrode 262 .
  • the light emitting device 300 is patterned together with the second insulating layer 520 , and a portion of the insulating layer 380 is removed.
  • the insulating film 380 of the light emitting device 300 the portion in contact with the second insulating layer 520 or the first insulating film 380A and the second insulating film 380B positioned on the cross-section are partially removed, , the semiconductor core SC may be partially exposed.
  • the first insulating layer 380A is removed to partially expose a side surface of the first end 300B of the semiconductor core SC, and is positioned between the first end 300B and the first insulating layer 510 . and a first remainder 380A1 and a second remainder 380A2 positioned between the first end 300B and the second insulating layer 520 .
  • the second insulating layer 380B is removed to partially expose a side surface of the second end portion 300C of the semiconductor core SC, and the third remaining portion is positioned between the second end portion 300C and the first insulating layer 510 . It may include a 380B1 and a fourth remainder 380B2 positioned between the second end 300C and the second insulating layer 520 .
  • a portion of the electrode layer 370 of the first end 300B and a portion of the first semiconductor layer 310 of the second end 300C of the semiconductor core SC may be exposed.
  • the first contact electrode 261 is one end of the light emitting device 300 and is to be in contact with the exposed first end 300B and the first remaining portion 380A1 and the second remaining portion 380A2 of the first insulating layer 380A.
  • the second contact electrode 262 is the other end of the light emitting device 300 and is to be in contact with the exposed second end 300C and the third remaining portion 380B1 and the fourth remaining portion 380B2 of the second insulating layer 380B.
  • the first contact electrode 261 and the second contact electrode 262 may contact one end and the other end of the light emitting device 300 to form a plurality of contact surfaces CSA and CSB, respectively.
  • the contact surfaces CSA and CSB may include a first contact surface CSA formed by the first contact electrode 261 and a second contact surface CSB formed by the second contact electrode 262 .
  • the first contact surface CSA and the second contact surface CSB may include surfaces that are not parallel to each other in contact with the semiconductor core SC and the insulating layer 380 of the light emitting device 300 , respectively.
  • the first contact surface CSA may include a first surface CS1 formed by the first end 300B of the semiconductor core SC and a first remaining portion 380A1 formed by the first insulating layer 380A of the first insulating layer 380A.
  • the second surface CS2 and the third surface CS3 formed by the second remainder 380A2 may be included.
  • the second contact surface CSB includes the fourth and fifth surfaces CS4 and CS5 formed by the second end 300C of the semiconductor core SC, and the third remaining portion 380B1 of the second insulating layer 380B. It may include a sixth surface CS6 forming and a seventh surface CS7 formed by the fourth remainder 380B2 .
  • the first surface CS1 of the first contact surface CSA is a surface in which the first contact electrode 261 and the first end 300B of the semiconductor core SC contact, and the light emitting device 300 has the first surface ( An electrical signal may be transmitted from the CS1 through the first contact electrode 261 .
  • the first surface CS1 may be formed along the inclined surface of the first end 300B.
  • the first contact surface CSA formed by the first contact electrode 261 in contact with one end of the light emitting device 300 is the first substrate 101 or the first planarization layer 109 . It may include a first surface CS1 that is not parallel to the upper surface.
  • the fourth surface CS4 and the fifth surface CS5 of the second contact surface CSB are surfaces in which the second contact electrode 262 and the second end 300C of the semiconductor core SC contact each other.
  • the light emitting device 300 may receive an electrical signal through the second contact electrode 262 on the fourth surface CS4 and the fifth surface CS5 .
  • the fourth surface CS4 is a portion of the second end 300C exposed in the process of forming the second insulating layer 520 or a side surface of the first semiconductor layer 310
  • the fifth surface CS5 is a light emitting device ( As a part of the lower surface of the 300 , it may be the lower surface of the first semiconductor layer 310 .
  • the fourth surface CS4 may be formed along the inclined surface of the second end 300C.
  • the second contact surface CSB formed by the second contact electrode 262 in contact with the other end of the light emitting device 300 is the first substrate 101 or the first planarization layer 109 .
  • a fourth surface CS4 that is not parallel to the upper surface may be included.
  • first contact surface CSA and the second contact surface CSA2 may further include contact surfaces perpendicular to the top surface of the first substrate 101 or the first planarization layer 109 .
  • the second surface CS2 formed by the first contact electrode 261 and the first remainder 380A1 and the third surface CS3 formed by the second remainder 380B1 are the first substrate 101 .
  • the sixth surface CS6 formed by the second contact electrode 262 and the third remainder 380B1 and the seventh surface CS7 formed by the fourth remainder 380B2 are perpendicular to the upper surface of the first substrate 101 .
  • the light emitting device 300 may include a first insulating layer 380A and a second insulating layer 380B to compensate for the inclined side surface and the step difference of the semiconductor core SC.
  • the first contact electrode 261 and the second contact electrode 262 contacting both ends of the light emitting device 300 have a first remainder 380A1 positioned between the semiconductor core SC and the first insulating layer 510, respectively. ) and the third remainder 380B1 may be disposed.
  • the first remainder 380A1 and the third remainder 380B1 may fill an empty space that may be formed between both ends of the light emitting device 300 and the first insulating layer 510 , and the contact electrodes 261 and 262 . ) is formed, it is possible to prevent disconnection of the material by the empty space. That is, the light emitting device 300 according to an embodiment includes the first insulating layer 380A and the second insulating layer 380B to form a smooth contact with the contact electrodes 261 and 262 .
  • first contact electrode 261 and the second contact electrode 262 may also contact the second remainder 380A2 and the fourth remainder 380B4 .
  • the second remaining portion 380A2 and the fourth remaining portion 380B2 are not removed from the insulating film 380 of the light emitting device 300 in the process of forming the contact electrodes 261 and 262 , so that the second insulation It may be a portion in direct contact with the layer 520 .
  • the main body 300A of the semiconductor core SC may be exposed without being surrounded by the insulating layer 380 .
  • the first contact electrode 261 and the second contact electrode 262 are formed in the body. It is possible to prevent direct contact with the portion 300A.
  • the fourth remaining portion 380B2 prevents the second contact electrode 262 from directly contacting the electrode layer 370 or the second semiconductor layer 320 of the body portion 300A, thereby preventing the first contact electrode 261 . ) and the second contact electrode 262 may be prevented from being short-circuited.
  • the second insulating layer 520 may be disposed to surround the side surface of the light emitting device 300 .
  • the second insulating layer 520 may be in direct contact with the main body 300A of the semiconductor core SC and a portion of the insulating layer 380 as a side surface of the light emitting device 300 .
  • the main body 300A of the semiconductor core SC may be exposed without being surrounded by the insulating layer 380 and may be in direct contact with the second insulating layer 520 .
  • the main body 300A includes a second insulating layer 520 disposed between the light emitting device 300 and the first insulating layer 510 in addition to the second insulating layer 520 disposed on the light emitting device 300 . It can also come into direct contact with
  • the second insulating layer 520 may be formed to have a predetermined width so that the insulating layer 380 of the light emitting device 300 may include the second remainder 380A2 and the fourth remainder 380B2 .
  • the width DW of the second insulating layer 520 may be greater than the width or length HA of the body portion 300A of the semiconductor core SC. Accordingly, only the first end 300B and the second end 300C of the semiconductor core SC may be partially exposed, and the body portion 300A may not be exposed.
  • the light emitting device 300 since the light emitting device 300 includes the insulating layer 380 , a space may not be formed between the semiconductor core SC and the first insulating layer 510 , and the amount of the light emitting device 300 may not be formed.
  • the contact electrodes 261 and 262 in contact with the ends may prevent an undercut that may occur between the light emitting device 300 and the first insulating layer 510 .
  • the light emitting element 300 and the contact electrodes 261 and 262 may have a smooth contact surface, and disconnection of materials forming the contact electrodes 261 and 262 may be prevented.
  • the light emitting device 300 may be manufactured by an epitaxial growth method in which a semiconductor layer is formed by growing a semiconductor crystal.
  • the light emitting device 300 sequentially forms a first semiconductor layer 310 , an active layer 330 , a second semiconductor layer 320 , and an electrode layer 370 on a lower substrate, and then an insulating film partially surrounding the outer surfaces thereof. It can be prepared by forming 380.
  • FIG. 7 to 14 are cross-sectional views illustrating a manufacturing process of a light emitting device according to an exemplary embodiment.
  • a semiconductor core SC is grown on a lower substrate and an insulating film 380 surrounding the outer surface of the semiconductor core SC is formed. can be manufactured.
  • the insulating layer 380 may be formed so that the outer surface of the light emitting device 300 has a flat surface even if the side surface of the semiconductor core SC is inclined or a step is formed.
  • a lower substrate 2000 including a base substrate 2100 and a buffer material layer 2200 formed on the base substrate 2100 is prepared, and a sub substrate on the lower substrate 2000 is prepared.
  • a semiconductor layer 3100 and a mask layer 1600 are formed.
  • the base substrate 2100 may include a sapphire substrate (Al2O3) and a transparent substrate such as glass.
  • Al2O3 a sapphire substrate
  • the present invention is not limited thereto, and may be formed of a conductive substrate such as GaN, SiC, ZnO, Si, GaP, and GaAs.
  • a case in which the base substrate 2100 is a sapphire substrate (Al2O3) will be exemplified and described.
  • a plurality of semiconductor layers may be formed on the base substrate 2100 .
  • the plurality of semiconductor layers grown by the epitaxial method may be formed by growing a seed crystal.
  • the method for forming the semiconductor layer is electron beam deposition, physical vapor deposition (PVD), chemical vapor deposition (CVD), plasma laser deposition (PLD), and dual thermal deposition (Dual).
  • -type thermal evaporation), sputtering, metal-organic chemical vapor deposition (MOCVD), etc. may be used, and preferably, it may be formed by metal-organic chemical vapor deposition (MOCVD).
  • MOCVD metal-organic chemical vapor deposition
  • the present invention is not limited thereto.
  • a method and process conditions for forming a plurality of semiconductor layers will be omitted and described, and a sequence and a stacked structure of the light emitting device 300 will be described in detail.
  • a buffer material layer 2200 is formed on the base substrate 2100 .
  • the buffer material layer 2200 is stacked one layer, the present invention is not limited thereto, and a plurality of layers may be formed.
  • the buffer material layer 2200 may be disposed to reduce a lattice constant difference between the first semiconductor layer 310 and the base substrate 2100 .
  • the buffer material layer 2200 may include an undoped semiconductor, and may include substantially the same material as the first semiconductor layer 310, but may be a material that is not n-type or p-type doped. have.
  • the buffer material layer 2200 may be at least one of undoped InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, but is not limited thereto.
  • the buffer material layer 2200 may be omitted depending on the base substrate 2100 .
  • a sub-semiconductor layer 3100 may be formed on the buffer material layer 2200 .
  • the sub-semiconductor layer 3100 may include the same material as the first semiconductor layer 310 .
  • the sub-semiconductor layer 3100 may include an n-type semiconductor layer.
  • the sub-semiconductor layer 3100 may provide a seed crystal of the first semiconductor layer 310 formed by an epitaxial growth method.
  • the mask layer 1600 may be formed on the sub-semiconductor layer 3100 .
  • the mask layer 1600 may provide a space in which the first semiconductor layer 310 grows.
  • an etching hole partially exposing the sub-semiconductor layer 3100 is formed, and the crystals grown through the etching hole in the sub-semiconductor layer 3100 are formed in the first semiconductor layer 310 .
  • the mask layer 1600 may include a first mask layer 1610 , a second mask layer 1620 , and a third mask layer 1630 .
  • the first mask layer 1610 may be formed on the sub-semiconductor layer 3100 , and the second mask layer 1620 and the third mask layer 1630 may be sequentially formed thereon.
  • a portion in which the sub-semiconductor layer 3100 is grown through the first mask layer 1610 and the second mask layer 1620 may be the third portion NR3 of the first semiconductor layer 310 .
  • a shape of the third portion NR3 may be substantially the same as a shape of an etch hole formed in the first mask layer 1610 and the second mask layer 1620 .
  • the third portion NR3 of the first semiconductor layer 310 has a narrow width like an etch hole formed in the first mask layer 1610 and the second mask layer 1620 , and the first The portion NR1 and the second portion NR2 may be formed by further growing semiconductor crystals in a subsequent process. Accordingly, the first semiconductor layer 310 may have a shape in which the third portion NR3 has a narrower width than the first portion NR1 and extends in one direction.
  • the first mask layer 1610 and the second mask layer 1620 are formed to have a predetermined thickness.
  • the first mask layer 1610 may be thicker than the second mask layer 1620 , and the overall thickness thereof may be 300 nm or more.
  • the present invention is not limited thereto.
  • a portion in which the sub-semiconductor layer 3100 is grown through an etch hole in the third mask layer 1630 may be a first portion NR1 and a second portion NR2 of the first semiconductor layer 310 .
  • the first portion NR1 and the second portion NR2 of the first semiconductor layer 310 are formed by further depositing a material that will form the first semiconductor layer 310 in a subsequent process, and the third mask layer ( The shape of the etch hole formed in 1630 may be different. Accordingly, the diameter of the third portion NR3 of the first semiconductor layer 310 may be different from that of the first portion NR1 and the second portion NR2 .
  • first mask layer 1610 , the second mask layer 1620 , and the third mask layer 1630 are not particularly limited, and in some embodiments, the first mask layer 1610 , the second mask layer 1620 .
  • the third mask layer 1630 may include any one of silicon oxide (SiO x ), silicon nitride (SiN x ), and silicon oxynitride (SiO x N y ).
  • An etch hole penetrates the third mask layer 1630 , the second mask layer 1620 , and the first mask layer 1610 to expose at least a partial region of the sub-semiconductor layer 3100 .
  • the sub-semiconductor layer 3100 may form the first semiconductor layer 310 by crystal growth through an etch hole.
  • a plurality of etching holes may be formed in the mask layer 1600 , and they may be formed to be spaced apart from each other.
  • the spacing and diameter of the etching holes are not particularly limited.
  • a diameter of a portion of the sub-semiconductor layer 3100 exposed by an etch hole may be smaller than an interval at which the etch hole is spaced apart.
  • a ratio of a diameter of a portion exposed by an etch hole of the sub-semiconductor layer 3100 to a spacing between the etch holes may have a ratio of 1:2.5 to 1:3.
  • the inner sidewall of the mask layer 1600 exposed by the etching hole may be formed to be inclined from the top surface of the sub-semiconductor layer 3100 . That is, the diameter of the etch hole may decrease from the third mask layer 1630 to the first mask layer 1610 . Accordingly, the first semiconductor layer 310 formed along the etch hole may be formed so that the outer surface thereof is inclined. Furthermore, in the first semiconductor layer 310 , diameters of the first portion NR1 and the second portion NR2 may be larger than that of the third portion NR3 .
  • the process of forming an etching hole is not particularly limited and may be performed through a conventional process.
  • the process of forming an etching hole may include a dry etching method, a wet etching method, a reactive ion etching method (RIE), an inductively coupled plasma reactive ion etching method (ICP). -RIE) and the like.
  • RIE reactive ion etching method
  • ICP inductively coupled plasma reactive ion etching method
  • -RIE inductively coupled plasma reactive ion etching method
  • a first semiconductor layer 310 grown along an etch hole from the sub-semiconductor layer 3100 is formed.
  • the process of forming the first semiconductor layer 310 includes the steps of growing a semiconductor crystal of the sub-semiconductor layer 3100 to form the first sub-semiconductor layer 310', removing the third mask layer 1630, and and depositing a semiconductor material on the sub-semiconductor layer 310 ′ to form a first semiconductor layer 310 .
  • the process of removing the third mask layer 1630 may be a process that may be commonly performed.
  • the process may be reactive ion etching (RIE), inductively coupled plasma reactive ion etching (ICP-RIE), or the like, but is not limited thereto. A detailed description thereof will be omitted.
  • RIE reactive ion etching
  • ICP-RIE inductively coupled plasma reactive ion etching
  • the semiconductor crystal of the sub-semiconductor layer 3100 is grown along the etching hole of the mask layer 1600 to form the first sub-semiconductor layer 310 ′.
  • the first sub-semiconductor layer 310 ′ may have an inclined shape depending on the shape of the etch hole. That is, the width may increase from the lower end at which the first mask layer 1610 is located to the upper end at which the third mask layer 1630 is located.
  • the end along the growth direction of the semiconductor crystal, that is, the region forming the second portion NR2 of the first semiconductor layer 310 may have a conical shape as the width becomes narrower.
  • the third mask layer 1630 is removed, and a material constituting the first semiconductor layer 310 is further deposited to form the first semiconductor layer 310 .
  • the material constituting the first semiconductor layer 310 is deposited only on the area exposed by removing the third mask layer 1630 , and is deposited on the area surrounded by the first mask layer 1610 and the second mask layer 1620 . it may not be Accordingly, the first semiconductor layer 310 may include a third portion NR3 having a relatively narrow width, and a first portion NR1 and a second portion NR2 having a wide width.
  • the active layer 330 , the second semiconductor layer 320 , and the electrode layer 370 are formed on the exposed first portion NR1 and the second portion NR2 of the first semiconductor layer 310 .
  • the active layer 330 is formed to surround the first portion NR1 of the first semiconductor layer 310
  • the second semiconductor layer 320 includes the active layer 330 to expose the first semiconductor layer 310 . It can be formed so as to completely surround the outer surface.
  • the electrode layer 370 may be formed to surround the outer surface of the second semiconductor layer 320 .
  • the active layer 330 and the second semiconductor layer 320 are not exposed.
  • Silver may not be formed in the second portion NR2 .
  • the shapes for these are the same as described above.
  • the first mask layer 1610 and the second mask layer 1620 are removed to expose a third portion NR3 of the first semiconductor layer 310 .
  • the process of removing the first mask layer 1610 and the second mask layer 1620 may be performed through a conventional process as described above.
  • the semiconductor core SC may be formed on the lower substrate 2000 .
  • the semiconductor cores SC may be spaced apart from each other according to positions of etch holes formed in the mask layer 1600 .
  • the side surface of the semiconductor core SC This slope or step may be formed.
  • An insulating layer 380 may be formed on the outer surface of the semiconductor core SC to compensate for the step difference of the side surface of the semiconductor core SC.
  • an insulating layer 380 surrounding a portion of the outer surface of the semiconductor core SC is formed.
  • the process of forming the insulating film 380 includes forming an insulating material 380 ′ formed to cover the plurality of semiconductor cores SC on the sub-semiconductor layer 3100 , and partially etching the insulating material 380 ′ to form the insulating film ( 380) may be included.
  • an insulating material 380 ′ formed to cover the plurality of semiconductor cores SC is formed on the sub-semiconductor layer 3100 , and a fourth mask layer is formed on the insulating material 380 ′. (1700) is formed.
  • the insulating material 380 ′ may be formed of a material included in the insulating layer 380 .
  • the insulating material 380 ′ may be an organic insulating material such as polyimide.
  • the insulating material 380 ′ may be coated on the sub-semiconductor layer 3100 to cover the semiconductor cores SC.
  • the height of the insulating material 380 ′ may be substantially the same as the height of the semiconductor core SC, and the insulating film 380 formed in a subsequent process may be formed to surround only the side surface of the first end 300B of the semiconductor core SC.
  • the fourth mask layer 1700 may be spaced apart from the insulating material 380 ′ to correspond to the position of the semiconductor core SC.
  • the fourth mask layer 1700 may be disposed to etch the insulating material 380 ′.
  • the fourth mask layer 1700 may be a hard mask layer made of a material such as metal.
  • the width WM of the fourth mask layer 1700 may be the same as the diameter WB of the body portion 300A of the semiconductor core SC.
  • the light emitting device 300 is formed such that the insulating layer 380 does not surround the body portion 300A of the semiconductor core SC.
  • the width WM of the fourth mask layer 1700 may be the same as the width of the body portion 300A, and thus may be formed as the insulating material 380 ′ surrounding the side surface of the body portion 300A is removed.
  • the present invention is not limited thereto, and in some embodiments, the width WM of the fourth mask layer 1700 may be greater than the diameter WB of the body portion 300A. In this case, the width WM of the fourth mask layer 1700 may be the same as the diameter WA of the light emitting device 300 .
  • the insulating material 380 ′ is etched along the fourth mask layer 1700 to form the insulating layer 380 surrounding a portion of the outer surface of the semiconductor core SC.
  • the insulating film 380 is formed to surround both ends of the semiconductor core SC with a slope or a step, and the insulating film 380 may not be formed on the outer surface of the main body 300A. .
  • the light emitting device 300 may be manufactured by separating the semiconductor core SC on which the insulating layer 380 is formed from the sub-semiconductor layer 3100 .
  • the process of separating the semiconductor core SC may be performed through a physical separation method.
  • the second insulating layer 380B is disposed such that the portion where the semiconductor core SC is connected to the sub-semiconductor layer 3100 surrounds the second end 300C, when the semiconductor core SC is separated, the second end 300C ), or the first semiconductor layer 310 may be prevented from being damaged.
  • the light emitting device 300 may be manufactured through the method described above.
  • the display device 10 may include a light emitting device 300 disposed between the first electrode 210 and the second electrode 220 .
  • a manufacturing process of the display device 10 according to an exemplary embodiment will be described with reference to other drawings.
  • 15 to 21 are cross-sectional views illustrating a part of a manufacturing process of a display device according to an exemplary embodiment.
  • the first electrode 210 and the second electrode 220 are prepared, and the light emitting device 300 is disposed between the first electrode 210 and the second electrode 220 .
  • the first electrode 210 and the second electrode 220 may be disposed on the first substrate 101 .
  • a plurality of conductive layers and insulating layers may be disposed between the first substrate 101 and the first electrode 210 and the second electrode 220 . Since the descriptions thereof are the same as those described above, detailed descriptions thereof will be omitted.
  • a first insulating material layer 510 ′ covering the first electrode 210 and the second electrode 220 is disposed on the first electrode 210 and the second electrode 220 , and an external bank 450 is disposed on the first insulating material layer 510 ′.
  • the first insulating material layer 510 ′ may expose a portion of the top surfaces of the electrodes 210 and 220 in a subsequent process, and may form the first insulating layer 510 of FIG. 3 .
  • the light emitting device 300 may be disposed on the first insulating material layer 510 ′ between the first electrode 210 and the second electrode 220 .
  • the light emitting device 300 may be prepared in a state of being dispersed in ink, and may be sprayed onto the first substrate 101 through a printing process using an inkjet printing apparatus (not shown).
  • the light emitting device 300 dispersed in the ink and sprayed onto the electrodes 210 and 220 may be seated between the electrodes 210 and 220 by an alignment signal applied to each of the electrodes 210 and 220 .
  • the alignment signal when an alignment signal is applied to the first electrode 210 and the second electrode 220 , an electric field may be generated in the ink sprayed on the electrodes 210 and 220 .
  • the alignment signal may be an AC voltage, and the AC voltage may have a voltage of ⁇ (10-50)V and a frequency of 10kHz to 1MHz.
  • the light emitting device 300 dispersed in ink may receive a dielectrophoretic force due to the electric field.
  • the light emitting device 300 receiving the dielectrophoretic force may be seated between the first electrode 210 and the second electrode 220 while the orientation direction and position are changed.
  • a second insulating material layer 520 ′ is formed on the first insulating material layer 510 ′ and the light emitting device 300 .
  • the second insulating material layer 520 ′ may fix the position of the light emitting device 300 disposed between the electrodes 210 and 220 .
  • the second insulating material layer 520 ′ may be patterned in a subsequent process to form the second insulating layer 520 .
  • the first insulating material layer 510 ′ and the second insulating material layer 520 ′ are partially patterned (‘1 st etching’ in FIG. 17 ) to form a portion of the upper surface of the first electrode 210 and One end of the light emitting device 300 is exposed.
  • a portion of the first electrode 210 disposed on the first internal bank 410 may be partially exposed, and the light emitting device 300 is one end of the semiconductor core SC toward the first electrode 210.
  • One end 300B may be exposed.
  • the first insulating layer 380A may be partially removed to form a first remainder 380A1 and a second remainder 380A2 .
  • the exposed first electrode 210 and the first contact electrode 261 contacting one end of the light emitting device 300 are formed.
  • the first contact electrode 261 includes the exposed first electrode 210 so as to be in contact with a portion of the first insulating material layer 510 ′, one end of the light emitting device 300 , and the second insulating material layer 520 ′. can be placed.
  • a description of the arrangement of the first contact electrode 261 is the same as described above.
  • a third insulating material layer 530 ′ is formed on the first contact electrode 261 and the second insulating material layer 520 ′.
  • the third insulating material layer 530 ′ may be patterned in a subsequent process to form the third insulating layer 530 .
  • the third insulating material layer 530 ′ may protect the first contact electrode 261 and insulate it from the second contact electrode 262 .
  • the first insulating material layer (510 '), the second insulating material layer (520') and a third insulating material layer (530 ') for partially patterned (FIG. 20, 2 nd etching ")
  • a portion of the upper surface of the second electrode 220 and the other end of the light emitting device 300 are exposed.
  • a portion of the second electrode 220 disposed on the second internal bank 420 may be partially exposed, and the light emitting device 300 is the second end of the semiconductor core SC as the other end facing the second electrode 220 .
  • Two ends 300C may be exposed.
  • the second insulating layer 380B may be partially removed to form a third remaining portion 380B1 and a fourth remaining portion 380B2 .
  • first insulating material layer 510 ′, the second insulating material layer 520 ′, and the third insulating material layer 530 ′ include the first insulating layer 510 , the second insulating layer 520 , and the third insulating layer, respectively. 530 may be formed.
  • the second contact electrode 262 includes the exposed second electrode 220 , the first insulating layer 510 , the other end of the light emitting device 300 , the second insulating layer 520 , and the third insulating layer ( 530) may be arranged to contact a portion.
  • a description of the arrangement of the second contact electrode 262 is the same as described above.
  • a fourth insulating layer 550 including the second contact electrode 262 and the third insulating layer 530 is formed thereon.
  • FIG. 22 is a cross-sectional view illustrating a portion of a display device according to another exemplary embodiment.
  • the third insulating layer 530 may be omitted.
  • the display device 10_1 of FIG. 22 is different from the embodiment of FIG. 3 in that the third insulating layer 530 is omitted.
  • overlapping descriptions will be omitted and descriptions will be made focusing on differences.
  • the third insulating layer 530 may be omitted, and a partial region of the second contact electrode 262_1 may be directly disposed on the second insulating layer 520_1 .
  • the first contact electrode 261_1 and the second contact electrode 262 may be spaced apart from each other on the second insulating layer 520_1 .
  • side surfaces of the first contact electrode 261_1 and the second contact electrode 262_1 facing each other may be disposed on the second insulating layer 520_1 .
  • the first contact electrode 261_1 is in contact with one end of the light emitting device 300 , the first electrode 210 and the second insulating layer 520_1 , and the second contact electrode 262 is the other end of the light emitting device 300 .
  • the end, the second electrode 220 and the second insulating layer 520_1 may be in contact.
  • the second insulating layer 520_1 may include an organic insulating material, and the first contact electrode 261_1 and the second contact electrode 262_1 may be formed together in the same process.
  • FIG. 23 is a cross-sectional view illustrating a part of a manufacturing process of the display device of FIG. 22 .
  • the first insulating material layer 510 ′ and the second insulating material layer 520 . ') may be partially patterned.
  • the first insulating material layer 510 ′ and the second insulating material layer 520 ′ may be patterned so that a portion of the upper surface of the first electrode 210 and the second electrode 220 is exposed at the same time (see '1' in FIG. 23 ).
  • the first contact electrode 261_1 and the second contact electrode 262_1 may be formed in the same process.
  • the first insulating layer 380A and the second insulating layer 380B of the light emitting device 300 may also be partially removed at the same time.
  • other descriptions are the same as those described above, detailed descriptions will be omitted.
  • both ends of the light emitting device 300 and the first electrode 210 and the second electrode in the process of exposing both ends of the light emitting device 300 .
  • the second insulating material layer 520 ′ positioned between the 220 may be left without being removed.
  • the display device 10 according to an exemplary embodiment may further include a portion in which the second insulating layer 520 is disposed between both ends of the light emitting device 300 and the electrodes 210 and 220 .
  • FIG. 24 is a cross-sectional view illustrating a portion of a display device according to another exemplary embodiment.
  • FIG. 25 is an enlarged view of a portion Q2 of FIG. 24 .
  • the second insulating layer 520_2 includes both ends of the light emitting device 300 and the first electrode 210 and the second electrode 220 . By further including a portion disposed therebetween, it may partially contact both ends of the light emitting device 300 .
  • the display device 10_2 of FIG. 24 is different from the embodiment of FIG. 22 in that the shape of the second insulating layer 520_2 is different.
  • overlapping descriptions will be omitted, and differences will be mainly described.
  • the second insulating layer 520_2 is formed on both ends of the light emitting device 300 and the electrodes 210 and 220 in addition to the side surface of the light emitting device 300 , for example, a portion surrounding the exposed main body 300A of the semiconductor core SC. ) may further include a portion disposed between the. According to an exemplary embodiment, the second insulating layer 520_2 is in contact with the first insulating pattern 520A_2 disposed to cover the outer surface of the light emitting device 300 and one end of the light emitting device 300 to form the first electrode 210 .
  • the first insulating pattern 520A_2 may have substantially the same shape as the second insulating layer 520_1 of FIG. 22 .
  • the first insulating pattern 520A_2 is disposed to surround a portion of the outer surface of the light emitting device 300 , and may have a pattern shape extending in the second direction DR2 within each sub-pixel PXn. A description thereof will be omitted.
  • the second insulating pattern 520B_2 and the third insulating pattern 520C_2 may include the same material as the first insulating pattern 520A_2 , but may be disposed between the light emitting device 300 and the electrodes 210 and 220 .
  • the second insulating pattern 520B_2 and the third insulating pattern 520C_2 may also have a pattern shape extending from each sub-pixel PXn in the second direction DR2 like the first insulating pattern 520A_2 .
  • the second insulating material layer 520 ′ fixing the light emitting device 300 may be patterned such that both ends of the light emitting device 300 are completely exposed.
  • the present invention is not limited thereto, and when the second insulating material layer 520 ′ is patterned to expose only a portion of both ends of the light emitting device 300 , between both ends of the light emitting device 300 and the electrodes 210 and 220 . The placed portion may be left without being removed.
  • one end of the light emitting device 300 facing the first electrode 210 may expose the first end 300B of the semiconductor core SC.
  • a portion of the first insulating layer 380A of the light emitting device 300 may be removed to form a first remainder 380A1 and a second remainder 380A2 .
  • a portion of the second insulating material layer 520 ′ disposed between one end of the light emitting device 300 and the first electrode 210 is not removed and remains as the second insulating pattern 520B_2 , and the first remainder ( The top or cross-sectional side of 380A1) may not be exposed.
  • the first remainder 380A1 may directly contact the second insulating pattern 520B_2 of the second insulating layer 520_2 to form the third contact surface CSC_3 .
  • the third contact surface CSC_3 may be a second surface ( 'CS2 ' in FIG. 6 ) formed by the first remainder 380A1 .
  • the second end 300C of the semiconductor core SC may be exposed at the other end of the light emitting device 300 facing the second electrode 220 .
  • a portion of the second insulating layer 380B of the light emitting device 300 may be removed to form a third remainder 380B1 and a fourth remainder 380B2 .
  • a portion of the second insulating material layer 520 ′ disposed between the other end of the light emitting device 300 and the second electrode 220 is not removed and remains as the third insulating pattern 520C_2 , and the second end portion ( 300C), the lower surface of the first semiconductor layer 310 and the lower surface or cross-sectional side surface of the third remaining portion 380B1 may not be exposed.
  • the second end 300C and the third remainder 380B1 are in direct contact with the third insulating pattern 520C_2 of the second insulating layer 520_2 to make a fourth contact surface.
  • (CSD_2) can be formed.
  • the fourth contact surface CSD_2 includes a fifth surface CS5_2 formed by the second end 300C of the semiconductor core SC and a sixth surface 380B1 formed by the third remainder 380B1 of the second insulating layer 380B.
  • CS6_2 may be included.
  • the first contact surface CSA_2 formed by contacting one end of the light emitting device 300 and the first contact electrode 261_2 is the second surface CS2 formed by the first contact electrode 261_2 and the first remainder 380A1 . ) may not be included.
  • the second contact surface CSB_2 formed by contacting the other end of the light emitting device 300 with the second contact electrode 262_2 is the lower surface of the second contact electrode 262_2 and the second end 300C and the third remainder.
  • the fifth surface CS5 and the sixth surface CS6 formed by the 380C1 may not be included.
  • the first contact electrode 261_2 and the second contact electrode 262_2 do not contact the first remainder 380A1 and the third remainder 380B1 , but the second insulating pattern 520B_2 and the third insulating pattern 520C_2 ) can be in contact with
  • the first contact electrode 261_2 may contact the second insulating pattern 520B_2 to form a fifth contact surface CSE_2
  • the second contact electrode 262_2 may have the third insulating pattern 520C_2 .
  • ) to form a sixth contact surface CSF_2 The fifth contact surface CSE_2 and the sixth contact surface CSF_2 may form a surface parallel to the upper surface of the first substrate 101 .
  • the second insulating pattern 520B_2 and the third insulating pattern 520C_2 may compensate for a step difference between the light emitting device 300 and the first insulating layer 510 .
  • the upper surface of the first insulating pattern 520A_2 and the second insulating pattern 520C_2 are A height between the upper surfaces of the second insulating pattern 520B_2 and the third insulating pattern 520C_2 may be lowered. In this case, the step difference between the portions covered by the first contact electrode 261_2 and the second contact electrode 262_2 may be reduced, and disconnection of materials forming the contact electrodes 261_2 and 262_2 may be more effectively prevented.
  • 26 is a schematic cross-sectional view of a light emitting device according to another embodiment.
  • the light emitting device 300_3 may further include a portion in which the insulating layer 380_3 surrounds the outer surface of the main body 300A of the semiconductor core SC.
  • the light emitting device 300_3 may be formed to surround the outer surface of the main body 300A of the semiconductor core SC by forming the insulating layer 380_3 to have a larger thickness or diameter.
  • the light emitting device 300_3 of FIG. 26 is different from the embodiment of FIG. 5 in that the shape of the insulating layer 380_3 is different.
  • overlapping descriptions will be omitted and descriptions will be made focusing on differences.
  • the insulating film 380_3 includes a third insulating film ( ) surrounding the outer surface of the body portion 300A of the semiconductor core SC in addition to the first insulating film 380A_3 and the second insulating film 380B_3 . 380C_3) may be further included.
  • the insulating layer 380_3 may be disposed to completely surround the side surface of the semiconductor core SC.
  • the first insulating film 380A_3 , the second insulating film 380B_3 , and the third insulating film 380C_3 may be integrated with each other to substantially form a single insulating film 380_3 , and they form a portion according to the position of the semiconductor core SC. may be referring to.
  • the first insulating layer 380A_3 and the second insulating layer 380B_3 may have a shape similar to that of the light emitting device 300 of FIG. 5 .
  • the first insulating layer 380A_3 may surround the first end 300B of the semiconductor core SC, and the second insulating layer 380B_3 may surround the second end 300C of the semiconductor core SC.
  • the light emitting device 300_3 has a constant diameter and the first insulating film 380A_3, the second insulating film 380B_3, and the third insulating film 380C_3 have an outer surface on the same cross-section to form a flat surface in cross-section.
  • the maximum thickness IW1 of the first insulating layer 380A_3 and the maximum thickness IW2 of the second insulating layer 380B_3 may be greater than those of the embodiment of FIG. 5 .
  • the third insulating layer 380C_3 may have a uniform thickness IW3 and surround the outer surface of the main body 300A. Unlike the first insulating layer 380A_3 and the second insulating layer 380B_3 , the outer surface of the main body 300A is not inclined, so that the third insulating layer 380C_3 may have a uniform thickness.
  • the light emitting device 300_3 may be manufactured by adjusting the width of the fourth mask layer 1700 and the spacing between the semiconductor cores SC formed on the sub-semiconductor layer 3100 during the manufacturing process.
  • FIG. 27 is a cross-sectional view illustrating a part of a manufacturing process of the light emitting device of FIG. 26 .
  • the fourth mask layer 1700_4 has a width WM_3 . It may be larger than the width WB_3 of the main body 300A of the semiconductor core SC. Accordingly, a portion of the insulating material 380 ′ may remain on the outer surface of the main body 300A of the semiconductor core SC to form the third insulating layer 380C_3 . In the present embodiment, the space at which the semiconductor cores SC are spaced apart may be larger than in the embodiment of FIG. 12 .
  • FIG. 28 is a cross-sectional view illustrating a portion of a display device including the light emitting device of FIG. 26 .
  • the display device 10_3 includes the light emitting device 300_3 of FIG. 26 , and the second insulating layer 520_3 includes the third insulating layer 380C_3 of the light emitting device 300_3 and can be contacted directly.
  • the second insulating layer 520_3 disposed on the light emitting device 300_3 may directly contact the third insulating layer 380C_3 .
  • other descriptions are the same as described above.
  • the insulating layer 380 of the light emitting device 300 may function to protect the semiconductor core SC.
  • the insulating layer 380 may include an organic insulating material, and the durability of the insulating layer 380 may be improved by further including inorganic insulating particles.
  • 29 is a schematic cross-sectional view of a light emitting device according to another embodiment.
  • the insulating layer 380_4 may further include inorganic particles 385_4.
  • the inorganic particles 385_4 may be formed of an inorganic insulating material.
  • the inorganic particles 385_4 may include silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), and aluminum nitride (Al). x N y ), aluminum oxide (Al x O y ), and the like.
  • the insulating layer 380_4 may include an organic insulating material in some cases.
  • the thickness and shape of the insulating layer 380_4 may be freely deformed so that the light emitting device 300_4 may have a uniform diameter, but durability may be lower than that of an inorganic insulating material.
  • the light emitting device 300_4 may further include inorganic particles 385_4 in which the insulating layer 380_4 including the organic insulating material is dispersed in the organic insulating material.
  • the inorganic particles 385_4 may have a transparent material so that light emitted from the active layer 330 can be smoothly emitted.
  • the inorganic particles 385_4 may be scatterers that scatter incident light.
  • the inorganic particles 385_4 may be included in the insulating material 380 ′ covering the semiconductor core SC during the manufacturing process of the light emitting device 300_4 .
  • Other descriptions are the same as those described above, and detailed descriptions thereof will be omitted.
  • the light emitting device 300 may have an insulating layer 380 . This may not necessarily be formed to compensate for the inclined or stepped side of the semiconductor core SC.
  • the insulating layer 380 of the light emitting device 300 may include inorganic insulating particles and have the form of one layer formed along the outer surface of the semiconductor core SC.
  • FIG. 30 is a schematic cross-sectional view of a light emitting device according to another embodiment.
  • the light emitting device 300_5 may include an insulating layer 380_5 made of inorganic insulating particles.
  • the insulating layer 380_5 may be made of the inorganic particles 385_4 of FIG. 29 , and the insulating layer 380_5 has a structure that is inclined or stepped according to the shape of the outer surface of the semiconductor core SC. can be formed.
  • the insulating layer 380_5 may have a uniform thickness, and a side surface thereof may be inclined or a step may be formed like the semiconductor core SC.
  • an insulating layer 380_5 with high durability including inorganic insulating particles may be included.
  • the light emitting device 300_5 of FIG. 30 may be included in a state in which inorganic insulating particles are dispersed in the insulating material 380 ′ covering the semiconductor core SC during a manufacturing process.
  • the inorganic insulating particles may be adsorbed to the outer surface of the semiconductor core SC, and then the insulating layer 380 ′, which is an organic insulating material, may be removed to form an insulating layer 380_5 including one layer of inorganic insulating particles.
  • the insulating layer 380_5 is formed through adsorption by dispersing inorganic insulating particles in the insulating material 380 ′, rather than forming inorganic insulating particles using physical or chemical vapor deposition.
  • the insulating layer 380_5 may be smoothly formed on the third end 300C and the lower surface of the main body 300A that are covered by the step difference of the semiconductor core SC.
  • the insulating film 380_5 is illustrated as one inorganic insulating particle forming one layer, but the present invention is not limited thereto.
  • the insulating layer 380_5 may be formed of a plurality of inorganic insulating particles. However, since the insulating layer 380_5 includes the same type of inorganic insulating particles, they may be substantially formed as a single layer. Other descriptions are the same as those described above, and detailed descriptions thereof will be omitted.
  • the display device 10 may include electrodes 210 and 220 having a shape different from that of FIGS. 2 and 3 .
  • 31 is a plan view illustrating one pixel of a display device according to another exemplary embodiment.
  • the display device 10_6 may further include portions in which the first electrode 210_6 and the second electrode 220_6 each extend in the first direction DR1 .
  • the display device 10_6 of FIG. 16 is different from the display device 10 of FIG. 2 in that the first electrode 210_6 and the second electrode 220_6 have different shapes.
  • overlapping descriptions will be omitted, and differences will be mainly described.
  • the first electrode 210_6 is branched from the first electrode stem 210S_6 and the first electrode stem 210S_6 that are disposed to extend in the first direction DR1 and extend in the second direction DR2. At least one first electrode branch 210B_6 may be included.
  • Both ends of the first electrode stem 210S_6 of any one pixel are spaced apart from each other between the sub-pixels PXn and end, but in the same row (eg, adjacent in the first direction DR1 ).
  • the first electrode stem portion 210S_6 may lie on substantially the same straight line. Both ends of the first electrode stem portions 210S_6 disposed in each sub-pixel PXn are spaced apart from each other to independently transmit electrical signals to each of the first electrode branch portions 210B_6 .
  • the first electrode branch 210B_6 is disposed to branch from at least a portion of the first electrode stem 210S_6 and extend in the second direction DR2 . However, the first electrode branch 210B_6 may end while being spaced apart from the second electrode stem 220S_6 disposed to face the first electrode stem 210S_6 .
  • the second electrode 220_6 includes a second electrode stem portion 220S_6 disposed to extend in the first direction DR1 and at least one branched portion from the second electrode stem portion 220S_6 extending in the second direction DR2 .
  • a second electrode branch portion 220B_6 may be included.
  • the second electrode stem portion 220S_6 is disposed to face apart from the first electrode stem portion 210S_6
  • the second electrode branch portion 220B_6 may be disposed to face at least one first electrode branch portion 210B_6 to be spaced apart from each other.
  • the second electrode stem 220S_6 may extend in the first direction DR1 to cross each sub-pixel PXn.
  • the second electrode stem portion 220S_6 crossing each sub-pixel PXn is one in the outer portion of the display area DPA in which each pixel PX or sub-pixels PXn is disposed, or in the non-display area NDA. It may be connected to a portion extending in the direction.
  • the second electrode branch 220B_6 may be branched from the second electrode stem 220S_6 in the second direction DR2 , but may terminate while being spaced apart from the first electrode stem 210S.
  • the second electrode branch 220B_6 is disposed to face the first electrode branch 210B_6 to be spaced apart from each other, thereby forming a region in which the light emitting devices 300 are disposed.
  • first electrode branches 210B_6 and one second electrode branch 220B_6 are disposed in one sub-pixel PXn, so that the first electrode 210_6 is connected to the second electrode branch 220B_6. It is shown that it is arranged in a shape surrounding the outer surface of the. However, the present invention is not limited thereto.
  • a larger number or a smaller number of electrode branches 210B_6 and 220B_6 may be disposed for each sub-pixel PXn.
  • the first electrode branch 210B_6 and the second electrode branch 220B_6 may be alternately disposed to be spaced apart from each other.
  • the light emitting devices 300 may be disposed between the first electrode branch 210B_6 and the second electrode branch 220B_6 , and the first contact electrode 261 and the second contact electrode 262 are each a first electrode It may be disposed on the branch 210B_6 and the second electrode branch 220B_6 .
  • a larger number of light emitting devices 300 including a larger number of electrodes 210_6 and 220_6 or electrode branches 210B_6 and 220B_6 are disposed in one sub-pixel PXn.
  • descriptions of other members are substantially the same as those described above with reference to FIGS. 2 and 3 , and detailed descriptions thereof will be omitted.
  • FIG. 32 is a plan view illustrating one pixel of a display device according to another exemplary embodiment.
  • the display device 10_7 in the display device 10_7 according to an exemplary embodiment, at least a portion of the first electrode 210_7 and the second electrode 220_7 has a curved shape, and the first electrode 210_7 has a curved shape.
  • the curved region of may face the curved region of the second electrode 220_7 while being spaced apart from each other.
  • the display device 10_7 of FIG. 32 is different from the display device 10 of FIG. 2 in that the first electrode 210_7 and the second electrode 220_7 have different shapes.
  • overlapping descriptions will be omitted, and differences will be mainly described.
  • the first electrode 210_7 of the display device 10_7 of FIG. 32 may include a plurality of holes HOL.
  • the first electrode 210_7 may include a first hole HOL1 , a second hole HOL2 , and a third hole HOL3 arranged in the second direction DR2 . have.
  • the present invention is not limited thereto, and the first electrode 210_7 may include a larger number of holes HOL, a smaller number, or only one hole HOL.
  • the first electrode 210_7 includes a first hole HOL1 , a second hole HOL2 , and a third hole HOL3 will be described.
  • each of the first hole HOL1 , the second hole HOL2 , and the third hole HOL3 may have a circular planar shape.
  • the first electrode 210_7 may include a curved region formed by each of the holes HOL, and may face the second electrode 220_7 in the curved region.
  • this is illustrative and not limited thereto.
  • the shape of each of the first hole HOL1, the second hole HOL2, and the third hole HOL3 is not limited as long as it can provide a space in which the second electrode 220_7 is disposed, as will be described later.
  • it may have a planar shape such as an ellipse, a polygon or more of a quadrangle.
  • a plurality of second electrodes 220_7 may be disposed in each sub-pixel PXn.
  • three second electrodes 220_7 may be disposed in each sub-pixel PXn to correspond to the first to third holes HOL1 , HOL2 , and HOL3 of the first electrode 210_7 .
  • the second electrode 220_7 may be positioned in the first to third holes HOL1 , HOL2 , and HOL3 , respectively, and may be surrounded by the first electrode 210_7 .
  • the holes HOL of the first electrode 210_7 have a curved outer surface
  • the second electrodes 220_7 disposed corresponding to the hole HOL of the first electrode 210_7 have outer surfaces of the first electrode 210_7 .
  • the first electrode 210_7 and the first electrode 210_7 may be spaced apart from each other to face the curved shape.
  • the first electrode 210_7 may include holes HOL having a circular shape in plan view
  • the second electrode 220_7 may have a circular shape in plan view.
  • the first electrode 210_7 may face the curved surface of the region where the hole HOL is formed to be spaced apart from the curved outer surface of the second electrode 220_7 .
  • the first electrode 210_7 may be disposed to surround an outer surface of the second electrode 220_7 .
  • the light emitting devices 300 may be disposed between the first electrode 210_7 and the second electrode 220_7 .
  • the display device 10_7 according to the present exemplary embodiment includes a second electrode 220_7 having a circular shape and a first electrode 210_7 disposed to surround the second electrode 220_7, and the plurality of light emitting devices 300 include a second electrode 220_7. It may be arranged along a curved outer surface of the electrode 220_7 .
  • the light emitting devices 300 since the light emitting devices 300 have a shape extending in one direction, the light emitting devices 300 arranged along the curved outer surface of the second electrode 220_7 in each sub-pixel PXn extend in one direction. The directions may be arranged to face different directions.
  • Each of the sub-pixels PXn may have various light exit directions according to the direction in which the light emitting device 300 extends.
  • the first electrode 210_7 and the second electrode 220_7 are disposed to have a curved shape, so that the light emitting devices 300 disposed therebetween face different directions. is disposed, and side visibility of the display device 10_7 may be improved.

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Abstract

발광 소자 및 이를 포함하는 표시 장치가 제공된다. 발광 소자는 일 방향으로 연장된 형상을 갖는 발광 소자로서, 상기 일 방향으로 연장된 본체부, 상기 본체부의 일 측에 연결되어 경사진 측면을 갖는 제1 단부, 및 상기 본체부의 타 측에 연결되되 상기 본체부보다 작은 폭을 갖는 제2 단부를 포함하는 반도체 코어 및 상기 반도체 코어의 외면 중 적어도 일부를 둘러싸는 절연막을 포함하고, 상기 절연막은 상기 반도체 코어의 상기 제1 단부를 둘러싸는 제1 절연막 및 상기 반도체 코어의 상기 제2 단부를 둘러싸는 제2 절연막을 포함하며, 상기 제1 절연막의 외면이 갖는 직경은 상기 제2 절연막의 외면이 갖는 직경과 동일하다.

Description

발광 소자 및 이를 포함하는 표시 장치
본 발명은 발광 소자 및 이를 포함하는 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 발광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 발광 물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 외면의 단차가 제거되고 평탄한 형상을 갖는 발광 소자를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 과제는 상기 발광 소자를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 발광 소자는 일 방향으로 연장된 형상을 갖는 발광 소자로서, 상기 일 방향으로 연장된 본체부, 상기 본체부의 일 측에 연결되어 경사진 측면을 갖는 제1 단부, 및 상기 본체부의 타 측에 연결되되 상기 본체부보다 작은 폭을 갖는 제2 단부를 포함하는 반도체 코어 및 상기 반도체 코어의 외면 중 적어도 일부를 둘러싸는 절연막을 포함하고, 상기 절연막은 상기 반도체 코어의 상기 제1 단부를 둘러싸는 제1 절연막 및 상기 반도체 코어의 상기 제2 단부를 둘러싸는 제2 절연막을 포함하며, 상기 제1 절연막의 외면이 갖는 직경은 상기 제2 절연막의 외면이 갖는 직경과 동일하다.
상기 제1 절연막 및 상기 제2 절연막은 상기 본체부로부터 멀어질수록 두께가 증가하되, 상기 제1 절연막의 최대 두께는 상기 제2 절연막의 최대 두께보다 클 수 있다.
상기 반도체 코어는 상기 본체부의 외면이 노출되고, 상기 제1 절연막, 상기 제2 절연막 및 상기 본체부의 외면은 단면 상 동일 선 상에 놓일 수 있다.
상기 절연막은 상기 반도체 코어의 상기 본체부의 외면을 둘러싸는 제3 절연막을 더 포함하고, 상기 제1 절연막, 상기 제2 절연막 및 상기 제3 절연막은 외면이 단면 상 동일 선 상에 놓일 수 있다.
상기 제3 절연막은 일정한 두께를 가질 수 있다.
상기 절연막은 무기 입자를 더 포함할 수 있다.
상기 반도체 코어는 제1 반도체층, 상기 제1 반도체층의 적어도 일부 영역을 둘러싸는 활성층 및 상기 활성층과 상기 제1 반도체층의 일부 영역을 둘러싸는 제2 반도체층을 포함할 수 있다.
상기 제1 반도체층은 상기 일 방향으로 연장된 제1 부분, 상기 제1 부분의 일 측에 위치하는 제2 부분 및 상기 제1 부분의 타 측에 위치하여 상기 일 방향으로 연장된 제3 부분을 포함하고, 상기 제2 부분은 외면이 경사진 형상을 가질 수 있다.
상기 제3 부분의 직경은 상기 제1 부분의 직경보다 작고, 상기 제3 부분의 외면은 상기 제1 부분의 외면으로부터 상기 제1 반도체층의 중심을 향해 함몰될 수 있다.
상기 활성층은 상기 제1 부분의 외면을 둘러싸도록 배치될 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치된 제1 전극, 상기 기판 상에 배치되고 상기 제1 전극과 이격된 제2 전극, 상기 제1 전극 및 상기 제2 전극 사이에 배치되되 상기 제1 전극 및 상기 제2 전극의 적어도 일부분을 덮는 제1 절연층 및 상기 제1 전극과 제2 전극 사이에서 상기 제1 절연층 상에 배치되고, 일 방향으로 연장된 형상을 갖는 발광 소자를 포함하고, 상기 일 방향으로 연장된 본체부, 상기 본체부의 일 측에 연결되어 경사진 측면을 갖는 제1 단부, 및 상기 본체부의 타 측에 연결되되 상기 본체부보다 작은 폭을 갖는 제2 단부를 포함하는 반도체 코어 및 상기 반도체 코어의 외면 중 적어도 일부를 둘러싸는 절연막을 포함하고, 상기 절연막은 상기 반도체 코어의 상기 제1 단부를 부분적으로 둘러싸는 제1 절연막 및 상기 반도체 코어의 상기 제2 단부를 부분적으로 둘러싸는 제2 절연막을 포함한다.
상기 발광 소자는 상기 제1 절연막은 상기 제1 단부의 적어도 일부분이 노출되도록 배치되고, 상기 제2 절연막은 상기 제2 단부의 적어도 일부분이 노출되도록 배치되며, 상기 노출된 제1 단부 및 상기 제1 전극과 접촉하는 제1 접촉 전극 및 상기 노출된 제2 단부 및 상기 제2 전극과 접촉하는 제2 접촉 전극을 더 포함할 수 있다.
상기 발광 소자는 상기 반도체 코어의 상기 제1 단부가 적어도 일부분이 상기 제1 전극 상에 놓이고 상기 제2 단부는 적어도 일부분이 상기 제2 전극 상에 놓이도록 배치되며, 상기 제1 절연막 및 상기 제2 절연막은 적어도 일부분이 상기 제1 절연층과 직접 접촉할 수 있다.
상기 제1 절연막은 상기 제1 단부와 상기 제1 절연층 사이에 위치하는 제1 잔부를 포함할 수 있다.
상기 발광 소자는 상기 제1 접촉 전극과 상기 제1 단부가 접촉하는 제1 면 및 상기 제1 접촉 전극과 상기 제1 잔부가 접촉하는 제2 면을 포함하며, 상기 제2 면은 상기 기판의 상면에 평행하지 않을 수 있다.
상기 발광 소자 상에 배치되는 제2 절연층을 더 포함하고, 상기 제2 절연층의 폭은 상기 반도체 코어의 상기 본체부의 길이보다 클 수 있다.
상기 제1 절연막은 상기 제2 절연층과 상기 제1 단부 사이에 위치하는 제2 잔부를 더 포함할 수 있다.
상기 발광 소자는 상기 제1 접촉 전극과 상기 제2 잔부가 접촉하는 제3 면을 더 포함하고, 상기 제3 면은 상기 기판의 상면에 수직일 수 있다.
상기 제2 절연층은 상기 반도체 코어의 상기 제1 단부와 상기 제1 전극 사이에 위치하는 절연 패턴을 더 포함할 수 있다.
상기 제1 접촉 전극은 상기 절연 패턴의 상면과 접촉할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 발광 소자는 반도체 코어 및 이를 둘러싸는 절연막을 포함한다. 반도체 코어는 서로 다른 폭을 갖는 부분을 포함할 수 있고, 절연막은 반도체 코어의 외면이 갖는 단차를 보상하도록 배치되어 발광 소자는 일정한 직경을 갖는 형상을 가질 수 있다.
이에 따라, 발광 소자를 포함하는 표시 장치는 발광 소자의 외면이 평탄한 면을 형성할 수 있고, 발광 소자의 양 단부와 접촉하는 접촉 전극의 재료가 단선되는 것을 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 3은 도 2의 III-III' 선을 따라 자른 단면도이다.
도 4는 일 실시예에 따른 발광 소자의 개략도이다.
도 5는 도 4의 발광 소자의 개략적인 단면도이다.
도 6은 도 3의 Q1부분의 확대도이다.
도 7 내지 도 14는 일 실시예에 따른 발광 소자의 제조 공정을 나타내는 단면도들이다.
도 15 내지 도 21은 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 나타내는 단면도들이다.
도 22는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 23은 도 22의 표시 장치의 제조 공정 중 일부를 나타내는 단면도이다.
도 24는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 25는 도 24의 Q2부분의 확대도이다.
도 26은 다른 실시예에 따른 발광 소자를 개략적인 단면도이다.
도 27은 도 26의 발광 소자의 제조 공정 중 일부를 나타내는 단면도이다.
도 28은 도 26의 발광 소자를 포함하는 표시 장치의 일부분을 나타내는 단면도이다.
도 29는 다른 실시예에 따른 발광 소자의 개략적인 단면도이다.
도 30은 다른 실시예에 따른 발광 소자의 개략적인 단면도이다.
도 31은 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 32는 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(10) 및 표시 영역(DPA)이 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자(300)를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다. 도 3은 도 2의 III-III'선을 따라 자른 단면도이다.
도 2를 참조하면, 복수의 화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)들은 동일한 색의 광을 발광할 수도 있다. 또한, 도 2에서는 화소(PX)가 3개의 서브 화소(PXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(PXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(PXn)들은 발광 영역(EMA)으로 정의되는 영역을 포함할 수 있다. 제1 서브 화소(PX1)는 제1 발광 영역(EMA1)을, 제2 서브 화소(PX2)는 제2 발광 영역(EMA2)을, 제3 서브 화소(PX3)는 제3 발광 영역(EMA2)을 포함할 수 있다. 발광 영역(EMA)은 표시 장치(10)에 포함되는 발광 소자(300)가 배치되어 특정 파장대의 광이 출사되는 영역으로 정의될 수 있다. 발광 소자(300)는 활성층(도 4의 '330')을 포함하고, 활성층(330)은 특정 파장대의 광을 방향성 없이 방출할 수 있다. 발광 소자(300)의 활성층(330)에서 방출된 광들은 발광 소자(300)의 양 측면 방향으로 방출될 수 있다. 발광 영역(EMA)은 발광 소자(300)가 배치된 영역을 포함하여, 발광 소자(300)와 인접한 영역으로 발광 소자(300)에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
이에 제한되지 않고, 발광 영역(EMA)은 발광 소자(300)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(300)들은 각 서브 화소(PXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역(EMA)을 형성할 수 있다.
도면에 도시되지 않았으나, 표시 장치(10)의 각 서브 화소(PXn)들은 발광 영역(EMA) 이외의 영역으로 정의된 비발광 영역을 포함할 수 있다. 비발광 영역은 발광 소자(300)가 배치되지 않고, 발광 소자(300)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다.
도 3은 도 2의 제1 서브 화소(PX1)의 단면만을 도시하고 있으나, 다른 화소(PX) 또는 서브 화소(PXn)의 경우에도 동일하게 적용될 수 있다. 도 3은 도 2의 제1 서브 화소(PX1)에 배치된 발광 소자(300)의 일 단부와 타 단부를 가로지르는 단면을 도시하고 있다.
도 2에 결부하여 도 3을 참조하면, 표시 장치(10)는 제1 기판(101) 상에 배치되는 회로 소자층과 표시 소자층을 포함할 수 있다. 제1 기판(101) 상에는 반도체층, 복수의 도전층, 및 복수의 절연층이 배치되고, 이들은 각각 회로 소자층과 표시 소자층을 구성할 수 있다. 복수의 도전층은 제1 평탄화층(109)의 하부에 배치되어 회로소자층을 구성하는 제1 게이트 도전층, 제2 게이트 도전층, 제1 데이터 도전층, 제2 데이터 도전층과, 제1 평탄화층(109) 상에 배치되어 표시소자층을 구성하는 전극(210, 220) 및 접촉 전극(260)들을 포함할 수 있다. 복수의 절연층은 버퍼층(102), 제1 게이트 절연층(103), 제1 보호층(105), 제1 층간 절연층(107), 제2 층간 절연층(108), 제1 평탄화층(109), 제1 절연층(510), 제2 절연층(520), 제3 절연층(530) 및 제4 절연층(550) 등을 포함할 수 있다.
회로소자층은 발광 소자(300)를 구동하기 위한 회로 소자와 복수의 배선들로써, 구동 트랜지스터(DT), 스위칭 트랜지스터(ST), 제1 도전 패턴(CDP) 및 복수의 전압 배선(VL1, VL2)을 포함하고, 표시소자층은 발광 소자(300)를 포함하여 제1 전극(210), 제2 전극(220), 제1 접촉 전극(261) 및 제2 접촉 전극(262)등을 포함할 수 있다.
제1 기판(101)은 절연 기판일 수 있다. 제1 기판(101)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(101)은 리지드 기판일 수 있지만, 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수도 있다.
하부 금속층(BML1, BML2)은 제1 기판(101) 상에 배치될 수 있다. 하부 금속층(BML1, BML2)은 제1 하부 금속층(BML1) 및 제2 하부 금속층(BML2)을 포함할 수 있다. 제1 하부 금속층(BML1)과 제2 하부 금속층(BML2)은 적어도 각각 구동 트랜지스터(DT)의 제1 활성물질층(DT_ACT) 및 스위칭 트랜지스터(ST)의 제2 활성물질층(ST_ACT)과 중첩하도록 배치된다. 하부 금속층(BML1, BML2)은 광을 차단하는 재료를 포함하여, 제1 및 제2 활성물질층(DT_ACT, ST_ACT)에 광이 입사되는 것을 방지할 수 있다. 일 예로, 제1 및 제2 하부 금속층(BML1, BML2)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서 하부 금속층(BML1, BML2)은 생략될 수 있다. 도면에 도시되지 않았으나, 제1 하부 금속층(BML1)은 후술하는 구동 트랜지스터(DT)의 제1 소스/드레인 전극(DT_SD1)과 전기적으로 연결되고, 제2 하부 금속층(BML2)은 스위칭 트랜지스터(ST)의 제1 소스/드레인 전극(ST_SD1)과 전기적으로 연결될 수 있다.
버퍼층(102)은 하부 금속층(BML1, BML2)과 제1 기판(101) 상에 전면적으로 배치될 수 있다. 버퍼층(102)은 투습에 취약한 제1 기판(101)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터(DT, ST)들을 보호하기 위해 제1 기판(101) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(102)은 교번하여 적층된 복수의 무기층, 또는 하나의 단일층으로 이루어질 수 있다. 예를 들어, 버퍼층(102)은 실리콘 산화물(SiO x), 실리콘 질화물(SiN x), 실리콘 산질화물(SiO xN y) 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 구조, 또는 다중으로 적층된 구조로 형성되거나, 하나의 무기층으로 이루어진 단일층으로 형성될 수 있다.
반도체층은 버퍼층(102) 상에 배치된다. 반도체층은 구동 트랜지스터(DT)의 제1 활성물질층(DT_ACT)과 스위칭 트랜지스터(ST)의 제2 활성물질층(ST_ACT)을 포함할 수 있다. 이들은 후술하는 제1 게이트 도전층의 게이트 전극(DT_G, ST_G)등과 부분적으로 중첩하도록 배치될 수 있다.
예시적인 실시예에서, 반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 상기 결정화 방법의 예로는 RTA(Rapid thermal annealing)법, SPC(Solid phase crystallization)법, ELA(Excimer laser annealing)법, MILC(Metal induced crystallization)법, SLS(Sequential lateral solidification)법 등을 들 수 있으나, 이에 제한되는 것은 아니다. 반도체층이 다결정 실리콘을 포함하는 경우, 제1 활성물질층(DT_ACT)은 제1 도핑 영역(DT_ACTa), 제2 도핑 영역(DT_ACTb) 및 제1 채널 영역(DT_ACTc)을 포함할 수 있다. 제1 채널 영역(DT_ACTc)은 제1 도핑 영역(DT_ACTa)과 제2 도핑 영역(DT_ACTb) 사이에 배치될 수 있다. 제2 활성물질층(ST_ACT)은 제3 도핑 영역(ST_ACTa), 제4 도핑 영역(ST_ACTb) 및 제2 채널 영역(ST_ACTc)을 포함할 수 있다. 제2 채널 영역(ST_ACTc)은 제3 도핑 영역(ST_ACTa)과 제4 도핑 영역(ST_ACTb) 사이에 배치될 수 있다. 제1 도핑 영역(DT_ACTa), 제2 도핑 영역(DT_ACTb), 제3 도핑 영역(ST_ACTa) 및 제4 도핑 영역(ST_ACTb)은 제1 활성물질층(DT_ACT) 및 제2 활성물질층(ST_ACT)의 일부 영역이 불순물로 도핑된 영역일 수 있다.
예시적인 실시예에서, 제1 활성물질층(DT_ACT) 및 제2 활성물질층(ST_ACT)은 산화물 반도체를 포함할 수도 있다. 이 경우, 제1 활성물질층(DT_ACT)과 제2 활성물질층(ST_ACT)의 도핑 영역은 각각 도체화 영역일 수 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 몇몇 실시예에서, 상기 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc Oxide, IGZO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다. 다만, 이에 제한되지 않는다.
제1 게이트 절연층(103)은 반도체층 및 버퍼층(102)상에 배치된다. 제1 게이트 절연층(103)은 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST)의 게이트 절연막으로 기능할 수 있다. 제1 게이트 절연층(103)은 무기물, 예컨대 실리콘 산화물(SiO x), 실리콘 질화물(SiN x), 실리콘 산질화물(SiO xN y)을 포함하는 하나의 단일한 무기층으로 이루어지거나, 이들이 교번하여 적층된 구조, 또는 다중으로 적층된 구조로 형성될 수 있다.
제1 게이트 도전층은 제1 게이트 절연층(103) 상에 배치된다. 제1 게이트 도전층은 구동 트랜지스터(DT)의 제1 게이트 전극(DT_G)과 스위칭 트랜지스터(ST)의 제2 게이트 전극(ST_G)을 포함할 수 있다. 제1 게이트 전극(DT_G)은 제1 활성물질층(DT_ACT)의 제1 채널 영역(DT_ACTc)과 두께 방향으로 중첩하도록 배치되고, 제2 게이트 전극(ST_G)은 제2 활성물질층(ST_ACT)의 제2 채널 영역(ST_ACTc)과 두께 방향으로 중첩하도록 배치될 수 있다.
제1 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 보호층(105)은 제1 게이트 도전층 상에 배치된다. 제1 보호층(105)은 제1 게이트 도전층을 덮도록 배치되어 이를 보호하는 기능을 수행할 수 있다. 제1 보호층(105)은 무기물, 예컨대 실리콘 산화물(SiO x), 실리콘 질화물(SiN x), 실리콘 산질화물(SiO xN y)을 포함하는 하나의 단일한 무기층으로 이루어지거나, 이들이 교번하여 적층된 구조, 또는 다중으로 적층된 구조로 형성될 수 있다.
제2 게이트 도전층은 제1 보호층(105) 상에 배치된다. 제2 게이트 도전층은 적어도 일부 영역이 제1 게이트 전극(DT_G)과 두께 방향으로 중첩하도록 배치된 스토리지 커패시터의 제1 용량 전극(CE1)을 포함할 수 있다. 제1 용량 전극(CE1)은 제1 보호층(105)을 사이에 두고 제1 게이트 전극(DT_G)과 두께 방향으로 중첩하고, 이들 사이에는 스토리지 커패시터가 형성될 수 있다. 제2 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 층간 절연층(107)은 제2 게이트 도전층 상에 배치된다. 제1 층간 절연층(107)은 제2 게이트 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 제1 층간 절연층(107)은 무기물, 예컨대 실리콘 산화물(SiO x), 실리콘 질화물(SiN x), 실리콘 산질화물(SiO xN y)을 포함하는 하나의 단일한 무기층으로 이루어지거나, 이들이 교번하여 적층된 구조, 또는 다중으로 적층된 구조로 형성될 수 있다.
제1 데이터 도전층은 제1 층간 절연층(107) 상에 배치된다. 제1 게이트 도전층은 구동 트랜지스터(DT)의 제1 소스/드레인 전극(DT_SD1)과 제2 소스/드레인 전극(DT_SD2), 스위칭 트랜지스터(ST)의 제1 소스/드레인 전극(ST_SD1)과 제2 소스/드레인 전극(ST_SD2)을 포함할 수 있다.
구동 트랜지스터(DT)의 제1 소스/드레인 전극(DT_SD1)과 제2 소스/드레인 전극(DT_SD2)은 제1 층간 절연층(107)과 제1 게이트 절연층(103)을 관통하는 컨택홀을 통해 제1 활성물질층(DT_ACT)의 제1 도핑 영역(DT_ACTa) 및 제2 도핑 영역(DT_ACTb)과 각각 접촉될 수 있다. 스위칭 트랜지스터(ST)의 제1 소스/드레인 전극(ST_SD1)과 제2 소스/드레인 전극(ST_SD2)은 제1 층간 절연층(107)과 제1 게이트 절연층(103)을 관통하는 컨택홀을 통해 제2 활성물질층(ST_ACT)의 제3 도핑 영역(ST_ACTa) 및 제4 도핑 영역(ST_ACTb)과 각각 접촉될 수 있다. 또한, 구동 트랜지스터(DT)의 제1 소스/드레인 전극(DT_SD1)과 스위칭 트랜지스터(ST)의 제1 소스/드레인 전극(ST_SD1)은 또 다른 컨택홀을 통해 각각 제1 하부 금속층(BML1) 및 제2 하부 금속층(BML2)과 전기적으로 연결될 수 있다. 한편, 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)의 제1 소스/드레인 전극(DT_SD1, ST_SD1) 및 제2 소스/드레인 전극(DT_SD2, ST_SD2)은 어느 한 전극이 소스 전극인 경우 다른 전극은 드레인 전극일 수 있다. 다만 이에 제한되지 않고, 제1 소스/드레인 전극(DT_SD1, ST_SD1) 및 제2 소스/드레인 전극(DT_SD2, ST_SD2)은 어느 한 전극이 드레인 전극인 경우 다른 전극은 소스 전극일 수 있다.
제1 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제2 층간 절연층(108)은 제1 데이터 도전층 상에 배치될 수 있다. 제2 층간 절연층(108)은 제1 데이터 도전층을 덮으며 제1 층간 절연층(107) 상에 전면적으로 배치되고, 제1 데이터 도전층을 보호하는 기능을 수행할 수 있다. 제2 층간 절연층(108)은 무기물, 예컨대 실리콘 산화물(SiO x), 실리콘 질화물(SiN x), 실리콘 산질화물(SiO xN y)을 포함하는 하나의 단일한 무기층으로 이루어지거나, 이들이 교번하여 적층된 구조, 또는 다중으로 적층된 구조로 형성될 수 있다.
제2 데이터 도전층은 제2 층간 절연층(108) 상에 배치된다. 제2 데이터 도전층은 제2 전압 배선(VL2), 제1 전압 배선(VL1) 및 제1 도전 패턴(CDP)을 포함할 수 있다. 제1 전압 배선(VL1)은 구동 트랜지스터(DT)에 공급되는 고전위 전압(제1 전원 전압, VDD)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(220)에 공급되는 저전위 전압(제2 전원 전압, VSS)이 인가될 수 있다. 제2 전압 배선(VL2)은 표시 장치(10)의 제조 공정 중, 발광 소자(300)를 정렬시키기 데에 필요한 정렬 신호가 인가될 수도 있다.
제1 도전 패턴(CDP)은 제2 층간 절연층(108)에 형성된 컨택홀을 통해 구동 트랜지스터(DT)의 제1 소스/드레인 전극(DT_SD1)과 전기적으로 연결될 수 있다. 제1 도전 패턴(CDP)은 후술하는 제1 전극(210)과도 접촉하며, 구동 트랜지스터(DT)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압(VDD)을 제1 도전 패턴(CDP)을 통해 제1 전극(210)으로 전달할 수 있다. 한편, 도면에서는 제2 데이터 도전층이 하나의 제2 전압 배선(VL2)과 하나의 제1 전압 배선(VL1)을 포함하는 것이 도시되어 있으나, 이에 제한되지 않는다. 제2 데이터 도전층은 더 많은 수의 제1 전압 배선(VL1)과 제2 전압 배선(VL2)을 포함할 수 있다.
제2 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 평탄화층(109)은 제2 데이터 도전층 상에 배치된다. 제1 평탄화층(109)은 유기 절연 물질, 예를 들어 폴리 이미드(Polyimide, PI)와 같은 유기 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다.
제1 평탄화층(109) 상에는 내부 뱅크(410, 420), 복수의 전극(210, 220), 외부 뱅크(450), 복수의 접촉 전극(260) 및 발광 소자(300)가 배치된다. 또한, 제1 평탄화층(109) 상에는 복수의 절연층(510, 520, 530, 550)들이 더 배치될 수 있다.
내부 뱅크(410, 420)는 제1 평탄화층(109) 상에 직접 배치된다. 내부 뱅크(410, 420)는 각 화소(PX) 또는 서브 화소(PXn)의 중심부에 인접하여 배치된 제1 내부 뱅크(410)와 제2 내부 뱅크(420)를 포함할 수 있다.
도 2에 도시된 바와 같이, 제1 내부 뱅크(410)와 제2 내부 뱅크(420)는 제1 방향(DR1)으로 서로 이격 대향하도록 배치될 수 있다. 또한, 제1 내부 뱅크(410)와 제2 내부 뱅크(420)는 제2 방향(DR2)으로 연장되되, 제2 방향(DR2)으로 이웃하는 다른 서브 화소(PXn)로 연장되지 않도록 서브 화소(PXn)들 간의 경계에서 이격되어 종지할 수 있다. 이에 따라 제1 내부 뱅크(410)와 제2 내부 뱅크(420)는 각 서브 화소(PXn) 마다 배치되어 표시 장치(10)의 전면에 있어 패턴을 이룰 수 있다. 내부 뱅크(410, 420)는 서로 이격 대향하도록 배치됨으로써, 이들 사이에 발광 소자(300)가 배치되는 영역을 형성할 수 있다. 도면에서는 하나의 제1 내부 뱅크(410)와 하나의 제2 내부 뱅크(420)가 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 경우에 따라서 후술하는 전극(210, 220)의 수에 따라 더 많은 수의 내부 뱅크(410, 420)들이 더 배치될 수도 있다.
또한, 도 3에 도시된 바와 같이 제1 내부 뱅크(410)와 제2 내부 뱅크(420)는 제1 평탄화층(109)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 제1 내부 뱅크(410)와 제2 내부 뱅크(420)의 돌출된 부분은 경사진 측면을 가질 수 있고, 발광 소자(300)에서 방출된 광은 내부 뱅크(410, 420)의 경사진 측면을 향해 진행될 수 있다. 후술할 바와 같이, 내부 뱅크(410, 420) 상에 배치되는 전극(210, 220)들이 반사율이 높은 재료를 포함하는 경우, 발광 소자(300)에서 방출된 광은 내부 뱅크(410, 420)의 측면에 배치된 전극(210, 220)에서 반사되어, 제1 기판(101)의 상부 방향으로 출사될 수 있다. 즉, 내부 뱅크(410, 420)는 발광 소자(300)가 배치되는 영역을 제공함과 동시에 발광 소자(300)에서 방출된 광을 상부 방향으로 반사시키는 반사격벽의 기능을 수행할 수도 있다. 예시적인 실시예에서 내부 뱅크(410, 420)들은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(210, 220)은 내부 뱅크(410, 420)와 제1 평탄화층(109) 상에 배치된다. 복수의 전극(210, 220)은 제1 내부 뱅크(410) 상에 배치된 제1 전극(210)과 제2 내부 뱅크(420) 상에 배치된 제2 전극(220)을 포함할 수 있다.
구체적으로, 제1 전극(210)은 각 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장된 형태로 배치될 수 있다. 다만, 제1 전극(210)은 제2 방향(DR2)으로 이웃하는 다른 서브 화소(PXn)로 연장되지 않고, 각 서브 화소(PXn)를 둘러싸는 외부 뱅크(450)와 부분적으로 이격되어 배치될 수 있다. 제1 전극(210)은 외부 뱅크(450)와 중첩하도록 배치된 부분을 더 포함하고, 제1 전극(210)은 상기 외부 뱅크(450)와 중첩하는 부분에서 구동 트랜지스터(DT)와 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(210)은 외부 뱅크(450)와 중첩하는 영역에 형성되어 제1 평탄화층(109)을 관통하는 제1 컨택홀(CT1)을 통해 제1 도전 패턴(CDP)과 접촉하고, 이를 통해 구동 트랜지스터(DT)의 제1 소스/드레인 전극(DT_SD1)과 전기적으로 연결될 수 있다.
제2 전극(220)은 각 서브 화소(PXn)에서 제2 방향(DR2)으로 연장되어 배치될 수 있다. 제2 전극(220)은 제1 전극(210)과 달리 제2 방향(DR2)으로 이웃하는 다른 서브 화소(PXn)로 연장되어 배치될 수 있다. 즉, 제2 방향(DR2)으로 이웃하는 복수의 서브 화소(PXn)들에는 하나의 연결된 제2 전극(220)이 배치될 수 있다. 제2 전극(220)은 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)의 경계에서 외부 뱅크(450)와 부분적으로 중첩할 수 있고, 제2 전극(220)은 상기 외부 뱅크(450)와 중첩하는 영역에서 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다. 예를 들어, 제2 전극(220)은 외부 뱅크(450)와 중첩하는 영역에 형성되어 제1 평탄화층(109)을 관통하는 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 도면에 도시된 바와 같이, 제1 방향(DR1)으로 이웃하는 서브 화소(PXn)의 제2 전극(220)들은 각각 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다.
다만, 이에 제한되지 않는다. 경우에 따라서, 제1 전극(210)과 제2 전극(220)은 제1 방향(DR1)으로 연장된 줄기부를 더 포함할 수 있다. 제1 전극(210)은 각 서브 화소(PXn)마다 서로 다른 줄기부들이 배치되고, 제2 전극(220)은 제1 방향(DR1)으로 이웃하는 서브 화소(PXn)들에 하나의 줄기부가 연장되어 각 서브 화소(PXn)의 제2 전극(220)들은 상기 줄기부를 통해 전기적으로 연결될 수도 있다. 이 경우, 제2 전극(220)은 복수의 화소(PX) 또는 서브 화소(PXn)들이 배치된 표시 영역(DPA)의 외곽부에 위치한 비표시 영역(NDA)에서 제2 전압 배선(VL2)과 전기적으로 연결될 수도 있다.
한편, 도면에서는 각 서브 화소(PXn)마다 하나의 제1 전극(210)과 제2 전극(220)이 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서 각 서브 화소(PXn)마다 배치되는 제1 전극(210)과 제2 전극(220)의 수는 더 많을 수 있다. 또한, 각 서브 화소(PXn)에 배치된 제1 전극(210)과 제2 전극(220)은 반드시 일 방향으로 연장된 형상을 갖지 않을 수 있으며, 제1 전극(210)과 제2 전극(220)은 다양한 구조로 배치될 수 있다. 예를 들어, 제1 전극(210)과 제2 전극(220)은 부분적으로 곡률지거나, 절곡된 형상을 가질 수 있고, 어느 한 전극이 다른 전극을 둘러싸도록 배치될 수도 있다. 제1 전극(210)과 제2 전극(220)은 적어도 일부 영역이 서로 이격되어 대향함으로써, 그 사이에 발광 소자(300)가 배치될 영역이 형성된다면 이들이 배치되는 구조나 형상은 특별히 제한되지 않는다.
복수의 전극(210, 220)들은 발광 소자(300)들과 전기적으로 연결되고, 발광 소자(300)가 광을 방출하도록 소정의 전압을 인가 받을 수 있다. 예를 들어, 복수의 전극(210, 220)들은 후술하는 접촉 전극(260)을 통해 발광 소자(300)와 전기적으로 연결되고, 전극(210, 220)들로 인가된 전기 신호를 접촉 전극(260)을 통해 발광 소자(300)에 전달할 수 있다.
예시적인 실시예에서, 제1 전극(210)은 각 서브 화소(PXn) 마다 분리된 화소 전극이고, 제2 전극(220)은 각 서브 화소(PXn)를 따라 공통으로 연결된 공통 전극일 수 있다. 제1 전극(210)과 제2 전극(220) 중 어느 하나는 발광 소자(300)의 애노드(Anode) 전극이고, 다른 하나는 발광 소자(300)의 캐소드(Cathode) 전극일 수 있다. 다만, 이에 제한되지 않으며 그 반대의 경우일 수도 있다.
또한, 각 전극(210, 220)은 발광 소자(300)를 정렬하기 위해 서브 화소(PXn) 내에 전기장을 형성하는 데에 활용될 수도 있다. 발광 소자(300)는 제1 전극(210)과 제2 전극(220)에 정렬 신호를 인가하여 제1 전극(210)과 제2 전극(220) 사이에 전기장을 형성하는 공정을 통해 제1 전극(210)과 제2 전극(220) 사이에 배치될 수 있다. 발광 소자(300)는 잉크젯 프린팅 공정을 통해 잉크에 분산된 상태로 제1 전극(210)과 제2 전극(220) 상에 분사되고, 제1 전극(210)과 제2 전극(220) 사이에 정렬 신호를 인가하여 발광 소자(300)에 유전영동힘(Dieletrophoretic Force)을 인가하는 방법을 통해 이들 사이에 정렬될 수 있다.
도 3에 도시된 바와 같이, 제1 전극(210)과 제2 전극(220)은 각각 제1 내부 뱅크(410)와 제2 내부 뱅크(420) 상에 배치되고, 이들은 서로 이격 대향할 수 있다. 제1 내부 뱅크(410)와 제2 내부 뱅크(420) 사이에 배치된 복수의 발광 소자(300)들은 적어도 일 단부가 제1 전극(210) 및 제2 전극(220)과 전기적으로 연결될 수 있다.
몇몇 실시예에서, 제1 전극(210)과 제2 전극(220)은 각각 제1 내부 뱅크(410) 및 제2 내부 뱅크(420)보다 큰 폭을 갖도록 형성될 수 있다. 예를 들어, 제1 전극(210)과 제2 전극(220)은 각각 제1 내부 뱅크(410)와 제2 내부 뱅크(420)의 외면을 덮도록 배치될 수 있다. 제1 내부 뱅크(410)와 제2 내부 뱅크(420)의 측면 상에는 제1 전극(210)과 제2 전극(220)이 각각 배치되고, 제1 전극(210)과 제2 전극(220) 사이의 간격은 제1 내부 뱅크(410)와 제2 내부 뱅크(420) 사이의 간격보다 좁을 수 있다. 또한, 제1 전극(210)과 제2 전극(220)은 적어도 일부 영역이 제1 평탄화층(109) 상에 직접 배치될 수 있다.
각 전극(210, 220)은 투명성 전도성 물질을 포함할 수 있다. 일 예로, 각 전극(210, 220)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 각 전극(210, 220)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 각 전극(210, 220)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함할 수 있다. 이 경우, 각 전극(210, 220)은 발광 소자(300)에서 방출되어 제1 내부 뱅크(410)와 제2 내부 뱅크(420)의 측면으로 진행하는 광을 각 서브 화소(PXn)의 상부 방향으로 반사시킬 수 있다.
이에 제한되지 않고, 각 전극(210, 220)은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예시적인 실시예에서, 각 전극(210, 220)은 ITO/은(Ag)/ITO/IZO의 적층구조를 갖거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다.
제1 절연층(510)은 제1 평탄화층(109), 제1 전극(210) 및 제2 전극(220) 상에 배치된다. 제1 절연층(510)은 각 전극(210, 220)들, 또는 내부 뱅크(410, 420)들이 이격된 사이 영역에 더하여, 내부 뱅크(410, 420)를 중심으로 이들 사이 영역의 반대편에도 배치될 수 있다. 또한, 제1 절연층(510)은 제1 전극(210)과 제2 전극(220)을 부분적으로 덮도록 배치된다. 예를 들어, 제1 절연층(510)은 제1 전극(210)과 제2 전극(220)을 포함하여 제1 평탄화층(109) 상에 전면적으로 배치되되, 제1 전극(210)과 제2 전극(220)의 상면 일부를 노출하도록 배치될 수 있다. 제1 절연층(510)에는 제1 전극(210)과 제2 전극(220)을 부분적으로 노출시키는 개구부(미도시)가 형성되고, 제1 전극(210)과 제2 전극(220)의 일 측과 타 측만을 덮도록 배치될 수 있다. 제1 전극(210)과 제2 전극(220)은 상기 개구부에 의해 내부 뱅크(410, 420) 상에 배치된 부분 중 일부가 노출될 수 있다.
제1 절연층(510)은 제1 전극(210)과 제2 전극(220)을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(510) 상에 배치되는 발광 소자(300)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다. 다만, 제1 절연층(510)의 형상 및 구조는 이에 제한되지 않는다.
예시적인 실시예에서, 제1 절연층(510)은 제1 전극(210)과 제2 전극(220) 사이에서 상면 일부에 단차가 형성될 수 있다. 몇몇 실시예에서, 제1 절연층(510)은 무기물 절연성 물질을 포함하고, 제1 전극(210)과 제2 전극(220)을 부분적으로 덮도록 배치된 제1 절연층(510)은 하부에 배치되는 전극(210, 220)들이 형성하는 단차에 의해 상면의 일부가 단차질 수 있다. 이에 따라 제1 전극(210)과 제2 전극(220) 사이에서 제1 절연층(510) 상에 배치되는 발광 소자(300)는 제1 절연층(510)의 상면 사이에서 빈 공간을 형성할 수 있다. 상기 빈 공간은 후술하는 제2 절연층(520)을 이루는 재료에 의해 채워질 수도 있다.
다만, 이에 제한되지 않는다. 제1 절연층(510)은 제1 전극(210)과 제2 전극(220) 사이에 배치된 부분이 평탄한 상면을 갖도록 형성될 수 있다. 상기 상면은 제1 전극(210)과 제2 전극(220)을 향해 일 방향으로 연장되고, 제1 절연층(510)은 각 전극(210, 220)이 제1 내부 뱅크(410)와 제2 내부 뱅크(420)의 경사진 측면과 중첩하는 영역 상에도 배치될 수 있다. 후술하는 접촉 전극(260)은 제1 전극(210) 및 제2 전극(220)의 노출된 영역과 접촉하고, 제1 절연층(510)의 평탄한 상면에서 발광 소자(300)의 단부와 원활하게 접촉할 수 있다.
외부 뱅크(450)는 제1 절연층(510) 상에 배치될 수 있다. 도 2 및 도 3에 도시된 바와 같이, 외부 뱅크(450)는 각 서브 화소(PXn)들 간의 경계에 배치될 수 있다. 외부 뱅크(450)는 적어도 제2 방향(DR2)으로 연장되도록 배치되며, 내부 뱅크(410, 420) 및 전극(210, 220)들 사이에 발광 소자(300)가 배치되는 영역을 포함하여 내부 뱅크(410, 420)과 전극(210, 220)들의 일부를 둘러싸도록 배치될 수 있다. 또한, 외부 뱅크(450)는 제1 방향(DR1)으로 연장된 부분을 더 포함하고, 표시 영역(DPA) 전면에 있어서 격자형 패턴을 형성할 수 있다.
일 실시예에 따르면, 외부 뱅크(450)의 높이는 내부 뱅크(410, 420)의 높이보다 클 수 있다. 내부 뱅크(410, 420)와 달리, 외부 뱅크(450)는 이웃하는 서브 화소(PXn)들을 구분함과 동시에 후술할 바와 같이 표시 장치(10)의 제조 공정 중 발광 소자(300)를 배치하기 위한 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(PXn)로 넘치는 것을 방지하는 기능을 수행할 수 있다. 즉, 외부 뱅크(450)는 서로 다른 서브 화소(PXn)마다 다른 발광 소자(300)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다. 외부 뱅크(450)는 내부 뱅크(410, 420)와 같이 폴리이미드(Polyimide, PI)를 포함할 수 있으나, 다만, 이에 제한되는 것은 아니다.
발광 소자(300)는 제1 전극(210)과 제2 전극(220) 사이, 또는 제1 내부 뱅크(410)와 제2 내부 뱅크(420) 사이에 형성된 영역에 배치될 수 있다. 발광 소자(300)는 일 단부가 제1 전극(210)과 전기적으로 연결되고, 타 단부가 제2 전극(220)과 전기적으로 연결될 수 있다. 발광 소자(300)는 접촉 전극(260)을 통해 각각 제1 전극(210)과 제2 전극(220)에 전기적으로 연결될 수 있다.
복수의 발광 소자(300)들은 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(300)들이 이격되는 간격은 특별히 제한되지 않는다. 경우에 따라서 복수의 발광 소자(300)들이 인접하게 배치되어 무리를 이루고, 다른 복수의 발광 소자(300)들은 일정 간격 이격된 상태로 무리를 이룰 수도 있으며, 불균일한 밀집도를 갖고 일 방향으로 배향되어 정렬될 수도 있다. 또한, 예시적인 실시예에서 발광 소자(300)는 일 방향으로 연장된 형상을 가지며, 각 전극(210, 220)들이 연장된 방향과 발광 소자(300)가 연장된 방향은 실질적으로 수직을 이룰 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(300)는 각 전극(210, 220)들이 연장된 방향에 수직하지 않고 비스듬히 배치될 수도 있다.
일 실시예에 따른 발광 소자(300)는 서로 다른 물질을 포함하는 활성층(330)을 포함하여 서로 다른 파장대의 광을 외부로 방출할 수 있다. 일 실시예에 따른 표시 장치(10)는 서로 다른 파장대의 광을 방출하는 발광 소자(300)들을 포함할 수 있다. 제1 서브 화소(PX1)의 발광 소자(300)는 중심 파장대역이 제1 파장인 제1 색의 광을 방출하는 활성층(330)을 포함하고, 제2 서브 화소(PX2)의 발광 소자(300)는 중심 파장대역이 제2 파장인 제2 색의 광을 방출하는 활성층(330)을 포함하고, 제3 서브 화소(PX3)의 발광 소자(300)는 중심 파장대역이 제3 파장인 제3 색의 광을 방출하는 활성층(330)을 포함할 수 있다.
이에 따라 제1 서브 화소(PX1)에서는 제1 색의 광이 출사되고, 제2 서브 화소(PX2)에서는 제2 색의 광이 출사되고, 제3 서브 화소(PX3)에서는 제3 색의 광이 출사될 수 있다. 몇몇 실시예에서, 제1 색의 광은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색광이고, 제2 색의 광은 중심 파장대역이 495nm 내지 570nm의 범위를 갖는 녹색광이고, 제3 색의 광은 중심 파장대역이 620nm 내지 752nm의 범위를 갖는 적색광 일 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 동일한 종류의 발광 소자(300)를 포함하여 실질적으로 동일한 색의 광을 방출할 수도 있다.
발광 소자(300)는 내부 뱅크(410, 420)들 사이 또는 각 전극(210, 220) 사이에서 제1 절연층(510) 상에 배치될 수 있다. 예를 들어, 발광 소자(300)는 내부 뱅크(410, 420) 사이에 배치된 제1 절연층(510) 상에 배치될 수 있다. 이와 동시에 발광 소자(300)는 일부 영역이 각 전극(210, 220)과 두께 방향으로 중첩하도록 배치될 수 있다. 발광 소자(300)의 일 단부는 제1 전극(210)과 두께 방향으로 중첩하여 제1 전극(210) 상에 놓이고, 타 단부는 제2 전극(220)과 두께 방향으로 중첩하여 제2 전극(220) 상에 놓일 수 있다. 다만, 이에 제한되지 않으며, 도면에 도시되지 않았으나 각 서브 화소(PXn) 내에 배치된 발광 소자(300)들 중 적어도 일부는 내부 뱅크(410, 420) 사이에 형성된 영역 이외의 영역, 예를 들어 내부 뱅크(410, 420)와 외부 뱅크(450) 사이에 배치될 수도 있다.
발광 소자(300)는 제1 기판(101) 또는 제1 평탄화층(109)의 상면에 수직한 방향으로 복수의 층들이 배치될 수 있다. 일 실시예에 따른 표시 장치(10)의 발광 소자(300)는 일 방향으로 연장된 형상을 갖고, 복수의 반도체층들이 일 방향으로 순차적으로 배치된 구조를 가질 수 있다. 발광 소자(300)는 연장된 일 방향이 제1 평탄화층(109)과 평행하도록 배치되고, 발광 소자(300)에 포함된 복수의 반도체층들은 제1 평탄화층(109)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 발광 소자(300)가 다른 구조를 갖는 경우, 복수의 층들은 제1 평탄화층(109)에 수직한 방향으로 배치될 수도 있다.
한편, 발광 소자(300)는 복수의 반도체층을 포함하는 반도체 코어(도 5의 'SC')와 이를 부분적으로 둘러싸는 절연막(도 4의 '380')을 포함할 수 있다. 반도체 코어(SC)는 부분적으로 서로 다른 직경을 갖는 부분을 포함할 수 있고, 절연막(380)은 발광 소자(300)가 균일한 직경을 갖도록 반도체 코어(SC)의 외면이 갖는 경사 또는 단차를 보상하도록 배치될 수 있다. 도면에 도시된 바와 같이, 제1 절연층(510) 상에 배치된 발광 소자(300)는 적어도 제1 절연층(510)과 접촉하는 면은 평탄한 면을 가질 수 있다. 발광 소자(300)의 구조에 대한 보다 자세한 설명은 다른 도면을 참조하여 후술하기로 한다.
제2 절연층(520)은 제1 전극(210)과 제2 전극(220) 사이에 배치된 발광 소자(300) 상에 부분적으로 배치될 수 있다. 즉, 제2 절연층(520)은 제1 전극(210)과 제2 전극(220) 사이의 제1 절연층(510) 상에 배치되고, 발광 소자(300)는 제1 절연층(510)과 제2 절연층(520) 사이에 배치될 수 있다. 예시적인 실시예에서, 발광 소자(300)는 외면에 형성된 절연막(도 4의 '380')이 제1 절연층(510) 및 제2 절연층(520)과 직접 접촉할 수 있다. 예를 들어, 제2 절연층(520)은 발광 소자(300)의 외면을 부분적으로 감싸도록 배치되어 발광 소자(300)를 보호함과 동시에 표시 장치(10)의 제조 공정 중 발광 소자(300)를 고정시킬 수도 있다.
제2 절연층(520) 중 발광 소자(300) 상에 배치된 부분은 평면상 제1 전극(210)과 제2 전극(220) 사이에서 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 일 예로, 제2 절연층(520)은 각 서브 화소(PXn) 내에서 스트라이프형 또는 아일랜드형 패턴을 형성할 수 있다.
제2 절연층(520)은 발광 소자(300) 상에 배치되되, 발광 소자(300)의 일 단부 및 타 단부를 노출할 수 있다. 발광 소자(300)의 노출된 단부는 후술하는 접촉 전극(260)과 접촉할 수 있다. 이러한 제2 절연층(520)의 형상은 통상적인 마스크 공정을 이용하여 제2 절연층(520)을 이루는 재료를 이용한 패터닝 공정으로 형성된 것일 수 있다. 제2 절연층(520)을 형성하기 위한 마스크는 발광 소자(300)의 길이보다 좁은 폭을 갖고, 제2 절연층(520)을 이루는 재료가 패터닝되어 발광 소자(300)의 양 단부가 노출될 수 있다. 다만, 이에 제한되는 것은 아니다.
또한, 예시적인 실시예에서, 제2 절연층(520)의 재료 중 일부는 발광 소자(300)의 하면과 제1 절연층(510) 사이에 배치될 수도 있다. 제2 절연층(520)은 표시 장치(10)의 제조 공정 중에 형성된 제1 절연층(510)과 발광 소자(300) 사이의 공간을 채우도록 형성될 수도 있다. 이에 따라 제2 절연층(520)은 발광 소자(300)의 외면을 감싸도록 형성될 수도 있다. 다만, 이에 제한되지 않는다.
제2 절연층(520) 상에는 복수의 접촉 전극(260)들과 제3 절연층(530)이 배치될 수 있다.
복수의 접촉 전극(260)들은 일 방향으로 연장된 형상을 가질 수 있다. 복수의 접촉 전극(260)들은 각각 발광 소자(300) 및 전극(210, 220)들과 접촉할 수 있고, 발광 소자(300)들은 접촉 전극(260)을 통해 제1 전극(210)과 제2 전극(220)으로부터 전기 신호를 전달 받을 수 있다.
접촉 전극(260)은 제1 접촉 전극(261) 및 제2 접촉 전극(262)을 포함할 수 있다. 제1 접촉 전극(261)과 제2 접촉 전극(262)은 각각 제1 전극(210)과 제2 전극(220) 상에 배치될 수 있다. 제1 접촉 전극(261)은 제1 전극(210) 상에 배치되고, 제2 접촉 전극(262)은 제2 전극(220) 상에 배치되며, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 각각 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 접촉 전극(261)과 제2 접촉 전극(262)은 서로 제1 방향(DR1)으로 이격 대향할 수 있으며, 이들은 각 서브 화소(PXn)의 발광 영역(EMA) 내에서 스트라이프형 패턴을 형성할 수 있다.
몇몇 실시예에서, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 일 방향으로 측정된 폭이 각각 제1 전극(210)과 제2 전극(220)의 상기 일 방향으로 측정된 폭과 같거나 더 클 수 있다. 제1 접촉 전극(261)과 제2 접촉 전극(262)은 각각 발광 소자(300)의 일 단부 및 타 단부와 접촉함과 동시에, 제1 전극(210)과 제2 전극(220)의 양 측면을 덮도록 배치될 수 있다. 상술한 바와 같이, 제1 전극(210)과 제2 전극(220)은 상면 일부가 노출되고, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 제1 전극(210)과 제2 전극(220)의 노출된 상면과 접촉할 수 있다. 예를 들어, 제1 접촉 전극(261)은 제1 전극(210) 중 제1 내부 뱅크(410) 상에 위치한 부분과 접촉하고, 제2 접촉 전극(262)은 제2 전극(220) 중 제2 내부 뱅크(420) 상에 위치한 부분과 접촉할 수 있다. 다만, 이에 제한되지 않고, 경우에 따라서 제1 접촉 전극(261) 및 제2 접촉 전극(262)은 그 폭이 제1 전극(210)과 제2 전극(220)보다 작게 형성되어 상면의 노출된 부분만을 덮도록 배치될 수도 있다. 또한, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 각각 적어도 일부 영역이 제1 절연층(510) 상에도 배치된다.
일 실시예에 따르면, 발광 소자(300)는 연장된 방향의 양 단부면에는 반도체층이 노출되고, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 상기 반도체층이 노출된 단부면에서 발광 소자(300)와 접촉할 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서 발광 소자(300)는 양 단부의 측면이 부분적으로 노출될 수도 있다. 표시 장치(10)의 제조 공정 중, 발광 소자(300)의 외면을 덮는 제2 절연층(520)을 형성하는 공정에서 발광 소자(300)의 반도체층 외면을 둘러싸는 절연막(도 4의 '380')이 부분적으로 제거될 수 있고, 발광 소자(300)의 노출된 측면은 제1 접촉 전극(261) 및 제2 접촉 전극(262)과 접촉할 수도 있다. 발광 소자(300)의 일 단부는 제1 접촉 전극(261)을 통해 제1 전극(210)과 전기적으로 연결되고, 타 단부는 제2 접촉 전극(262)을 통해 제2 전극(220)과 전기적으로 연결될 수 있다.
도면에서는 하나의 서브 화소(PXn)에 하나의 제1 접촉 전극(261)과 제2 접촉 전극(262)이 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 제1 접촉 전극(261)과 제2 접촉 전극(262)의 개수는 각 서브 화소(PXn)에 배치된 제1 전극(210)과 제2 전극(220)의 수에 따라 달라질 수 있다.
또한, 도 3에 도시된 바와 같이 제1 접촉 전극(261)은 제1 전극(210) 및 제2 절연층(520) 상에 배치된다. 제1 접촉 전극(261)은 발광 소자(300)의 일 단부 및 제1 전극(210)의 노출된 상면과 접촉할 수 있다. 발광 소자(300)의 일 단부는 제1 접촉 전극(261)을 통해 제1 전극(210)과 전기적으로 연결될 수 있다.
제3 절연층(530)은 제1 접촉 전극(261) 상에 배치된다. 제3 절연층(530)은 제1 접촉 전극(261)과 제2 접촉 전극(262)을 전기적으로 상호 절연시킬 수 있다. 제3 절연층(530)은 제1 접촉 전극(261)을 덮도록 배치되되, 발광 소자(300)가 제2 접촉 전극(262)과 접촉할 수 있도록 발광 소자(300)의 타 단부 상에는 배치되지 않을 수 있다. 제3 절연층(530)은 제2 절연층(520)의 상면에서 제1 접촉 전극(261) 및 제2 절연층(520)과 부분적으로 접촉할 수 있다. 제3 절연층(530)의 제2 전극(220)이 배치된 방향의 측면은 제2 절연층(520)의 일 측면과 정렬될 수 있다. 또한, 제3 절연층(530)은 비발광 영역, 예컨대 제1 평탄화층(109) 상에 배치된 제1 절연층(510) 상에도 배치될 수 있다. 다만, 이에 제한되는 것은 아니다.
제2 접촉 전극(262)은 제2 전극(220), 제2 절연층(520) 및 제3 절연층(530) 상에 배치된다. 제2 접촉 전극(262)은 발광 소자(300)의 타 단부 및 제2 전극(220)의 노출된 상면과 접촉할 수 있다. 발광 소자(300)의 타 단부는 제2 접촉 전극(262)을 통해 제2 전극(220)과 전기적으로 연결될 수 있다.
즉, 제1 접촉 전극(261)은 제1 전극(210)과 제3 절연층(530) 사이에 배치되고, 제2 접촉 전극(262)은 제3 절연층(530) 상에 배치될 수 있다. 제2 접촉 전극(262)은 부분적으로 제2 절연층(520), 제3 절연층(530), 제2 전극(220) 및 발광 소자(300)와 접촉할 수 있다. 제2 접촉 전극(262)의 제1 전극(210)이 배치된 방향의 일 단부는 제3 절연층(530) 상에 배치될 수 있다. 제1 접촉 전극(261)과 제2 접촉 전극(262)은 제2 절연층(520)과 제3 절연층(530)에 의해 상호 비접촉될 수 있다. 다만, 이에 제한되지 않으며, 경우에 따라 제3 절연층(530)은 생략될 수 있다.
접촉 전극(260)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 접촉 전극(260)은 투명성 전도성 물질을 포함하고, 발광 소자(300)에서 방출된 광은 접촉 전극(260)을 투과하여 전극(210, 220)들을 향해 진행할 수 있다. 각 전극(210, 220)은 반사율이 높은 재료를 포함하고, 내부 뱅크(410, 420)의 경사진 측면 상에 놓인 전극(210, 220)은 입사되는 광을 제1 기판(101)의 상부 방향으로 반사시킬 수 있다. 다만, 이에 제한되는 것은 아니다.
제4 절연층(550)은 제1 기판(101) 상에 전면적으로 배치될 수 있다. 제4 절연층(550)은 제1 기판(101) 상에 배치된 부재들 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(510), 제2 절연층(520), 제3 절연층(530) 및 제4 절연층(550) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 제1 절연층(510), 제2 절연층(520), 제3 절연층(530) 및 제4 절연층(550)은 실리콘 산화물(SiO x), 실리콘 질화물(SiN x), 실리콘 산질화물(SiO xN y), 산화 알루미늄(Al xO y), 질화 알루미늄(Al xN y)등과 같은 무기물 절연성 물질을 포함할 수 있다. 또는, 이들은 유기물 절연성 물질로써, 아크릴 수지, 에폭시 수지, 페놀 수지, 폴리아마이드 수지, 폴리이미드 수지, 불포화 폴리에스테르 수지, 폴리페닐렌 수지, 폴리페닐렌설파이드 수지, 벤조사이클로부텐, 카도 수지, 실록산 수지, 실세스퀴옥산 수지, 폴리메틸메타크릴레이트, 폴리카보네이트, 폴리메틸메타크릴레이트-폴리카보네이트 합성수지 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
한편, 발광 소자(300)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(300)는 마이크로 미터(micro-meter) 내지 나노미터(nano-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다. 발광 소자(300)는 두 전극 상에 형성된 전계에 의해 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(300)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(300)는 로드, 와이어, 튜브 등의 형상을 가질 수 있다. 예시적인 실시예에서, 발광 소자(300)는 원통형 또는 로드형(rod)일 수 있다. 다만, 발광 소자(300)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(300)는 다양한 형태를 가질 수 있다.
발광 소자(300)는 반도체 코어(도 5의 'SC') 및 이를 둘러싸는 절연막(도 4의 '380')을 포함할 수 있다. 발광 소자(300)의 반도체 코어는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호를 전달 받고, 이를 특정 파장대의 광으로 방출할 수 있다.
도 4는 일 실시예에 따른 발광 소자의 개략도이다. 도 5는 도 4의 발광 소자의 개략적인 단면도이다. 도 4는 발광 소자(300)의 일부 영역이 절단된 개략도이고, 도 5는 발광 소자(300)를 연장된 일 방향으로 자른 단면도이다.
도 4 및 도 5를 참조하면, 발광 소자(300)는 복수의 반도체층들이 어느 다른 층의 외면을 부분적으로 둘러싸도록 형성될 수 있다. 발광 소자(300)는 적어도 일부 영역이 일 방향으로 연장된 반도체 코어(SC), 반도체 코어(SC)의 외면을 부분적으로 둘러싸는 절연막(380)을 포함할 수 있다.
발광 소자(300)는 제1 반도체층(310), 제2 반도체층(320), 활성층(330), 전극층(370) 및 절연막(380)을 포함할 수 있다. 발광 소자(300)의 반도체 코어(SC)는 적어도 제1 반도체층(310), 제2 반도체층(320) 및 활성층(330)을 포함할 수 있다. 또한, 도면과 같이 반도체 코어(SC)는 전극층(370)을 더 포함할 수 있다. 반도체 코어(SC)는 일 방향으로 연장된 제1 반도체층(310)과, 제1 반도체층(310)의 외면을 둘러싸며 순차적으로 적층된 활성층(330) 및 제2 반도체층(320)을 포함할 수 있다.
일 실시예에 따르면, 발광 소자(300)의 반도체 코어(SC)는 본체부(300A), 본체부(300A)와 연결된 제1 단부(300B) 및 제2 단부(300C)를 포함할 수 있다. 본체부(300A), 제1 단부(300B) 및 제2 단부(300C)는 반도체 코어(SC), 발광 소자(300) 또는 이들을 구성하는 반도체층들의 일 부분을 정의하기 위해 지칭된 것이며 이들은 각각 분리되는 것이 아닌 일체로 형성되어 하나의 반도체 코어(SC)를 구성할 것일 수 있다. 즉, 본체부(300A), 제1 단부(300B) 및 제2 단부(300C)는 반도체 코어(SC)의 일부 영역을 구분하여 지칭하는 것일 수 있다. 또한, 이하에서 서술되는 본체부(300A), 제1 단부(300B) 및 제2 단부(300C)는 반드시 복수의 반도체층들을 모두 포함하는 반도체 코어(SC)의 일부 영역을 지칭하기 위한 것으로 제한되지 않으며, 일부 구성, 예컨대 제1 반도체층(310), 활성층(330), 제2 반도체층(320) 등의 일부 영역을 지칭하기 위한 것으로 이해될 수도 있다.
반도체 코어(SC)의 본체부(300A)는 일 방향으로 연장된 형상을 가질 수 있다. 일 방향으로 연장된 본체부(300A)는 외면이 단면상 평탄하게 형성될 수 있다. 몇몇 실시예에서 본체부(300A)는 원통형, 로드형 또는 다각 기둥형의 형상을 가질 수 있으나, 이에 제한되지 않는다.
반도체 코어(SC)의 제1 단부(300B)는 본체부(300A)의 일 측에 연결된 부분일 수 있다. 제1 단부(300B)는 본체부(300A)와 달리 외면이 경사진 형상을 가질 수 있다. 제1 단부(300B)는 경사진 외면이 반도체 코어(SC)의 일 측 단부에서 만나도록 원추형의 형상을 가질 수 있다. 본체부(300A)와 제1 단부(300B)는 중심부에 배치된 제1 반도체층(310)을 중심으로 활성층(330), 제2 반도체층(320) 및 전극층(370)이 순차적으로 배치될 수 있다.
반도체 코어(SC)의 제2 단부(300C)는 본체부(300A)의 타 측에 연결된 부분일 수 있다. 제2 단부(300C)는 본체부(300A)와 실질적으로 동일한 형상을 갖되, 다른 직경을 갖고 연장된 형상일 수 있다. 일 실시예에 따르면, 반도체 코어(SC)의 본체부(300A)가 갖는 직경(WB)은 제2 단부(300C)의 최소 직경(WC) 및 최대 직경보다 클 수 있다. 제2 단부(300C)는 본체부(300A)보다 작은 폭을 갖도록 형성되며, 이들이 연결되는 부분에서 외면이 본체부(300A)의 외면으로부터 중심부를 향해 함몰된 형상을 가질 수 있다. 이에 따라, 반도체 코어(SC)는 본체부(300A)와 제2 단부(300C)가 연결된 부분에서 단차가 형성될 수 있다.
반도체 코어(SC)의 본체부(300A)와 달리, 제2 단부(300C)에는 제1 반도체층(310)만 포함할 수 있다. 즉, 본체부(300A)와 제2 단부(300C)는 제1 반도체층(310)을 기준으로 반도체 코어(SC)의 외면으로 갈수록 순차적으로 배치된 층들이 서로 다를 수 있다. 이에 따라 본체부(300A)의 직경(WB)은 제2 단부(300C)의 직경(WC)보다 클 수 있다. 뿐만 아니라, 후술할 바와 같이 제1 반도체층(310)의 본체부(300A)에 대응되는 부분은 제2 단부(300C)에 대응되는 부분보다 직경이 클 수 있다. 이는 발광 소자(300)의 제조 공정에서 제1 반도체층(310)을 성장할 때 형성된 구조일 수 있다.
반도체 코어(SC)를 이루는 복수의 층들에 대하여 보다 구체적으로 설명하면, 제1 반도체층(310)은 n형 반도체일 수 있다. 일 예로, 발광 소자(300)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(310)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(310)은 n형 도펀트가 도핑될 수 있으며, 일 예로 n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층(310)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(310)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
일 실시예에 따르면, 제1 반도체층(310)은 반도체 코어(SC)의 본체부(300A)에 대응하는 제1 부분(NR1), 제1 단부(300B)에 대응하는 제2 부분(NR2) 및 제2 단부(300C)에 대응하는 제3 부분(NR3)을 포함할 수 있다. 제1 부분(NR1)은 반도체 코어(SC)의 본체부(300A)와 같이, 일 방향으로 연장된 형상을 가질 수 있다. 제1 부분(NR1)은 실질적으로 본체부(300A)와 동일한 형상을 가질 수 있으나, 이에 제한되지 않고, 본체부(300A)는 위치에 따라 직경이 다를 수도 있다. 도면에서는 제1 부분(NR1)이 균일한 직경을 갖는 것이 도시되어 있으나, 몇몇 실시예에서 제1 부분(NR1)은 제2 부분(NR2)으로 갈수록 직경이 커지는 형상을 가질 수도 있다.
제2 부분(NR2)은 제1 부분(NR1)의 일 측에 위치하는 부분으로, 외면이 경사지게 형성될 수 있다. 제2 부분(NR2)은 제1 부분(NR1)의 일 측으로 연장되되, 단면상 측면이 경사지도록 형성될 수 있다. 즉, 제2 부분(NR2)은 원추형의 형상을 가질 수 있고, 제1 단부(300B)는 제2 부분(NR2)의 형상에 따라 원추형의 형상을 가질 수 있다. 다만, 이에 제한되지 않는다.
제3 부분(NR3)은 제1 부분(NR1)의 타 측에 위치하는 부분일 수 있다. 제3 부분(NR3)은 제1 부분(NR1)과 같이 일 방향으로 연장된 형상을 가질 수 있다. 일 실시예에 따르면, 제1 반도체층(310)은 제1 부분(NR1)의 직경이 제3 부분(NR3)의 직경보다 클 수 있다. 도면에 도시된 바와 같이, 제1 반도체층(310)의 제3 부분(NR3)은 제1 부분(NR1)보다 작은 직경을 갖고, 외면이 제1 부분(NR1)의 외면으로부터 중심을 향해 함몰된 형상을 가질 수 있다. 이러한 구조는 제1 반도체층(310)의 형성 공정 중 제3 부분(NR3)을 형성한 뒤 제1 반도체층(310)을 이루는 재료를 더 증착하여 제1 부분(NR1)을 형성함에 따른 것일 수 있다. 제1 반도체층(310)을 형성할 때, 일 방향으로 연장된 반도체 결정의 일부 영역에만 반도체 결정을 더 성장시킴으로써 제1 부분(NR1)이 형성된 것일 수 있다. 나아가, 제3 부분(NR3)은 제1 부분(NR1)과 인접한 영역으로부터 반대편 영역으로 갈수록 직경이 작아질 수 있다. 다만, 이에 제한되지 않는다.
제2 반도체층(320)은 후술하는 활성층(330)을 포함하여 제1 반도체층(310)의 제1 부분(NR1) 및 제2 부분(NR2)을 둘러싸도록 배치된다. 제2 반도체층(320)은 p형 반도체일 수 있으며 일 예로, 발광 소자(300)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(320)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(320)은 p형 도펀트가 도핑될 수 있으며, 일 예로 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예시적인 실시예에서, 제2 반도체층(320)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 반도체층(320)의 두께는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도면에서는 제1 반도체층(310)과 제2 반도체층(320)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에 따르면 활성층(330)의 물질에 따라 제1 반도체층(310)과 제2 반도체층(320)은 더 많은 수의 층, 예컨대 클래드층(clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
활성층(330)은 제1 반도체층(310)과 제2 반도체층(320) 사이에 배치된다. 활성층(330)은 제1 반도체층(310)의 제1 부분(NR1)을 둘러싸도록 배치되어, 반도체 코어(SC)의 본체부(300A)에서 제1 반도체층(310)과 제2 반도체층(320) 사이에 배치될 수 있다. 활성층(330)은 후술할 바와 같이 양자층을 포함하여 특정 파장대의 광을 방출할 수 있다. 상기 양자층에 포함된 물질의 함량에 따라 활성층(330)에서 방출되는 광의 파장대가 달라질 수 있다. 나아가, 활성층(330)의 상기 양자층에 포함된 물질의 함량은 활성층(330)이 배치되는 제1 반도체층(310)의 격자 상수(Lattice contact)에 따라 달라질 수 있다. 제1 반도체층(310)의 격자 상수는 제1 반도체층(310)의 이루는 물질 또는 제1 반도체층(310)의 직경이나 형상에 따라 달라질 수 있다.
제1 반도체층(310)은 단면상 외면이 평탄한 제1 부분(NR1)과, 단면상 외면이 경사지거나 다른 직경을 갖는 제2 부분(NR2) 및 제3 부분(NR3)을 포함하고, 이들 각각은 서로 다른 격자 상수를 가질 수도 있다. 활성층(330)이 제1 반도체층(310)을 전면적으로 둘러싸는 경우, 활성층(330)이 배치된 위치에 따라 상기 양자층에 포함된 물질의 함량이 달라져 서로 다른 파장대의 광을 방출할 수 있다. 일 실시예에 따른 발광 소자(300)는 활성층(330)이 제1 반도체층(310)의 제1 부분(NR1)에만 배치됨으로써, 동일한 함량의 물질을 갖는 양자층을 포함하여 일정한 파장대의 광을 방출할 수 있다. 또한, 활성층(330)은 제2 부분(NR2)에는 배치되지 않고, 제1 반도체층(310)의 제2 부분(NR2)은 제2 반도체층(320)과 접촉할 수 있다. 다만, 이에 제한되는 것은 아니며 몇몇 실시예에서 활성층(330)은 제1 반도체층(310)의 제2 부분(NR2)에도 배치될 수 있다.
활성층(330)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(330)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수개 적층된 구조일 수도 있다. 활성층(330)은 제1 반도체층(310) 및 제2 반도체층(320)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 일 예로, 활성층(330)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 활성층(330)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 활성층(330)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 상술한 바와 같이, 활성층(330)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 활성층(330)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 활성층(330)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 활성층(330)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 활성층(330)에서 방출되는 광은 발광 소자(300)의 길이방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 활성층(330)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
전극층(370)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(300)는 적어도 하나의 전극층(370)을 포함할 수 있다. 도 4 및 도 5에서는 발광 소자(300)가 하나의 전극층(370)을 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(300)는 더 많은 수의 전극층(370)을 포함하거나, 생략될 수도 있다. 후술하는 발광 소자(300)에 대한 설명은 전극층(370)의 수가 달라지거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
전극층(370)은 제2 반도체층(320) 상에 배치될 수 있다. 예를 들어, 전극층(370)은 제2 반도체층(320) 상에 직접 배치되어 외면을 둘러싸도록 형성될 수 있다. 전극층(370)은 제2 반도체층(320)과 실질적으로 동일한 동일한 형상을 가질 수 있다. 즉, 전극층(370)은 반도체 코어(SC)의 본체부(300A) 및 제1 단부(300B)에 배치되어 제1 반도체층(310)의 제1 부분(NR1) 및 제2 부분(NR2)에 대응되어 배치될 수 있다.
전극층(370)은 발광 소자(300)가 전극(210, 220) 또는 접촉 전극(260)과 전기적으로 연결될 때, 발광 소자(300)와 전극 또는 접촉 전극 사이의 저항을 감소시킬 수 있다. 전극층(370)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(370)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(370)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 다만, 이에 제한되는 것은 아니다.
절연막(380)은 반도체 코어(SC)의 외면에 배치된다. 절연막(380)은 반도체 코어(SC)의 외면을 둘러싸도록 배치되며, 이를 보호하는 기능을 수행할 수 있다. 상술한 바와 같이, 발광 소자(300)는 제1 전극(210) 및 제2 전극(220)과 전기적으로 연결될 수 있고, 발광 소자(300)의 외면은 다른 층들, 예를 들어 제1 절연층(510), 제2 절연층(520) 및 접촉 전극(260)들과 직접 접촉할 수도 있다. 절연막(380)은 발광 소자(300)와 접촉하는 다른 층들로부터 반도체 코어(SC)를 보호할 수 있다.
절연막(380)의 두께는 10nm 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(380)의 두께는 40nm 내외일 수 있다.
절연막(380)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiO x), 실리콘 질화물(SiN x), 실리콘 산질화물(SiO xN y), 질화알루미늄(Al xN y), 산화알루미늄(Al xO y), 또는 유기 절연 물질 등을 포함할 수 있다. 이에 따라 활성층(330)이 발광 소자(300)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(380)은 활성층(330)을 포함하여 발광 소자(300)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
또한, 몇몇 실시예에서, 절연막(380)은 외면이 표면처리될 수 있다. 발광 소자(300)는 표시 장치(10)의 제조 시, 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(300)가 잉크 내에서 인접한 다른 발광 소자(300)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(380)은 표면이 소수성 또는 친수성 처리될 수 있다.
한편, 절연막(380)은 반도체 코어(SC)의 외면 중 적어도 측면이 경사지거나 단차가 형성된 영역을 둘러싸는 부분을 포함할 수 있다. 일 실시예에 따르면, 절연막(380)은 반도체 코어(SC)의 제1 단부(300B)를 둘러싸는 제1 절연막(380A) 및 제2 단부(300C)를 둘러싸는 제2 절연막(380B)을 포함할 수 있다. 제1 절연막(380A)은 반도체 코어(SC)의 전극층(370) 상에 직접 배치되고, 제2 절연막(380B)은 제1 반도체층(310)의 제3 부분(NR3)을 둘러싸도록 배치될 수 있다.
절연막(380)은 발광 소자(300)가 균일한 직경을 가질 수 있도록 경사지거나 단차가 형성된 반도체 코어(SC)의 외면을 둘러싸도록 배치될 수 있다. 일 실시예에서, 절연막(380)은 반도체 코어(SC)의 본체부(300A) 외면에는 배치되지 않고, 외면이 경사진 제1 단부(300B)를 둘러싸는 제1 절연막(380A)과 단차가 형성된 제2 단부(300C)의 외면을 둘러싸는 제2 절연막(380B)을 포함할 수 있다. 일 실시예에 따르면, 제1 절연막(380A)과 제2 절연막(380B)은 반도체 코어(SC)의 외면의 형상에 대응하여 두께가 달라질 수 있고, 발광 소자(300)는 반도체 코어(SC)의 형상에 무관하게 균일한 직경을 가질 수 있다.
예를 들어, 제1 단부(300B)는 본체부(300A)와 연결된 일 측으로부터 반대편 타 측으로 갈수록 직경이 작아질 수 있고, 제1 단부(300B)를 둘러싸는 제1 절연막(380A)은 제1 단부(300B)의 일 측으로부터 타 측으로 갈수록 두께가 증가할 수 있다. 즉, 제1 단부(300B)의 직경과 제1 절연막(380A)의 두께의 합은 실질적으로 일정할 수 있다. 이와 유사하게, 제2 단부(300C)는 본체부(300A)보다 작은 폭을 가짐과 동시에 측면이 경사지게 형성될 수 있고, 제2 절연막(380B)의 두께는 위치에 따라 변할 수 있다. 다만, 제2 단부(300C)의 직경과 제2 절연막(380B)의 두께의 합은 실질적으로 일정할 수 있다.
일 실시예에 따르면, 제1 절연막(380A)의 최대 두께(IW1)는 제2 절연막(380B)의 최대 두께(IW2)보다 크되, 이들은 외면이 경사지지 않도록 균일한 직경을 가질 수 있다. 상술한 바와 같이 제1 절연막(380A)과 제2 절연막(380B)의 두께는 반도체 코어(SC)의 제1 단부(300B) 및 제2 단부(300C)의 직경과의 합이 일정하도록 변할 수 있다. 제1 단부(300B)는 본체부(300A)로부터 반대편으로 갈수록 원추형의 형상을 가짐에 따라, 제1 단부(300B)의 최소 직경은 제2 단부(300C)의 최소 직경(WC)보다 작을 수 있다. 이에 따라, 제1 단부(300B)를 둘러싸는 제1 절연막(380A)의 최대 두께(IW1)는 제2 단부(300C)를 둘러싸는 제2 절연막(380B)의 최대 두께(IW2)보다 클 수 있다. 반대로, 제1 단부(300B)는 본체부(300A)와 연결된 부분에서 본체부(300A)와 동일한 직경을 갖고, 제2 단부(300C)는 본체부(300A)의 직경(WA)보다 작은 직경을 갖는다. 이에 따라 제1 절연막(380A)의 최소 두께는 제2 절연막(380B)의 최소 두께보다 작을 수 있다.
예시적인 실시예에서, 제1 절연막(380A)과 제2 절연막(380B)은 각각 외면이 반도체 코어(SC)의 본체부(300A)가 갖는 외면과 단면 상 평탄한 면을 형성할 수 있다. 즉, 제1 절연막(380A), 제2 절연막(380B) 및 본체부(300A)는 단면 상 외면이 동일 선 상에 놓일 수 있다. 반도체 코어(SC)는 측면이 경사진 제1 단부(300B)와, 본체부(300A)의 외면으로부터 함몰되어 본체부(300A)보다 작은 폭을 갖는 제2 단부(300C)를 포함할 수 있다. 즉, 반도체 코어(SC)는 제1 반도체층(310)의 형상에 따라 본체부(300A)를 기준으로 측면이 경사지거나 단차가 형성될 수 있다. 일 실시예에 따른 발광 소자(300)는 반도체 코어(SC)의 경사지거나 단차가 형성된 부분에 대응하여 절연막(380)이 형성될 수 있다.
제1 절연막(380A)과 제2 절연막(380B)은 제1 단부(300B)와 제2 단부(300C)를 둘러싸며, 이들 각각의 외면은 본체부(300A)의 외면과 동일 면 상에 놓일 수 있다. 즉, 제1 절연막(380A)과 제2 절연막(380B)은 위치에 따라 두께가 변하되, 이들의 외면이 갖는 직경은 일정할 수 있다. 일 실시예에 따르면, 제1 절연막(380A)과 제2 절연막(380B)은 반도체 코어(SC)의 외면이 갖는 단차를 보상하도록 배치될 수 있고, 발광 소자(300)는 균일한 직경을 갖고 일 방향으로 연장된 형상을 가질 수 있다.
발광 소자(300)가 측면이 경사지거나 단차가 형성될 경우 하부에 배치된 제1 절연층(510)과의 사이에 빈 공간이 형성될 수 있다. 다만, 일 실시예에 따른 발광 소자(300)는 반도체 코어(SC)의 외면에 배치된 절연막(380)을 포함하여 발광 소자(300)는 하부에 빈 공간이 형성되지 않으며 제1 절연층(510) 상에 배치될 수 있고, 발광 소자(300)의 양 단부와 접촉하는 접촉 전극(260)은 재료의 단선이나 접촉 불량이 최소화될 수 있다.
제2 절연막(380B)은 제1 반도체층(310)의 제3 부분(NR3)을 둘러싸도록 배치되되, 제1 반도체층(310)의 하면은 노출되도록 배치될 수 있다. 제1 반도체층(310)의 노출된 하면은 표시 장치(10)의 제2 접촉 전극(262)과 직접 접촉할 수 있다. 또한, 제2 절연막(380B)은 본체부(300A)의 하면에 노출된 활성층(330), 제2 반도체층(320) 및 전극층(370)과도 직접 접촉할 수 있다. 제2 절연막(380B)은 발광 소자(300)의 일 단부로 제1 반도체층(310)과 접촉하는 제2 접촉 전극(262)이 제2 반도체층(320)과 직접 접촉하는 것을 방지할 수 있다. 즉, 절연막(380)은 반도체 코어(SC)의 외면을 둘러싸도록 배치되어 제1 접촉 전극(261) 및 제2 접촉 전극(262)의 단락을 방지할 수도 있다. 나아가, 제2 절연막(380B)은 반도체 코어(SC) 제2 단부(300C)의 측면을 둘러싸도록 배치되므로, 발광 소자(300)의 제조 공정 중 반도체 코어(SC)의 제2 단부(300C), 즉 제1 반도체층(310)이 손상되는 것을 방지할 수도 있다.
한편, 도면에 도시된 바와 같이, 절연막(380)은 평탄한 외면을 갖는 반도체 코어(SC)의 본체부(300A)에는 배치되지 않을 수 있다. 이에 따라, 발광 소자(300)는 반도체 코어(SC)의 일부분으로 본체부(300A)는 외면이 노출되도록 절연막(380)이 배치될 수 있다. 다만, 이에 제한되지 않는다. 몇몇 실시예에서 절연막(380)은 반도체 코어(SC)의 본체부(300A)를 둘러싸도록 배치된 부분을 더 포함할 수 있다. 이 경우, 제1 절연막(380A)과 제2 절연막(380B)은 상기 본체부(300A)를 둘러싸는 부분과 함께 평탄한 외면을 형성할 수 있다. 이에 대한 설명은 다른 실시예가 참조된다.
발광 소자(300)는 길이(H)가 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 또한, 발광 소자(300)의 직경은 300nm 내지 700nm의 범위를 갖고, 발광 소자(300)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다. 다만, 이에 제한되지 않고, 표시 장치(10)에 포함되는 복수의 발광 소자(300)들은 활성층(330)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 바람직하게는 발광 소자(300)의 직경은 500nm 내외의 범위를 가질 수 있다.
도 6은 도 3의 Q1부분의 확대도이다.
도 6은 도 3에서 제1 전극(210)과 제2 전극(220) 사이에 배치된 발광 소자(300)를 확대하여 도시하고 있다. 도 6을 참조하면, 발광 소자(300)는 제1 전극(210)과 제2 전극(220) 사이에서 제1 절연층(510) 상에 배치될 수 있다. 발광 소자(300)는 제1 절연층(510) 및 제2 절연층(520) 사이에 배치되며, 외면이 부분적으로 각각 제1 절연층(510) 및 제2 절연층(520)과 직접 접촉할 수 있다.
발광 소자(300)의 활성층(330)은 제1 반도체층(310)의 제1 부분(NR1)을 감싸도록 배치되고, 활성층(330)에서 생성된 광은 적어도 발광 소자(300)의 측면으로 방출될 수 있다. 상기 광들은 제2 절연층(520), 제3 절연층(530) 등을 투과하여 제1 기판(101)의 상부 방향으로 진행할 수 있다. 다만, 이에 제한되지 않고, 발광 소자(300)에서 방출된 광들 중 일부는 양 단부를 통해 방출될 수도 있다. 이 경우, 발광 소자(300)의 양 단부에서 방출된 광들은 제1 내부 뱅크(410) 및 제2 내부 뱅크(420) 상에 배치된 전극(210, 220)에서 반사될 수 있다.
한편, 상술한 바와 같이, 발광 소자(300)는 외면이 경사지거나 단차가 형성된 반도체 코어(SC)를 포함하고, 반도체 코어(SC)의 외면이 갖는 단차를 보상하도록 배치되는 절연막(380)을 포함한다. 일 실시예에 따르면, 표시 장치(10)에 포함된 발광 소자(300)는 적어도 제1 절연층(510)과 접촉하는 일 면은 평탄한 면을 가질 수 있다. 도면에 도시된 바와 같이, 발광 소자(300)는 단면상 제1 절연층(510)을 향하는 하면과 제2 절연층(520)을 향하는 상면을 포함할 수 있다.
발광 소자(300)는 외면 중 일부분으로 상기 하면의 적어도 일부분은 제1 절연층(510)과 직접 접촉할 수 있다. 발광 소자(300)가 제1 절연층(510)과 직접 접촉하는 면은 반도체 코어(SC)의 본체부(300A) 및 절연막(380)을 포함하여 평탄한 면을 포함할 수 있다. 상술한 바와 같이, 발광 소자(300)의 절연막(380)은 반도체 코어(SC)의 외면에 형성된 경사진 면이나 단차를 보상하도록 배치될 수 있고, 제1 절연층(510) 상에 배치되는 발광 소자(300)는 적어도 제1 절연층(510)과 접촉하는 면은 평탄한 면을 형성할 수 있다. 발광 소자(300)의 제1 절연층(510)과 직접 접촉하는 부분은 제1 절연막(380A) 및 제2 절연막(380B)일 수 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(300)는 절연막(380)이 배치되지 않고 노출된 반도체 코어(SC)의 본체부(300A)가 제1 절연층(510)과 직접 접촉할 수도 있다.
또한, 상술한 바와 같이 제1 절연층(510)은 상면이 하부에 배치된 전극(210, 220)에 따라 단차가 형성될 수 있고, 발광 소자(300)의 상기 하면과 제1 절연층(510) 사이에는 공간이 형성될 수 있다. 몇몇 실시예에서, 상기 공간에는 제2 절연층(520)이 충진될 수 있고, 이 경우 발광 소자(300)의 상기 하면은 부분적으로 제2 절연층(520)과 직접 접촉할 수 있다. 제2 절연층(520)과 접촉하는 부분은 절연막(380)을 포함하여 반도체 코어(SC)의 본체부(300A)일 수 있으나, 이에 제한되지 않는다.
한편, 발광 소자(300)는 반도체 코어(SC)의 제1 단부(300B)가 제1 전극(210)과 두께 방향으로 중첩하도록 배치되고, 제2 단부(300C)는 제2 전극(220)과 두께 방향으로 중첩하도록 배치될 수 있다. 일 실시예에 따르면, 발광 소자(300)의 길이(H)는 제1 전극(210)과 제2 전극(220)의 간격보다 클 수 있다. 다만, 이에 제한되지 않는다.
한편, 발광 소자(300)는 일 단부는 제1 접촉 전극(261)과 접촉하고, 타 단부는 제2 접촉 전극(262)과 접촉할 수 있다. 예를 들어, 발광 소자(300)는 반도체 코어(SC)의 제1 단부(300B)가 위치하는 일 단부는 제1 접촉 전극(261)과 접촉하고, 반도체 코어(SC)의 제2 단부(300C)가 위치하는 타 단부는 제2 접촉 전극(262)과 접촉할 수 있다.
후술할 바와 같이, 제1 접촉 전극(261)과 제2 접촉 전극(262)을 형성하는 공정에서 발광 소자(300)는 제2 절연층(520)과 함께 패터닝 되며 절연막(380)의 일부분이 제거될 수 있다. 일 예로, 발광 소자(300)의 절연막(380)은 제2 절연층(520)과 접촉하는 부분, 또는 단면상 상부에 위치하는 제1 절연막(380A)과 제2 절연막(380B)이 부분적으로 제거되고, 반도체 코어(SC)가 일부 노출될 수 있다. 예를 들어, 제1 절연막(380A)은 반도체 코어(SC)의 제1 단부(300B)의 측면이 부분적으로 노출되도록 제거되고, 제1 단부(300B)와 제1 절연층(510) 사이에 위치하는 제1 잔부(380A1) 및 제1 단부(300B)와 제2 절연층(520) 사이에 위치하는 제2 잔부(380A2)를 포함할 수 있다. 제2 절연막(380B)은 반도체 코어(SC)의 제2 단부(300C)의 측면이 부분적으로 노출되도록 제거되고, 제2 단부(300C)와 제1 절연층(510) 사이에 위치하는 제3 잔부(380B1) 및 제2 단부(300C)와 제2 절연층(520) 사이에 위치하는 제4 잔부(380B2)를 포함할 수 있다. 반도체 코어(SC)는 제1 단부(300B)의 전극층(370) 일부와 제2 단부(300C)의 제1 반도체층(310) 일부가 노출될 수 있다.
제1 접촉 전극(261)은 발광 소자(300)의 일 단부로써, 노출된 제1 단부(300B) 및 제1 절연막(380A)의 제1 잔부(380A1)와 제2 잔부(380A2)와 접촉할 수 있다. 제2 접촉 전극(262)은 발광 소자(300)의 타 단부로써, 노출된 제2 단부(300C) 및 제2 절연막(380B)의 제3 잔부(380B1) 및 제4 잔부(380B2)와 접촉할 수 있다. 제1 접촉 전극(261)과 제2 접촉 전극(262)은 각각 발광 소자(300)의 일 단부 및 타 단부와 접촉하여 복수의 접촉면(CSA, CSB)을 형성할 수 있다.
접촉면(CSA, CSB)은 제1 접촉 전극(261)이 형성하는 제1 접촉면(CSA)과 제2 접촉 전극(262)이 형성하는 제2 접촉면(CSB)을 포함할 수 있다. 또한, 일 실시예에 따르면, 제1 접촉면(CSA)과 제2 접촉면(CSB)은 각각 발광 소자(300)의 반도체 코어(SC) 및 절연막(380)과 접촉하여 서로 평행하지 않은 면들을 포함할 수 있다. 예를 들어, 제1 접촉면(CSA)은 반도체 코어(SC)의 제1 단부(300B)가 형성하는 제1 면(CS1), 제1 절연막(380A)의 제1 잔부(380A1)가 형성하는 제2 면(CS2) 및 제2 잔부(380A2)가 형성하는 제3 면(CS3)을 포함할 수 있다. 제2 접촉면(CSB)은 반도체 코어(SC)의 제2 단부(300C)가 형성하는 제4 면(CS4) 및 제5 면(CS5), 제2 절연막(380B)의 제3 잔부(380B1)가 형성하는 제6 면(CS6) 및 제4 잔부(380B2)가 형성하는 제7 면(CS7)을 포함할 수 있다.
제1 접촉면(CSA)의 제1 면(CS1)은 제1 접촉 전극(261)과 반도체 코어(SC)의 제1 단부(300B)가 접촉하는 면으로, 발광 소자(300)는 제1 면(CS1)에서 제1 접촉 전극(261)을 통해 전기 신호를 전달 받을 수 있다. 제1 면(CS1)은 제1 단부(300B)의 경사진 면을 따라 형성될 수 있다. 일 실시예에 따르면, 제1 접촉 전극(261)이 발광 소자(300)의 일 단부와 접촉하여 형성하는 제1 접촉면(CSA)은 제1 기판(101), 또는 제1 평탄화층(109)의 상면과 평행하지 않는 제1 면(CS1)을 포함할 수 있다.
이와 유사하게, 제2 접촉면(CSB)의 제4 면(CS4) 및 제5 면(CS5)은 제2 접촉 전극(262)과 반도체 코어(SC)의 제2 단부(300C)가 접촉하는 면으로, 발광 소자(300)는 제4 면(CS4) 및 제5 면(CS5)에서 제2 접촉 전극(262)을 통해 전기 신호를 전달 받을 수 있다. 제4 면(CS4)은 제2 절연층(520) 형성 공정에서 노출된 제2 단부(300C), 또는 제1 반도체층(310)의 측면 중 일부이고, 제5 면(CS5)은 발광 소자(300)의 하면 중 일부로써 제1 반도체층(310)의 하면일 수 있다. 제4 면(CS4)은 제2 단부(300C)의 경사진 면을 따라 형성될 수 있다. 일 실시예에 따르면, 제2 접촉 전극(262)이 발광 소자(300)의 타 단부와 접촉하여 형성하는 제2 접촉면(CSB)은 제1 기판(101), 또는 제1 평탄화층(109)의 상면과 평행하지 않은 제4 면(CS4)을 포함할 수 있다.
또한, 제1 접촉면(CSA)과 제2 접촉면(CSA2)은 제1 기판(101) 또는 제1 평탄화층(109)의 상면과 수직인 접촉면들을 더 포함할 수 있다. 예를 들어, 제1 접촉 전극(261)과 제1 잔부(380A1)가 형성하는 제2 면(CS2)과 제2 잔부(380B1)가 형성하는 제3 면(CS3)은 제1 기판(101)의 상면에 수직일 수 있다. 제2 접촉 전극(262)과 제3 잔부(380B1)가 형성하는 제6 면(CS6)과 제4 잔부(380B2)가 형성하는 제7 면(CS7)은 제1 기판(101)의 상면에 수직일 수 있다.
일 실시예에 따른 발광 소자(300)는 반도체 코어(SC)의 경사진 측면 및 단차를 보상할 수 있도록 제1 절연막(380A)과 제2 절연막(380B)을 포함할 수 있다. 표시 장치(10)에 포함된 발광 소자(300)는 제1 절연막(380A)과 제2 절연막(380B)이 반도체 코어(SC)와 제1 절연층(510) 사이에 위치하는 제1 잔부(380A1) 및 제3 잔부(380B1)를 포함할 수 있다. 발광 소자(300)의 양 단부와 접촉하는 제1 접촉 전극(261)과 제2 접촉 전극(262)은 각각 반도체 코어(SC)와 제1 절연층(510) 사이에 위치하는 제1 잔부(380A1) 및 제3 잔부(380B1)와 접촉하도록 배치될 수 있다. 제1 잔부(380A1)와 제3 잔부(380B1)는 발광 소자(300)의 양 단부와 제1 절연층(510) 사이에 형성될 수 있는 빈 공간을 충진할 수 있고, 접촉 전극(261, 262)이 형성될 때 상기 빈 공간에 의한 재료의 단선을 방지할 수 있다. 즉, 일 실시예에 따른 발광 소자(300)는 제1 절연막(380A)과 제2 절연막(380B)을 포함하여 접촉 전극(261, 262)들과 원활한 접촉을 형성할 수 있다.
또한, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 제2 잔부(380A2) 및 제4 잔부(380B4)와도 접촉할 수 있다. 일 실시예에 따르면, 제2 잔부(380A2) 및 제4 잔부(380B2)는 접촉 전극(261, 262)의 형성 공정에서 발광 소자(300)의 절연막(380) 중 제거되지 않고 남게되어 제2 절연층(520)과 직접 접촉하는 부분일 수 있다. 발광 소자(300)는 반도체 코어(SC)의 본체부(300A)가 절연막(380)에 의해 둘러싸이지 않고 노출될 수 있다. 제2 절연층(520)과 반도체 코어(SC) 사이에 제2 잔부(380A2) 및 제4 잔부(380B2)가 배치됨에 따라, 제1 접촉 전극(261)과 제2 접촉 전극(262)이 본체부(300A)와 직접 접촉하는 것을 방지할 수 있다. 예를 들어, 제4 잔부(380B2)는 제2 접촉 전극(262)이 본체부(300A)의 전극층(370) 또는 제2 반도체층(320)과 직접 접촉하는 것을 방지하여 제1 접촉 전극(261)과 제2 접촉 전극(262) 사이의 단락을 방지할 수 있다.
제2 절연층(520)은 발광 소자(300)의 측면을 둘러싸도록 배치될 수 있다. 일 실시예에 따르면, 제2 절연층(520)은 발광 소자(300)의 측면으로 반도체 코어(SC)의 본체부(300A) 및 절연막(380)의 일부분과 직접 접촉할 수 있다. 반도체 코어(SC)의 본체부(300A)는 절연막(380)이 둘러싸지 않고 노출될 수 있으며, 제2 절연층(520)과 직접 접촉할 수 있다. 특히, 본체부(300A)는 발광 소자(300) 상에 배치된 제2 절연층(520)에 더하여 발광 소자(300)와 제1 절연층(510)사이에 배치된 제2 절연층(520)과도 직접 접촉할 수 있다.
제2 절연층(520)은 발광 소자(300)의 절연막(380)이 제2 잔부(380A2) 및 제4 잔부(380B2)를 포함할 수 있도록 소정의 폭을 갖고 형성될 수 있다. 일 실시예에 따르면, 제2 절연층(520)의 폭(DW)은 반도체 코어(SC)의 본체부(300A)의 폭 또는 길이(HA)보다 클 수 있다. 이에 따라 반도체 코어(SC)는 제1 단부(300B) 및 제2 단부(300C)만 부분적으로 노출되고, 본체부(300A)는 노출되지 않을 수 있다.
일 실시예에 따르면, 발광 소자(300)는 절연막(380)을 포함함에 따라 반도체 코어(SC)와 제1 절연층(510) 사이에 공간이 형성되지 않을 수 있고, 발광 소자(300)의 양 단부와 접촉하는 접촉 전극(261, 262)들은 발광 소자(300)와 제1 절연층(510) 사이에서 발생할 수 있는 언더컷(undercut)이 방지될 수 있다. 표시 장치(10)는 발광 소자(300)와 접촉 전극(261, 262)이 매끄러운 접촉면을 가질 수 있고, 접촉 전극(261, 262)을 이루는 재료의 단선이 방지될 수 있다.
한편, 발광 소자(300)는 반도체 결정을 성장시켜 반도체층을 형성하는 에피택셜 성장법(Epitaxial growth)으로 제조될 수 있다. 발광 소자(300)는 하부 기판 상에서 제1 반도체층(310), 활성층(330), 제2 반도체층(320) 및 전극층(370)을 순차적으로 형성한 뒤, 이들의 외면을 부분적으로 둘러싸는 절연막(380)을 형성하여 제조될 수 있다.
이하에서는 다른 도면들을 참조하여, 일 실시예에 따른 발광 소자(300)의 제조 공정에 대하여 설명하기로 한다.
도 7 내지 도 14는 일 실시예에 따른 발광 소자의 제조 공정을 나타내는 단면도들이다.
도 7 내지 도 14를 참조하면, 일 실시예에 따른 발광 소자(300)는 하부 기판 상에 반도체 코어(SC)를 성장시키고, 반도체 코어(SC)의 외면을 둘러싸는 절연막(380)을 형성하여 제조될 수 있다. 절연막(380)을 형성하는 공정에서, 절연막(380)은 반도체 코어(SC)의 측면이 경사지거나 단차가 형성되더라도 발광 소자(300)의 외면이 평탄한 면을 갖도록 형성될 수 있다.
먼저, 도 7에 도시된 바와 같이, 베이스 기판(2100) 및 베이스 기판(2100) 상에 형성된 버퍼 물질층(2200)을 포함하는 하부 기판(2000)을 준비하고, 하부 기판(2000) 상에 서브 반도체층(3100) 및 마스크층(1600)을 형성한다.
베이스 기판(2100)은 사파이어 기판(Al2O3) 및 유리와 같은 투명성 기판을 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, GaN, SiC, ZnO, Si, GaP 및 GaAs 등과 같은 도전성 기판으로 이루어질 수도 있다. 이하에서는, 베이스 기판(2100)이 사파이어 기판(Al2O3)인 경우를 예시하여 설명한다.
베이스 기판(2100) 상에는 복수의 반도체층들이 형성될 수 있다. 에피택셜법에 의해 성장되는 복수의 반도체층들은 시드 결정을 성장시켜 형성될 수 있다. 여기서, 반도체층을 형성하는 방법은 전자빔 증착법, 물리적 기상 증착법(Physical vapor deposition, PVD), 화학적 기상 증착법(Chemical vapor deposition, CVD), 플라즈마 레이저 증착법(Plasma laser deposition, PLD), 이중형 열증착법(Dual-type thermal evaporation), 스퍼터링(Sputtering), 금속-유기물 화학기상 증착법(Metal organic chemical vapor deposition, MOCVD) 등일 수 있으며, 바람직하게는, 금속-유기물 화학기상 증착법(MOCVD)에 의해 형성될 수 있다. 다만, 이에 제한되지 않는다. 이하에서는, 복수의 반도체층을 형성하는 방법이나 공정 조건 등에 대하여는 생략하여 설명하며, 발광 소자(300)의 제조방법의 순서나 적층 구조에 대하여 상세히 설명하기로 한다.
베이스 기판(2100) 상에는 버퍼 물질층(2200)이 형성된다. 도면에서는 버퍼 물질층(2200)이 한층 적층된 것을 도시하고 있으나, 이에 제한되지 않으며, 복수의 층을 형성할 수도 있다. 버퍼 물질층(2200)은 제1 반도체층(310)과 베이스 기판(2100)의 격자 상수 차이를 줄이기 위해 배치될 수 있다.
일 예로, 버퍼 물질층(2200)은 언도프드(Undoped) 반도체를 포함할 수 있으며, 실질적으로 제1 반도체층(310)과 동일한 물질을 포함하되, n형 또는 p형으로 도핑되지 않은 물질일 수 있다. 예시적인 실시예에서, 버퍼 물질층(2200)은 도핑되지 않은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 제한되지 않는다. 또한, 버퍼 물질층(2200)은 베이스 기판(2100)에 따라 생략될 수도 있다.
버퍼 물질층(2200) 상에는 서브 반도체층(3100)이 형성될 수 있다. 서브 반도체층(3100)은 제1 반도체층(310)과 동일한 재료를 포함할 수 있다. 일 예로, 서브 반도체층(3100)은 n형 반도체층을 포함할 수 있다. 서브 반도체층(3100)은 에피택셜 성장법으로 형성되는 제1 반도체층(310)의 시드 결정을 제공할 수 있다.
마스크층(1600)은 서브 반도체층(3100) 상에 형성될 수 있다. 마스크층(1600)은 제1 반도체층(310)이 성장하는 공간을 제공할 수 있다. 마스크층(1600)은 서브 반도체층(3100)을 일부 노출하는 식각홀(hole)이 형성되고, 서브 반도체층(3100)에서 식각홀(hole)을 통해 성장된 결정은 제1 반도체층(310)을 형성할 수 있다. 일 실시예에서, 마스크층(1600)은 제1 마스크층(1610), 제2 마스크층(1620) 및 제3 마스크층(1630)을 포함할 수 있다. 제1 마스크층(1610)은 서브 반도체층(3100) 상에 형성되고, 그 위에 제2 마스크층(1620)과 제3 마스크층(1630)이 순차적으로 형성될 수 있다.
서브 반도체층(3100)이 제1 마스크층(1610)과 제2 마스크층(1620)을 통해 성장된 부분은 제1 반도체층(310)의 제3 부분(NR3)일 수 있다. 제3 부분(NR3)의 형상은 제1 마스크층(1610)과 제2 마스크층(1620)에 형성된 식각홀(hole)의 형상과 실질적으로 같을 수 있다. 후술할 바와 같이 제1 반도체층(310)은 제3 부분(NR3)이 제1 마스크층(1610)과 제2 마스크층(1620)에 형성된 식각홀(hole)과 같이 좁은 폭을 갖고, 제1 부분(NR1) 및 제2 부분(NR2)은 후속 공정에서 반도체 결정들이 더 성장되어 형성될 수 있다. 이에 따라 제1 반도체층(310)은 제3 부분(NR3)이 제1 부분(NR1)보다 좁은 폭을 갖고 일 방향으로 연장된 형상을 가질 수 있다.
또한, 몇몇 실시예에서, 제1 반도체층(310)의 제3 부분(NR3)이 특정 길이를 갖기 위해, 제1 마스크층(1610)과 제2 마스크층(1620)은 소정의 두께를 갖고 형성될 수 있다. 제1 마스크층(1610)은 제2 마스크층(1620)보다 두꺼울 수 있으며, 이들의 두께는 전체적으로 300nm 이상일 수 있다. 다만, 이에 제한되지 않는다.
서브 반도체층(3100)이 제3 마스크층(1630)의 식각홀(hole)을 통해 성장된 부분은 제1 반도체층(310)의 제1 부분(NR1) 및 제2 부분(NR2)일 수 있다. 다만, 제1 반도체층(310)의 제1 부분(NR1)과 제2 부분(NR2)은 후속 공정에서 제1 반도체층(310)을 이루를 재료를 더 증착하여 형성되고, 제3 마스크층(1630)에 형성된 식각홀(hole)의 형상과 다를 수 있다. 이에 따라 제1 반도체층(310)의 제3 부분(NR3)의 직경은 제1 부분(NR1) 및 제2 부분(NR2)과 다를 수 있다.
제1 마스크층(1610), 제2 마스크층(1620) 및 제3 마스크층(1630)을 이루는 재료는 특별히 제한되지 않으며, 몇몇 실시예에서 제1 마스크층(1610), 제2 마스크층(1620) 및 제3 마스크층(1630)은 실리콘 산화물(SiO x), 실리콘 질화물(SiN x), 실리콘 산질화물(SiO xN y) 중 어느 하나를 포함할 수 있다.
식각홀(hole)은 제3 마스크층(1630), 제2 마스크층(1620) 및 제1 마스크층(1610)을 관통하여 서브 반도체층(3100)의 적어도 일부 영역을 노출한다. 서브 반도체층(3100)은 식각홀(hole)을 통해 결정이 성장함으로써 제1 반도체층(310)을 형성할 수 있다.
식각홀(hole)은 마스크층(1600)에서 복수개 형성될 수 있고, 이들은 서로 이격되도록 형성될 수 있다. 식각홀(hole)이 이격된 간격과 직경은 특별히 제한되지 않는다. 서브 반도체층(3100)의 식각홀(hole)에 의해 노출된 부분의 직경은 식각홀(hole)이 이격된 간격보다 작을 수 있다. 몇몇 실시예에서 서브 반도체층(3100)의 식각홀(hole)에 의해 노출된 부분의 직경과 식각홀(hole)이 이격된 간격의 비는 1:2.5 내지 1:3의 비율을 가질 수 있다.
한편, 예시적인 실시예에서, 식각홀(hole)에 의해 노출된 마스크층(1600)의 내측 측벽은 서브 반도체층(3100)의 상면으로부터 경사지게 형성될 수 있다. 즉, 제3 마스크층(1630)으로부터 제1 마스크층(1610)으로 갈수록 식각홀(hole)의 직경은 작아질 수 있다. 이에 따라, 식각홀(hole)을 따라 형성된 제1 반도체층(310)은 외측면이 경사지도록 형성될 수 있다. 나아가, 제1 반도체층(310)이 제3 부분(NR3)보다 제1 부분(NR1) 및 제2 부분(NR2)의 직경이 더 크게 형성될 수 있다.
식각홀(hole)을 형성하는 공정은 특별히 제한되지 않고, 통상적인 공정을 통해 수행될 수 있다. 예를 들어, 식각홀(hole)을 형성하는 공정은 건식식각법, 습식식각법, 반응성 이온 에칭법(Reactive ion etching, RIE), 유도 결합 플라즈마 반응성 이온 에칭법(Inductively coupled plasma reactive ion etching, ICP-RIE) 등일 수 있다.
다음으로, 도 8 및 도 9를 참조하면, 서브 반도체층(3100)으로부터 식각홀(hole)을 따라 성장된 제1 반도체층(310)을 형성한다. 제1 반도체층(310)을 형성하는 공정은 서브 반도체층(3100)의 반도체 결정을 성장시켜 제1 서브 반도체층(310')을 형성하는 단계 및 제3 마스크층(1630)을 제거하고 제1 서브 반도체층(310')에 반도체 재료를 증착시켜 제1 반도체층(310)을 형성하는 단계를 포함한다. 제3 마스크층(1630)을 제거하는 공정은 통상적으로 수행될 수 있는 공정일 수 있다. 일 예로 상기 공정은 반응성 이온 에칭(Reactive ion etching, RIE), 유도 결합 플라즈마 반응성 이온 에칭법(Inductively coupled plasma reactive ion etching, ICP-RIE) 등일 수 있으나, 이에 제한되지 않는다. 이에 대한 자세한 설명은 생략하기로 한다.
먼저 도 8에 도시된 바와 같이, 서브 반도체층(3100)의 반도체 결정을 마스크층(1600)의 식각홀(hole)을 따라 성장시켜 제1 서브 반도체층(310')을 형성한다. 제1 서브 반도체층(310')은 식각홀(hole)의 형상에 따라 측면이 경사진 형상을 가질 수 있다. 즉, 제1 마스크층(1610)이 위치한 하단부로부터 제3 마스크층(1630)이 위치한 상단부로 갈수록 폭이 커질 수 있다. 다만, 반도체 결정의 성장 방향에 따른 단부, 즉 제1 반도체층(310)의 제2 부분(NR2)을 이루는 영역은 폭이 좁아짐에 따라 원추형의 형상을 가질 수 있다.
다음으로 도 9에 도시된 바와 같이, 제3 마스크층(1630)을 제거하고, 제1 반도체층(310)을 이루는 재료를 더 증착하여 제1 반도체층(310)을 형성한다. 상기 제1 반도체층(310)을 이루는 재료는 제3 마스크층(1630)이 제거되어 노출된 영역에만 증착되고, 제1 마스크층(1610)과 제2 마스크층(1620)에 의해 둘러싸인 영역에는 증착되지 않을 수 있다. 이에 따라 제1 반도체층(310)은 비교적 폭이 좁은 제3 부분(NR3)과 폭이 넓은 제1 부분(NR1) 및 제2 부분(NR2)을 포함할 수 있다.
다음으로, 도 10을 참조하면, 제1 반도체층(310)의 노출된 제1 부분(NR1) 및 제2 부분(NR2) 상에 활성층(330), 제2 반도체층(320) 및 전극층(370)을 형성한다. 활성층(330)은 제1 반도체층(310)의 제1 부분(NR1)에서 이를 둘러싸도록 형성되고, 제2 반도체층(320)은 활성층(330)을 포함하여 제1 반도체층(310)의 노출된 외면을 전면적으로 둘러싸도록 형성될 수 있다. 전극층(370)은 제2 반도체층(320)의 외면을 둘러싸도록 형성될 수 있다. 제1 반도체층(310)의 제3 부분(NR3)은 제1 마스크층(1610)과 제2 마스크층(1620)에 의해 둘러싸여 노출되지 않기 때문에, 활성층(330)과 제2 반도체층(320)은 제2 부분(NR2)에는 형성되지 않을 수 있다. 이들에 대한 형상은 상술한 바와 동일하다.
다음으로, 도 11을 참조하면, 제1 마스크층(1610)과 제2 마스크층(1620)을 제거하고 제1 반도체층(310)의 제3 부분(NR3)을 노출시킨다. 제1 마스크층(1610)과 제2 마스크층(1620)을 제거하는 공정은 상술한 바와 같이 통상적인 공정을 통해 수행될 수 있다. 이상의 공정을 통해 하부 기판(2000) 상에 반도체 코어(SC)를 형성할 수 있다. 반도체 코어(SC)들은 마스크층(1600)에 형성된 식각홀(hole)의 위치에 따라 서로 이격될 수 있다.
상술한 바와 같이, 반도체 코어(SC)는 제1 반도체층(310)이 서로 다른 폭을 갖는 제1 부분(NR1), 제3 부분(NR3) 및 제2 부분(NR2)을 포함함에 따라, 측면이 경사지거나 단차가 형성될 수 있다. 반도체 코어(SC)의 측면이 갖는 단차를 보상하기 위해, 반도체 코어(SC)의 외면에는 절연막(380)이 형성될 수 있다.
다음으로 도 12 및 도 13을 참조하면, 반도체 코어(SC)의 외면 중 일부를 둘러싸는 절연막(380)을 형성한다. 절연막(380)을 형성하는 공정은 서브 반도체층(3100) 상에 복수의 반도체 코어(SC)들을 덮도록 형성되는 절연물(380')을 형성하는 단계 및 절연물(380')을 일부 식각하여 절연막(380)을 형성하는 단계를 포함할 수 있다.
먼저, 도 12에 도시된 바와 같이, 서브 반도체층(3100) 상에 복수의 반도체 코어(SC)들을 덮도록 형성되는 절연물(380')을 형성하고, 절연물(380') 상에 제4 마스크층(1700)을 형성한다. 절연물(380')은 절연막(380)에 포함되는 재료로 이루어질 수 있다. 일 예로, 절연물(380')은 유기 절연 물질로써 폴리 이미드 등일 수 있다. 절연물(380')은 서브 반도체층(3100) 상에 코팅되어 반도체 코어(SC)들을 덮을 수 있다. 절연물(380')의 높이는 반도체 코어(SC)의 높이와 실질적으로 동일할 수 있고, 후속 공정에서 형성된 절연막(380)은 반도체 코어(SC)의 제1 단부(300B) 중 측면만을 둘러싸도록 형성될 수 있다.
제4 마스크층(1700)은 반도체 코어(SC)의 위치에 대응하여 절연물(380') 상에 이격 배치될 수 있다. 제4 마스크층(1700)은 절연물(380')을 식각하기 위해 배치될 수 있고, 일 예로 제4 마스크층(1700)은 금속과 같은 재료로 이루어진 하드 마스크층일 수 있다.
일 실시예에서, 제4 마스크층(1700)의 폭(WM)은 반도체 코어(SC)의 본체부(300A)의 직경(WB)과 동일할 수 있다. 발광 소자(300)는 절연막(380)이 반도체 코어(SC)의 본체부(300A)는 둘러싸지 않도록 형성된다. 제4 마스크층(1700)의 폭(WM)이 본체부(300A)의 폭과 동일하게 형성됨으로써, 본체부(300A)의 측면을 둘러싸는 절연물(380')이 제거됨에 따라 형성된 것일 수 있다. 다만, 이에 제한되지 않으며, 몇몇 실시예에서 제4 마스크층(1700)의 폭(WM)은 본체부(300A)의 직경(WB)보다 클 수 있다. 이 경우 제4 마스크층(1700)의 폭(WM)은 발광 소자(300)가 갖는 직경(WA)과 동일할 수 있다.
이어, 제4 마스크층(1700)을 따라 절연물(380')을 식각하여, 반도체 코어(SC)의 외면 일부를 둘러싸는 절연막(380)을 형성한다. 도 13에 도시된 바와 같이, 절연막(380)은 반도체 코어(SC)의 경사지거나 단차가 형성된 양 단부를 둘러싸도록 형성되고, 본체부(300A)의 외면에는 절연막(380)이 형성되지 않을 수 있다.
마지막으로 도 14를 참조하면, 절연막(380)이 형성된 반도체 코어(SC)를 서브 반도체층(3100)으로부터 분리하여 발광 소자(300)를 제조할 수 있다. 일 예로, 반도체 코어(SC)를 분리하는 공정은 물리적 분리 방법을 통해 수행될 수 있다. 여기서 제2 절연막(380B)은 반도체 코어(SC)가 서브 반도체층(3100)과 연결된 부분은 제2 단부(300C)를 둘러싸도록 배치되므로, 반도체 코어(SC)가 분리될 때 제2 단부(300C), 또는 제1 반도체층(310)이 손상되는 것을 방지할 수 있다.
이상에서 서술한 방법을 통해 일 실시예에 따른 발광 소자(300)를 제조할 수 있다. 표시 장치(10)는 제1 전극(210) 및 제2 전극(220) 사이에 배치된 발광 소자(300)를 포함할 수 있다. 이하에서는 다른 도면들을 참조하여 일 실시예에 따른 표시 장치(10)의 제조 공정에 대하여 설명하기로 한다.
도 15 내지 도 21은 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 나타내는 단면도듣이다.
먼저, 도 15를 참조하면, 제1 전극(210)과 제2 전극(220)을 준비하고, 제1 전극(210)과 제2 전극(220) 사이에 발광 소자(300)를 배치시킨다. 제1 전극(210)과 제2 전극(220)은 제1 기판(101) 상에 배치될 수 있다. 다만, 도면에 도시된 바와 같이, 제1 기판(101)과 제1 전극(210) 및 제2 전극(220) 사이에는 복수의 도전층 및 절연층들이 배치될 수 있다. 이들에 대한 설명은 상술한 바와 동일한 바, 자세한 설명은 생략하기로 한다.
한편, 제1 전극(210)과 제2 전극(220) 상에는 이들을 덮는 제1 절연물층(510')이 배치되고, 제1 절연물층(510') 상에는 외부 뱅크(450)가 배치된다. 제1 절연물층(510')은 후속 공정에서 전극(210, 220)의 상면 일부를 노출할 수 있고, 도 3의 제1 절연층(510)을 형성할 수 있다.
발광 소자(300)는 제1 전극(210) 및 제2 전극(220) 사이에서 제1 절연물층(510') 상에 배치될 수 있다. 예시적인 실시예에서, 발광 소자(300)는 잉크 내에 분산된 상태로 준비되고, 잉크젯 프린팅 장치(미도시)를 이용한 프린팅 공정으로 제1 기판(101) 상에 분사될 수 있다. 잉크 내에 분산되어 전극(210, 220)들 상에 분사된 발광 소자(300)는 각 전극(210, 220)에 인가된 정렬 신호에 의해 전극들(210, 220) 사이에 안착될 수 있다. 예를 들어, 제1 전극(210)과 제2 전극(220)에 정렬 신호를 인가하면, 전극(210, 220)의 상부에 분사된 잉크에는 전계가 생성될 수 있다. 일 예로, 상기 정렬 신호는 교류 전압일 수 있고, 상기 교류 전압은 ±(10 ~50)V의 전압 및 10kHz 내지 1MHz의 주파수를 가질 수 있다.
제1 전극(210)과 제2 전극(220) 상에 전계가 생성되면 잉크에 분산된 발광 소자(300)는 전계에 의한 유전영동힘(Dielectrophoretic Force)을 받을 수 있다. 유전영동힘을 받은 발광 소자(300)는 배향 방향 및 위치가 바뀌면서 제1 전극(210)과 제2 전극(220) 사이에 안착될 수 있다.
다음으로 도 16을 참조하면, 제1 절연물층(510') 및 발광 소자(300) 상에 제2 절연물층(520')을 형성한다. 제2 절연물층(520')은 전극(210, 220)들 사이에 배치된 발광 소자(300)의 위치를 고정시킬 수 있다. 제2 절연물층(520')은 후속 공정에서 패터닝되어 제2 절연층(520)을 형성할 수 있다.
이어, 도 17을 참조하면, 제1 절연물층(510') 및 제2 절연물층(520')을 부분적으로 패터닝(도 17의 '1 st etching')하여 제1 전극(210)의 상면 일부와 발광 소자(300)의 일 단부를 노출시킨다. 제1 전극(210)은 제1 내부 뱅크(410) 상에 배치된 부분이 일부 노출될 수 있고, 발광 소자(300)는 제1 전극(210)을 향하는 일 단부로써 반도체 코어(SC)의 제1 단부(300B)가 노출될 수 있다. 여기서, 발광 소자(300)는 제1 절연막(380A)이 일부 제거되어 제1 잔부(380A1) 및 제2 잔부(380A2)를 형성할 수 있다.
이어, 도 18을 참조하면, 노출된 제1 전극(210) 및 발광 소자(300)의 일 단부와 접촉하는 제1 접촉 전극(261)을 형성한다. 제1 접촉 전극(261)은 노출된 제1 전극(210)을 포함하여 제1 절연물층(510'), 발광 소자(300)의 일 단부, 및 제2 절연물층(520') 일부와 접촉하도록 배치될 수 있다. 제1 접촉 전극(261)의 배치에 대한 설명은 상술한 바와 동일하다.
이어 도 19를 참조하면, 제1 접촉 전극(261) 및 제2 절연물층(520') 상에 제3 절연물층(530')을 형성한다. 제3 절연물층(530')은 후속 공정에서 패터닝되어 제3 절연층(530)을 형성할 수 있다. 제3 절연물층(530')은 제1 접촉 전극(261)을 보호함과 동시에 이를 제2 접촉 전극(262)과 절연시킬 수 있다.
다음으로, 도 20을 참조하면, 제1 절연물층(510'), 제2 절연물층(520') 및 제3 절연물층(530')을 부분적으로 패터닝(도 20의 '2 nd etching')하여 제2 전극(220)의 상면 일부와 발광 소자(300)의 타 단부를 노출시킨다. 제2 전극(220)은 제2 내부 뱅크(420) 상에 배치된 부분이 일부 노출될 수 있고, 발광 소자(300)는 제2 전극(220)을 향하는 타 단부로써 반도체 코어(SC)의 제2 단부(300C)가 노출될 수 있다. 여기서, 발광 소자(300)는 제2 절연막(380B)이 일부 제거되어 제3 잔부(380B1) 및 제4 잔부(380B2)를 형성할 수 있다. 또한, 제1 절연물층(510'), 제2 절연물층(520') 및 제3 절연물층(530')은 각각 제1 절연층(510), 제2 절연층(520) 및 제3 절연층(530)을 형성할 수 있다.
이어, 도 21을 참조하면, 노출된 제2 전극(220) 및 발광 소자(300)의 타 단부와 접촉하는 제2 접촉 전극(262)을 형성한다. 제2 접촉 전극(262)은 노출된 제2 전극(220)을 포함하여 제1 절연층(510), 발광 소자(300)의 타 단부, 제2 절연층(520), 및 제3 절연층(530) 일부와 접촉하도록 배치될 수 있다. 제2 접촉 전극(262)의 배치에 대한 설명은 상술한 바와 동일하다.
마지막으로 도면에 도시하지 않았으나, 제2 접촉 전극(262) 및 제3 절연층(530)을 포함하여 그 위에 배치되는 제4 절연층(550)을 형성한다. 이상의 공정을 통해 일 실시예에 따른 표시 장치(10)를 제조할 수 있다.
이하, 일 실시예에 따른 발광 소자(300) 및 표시 장치(10)의 다양한 실시예에 대하여 설명하기로 한다.
도 22는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 22를 참조하면, 일 실시예에 따른 표시 장치(10_1)는 제3 절연층(530)이 생략될 수 있다. 도 22의 표시 장치(10_1)는 제3 절연층(530)이 생략된 점에서 도 3의 실시예와 차이가 있다. 이하, 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
일 실시예에 따른 표시 장치(10_1)는 제3 절연층(530)이 생략되고, 제2 접촉 전극(262_1)은 일부 영역이 제2 절연층(520_1) 상에 직접 배치될 수 있다. 제1 접촉 전극(261_1)과 제2 접촉 전극(262)은 제2 절연층(520_1) 상에서 서로 이격 배치될 수 있다. 예를 들어, 제1 접촉 전극(261_1)과 제2 접촉 전극(262_1)은 서로 이격 대향하는 측면이 제2 절연층(520_1) 상에 배치될 수 있다. 제1 접촉 전극(261_1)은 발광 소자(300)의 일 단부, 제1 전극(210) 및 제2 절연층(520_1)과 접촉하고, 제2 접촉 전극(262)은 발광 소자(300)의 타 단부, 제2 전극(220) 및 제2 절연층(520_1)과 접촉할 수 있다.
일 실시예에 따르면, 제2 절연층(520_1)은 유기 절연물질을 포함할 수 있고, 제1 접촉 전극(261_1)과 제2 접촉 전극(262_1)은 동일한 공정에서 함께 형성될 수 있다.
도 23은 도 22의 표시 장치의 제조 공정 중 일부를 나타내는 단면도이다.
도 23을 참조하면, 표시 장치(10_1)의 제조 공정 중 발광 소자(300)를 고정시키는 제2 절연물층(520')을 형성한 뒤 제1 절연물층(510') 및 제2 절연물층(520')을 부분적으로 패터닝하는 공정을 수행할 수 있다. 여기서, 제1 전극(210)과 제2 전극(220)은 동시에 상면 일부가 노출되도록 제1 절연물층(510') 및 제2 절연물층(520')이 패터닝될 수 있고(도 23의 '1 st etching'), 이후 제1 접촉 전극(261_1)과 제2 접촉 전극(262_1)은 동일한 공정에서 형성될 수 있다. 이때, 발광 소자(300)의 제1 절연막(380A)과 제2 절연막(380B)도 동시에 일부가 제거될 수 있다. 그 외, 다른 설명들은 상술한 바와 동일한 바, 자세한 설명은 생략하기로 한다.
한편, 제2 절연층(520)이 유기 절연 물질을 포함하는 경우, 발광 소자(300)의 양 단부를 노출시키는 공정에서 발광 소자(300)의 양 단부와 제1 전극(210) 및 제2 전극(220) 사이에 위치하는 제2 절연물층(520')은 제거되지 않고 남게될 수 있다. 일 실시예에 따른 표시 장치(10)는 제2 절연층(520)이 발광 소자(300)의 양 단부와 전극(210, 220)들 사이에 배치된 부분을 더 포함할 수도 있다.
도 24는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다. 도 25는 도 24의 Q2부분의 확대도이다.
도 24 및 도 25를 참조하면, 일 실시예에 따른 표시 장치(10_2)는 제2 절연층(520_2)이 발광 소자(300)의 양 단부와 제1 전극(210) 및 제2 전극(220) 사이에 배치된 부분을 더 포함하여, 발광 소자(300)의 양 단부와 부분적으로 접촉할 수 있다. 도 24의 표시 장치(10_2)는 제2 절연층(520_2)의 형상이 상이한 점에서 도 22의 실시예와 차이가 있다. 이하에서는 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
제2 절연층(520_2)은 발광 소자(300)의 측면, 예컨대 반도체 코어(SC)의 노출된 본체부(300A)를 감싸는 부분에 더하여, 발광 소자(300)의 양 단부와 전극(210, 220)들 사이에 배치되는 부분을 더 포함할 수 있다. 일 실시예에 따르면, 제2 절연층(520_2)은 발광 소자(300)의 외면을 덮도록 배치된 제1 절연 패턴(520A_2), 발광 소자(300)의 일 단부와 접촉하여 제1 전극(210)과 발광 소자(300) 사이에 배치된 제2 절연 패턴(520B_2) 및 발광 소자(300)의 타 단부와 접촉하여 제2 전극(220)과 발광 소자(300) 사이에 배치된 제3 절연 패턴(520C_2)을 포함할 수 있다.
제1 절연 패턴(520A_2)은 실질적으로 도 22의 제2 절연층(520_1)과 동일한 형상을 가질 수 있다. 제1 절연 패턴(520A_2)은 발광 소자(300)의 외면 중 일부분을 감싸도록 배치되며, 각 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장된 패턴 형상을 가질 수 있다. 이에 대한 설명은 생략하기로 한다.
제2 절연 패턴(520B_2) 및 제3 절연 패턴(520C_2)은 제1 절연 패턴(520A_2)과 동일한 재료를 포함하되, 발광 소자(300)와 전극(210, 220)들 사이에 배치될 수 있다. 제2 절연 패턴(520B_2) 및 제3 절연 패턴(520C_2)도 제1 절연 패턴(520A_2)과 같이 각 서브 화소(PXn)에서 제2 방향(DR2)으로 연장된 패턴 형상을 가질 수 있다.
도 23과 같이, 발광 소자(300)를 배치시킨 뒤 이를 고정하는 제2 절연물층(520')은 발광 소자(300)의 양 단부가 완전히 노출되도록 패터닝될 수 있다. 다만, 이에 제한되지 않으며, 제2 절연물층(520')이 발광 소자(300)의 양 단부 중 일부만 노출되도록 패터닝될 경우, 발광 소자(300)의 양 단부와 전극(210, 220)들 사이에 배치된 부분은 제거되지 않고 남게될 수 있다.
예를 들어, 제1 전극(210)을 향하는 발광 소자(300)의 일 단부는 반도체 코어(SC)의 제1 단부(300B)가 노출될 수 있다. 발광 소자(300)의 제1 절연막(380A)은 일부분이 제거되어 제1 잔부(380A1) 및 제2 잔부(380A2)를 형성할 수 있다. 다만, 제2 절연물층(520') 중 발광 소자(300)의 일 단부와 제1 전극(210) 사이에 배치된 부분은 제거되지 않고 제2 절연 패턴(520B_2)으로 남게되고, 제1 잔부(380A1)의 상면 또는 단면상 측면은 노출되지 않을 수 있다. 이에 따라, 일 실시예에 따른 발광 소자(300)는 제1 잔부(380A1)가 제2 절연층(520_2)의 제2 절연 패턴(520B_2)과 직접 접촉하여 제3 접촉면(CSC_3)을 형성할 수 있다. 제3 접촉면(CSC_3)은 제1 잔부(380A1)가 형성하는 제2 면(도 6의 'CS2')일 수 있다.
이와 유사하게, 제2 전극(220)을 향하는 발광 소자(300)의 타 단부는 반도체 코어(SC)의 제2 단부(300C)가 노출될 수 있다. 발광 소자(300)의 제2 절연막(380B)은 일부분이 제거되어 제3 잔부(380B1) 및 제4 잔부(380B2)를 형성할 수 있다. 다만, 제2 절연물층(520') 중 발광 소자(300)의 타 단부와 제2 전극(220) 사이에 배치된 부분은 제거되지 않고 제3 절연 패턴(520C_2)으로 남게되고, 제2 단부(300C)의 하면인 제1 반도체층(310)의 하면과 제3 잔부(380B1)의 하면 또는 단면상 측면은 노출되지 않을 수 있다. 이에 따라, 일 실시예에 따른 발광 소자(300)는 제2 단부(300C) 및 제3 잔부(380B1)가 제2 절연층(520_2)의 제3 절연 패턴(520C_2)과 직접 접촉하여 제4 접촉면(CSD_2)을 형성할 수 있다. 제4 접촉면(CSD_2)은 반도체 코어(SC)의 제2 단부(300C)가 형성하는 제5 면(CS5_2) 및, 제2 절연막(380B)의 제3 잔부(380B1)가 형성하는 제6 면(CS6_2)을 포함할 수 있다.
발광 소자(300)의 일 단부와 제1 접촉 전극(261_2)이 접촉하여 형성하는 제1 접촉면(CSA_2)은 제1 접촉 전극(261_2)과 제1 잔부(380A1)가 형성하는 제2 면(CS2)을 포함하지 않을 수 있다. 또한, 발광 소자(300)의 타 단부와 제2 접촉 전극(262_2)이 접촉하여 형성하는 제2 접촉면(CSB_2)은 제2 접촉 전극(262_2)과 제2 단부(300C)의 하면 및 제3 잔부(380C1)가 형성하는 제5 면(CS5) 및 제6 면(CS6)을 포함하지 않을 수 있다.
한편, 제1 접촉 전극(261_2)과 제2 접촉 전극(262_2)은 제1 잔부(380A1) 및 제3 잔부(380B1)와 접촉하지 않되, 제2 절연 패턴(520B_2) 및 제3 절연 패턴(520C_2)과 접촉할 수 있다. 일 실시예에 따르면, 제1 접촉 전극(261_2)은 제2 절연 패턴(520B_2)과 접촉하여 제5 접촉면(CSE_2)을 형성할 수 있고, 제2 접촉 전극(262_2)은 제3 절연 패턴(520C_2)과 접촉하여 제6 접촉면(CSF_2)을 형성할 수 있다. 제5 접촉면(CSE_2)과 제6 접촉면(CSF_2)은 제1 기판(101)의 상면에 평행한 면을 형성할 수 있다.
제2 절연 패턴(520B_2)과 제3 절연 패턴(520C_2)은 발광 소자(300)와 제1 절연층(510) 사이의 단차를 보상할 수 있다. 제2 절연 패턴(520B_2)과 제3 절연 패턴(520C_2)은 발광 소자(300)의 양 단부와 각 전극(210, 220)들 사이에 배치됨에 따라, 제1 절연 패턴(520A_2)의 상면과 제2 절연 패턴(520B_2) 및 제3 절연 패턴(520C_2)의 상면 사이의 높이가 더 낮아질 수 있다. 이는 제1 접촉 전극(261_2)과 제2 접촉 전극(262_2)이 덮는 부분의 단차가 낮아질 수 있고, 접촉 전극(261_2, 262_2)을 이루는 재료의 단선을 더 효과적으로 방지할 수 있다.
도 26은 다른 실시예에 따른 발광 소자를 개략적인 단면도이다.
도 26을 참조하면, 일 실시예에 따른 발광 소자(300_3)는 절연막(380_3)이 반도체 코어(SC)의 본체부(300A) 외면을 둘러싸는 부분을 더 포함할 수 있다. 발광 소자(300_3)는 절연막(380_3)이 더 큰 두께 또는 직경을 갖도록 형성됨으로써, 반도체 코어(SC)의 본체부(300A) 외면도 둘러싸도록 형성될 수 있다. 도 26의 발광 소자(300_3)는 절연막(380_3)의 형상이 다른 점에서 도 5의 실시예와 차이가 있다. 이하, 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
일 실시예에 따른 발광 소자(300_3)는 절연막(380_3)이 제1 절연막(380A_3) 및 제2 절연막(380B_3)에 더하여 반도체 코어(SC)의 본체부(300A) 외면을 둘러싸는 제3 절연막(380C_3)을 더 포함할 수 있다. 본 실시예의 발광 소자(300_3)는 절연막(380_3)이 반도체 코어(SC)의 측면을 전면적으로 둘러싸도록 배치될 수 있다. 제1 절연막(380A_3), 제2 절연막(380B_3) 및 제3 절연막(380C_3)은 서로 일체화되어 실질적으로 하나의 절연막(380_3)을 형성할 수 있으며, 이들은 반도체 코어(SC)의 위치에 따른 부분을 지칭하는 것일 수 있다.
제1 절연막(380A_3)과 제2 절연막(380B_3)은 도 5의 발광 소자(300)와 유사한 형상을 가질 수 있다. 제1 절연막(380A_3)은 반도체 코어(SC)의 제1 단부(300B)를 둘러싸고, 제2 절연막(380B_3)은 반도체 코어(SC)의 제2 단부(300C)를 둘러쌀 수 있다. 다만, 발광 소자(300_3)는 일정한 직경을 갖고 단면상 평탄한 면을 형성할 수 있도록 제1 절연막(380A_3), 제2 절연막(380B_3) 및 제3 절연막(380C_3)은 단면 상 외면이 동일 선 상에 놓일 수 있다. 즉, 제1 절연막(380A_3)의 최대 두께(IW1) 및 제2 절연막(380B_3)의 최대 두께(IW2)는 도 5의 실시예보다 커질 수 있다.
제3 절연막(380C_3)은 균일한 두께(IW3)를 갖고 본체부(300A)의 외면을 둘러쌀 수 있다. 제1 절연막(380A_3) 및 제2 절연막(380B_3)과 달리, 본체부(300A)의 외면은 경사지지 않음으로써, 제3 절연막(380C_3)은 균일한 두께를 가질 수 있다. 이러한 발광 소자(300_3)는 제조 공정 중 제4 마스크층(1700)의 폭 및 서브 반도체층(3100) 상에 형성되는 반도체 코어(SC)들의 간격을 조절하여 제조될 수 있다.
도 27은 도 26의 발광 소자의 제조 공정 중 일부를 나타내는 단면도이다.
도 27을 참조하면, 일 실시예에 따르면, 발광 소자(300_3)의 제조 공정 중 반도체 코어(SC)를 덮는 절연물(380')을 식각하는 공정에서 제4 마스크층(1700_4)은 폭(WM_3)이 반도체 코어(SC)의 본체부(300A) 폭(WB_3)보다 클 수 있다. 이에 따라, 반도체 코어(SC)의 본체부(300A) 외면에도 일부 절연물(380')이 남게되어 제3 절연막(380C_3)을 형성할 수 있다. 본 실시예의 경우, 도 12의 실시예보다 반도체 코어(SC)들이 이격된 간격은 더 커질 수 있다.
도 28은 도 26의 발광 소자를 포함하는 표시 장치의 일부분을 나타내는 단면도이다.
도 28을 참조하면, 일 실시예에 따른 표시 장치(10_3)는 도 26의 발광 소자(300_3)를 포함하고, 제2 절연층(520_3)이 발광 소자(300_3)의 제3 절연막(380C_3)과 직접 접촉할 수 있다. 도 26의 발광 소자(300_3)는 본체부(300A)가 노출되지 않음으로써, 발광 소자(300_3) 상에 배치되는 제2 절연층(520_3)은 제3 절연막(380C_3)과 직접 접촉할 수 있다. 그 외, 다른 설명은 상술한 바와 동일하다.
한편, 발광 소자(300)의 절연막(380)은 반도체 코어(SC)를 보호하는 기능을 수행할 수 있다. 다만, 상술한 바와 같이 절연막(380)은 유기 절연 물질을 포함할 수 있는데, 무기 절연 입자를 더 포함하여 절연막(380)의 내구성을 향상시킬 수 있다.
도 29는 다른 실시예에 따른 발광 소자의 개략적인 단면도이다.
도 29를 참조하면, 일 실시예에 따른 발광 소자(300_4)는 절연막(380_4)이 무기 입자(385_4)를 더 포함할 수 있다. 무기 입자(385_4)는 무기물 절연성 물질일 수 있고, 예를 들어 무기 입자(385_4)는 실리콘 산화물(SiO x), 실리콘 질화물(SiN x), 실리콘 산질화물(SiO xN y), 질화알루미늄(Al xN y), 산화알루미늄(Al xO y) 등일 수 있다.
상술한 바와 같이, 절연막(380_4)은 경우에 따라서 유기 절연 물질을 포함할 수 있다. 이 경우, 절연막(380_4)은 두께 및 형상이 자유롭게 변형되어 발광 소자(300_4)가 균일한 직경을 갖는데에 유리할 수 있으나, 무기 절연 물질을 포함하는 경우보다 내구성이 낮을 수 있다. 일 실시예에 따른 발광 소자(300_4)는 유기 절연 물질을 포함하는 절연막(380_4)이 유기 절연 물질에 분산된 무기 입자(385_4)를 더 포함할 수 있다. 무기 입자(385_4)는 활성층(330)에서 방출된 광이 원활하게 방출될 수 있도록 투명한 재질을 가질 수 있다. 또한, 경우에 따라서, 무기 입자(385_4)는 입사된 광을 산란시키는 산란체일 수도 있다.
도면으로 도시하지 않았으나, 무기 입자(385_4)는 발광 소자(300_4)의 제조 공정 중 반도체 코어(SC)를 덮는 절연물(380')에 포함될 수 있다. 그 외 다른 설명은 상술한 바와 동일한 바, 자세한 설명은 생략하기로 한다.
한편, 도 24 및 도 25의 실시예와 같이, 표시 장치(10_2)가 제2 절연 패턴(520B_2) 및 제3 절연 패턴(520C_2)을 더 포함하는 경우, 발광 소자(300)는 절연막(380)이 반드시 반도체 코어(SC)의 경사지거나 단차가 형성된 측면을 보상하도록 형성되지 않을 수도 있다. 이 경우, 발광 소자(300)의 절연막(380)은 무기 절연 입자를 포함하여, 반도체 코어(SC)의 외면을 따라 형성된 하나의 층의 형태를 가질 수도 있다.
도 30은 다른 실시예에 따른 발광 소자의 개략적인 단면도이다.
도 30을 참조하면, 일 실시예에 따른 발광 소자(300_5)는 무기 절연 입자로 이루어진 절연막(380_5)을 포함할 수 있다. 도 30의 발광 소자(300_5)는 절연막(380_5)이 도 29의 무기 입자(385_4)로 이루어질 수 있으며, 절연막(380_5)은 반도체 코어(SC)의 외면이 갖는 형상에 따라 경사지거나 단차진 구조로 형성될 수 있다. 발광 소자(300_5)는 절연막(380_5)이 균일한 두께를 갖고 반도체 코어(SC)와 같이 측면이 경사지거나 단차가 형성될 수 있다. 다만, 도 24 및 도 25의 실시예와 같이 제2 절연층(520_2)이 발광 소자(300)의 양 단부와 전극(210, 220)들 사이에 배치될 경우, 접촉 전극(261, 262)의 재료가 단선되는 것이 방지될 수 있다. 이 경우, 도 30의 발광 소자(300_5)와 같이 무기 절연 입자를 포함하여 내구성이 높은 절연막(380_5)을 포함할 수 있다.
도 30의 발광 소자(300_5)는 제조 공정 중, 반도체 코어(SC)를 덮는 절연물(380')에 무기 절연 입자가 분산된 상태로 포함될 수 있다. 무기 절연 입자는 반도체 코어(SC)의 외면이 흡착될 수 있고, 이후 유기 절연 물질인 절연막(380')을 제거하여 무기 절연 입자가 하나의 층으로 구성되는 절연막(380_5)이 형성될 수 있다. 절연막(380_5)은 무기 절연 입자를 물리적 또는 화학적 증착을 이용하여 형성하지 않고, 절연물(380')에 무기 절연 입자를 분산시켜 흡착을 통해 형성된다. 절연막(380_5)은 반도체 코어(SC)의 단차에 의해 가려진 제3 단부(300C) 및 본체부(300A)의 하면에도 절연막(380_5)이 원활하게 형성될 수 있다. 도면에서는 절연막(380_5)이 하나의 무기 절연 입자가 하나의 층을 형성하는 것으로 도시되어 있으나, 이에 제한되지 않는다. 절연막(380_5)은 무기 절연 입자가 복수개의 층으로 이루어질 수도 있다. 다만, 절연막(380_5)은 동일한 종류의 무기 절연 입자를 포함하므로, 이들은 실질적으로 하나의 층으로 형성된 것일 수 있다. 그 외 다른 설명은 상술한 바와 동일한 바, 자세한 설명은 생략하기로 한다.
한편, 일 실시예에 따른 표시 장치(10)는 도 2 및 도 3과 다른 형상의 전극(210, 220)들을 포함할 수도 있다.
도 31은 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 31을 참조하면, 일 실시예에 따른 표시 장치(10_6)는 제1 전극(210_6)과 제2 전극(220_6)이 각각 제1 방향(DR1)으로 연장된 부분을 더 포함할 수 있다. 도 16의 표시 장치(10_6)는 제1 전극(210_6)과 제2 전극(220_6)의 형상이 다른 점에서 도 2의 표시 장치(10)와 차이점이 있다. 이하에서는 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
도 31의 표시 장치(10_6)는 제1 전극(210_6)과 제2 전극(220_6)이 각각 제1 방향(DR1)으로 연장되어 배치되는 전극 줄기부(210S_6, 220S_6)와 전극 줄기부(210S_6, 220S_6)에서 제2 방향(DR2)으로 분지되는 적어도 하나의 전극 가지부(210B_6, 220B_6)를 포함할 수 있다.
구체적으로, 제1 전극(210_6)은 제1 방향(DR1)으로 연장되어 배치되는 제1 전극 줄기부(210S_6)와 제1 전극 줄기부(210S_6)에서 분지되어 제2 방향(DR2)으로 연장된 적어도 하나의 제1 전극 가지부(210B_6)를 포함할 수 있다.
임의의 일 화소의 제1 전극 줄기부(210S_6)는 양 단이 각 서브 화소(PXn) 사이에서 이격되어 종지하되, 동일 행(예컨대, 제1 방향(DR1)으로 인접한)에서 이웃하는 서브 화소의 제1 전극 줄기부(210S_6)와 실질적으로 동일 직선 상에 놓일 수 있다. 각 서브 화소(PXn)에 배치되는 제1 전극 줄기부(210S_6)들은 양 단이 상호 이격됨으로써 각 제1 전극 가지부(210B_6)에 각각 독립적으로 전기 신호를 전달할 수 있다.
제1 전극 가지부(210B_6)는 제1 전극 줄기부(210S_6)의 적어도 일부에서 분지되고 제2 방향(DR2)으로 연장되어 배치된다. 다만, 제1 전극 가지부(210B_6)는 제1 전극 줄기부(210S_6)와 대향하여 배치된 제2 전극 줄기부(220S_6)와 이격된 상태에서 종지할 수 있다.
제2 전극(220_6)은 제1 방향(DR1)으로 연장되어 배치되는 제2 전극 줄기부(220S_6)와 제2 전극 줄기부(220S_6)에서 분지되어 제2 방향(DR2)으로 연장된 적어도 하나의 제2 전극 가지부(220B_6)를 포함할 수 있다. 제2 전극 줄기부(220S_6)는 제1 전극 줄기부(210S_6)와 이격 대향하도록 배치되고, 제2 전극 가지부(220B_6)는 적어도 하나의 제1 전극 가지부(210B_6)와 이격 대향하도록 배치될 수 있다.
제2 전극 줄기부(220S_6)는 제1 전극 줄기부(210S_6)와 달리 제1 방향(DR1)으로 연장되어 각 서브 화소(PXn)들을 가로지르도록 배치될 수 있다. 각 서브 화소(PXn)를 가로지르는 제2 전극 줄기부(220S_6)는 각 화소(PX) 또는 서브 화소(PXn)들이 배치된 표시 영역(DPA)의 외곽부, 또는 비표시 영역(NDA)에서 일 방향으로 연장된 부분과 연결될 수 있다.
제2 전극 가지부(220B_6)는 제2 전극 줄기부(220S_6)로부터 제2 방향(DR2)으로 분지되되 제1 전극 줄기부(210S)와 이격된 상태에서 종지될 수 있다. 제2 전극 가지부(220B_6)는 제1 전극 가지부(210B_6)와 이격 대향하도록 배치됨으로써, 이들 사이에 발광 소자(300)들이 배치되는 영역을 형성할 수 있다.
도면에서는 하나의 서브 화소(PXn)에 2개의 제1 전극 가지부(210B_6)와 하나의 제2 전극 가지부(220B_6)가 배치되어, 제1 전극(210_6)이 제2 전극 가지부(220B_6)의 외면을 둘러싸는 형상으로 배치된 것이 도시되어 있다. 다만, 이에 제한되지 않는다. 표시 장치(10_6)는 각 서브 화소(PXn)마다 더 많은 수, 또는 더 적은 수의 전극 가지부(210B_6, 220B_6)들이 배치될 수 있다. 이 경우, 제1 전극 가지부(210B_6)와 제2 전극 가지부(220B_6)는 각각 서로 이격되어 교번적으로 배치될 수 있다.
발광 소자(300)들은 제1 전극 가지부(210B_6) 및 제2 전극 가지부(220B_6) 사이에 배치될 수 있고, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 각각 제1 전극 가지부(210B_6) 및 제2 전극 가지부(220B_6) 상에 배치될 수 있다. 도 31의 표시 장치(10_6)는 하나의 서브 화소(PXn)에 더 많은 수의 전극(210_6, 220_6) 또는 전극 가지부(210B_6, 220B_6)를 포함하여 더 많은 수의 발광 소자(300)들이 배치될 수 있다. 그 외, 다른 부재들에 대한 설명은 도 2 및 도 3을 참조하여 상술한 바와 실질적으로 동일한 바, 자세한 설명은 생략하기로 한다.
도 32는 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 32를 참조하면, 일 실시예에 따른 표시 장치(10_7)는 제1 전극(210_ 7) 및 제2 전극(220_ 7)이 적어도 일부 영역이 곡률진 형상을 갖고, 제1 전극(210_ 7)의 곡률진 영역은 제2 전극(220_7)의 곡률진 영역과 서로 이격되어 대향할 수 있다. 도 32의 표시 장치(10_7)는 제1 전극(210_ 7)과 제2 전극(220_ 7)의 형상이 다른 점에서 도 2의 표시 장치(10)와 차이점이 있다. 이하에서는 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
도 32의 표시 장치(10_7)의 제1 전극(210_7)은 복수의 홀(HOL)들을 포함할 수 있다. 일 예로, 도면에 도시된 바와 같이 제1 전극(210_7)은 제2 방향(DR2)을 따라 배열된 제1 홀(HOL1), 제2 홀(HOL2) 및 제3 홀(HOL3)을 포함할 수 있다. 다만, 이에 제한되는 것은 아니며 제1 전극(210_ 7)은 더 많은 수의 홀(HOL)을 포함하거나 더 적은 수, 또는 하나의 홀(HOL)만을 포함할 수도 있다. 이하에서는 제1 전극(210_7)이 제1 홀(HOL1), 제2 홀(HOL2) 및 제3 홀(HOL3)을 포함하는 것을 예시하여 설명하기로 한다.
예시적인 실시예에서, 제1 홀(HOL1), 제2 홀(HOL2) 및 제3 홀(HOL3) 각각은 원형의 평면 형상을 가질 수 있다. 이에 따라, 제1 전극(210_ 7)은 각 홀(HOL)들에 의해 형성된 곡률진 영역을 포함할 수 있고, 상기 곡률진 영역에서 제2 전극(220_7)과 대향할 수 있다. 다만, 이는 예시적인 것으로 이에 제한되는 것은 아니다. 제1 홀(HOL1), 제2 홀(HOL2) 및 제3 홀(HOL3) 각각은 후술할 바와 같이 제2 전극(220_7)이 배치되는 공간을 제공할 수 있다면, 그 형상이 제한되는 것은 아니며, 예를 들어, 타원, 사각형 이상의 다각형 등의 평면 형상을 가질 수도 있다.
제2 전극(220_7)은 각 서브 화소(PXn) 내에 복수 개가 배치될 수 있다. 예를 들어, 각 서브 화소(PXn)에서는 제1 전극(210_7)의 제1 내지 제3 홀들(HOL1, HOL2, HOL3)에 대응하여 3개의 제2 전극(220_7)이 배치될 수 있다. 제2 전극(220_7)은 제1 내지 제3 홀들(HOL1, HOL2, HOL3) 내에 각각 위치하여 제1 전극(210_7)에 의해 둘러싸일 수 있다.
예시적인 실시예에서, 제1 전극(210_7)의 홀(HOL)들은 외면이 곡률진 형상을 갖고, 제1 전극(210_7)의 홀(HOL) 내에 대응하여 배치된 제2 전극(220_7)들은 외면이 곡률진 형상을 갖고 제1 전극(210_7)과 이격되어 대향할 수 있다. 도 32에 도시된 바와 같이, 제1 전극(210_7)은 평면상 원형의 형상을 갖는 홀(HOL)들을 포함하고, 제2 전극(220_7)은 평면상 원형의 형상을 가질 수 있다. 제1 전극(210_7)은 홀(HOL)이 형성된 영역의 곡률진 면이 제2 전극(220_7)의 곡률진 외면과 이격되어 대향할 수 있다. 일 예로, 제1 전극(210_7)은 제2 전극(220_7)의 외면을 둘러싸도록 배치될 수 있다.
상술한 바와 같이, 발광 소자(300)들은 제1 전극(210_7)과 제2 전극(220_7) 사이에 배치될 수 있다. 본 실시예에 따른 표시 장치(10_7)는 원형의 형상을 갖는 제2 전극(220_7)과, 이를 둘러싸도록 배치된 제1 전극(210_ 7)을 포함하고, 복수의 발광 소자(300)들은 제2 전극(220_7)의 곡률진 외면을 따라 배열될 수 있다. 상술한 바와 같이 발광 소자(300)들은 일 방향으로 연장된 형상을 가지므로, 각 서브 화소(PXn) 내에서 제2 전극(220_7)의 곡률진 외면을 따라 배열되는 발광 소자(300)들은 연장된 방향이 서로 다른 방향을 향하도록 배치될 수 있다. 각 서브 화소(PXn)들은 발광 소자(300)의 연장된 방향이 향하는 방향에 따라 다양한 출광 방향을 가질 수 있다. 본 실시예에 따른 표시 장치(10_7)는 제1 전극(210_7)과 제2 전극(220_7)이 곡률진 형상을 갖도록 배치됨으로써, 이들 사이에 배치된 발광 소자(300)들은 서로 다른 방향을 향하도록 배치되고, 표시 장치(10_7)의 측면 시인성을 향상시킬 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 일 방향으로 연장된 형상을 갖는 발광 소자로서,
    상기 일 방향으로 연장된 본체부, 상기 본체부의 일 측에 연결되어 경사진 측면을 갖는 제1 단부, 및 상기 본체부의 타 측에 연결되되 상기 본체부보다 작은 폭을 갖는 제2 단부를 포함하는 반도체 코어; 및
    상기 반도체 코어의 외면 중 적어도 일부를 둘러싸는 절연막을 포함하고,
    상기 절연막은 상기 반도체 코어의 상기 제1 단부를 둘러싸는 제1 절연막 및 상기 반도체 코어의 상기 제2 단부를 둘러싸는 제2 절연막을 포함하며,
    상기 제1 절연막의 외면이 갖는 직경은 상기 제2 절연막의 외면이 갖는 직경과 동일한 발광 소자.
  2. 제1 항에 있어서,
    상기 제1 절연막 및 상기 제2 절연막은 상기 본체부로부터 멀어질수록 두께가 증가하되, 상기 제1 절연막의 최대 두께는 상기 제2 절연막의 최대 두께보다 큰 발광 소자.
  3. 제2 항에 있어서,
    상기 반도체 코어는 상기 본체부의 외면이 노출되고,
    상기 제1 절연막, 상기 제2 절연막 및 상기 본체부의 외면은 단면 상 동일 선 상에 놓이는 발광 소자.
  4. 제2 항에 있어서,
    상기 절연막은 상기 반도체 코어의 상기 본체부의 외면을 둘러싸는 제3 절연막을 더 포함하고,
    상기 제1 절연막, 상기 제2 절연막 및 상기 제3 절연막은 외면이 단면 상 동일 선 상에 놓이는 발광 소자.
  5. 제4 항에 있어서,
    상기 제3 절연막은 일정한 두께를 갖는 발광 소자.
  6. 제2 항에 있어서,
    상기 절연막은 무기 입자를 더 포함하는 발광 소자.
  7. 제1 항에 있어서,
    상기 반도체 코어는 제1 반도체층;
    상기 제1 반도체층의 적어도 일부 영역을 둘러싸는 활성층; 및
    상기 활성층과 상기 제1 반도체층의 일부 영역을 둘러싸는 제2 반도체층을 포함하는 발광 소자.
  8. 제7 항에 있어서,
    상기 제1 반도체층은 상기 일 방향으로 연장된 제1 부분;
    상기 제1 부분의 일 측에 위치하는 제2 부분; 및 상
    기 제1 부분의 타 측에 위치하여 상기 일 방향으로 연장된 제3 부분을 포함하고,
    상기 제2 부분은 외면이 경사진 형상을 갖는 발광 소자.
  9. 제8 항에 있어서,
    상기 제3 부분의 직경은 상기 제1 부분의 직경보다 작고, 상기 제3 부분의 외면은 상기 제1 부분의 외면으로부터 상기 제1 반도체층의 중심을 향해 함몰된 발광 소자.
  10. 제8 항에 있어서,
    상기 활성층은 상기 제1 부분의 외면을 둘러싸도록 배치된 발광 소자.
  11. 기판;
    상기 기판 상에 배치된 제1 전극;
    상기 기판 상에 배치되고 상기 제1 전극과 이격된 제2 전극;
    상기 제1 전극 및 상기 제2 전극 사이에 배치되되 상기 제1 전극 및 상기 제2 전극의 적어도 일부분을 덮는 제1 절연층 및
    상기 제1 전극과 제2 전극 사이에서 상기 제1 절연층 상에 배치되고, 일 방향으로 연장된 형상을 갖는 발광 소자를 포함하고,
    상기 일 방향으로 연장된 본체부, 상기 본체부의 일 측에 연결되어 경사진 측면을 갖는 제1 단부, 및 상기 본체부의 타 측에 연결되되 상기 본체부보다 작은 폭을 갖는 제2 단부를 포함하는 반도체 코어; 및
    상기 반도체 코어의 외면 중 적어도 일부를 둘러싸는 절연막을 포함하고,
    상기 절연막은 상기 반도체 코어의 상기 제1 단부를 부분적으로 둘러싸는 제1 절연막 및 상기 반도체 코어의 상기 제2 단부를 부분적으로 둘러싸는 제2 절연막을 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 발광 소자는 상기 제1 절연막은 상기 제1 단부의 적어도 일부분이 노출되도록 배치되고 상기 제2 절연막은 상기 제2 단부의 적어도 일부분이 노출되도록 배치되며,
    상기 노출된 제1 단부 및 상기 제1 전극과 접촉하는 제1 접촉 전극 및 상기 노출된 제2 단부 및 상기 제2 전극과 접촉하는 제2 접촉 전극을 더 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 발광 소자는 상기 반도체 코어의 상기 제1 단부가 적어도 일부분이 상기 제1 전극 상에 놓이고 상기 제2 단부는 적어도 일부분이 상기 제2 전극 상에 놓이도록 배치되며,
    상기 제1 절연막 및 상기 제2 절연막은 적어도 일부분이 상기 제1 절연층과 직접 접촉하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 절연막은 상기 제1 단부와 상기 제1 절연층 사이에 위치하는 제1 잔부를 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 발광 소자는 상기 제1 접촉 전극과 상기 제1 단부가 접촉하는 제1 면 및 상기 제1 접촉 전극과 상기 제1 잔부가 접촉하는 제2 면을 포함하며,
    상기 제2 면은 상기 기판의 상면에 평행하지 않은 표시 장치.
  16. 제12 항에 있어서,
    상기 발광 소자 상에 배치되는 제2 절연층을 더 포함하고,
    상기 제2 절연층의 폭은 상기 반도체 코어의 상기 본체부의 길이보다 큰 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 절연막은 상기 제2 절연층과 상기 제1 단부 사이에 위치하는 제2 잔부를 더 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 발광 소자는 상기 제1 접촉 전극과 상기 제2 잔부가 접촉하는 제3 면을 더 포함하고,
    상기 제3 면은 상기 기판의 상면에 수직인 표시 장치.
  19. 제16 항에 있어서,
    상기 제2 절연층은 상기 반도체 코어의 상기 제1 단부와 상기 제1 전극 사이에 위치하는 절연 패턴을 더 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 접촉 전극은 상기 절연 패턴의 상면과 접촉하는 표시 장치.
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