KR20210073675A - 발광 소자 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

발광 소자 및 이를 포함하는 표시 장치가 제공된다. 발광 소자는 일 방향으로 연장된 형상을 갖는 발광 소자로써, 상기 일 방향으로 연장된 본체부, 상기 본체부의 일 측에 연결되어 경사진 측면을 갖는 제1 단부, 및 상기 본체부의 타 측에 연결되되 상기 본체부보다 작은 폭을 갖는 제2 단부를 포함하는 반도체 코어 및 상기 반도체 코어의 외면 중 적어도 일부를 둘러싸는 절연막을 포함하고, 상기 절연막은 상기 반도체 코어의 상기 제1 단부를 둘러싸는 제1 절연막 및 상기 반도체 코어의 상기 제2 단부를 둘러싸는 제2 절연막을 포함하며, 상기 제1 절연막의 외면이 갖는 직경은 상기 제2 절연막의 외면이 갖는 직경과 동일하다.

Description

발광 소자 및 이를 포함하는 표시 장치 {Light emitting element and display device comprising the same}
본 발명은 발광 소자 및 이를 포함하는 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
형광물질로 무기물 반도체를 이용하는 무기 발광 다이오드는 고온의 환경에서도 내구성을 가지며, 유기 발광 다이오드에 비해 청색 광의 효율이 높은 장점이 있다. 또한, 기존의 무기 발광 다이오드 소자의 한계로 지적되었던 제조 공정에 있어서도, 유전영동(Dielectrophoresis, DEP)법을 이용한 전사방법이 개발되었다. 이에 유기 발광 다이오드에 비해 내구성 및 효율이 우수한 무기 발광 다이오드에 대한 연구가 지속되고 있다.
본 발명이 해결하고자 하는 과제는 외면의 단차가 제거되고 평탄한 형상을 갖는 발광 소자를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 과제는 상기 발광 소자를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 발광 소자는 일 방향으로 연장된 형상을 갖는 발광 소자로써, 상기 일 방향으로 연장된 본체부, 상기 본체부의 일 측에 연결되어 경사진 측면을 갖는 제1 단부, 및 상기 본체부의 타 측에 연결되되 상기 본체부보다 작은 폭을 갖는 제2 단부를 포함하는 반도체 코어 및 상기 반도체 코어의 외면 중 적어도 일부를 둘러싸는 절연막을 포함하고, 상기 절연막은 상기 반도체 코어의 상기 제1 단부를 둘러싸는 제1 절연막 및 상기 반도체 코어의 상기 제2 단부를 둘러싸는 제2 절연막을 포함하며, 상기 제1 절연막의 외면이 갖는 직경은 상기 제2 절연막의 외면이 갖는 직경과 동일하다.
상기 제1 절연막 및 상기 제2 절연막은 상기 본체부로부터 멀어질수록 두께가 증가하되, 상기 제1 절연막의 최대 두께는 상기 제2 절연막의 최대 두께보다 클 수 있다.
상기 반도체 코어는 상기 본체부의 외면이 노출되고, 상기 제1 절연막, 상기 제2 절연막 및 상기 본체부의 외면은 단면 상 동일 선 상에 놓일 수 있다.
상기 절연막은 상기 반도체 코어의 상기 본체부의 외면을 둘러싸는 제3 절연막을 더 포함하고, 상기 제1 절연막, 상기 제2 절연막 및 상기 제3 절연막은 외면이 단면 상 동일 선 상에 놓일 수 있다.
상기 제3 절연막은 일정한 두께를 가질 수 있다.
상기 절연막은 무기 입자를 더 포함할 수 있다.
상기 반도체 코어는 제1 반도체층, 상기 제1 반도체층의 적어도 일부 영역을 둘러싸는 활성층 및 상기 활성층과 상기 제1 반도체층의 일부 영역을 둘러싸는 제2 반도체층을 포함할 수 있다.
상기 제1 반도체층은 상기 일 방향으로 연장된 제1 부분, 상기 제1 부분의 일 측에 위치하는 제2 부분 및 상기 제1 부분의 타 측에 위치하여 상기 일 방향으로 연장된 제3 부분을 포함하고, 상기 제2 부분은 외면이 경사진 형상을 가질 수 있다.
상기 제3 부분의 직경은 상기 제1 부분의 직경보다 작고, 상기 제3 부분의 외면은 상기 제1 부분의 외면으로부터 상기 제1 반도체층의 중심을 향해 함몰될 수 있다.
상기 활성층은 상기 제1 부분의 외면을 둘러싸도록 배치될 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치된 제1 전극, 상기 기판 상에 배치되고 상기 제1 전극과 이격된 제2 전극, 상기 제1 전극 및 상기 제2 전극 사이에 배치되되 상기 제1 전극 및 상기 제2 전극의 적어도 일부분을 덮는 제1 절연층 및 상기 제1 전극과 제2 전극 사이에서 상기 제1 절연층 상에 배치되고, 일 방향으로 연장된 형상을 갖는 발광 소자를 포함하고, 상기 일 방향으로 연장된 본체부, 상기 본체부의 일 측에 연결되어 경사진 측면을 갖는 제1 단부, 및 상기 본체부의 타 측에 연결되되 상기 본체부보다 작은 폭을 갖는 제2 단부를 포함하는 반도체 코어 및 상기 반도체 코어의 외면 중 적어도 일부를 둘러싸는 절연막을 포함하고, 상기 절연막은 상기 반도체 코어의 상기 제1 단부를 부분적으로 둘러싸는 제1 절연막 및 상기 반도체 코어의 상기 제2 단부를 부분적으로 둘러싸는 제2 절연막을 포함한다.
상기 발광 소자는 상기 제1 절연막은 상기 제1 단부의 적어도 일부분이 노출되도록 배치되고, 상기 제2 절연막은 상기 제2 단부의 적어도 일부분이 노출되도록 배치되며, 상기 노출된 제1 단부 및 상기 제1 전극과 접촉하는 제1 접촉 전극 및 상기 노출된 제2 단부 및 상기 제2 전극과 접촉하는 제2 접촉 전극을 더 포함할 수 있다.
상기 발광 소자는 상기 반도체 코어의 상기 제1 단부가 적어도 일부분이 상기 제1 전극 상에 놓이고 상기 제2 단부는 적어도 일부분이 상기 제2 전극 상에 놓이도록 배치되며, 상기 제1 절연막 및 상기 제2 절연막은 적어도 일부분이 상기 제1 절연층과 직접 접촉할 수 있다.
상기 제1 절연막은 상기 제1 단부와 상기 제1 절연층 사이에 위치하는 제1 잔부를 포함할 수 있다.
상기 발광 소자는 상기 제1 접촉 전극과 상기 제1 단부가 접촉하는 제1 면 및 상기 제1 접촉 전극과 상기 제1 잔부가 접촉하는 제2 면을 포함하며, 상기 제2 면은 상기 기판의 상면에 평행하지 않을 수 있다.
상기 발광 소자 상에 배치되는 제2 절연층을 더 포함하고, 상기 제2 절연층의 폭은 상기 반도체 코어의 상기 본체부의 길이보다 클 수 있다.
상기 제1 절연막은 상기 제2 절연층과 상기 제1 단부 사이에 위치하는 제2 잔부를 더 포함할 수 있다.
상기 발광 소자는 상기 제1 접촉 전극과 상기 제2 잔부가 접촉하는 제3 면을 더 포함하고, 상기 제3 면은 상기 기판의 상면에 수직일 수 있다.
상기 제2 절연층은 상기 반도체 코어의 상기 제1 단부와 상기 제1 전극 사이에 위치하는 절연 패턴을 더 포함할 수 있다.
상기 제1 접촉 전극은 상기 절연 패턴의 상면과 접촉할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 발광 소자는 반도체 코어 및 이를 둘러싸는 절연막을 포함한다. 반도체 코어는 서로 다른 폭을 갖는 부분을 포함할 수 있고, 절연막은 반도체 코어의 외면이 갖는 단차를 보상하도록 배치되어 발광 소자는 일정한 직경을 갖는 형상을 가질 수 있다.
이에 따라, 발광 소자를 포함하는 표시 장치는 발광 소자의 외면이 평탄한 면을 형성할 수 있고, 발광 소자의 양 단부와 접촉하는 접촉 전극의 재료가 단선되는 것을 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 3은 도 2의 Ⅲ-Ⅲ' 선을 따라 자른 단면도이다.
도 4는 일 실시예에 따른 발광 소자의 개략도이다.
도 5는 도 4의 발광 소자의 개략적인 단면도이다.
도 6은 도 3의 Q1부분의 확대도이다.
도 7 내지 도 14는 일 실시예에 따른 발광 소자의 제조 공정을 나타내는 단면도들이다.
도 15 내지 도 21은 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 나타내는 단면도들이다.
도 22는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 23은 도 22의 표시 장치의 제조 공정 중 일부를 나타내는 단면도이다.
도 24는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 25는 도 24의 Q2부분의 확대도이다.
도 26은 다른 실시예에 따른 발광 소자를 개략적인 단면도이다.
도 27은 도 26의 발광 소자의 제조 공정 중 일부를 나타내는 단면도이다.
도 28은 도 26의 발광 소자를 포함하는 표시 장치의 일부분을 나타내는 단면도이다.
도 29는 다른 실시예에 따른 발광 소자의 개략적인 단면도이다.
도 30은 다른 실시예에 따른 발광 소자의 개략적인 단면도이다.
도 31은 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 32는 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(10) 및 표시 영역(DPA)이 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자(300)를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다. 도 3은 도 2의 Ⅲ-Ⅲ'선을 따라 자른 단면도이다.
도 2를 참조하면, 복수의 화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)들은 동일한 색의 광을 발광할 수도 있다. 또한, 도 2에서는 화소(PX)가 3개의 서브 화소(PXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(PXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(PXn)들은 발광 영역(EMA)으로 정의되는 영역을 포함할 수 있다. 제1 서브 화소(PX1)는 제1 발광 영역(EMA1)을, 제2 서브 화소(PX2)는 제2 발광 영역(EMA2)을, 제3 서브 화소(PX3)는 제3 발광 영역(EMA2)을 포함할 수 있다. 발광 영역(EMA)은 표시 장치(10)에 포함되는 발광 소자(300)가 배치되어 특정 파장대의 광이 출사되는 영역으로 정의될 수 있다. 발광 소자(300)는 활성층(도 4의 '330')을 포함하고, 활성층(330)은 특정 파장대의 광을 방향성 없이 방출할 수 있다. 발광 소자(300)의 활성층(330)에서 방출된 광들은 발광 소자(300)의 양 측면 방향으로 방출될 수 있다. 발광 영역(EMA)은 발광 소자(300)가 배치된 영역을 포함하여, 발광 소자(300)와 인접한 영역으로 발광 소자(300)에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
이에 제한되지 않고, 발광 영역(EMA)은 발광 소자(300)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(300)들은 각 서브 화소(PXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역(EMA)을 형성할 수 있다.
도면에 도시되지 않았으나, 표시 장치(10)의 각 서브 화소(PXn)들은 발광 영역(EMA) 이외의 영역으로 정의된 비발광 영역을 포함할 수 있다. 비발광 영역은 발광 소자(300)가 배치되지 않고, 발광 소자(300)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다.
도 3은 도 2의 제1 서브 화소(PX1)의 단면만을 도시하고 있으나, 다른 화소(PX) 또는 서브 화소(PXn)의 경우에도 동일하게 적용될 수 있다. 도 3은 도 2의 제1 서브 화소(PX1)에 배치된 발광 소자(300)의 일 단부와 타 단부를 가로지르는 단면을 도시하고 있다.
도 2에 결부하여 도 3을 참조하면, 표시 장치(10)는 제1 기판(101) 상에 배치되는 회로 소자층과 표시 소자층을 포함할 수 있다. 제1 기판(101) 상에는 반도체층, 복수의 도전층, 및 복수의 절연층이 배치되고, 이들은 각각 회로 소자층과 표시 소자층을 구성할 수 있다. 복수의 도전층은 제1 평탄화층(109)의 하부에 배치되어 회로소자층을 구성하는 제1 게이트 도전층, 제2 게이트 도전층, 제1 데이터 도전층, 제2 데이터 도전층과, 제1 평탄화층(109) 상에 배치되어 표시소자층을 구성하는 전극(210, 220) 및 접촉 전극(260)들을 포함할 수 있다. 복수의 절연층은 버퍼층(102), 제1 게이트 절연층(103), 제1 보호층(105), 제1 층간 절연층(107), 제2 층간 절연층(108), 제1 평탄화층(109), 제1 절연층(510), 제2 절연층(520), 제3 절연층(530) 및 제4 절연층(550) 등을 포함할 수 있다.
회로소자층은 발광 소자(300)를 구동하기 위한 회로 소자와 복수의 배선들로써, 구동 트랜지스터(DT), 스위칭 트랜지스터(ST), 제1 도전 패턴(CDP) 및 복수의 전압 배선(VL1, VL2)을 포함하고, 표시소자층은 발광 소자(300)를 포함하여 제1 전극(210), 제2 전극(220), 제1 접촉 전극(261) 및 제2 접촉 전극(262)등을 포함할 수 있다.
제1 기판(101)은 절연 기판일 수 있다. 제1 기판(101)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(101)은 리지드 기판일 수 있지만, 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수도 있다.
차광층(BML1, BML2)은 제1 기판(101) 상에 배치될 수 있다. 차광층(BML1, BML2)은 제1 차광층(BML1) 및 제2 차광층(BML2)을 포함할 수 있다. 제1 차광층(BML1)과 제2 차광층(BML2)은 적어도 각각 구동 트랜지스터(DT)의 제1 활성물질층(DT_ACT) 및 스위칭 트랜지스터(ST)의 제2 활성물질층(ST_ACT)과 중첩하도록 배치된다. 차광층(BML1, BML2)은 광을 차단하는 재료를 포함하여, 제1 및 제2 활성물질층(DT_ACT, ST_ACT)에 광이 입사되는 것을 방지할 수 있다. 일 예로, 제1 및 제2 차광층(BML1, BML2)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서 차광층(BML1, BML2)은 생략될 수 있다. 도면에 도시되지 않았으나, 제1 차광층(BML1)은 후술하는 구동 트랜지스터(DT)의 제1 소스/드레인 전극(DT_SD1)과 전기적으로 연결되고, 제2 차광층(BML2)은 스위칭 트랜지스터(ST)의 제1 소스/드레인 전극(ST_SD1)과 전기적으로 연결될 수 있다.
버퍼층(102)은 차광층(BML1, BML2)을 포함하여 제1 기판(101) 상에 전면적으로 배치될 수 있다. 버퍼층(102)은 투습에 취약한 제1 기판(101)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터(DT, ST)들을 보호하기 위해 제1 기판(101) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(102)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(102)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON) 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
반도체층은 버퍼층(102) 상에 배치된다. 반도체층은 구동 트랜지스터(DT)의 제1 활성물질층(DT_ACT)과 스위칭 트랜지스터(ST)의 제2 활성물질층(ST_ACT)을 포함할 수 있다. 이들은 후술하는 제1 게이트 도전층의 게이트 전극(DT_G, ST_G)등과 부분적으로 중첩하도록 배치될 수 있다.
예시적인 실시예에서, 반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 상기 결정화 방법의 예로는 RTA(Rapid thermal annealing)법, SPC(Solid phase crystallization)법, ELA(Excimer laser annealing)법, MILC(Metal induced crystallization)법, SLS(Sequential lateral solidification)법 등을 들 수 있으나, 이에 제한되는 것은 아니다. 반도체층이 다결정 실리콘을 포함하는 경우, 제1 활성물질층(DT_ACT)은 제1 도핑 영역(DT_ACTa), 제2 도핑 영역(DT_ACTb) 및 제1 채널 영역(DT_ACTc)을 포함할 수 있다. 제1 채널 영역(DT_ACTc)은 제1 도핑 영역(DT_ACTa)과 제2 도핑 영역(DT_ACTb) 사이에 배치될 수 있다. 제2 활성물질층(ST_ACT)은 제3 도핑 영역(ST_ACTa), 제4 도핑 영역(ST_ACTb) 및 제2 채널 영역(ST_ACTc)을 포함할 수 있다. 제2 채널 영역(ST_ACTc)은 제3 도핑 영역(ST_ACTa)과 제4 도핑 영역(ST_ACTb) 사이에 배치될 수 있다. 제1 도핑 영역(DT_ACTa), 제2 도핑 영역(DT_ACTb), 제3 도핑 영역(ST_ACTa) 및 제4 도핑 영역(ST_ACTb)은 제1 활성물질층(DT_ACT) 및 제2 활성물질층(ST_ACT)의 일부 영역이 불순물로 도핑된 영역일 수 있다.
예시적인 실시예에서, 제1 활성물질층(DT_ACT) 및 제2 활성물질층(ST_ACT)은 산화물 반도체를 포함할 수도 있다. 이 경우, 제1 활성물질층(DT_ACT)과 제2 활성물질층(ST_ACT)의 도핑 영역은 각각 도체화 영역일 수 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 몇몇 실시예에서, 상기 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다. 다만, 이에 제한되지 않는다.
제1 게이트 절연층(103)은 반도체층 및 버퍼층(102)상에 배치된다. 제1 게이트 절연층(103)은 반도체층을 포함하여, 버퍼층(102) 상에 배치될 수 있다. 제1 게이트 절연층(103)은 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST)의 게이트 절연막으로 기능할 수 있다. 제1 게이트 절연층(103)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제1 게이트 도전층은 제1 게이트 절연층(103) 상에 배치된다. 제1 게이트 도전층은 구동 트랜지스터(DT)의 제1 게이트 전극(DT_G)과 스위칭 트랜지스터(ST)의 제2 게이트 전극(ST_G)을 포함할 수 있다. 제1 게이트 전극(DT_G)은 제1 활성물질층(DT_ACT)의 제1 채널 영역(DT_ACTc)과 두께 방향으로 중첩하도록 배치되고, 제2 게이트 전극(ST_G)은 제2 활성물질층(ST_ACT)의 제2 채널 영역(ST_ACTc)과 두께 방향으로 중첩하도록 배치될 수 있다.
제1 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 보호층(105)은 제1 게이트 도전층 상에 배치된다. 제1 보호층(105)은 제1 게이트 도전층을 덮도록 배치되어 이를 보호하는 기능을 수행할 수 있다. 제1 보호층(105)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제2 게이트 도전층은 제1 보호층(105) 상에 배치된다. 제2 게이트 도전층은 적어도 일부 영역이 제1 게이트 전극(DT_G)과 두께 방향으로 중첩하도록 배치된 스토리지 커패시터의 제1 용량 전극(CE1)을 포함할 수 있다. 제1 용량 전극(CE1)은 제1 보호층(105)을 사이에 두고 제1 게이트 전극(DT_G)과 두께 방향으로 중첩하고, 이들 사이에는 스토리지 커패시터가 형성될 수 있다. 제2 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 층간 절연층(107)은 제2 게이트 도전층 상에 배치된다. 제1 층간 절연층(107)은 제2 게이트 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 제1 층간 절연층(107)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제1 데이터 도전층은 제1 층간 절연층(107) 상에 배치된다. 제1 게이트 도전층은 구동 트랜지스터(DT)의 제1 소스/드레인 전극(DT_SD1)과 제2 소스/드레인 전극(DT_SD2), 스위칭 트랜지스터(ST)의 제1 소스/드레인 전극(ST_SD1)과 제2 소스/드레인 전극(ST_SD2)을 포함할 수 있다.
구동 트랜지스터(DT)의 제1 소스/드레인 전극(DT_SD1)과 제2 소스/드레인 전극(DT_SD2)은 제1 층간 절연층(107)과 제1 게이트 절연층(103)을 관통하는 컨택홀을 통해 제1 활성물질층(DT_ACT)의 제1 도핑 영역(DT_ACTa) 및 제2 도핑 영역(DT_ACTb)과 각각 접촉될 수 있다. 스위칭 트랜지스터(ST)의 제1 소스/드레인 전극(ST_SD1)과 제2 소스/드레인 전극(ST_SD2)은 제1 층간 절연층(107)과 제1 게이트 절연층(103)을 관통하는 컨택홀을 통해 제2 활성물질층(ST_ACT)의 제3 도핑 영역(ST_ACTa) 및 제4 도핑 영역(ST_ACTb)과 각각 접촉될 수 있다. 또한, 구동 트랜지스터(DT)의 제1 소스/드레인 전극(DT_SD1)과 스위칭 트랜지스터(ST)의 제1 소스/드레인 전극(ST_SD1)은 또 다른 컨택홀을 통해 각각 제1 차광층(BML1) 및 제2 차광층(BML2)과 전기적으로 연결될 수 있다. 한편, 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)의 제1 소스/드레인 전극(DT_SD1, ST_SD1) 및 제2 소스/드레인 전극(DT_SD2, ST_SD2)은 어느 한 전극이 소스 전극인 경우 다른 전극은 드레인 전극일 수 있다. 다만 이에 제한되지 않고, 제1 소스/드레인 전극(DT_SD1, ST_SD1) 및 제2 소스/드레인 전극(DT_SD2, ST_SD2)은 어느 한 전극이 드레인 전극인 경우 다른 전극은 소스 전극일 수 있다.
제1 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제2 층간 절연층(108)은 제1 데이터 도전층 상에 배치될 수 있다. 제2 층간 절연층(108)은 제1 데이터 도전층을 덮으며 제1 층간 절연층(107) 상에 전면적으로 배치되고, 제1 데이터 도전층을 보호하는 기능을 수행할 수 있다. 제2 층간 절연층(108)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제2 데이터 도전층은 제2 층간 절연층(108) 상에 배치된다. 제2 데이터 도전층은 제2 전압 배선(VL2), 제1 전압 배선(VL1) 및 제1 도전 패턴(CDP)을 포함할 수 있다. 제1 전압 배선(VL1)은 구동 트랜지스터(DT)에 공급되는 고전위 전압(제1 전원 전압, VDD)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(220)에 공급되는 저전위 전압(제2 전원 전압, VSS)이 인가될 수 있다. 제2 전압 배선(VL2)은 표시 장치(10)의 제조 공정 중, 발광 소자(300)를 정렬시키기 데에 필요한 정렬 신호가 인가될 수도 있다.
제1 도전 패턴(CDP)은 제2 층간 절연층(108)에 형성된 컨택홀을 통해 구동 트랜지스터(DT)의 제1 소스/드레인 전극(DT_SD1)과 전기적으로 연결될 수 있다. 제1 도전 패턴(CDP)은 후술하는 제1 전극(210)과도 접촉하며, 구동 트랜지스터(DT)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압(VDD)을 제1 도전 패턴(CDP)을 통해 제1 전극(210)으로 전달할 수 있다. 한편, 도면에서는 제2 데이터 도전층이 하나의 제2 전압 배선(VL2)과 하나의 제1 전압 배선(VL1)을 포함하는 것이 도시되어 있으나, 이에 제한되지 않는다. 제2 데이터 도전층은 더 많은 수의 제1 전압 배선(VL1)과 제2 전압 배선(VL2)을 포함할 수 있다.
제2 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 평탄화층(109)은 제2 데이터 도전층 상에 배치된다. 제1 평탄화층(109)은 유기 절연 물질, 예를 들어 폴리 이미드(Polyimide, PI)와 같은 유기 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다.
제1 평탄화층(109) 상에는 내부 뱅크(410, 420), 복수의 전극(210, 220), 외부 뱅크(450), 복수의 접촉 전극(260) 및 발광 소자(300)가 배치된다. 또한, 제1 평탄화층(109) 상에는 복수의 절연층(510, 520, 530, 550)들이 더 배치될 수 있다.
내부 뱅크(410, 420)는 제1 평탄화층(109) 상에 직접 배치된다. 내부 뱅크(410, 420)는 각 화소(PX) 또는 서브 화소(PXn)의 중심부에 인접하여 배치된 제1 내부 뱅크(410)와 제2 내부 뱅크(420)를 포함할 수 있다.
도 2에 도시된 바와 같이, 제1 내부 뱅크(410)와 제2 내부 뱅크(420)는 제1 방향(DR1)으로 서로 이격 대향하도록 배치될 수 있다. 또한, 제1 내부 뱅크(410)와 제2 내부 뱅크(420)는 제2 방향(DR2)으로 연장되되, 제2 방향(DR2)으로 이웃하는 다른 서브 화소(PXn)로 연장되지 않도록 서브 화소(PXn)들 간의 경계에서 이격되어 종지할 수 있다. 이에 따라 제1 내부 뱅크(410)와 제2 내부 뱅크(420)는 각 서브 화소(PXn) 마다 배치되어 표시 장치(10)의 전면에 있어 패턴을 이룰 수 있다. 내부 뱅크(410, 420)는 서로 이격 대향하도록 배치됨으로써, 이들 사이에 발광 소자(300)가 배치되는 영역을 형성할 수 있다. 도면에서는 하나의 제1 내부 뱅크(410)와 하나의 제2 내부 뱅크(420)가 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 경우에 따라서 후술하는 전극(210, 220)의 수에 따라 더 많은 수의 내부 뱅크(410, 420)들이 더 배치될 수도 있다.
또한, 도 3에 도시된 바와 같이 제1 내부 뱅크(410)와 제2 내부 뱅크(420)는 제1 평탄화층(109)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 제1 내부 뱅크(410)와 제2 내부 뱅크(420)의 돌출된 부분은 경사진 측면을 가질 수 있고, 발광 소자(300)에서 방출된 광은 내부 뱅크(410, 420)의 경사진 측면을 향해 진행될 수 있다. 후술할 바와 같이, 내부 뱅크(410, 420) 상에 배치되는 전극(210, 220)들이 반사율이 높은 재료를 포함하는 경우, 발광 소자(300)에서 방출된 광은 내부 뱅크(410, 420)의 측면에 배치된 전극(210, 220)에서 반사되어, 제1 기판(101)의 상부 방향으로 출사될 수 있다. 즉, 내부 뱅크(410, 420)는 발광 소자(300)가 배치되는 영역을 제공함과 동시에 발광 소자(300)에서 방출된 광을 상부 방향으로 반사시키는 반사격벽의 기능을 수행할 수도 있다. 예시적인 실시예에서 내부 뱅크(410, 420)들은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(210, 220)은 내부 뱅크(410, 420)와 제1 평탄화층(109) 상에 배치된다. 복수의 전극(210, 220)은 제1 내부 뱅크(410) 상에 배치된 제1 전극(210)과 제2 내부 뱅크(420) 상에 배치된 제2 전극(220)을 포함할 수 있다.
구체적으로, 제1 전극(210)은 각 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장된 형태로 배치될 수 있다. 다만, 제1 전극(210)은 제2 방향(DR2)으로 이웃하는 다른 서브 화소(PXn)로 연장되지 않고, 각 서브 화소(PXn)를 둘러싸는 외부 뱅크(450)와 부분적으로 이격되어 배치될 수 있다. 제1 전극(210)은 외부 뱅크(450)와 중첩하도록 배치된 부분을 더 포함하고, 제1 전극(210)은 상기 외부 뱅크(450)와 중첩하는 부분에서 구동 트랜지스터(DT)와 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(210)은 외부 뱅크(450)와 중첩하는 영역에 형성되어 제1 평탄화층(109)을 관통하는 제1 컨택홀(CT1)을 통해 제1 도전 패턴(CDP)과 접촉하고, 이를 통해 구동 트랜지스터(DT)의 제1 소스/드레인 전극(DT_SD1)과 전기적으로 연결될 수 있다.
제2 전극(220)은 각 서브 화소(PXn)에서 제2 방향(DR2)으로 연장되어 배치될 수 있다. 제2 전극(220)은 제1 전극(210)과 달리 제2 방향(DR2)으로 이웃하는 다른 서브 화소(PXn)로 연장되어 배치될 수 있다. 즉, 제2 방향(DR2)으로 이웃하는 복수의 서브 화소(PXn)들에는 하나의 연결된 제2 전극(220)이 배치될 수 있다. 제2 전극(220)은 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)의 경계에서 외부 뱅크(450)와 부분적으로 중첩할 수 있고, 제2 전극(220)은 상기 외부 뱅크(450)와 중첩하는 영역에서 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다. 예를 들어, 제2 전극(220)은 외부 뱅크(450)와 중첩하는 영역에 형성되어 제1 평탄화층(109)을 관통하는 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 도면에 도시된 바와 같이, 제1 방향(DR1)으로 이웃하는 서브 화소(PXn)의 제2 전극(220)들은 각각 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다.
다만, 이에 제한되지 않는다. 경우에 따라서, 제1 전극(210)과 제2 전극(220)은 제1 방향(DR1)으로 연장된 줄기부를 더 포함할 수 있다. 제1 전극(210)은 각 서브 화소(PXn)마다 서로 다른 줄기부들이 배치되고, 제2 전극(220)은 제1 방향(DR1)으로 이웃하는 서브 화소(PXn)들에 하나의 줄기부가 연장되어 각 서브 화소(PXn)의 제2 전극(220)들은 상기 줄기부를 통해 전기적으로 연결될 수도 있다. 이 경우, 제2 전극(220)은 복수의 화소(PX) 또는 서브 화소(PXn)들이 배치된 표시 영역(DPA)의 외곽부에 위치한 비표시 영역(NDA)에서 제2 전압 배선(VL2)과 전기적으로 연결될 수도 있다.
한편, 도면에서는 각 서브 화소(PXn)마다 하나의 제1 전극(210)과 제2 전극(220)이 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서 각 서브 화소(PXn)마다 배치되는 제1 전극(210)과 제2 전극(220)의 수는 더 많을 수 있다. 또한, 각 서브 화소(PXn)에 배치된 제1 전극(210)과 제2 전극(220)은 반드시 일 방향으로 연장된 형상을 갖지 않을 수 있으며, 제1 전극(210)과 제2 전극(220)은 다양한 구조로 배치될 수 있다. 예를 들어, 제1 전극(210)과 제2 전극(220)은 부분적으로 곡률지거나, 절곡된 형상을 가질 수 있고, 어느 한 전극이 다른 전극을 둘러싸도록 배치될 수도 있다. 제1 전극(210)과 제2 전극(220)은 적어도 일부 영역이 서로 이격되어 대향함으로써, 그 사이에 발광 소자(300)가 배치될 영역이 형성된다면 이들이 배치되는 구조나 형상은 특별히 제한되지 않는다.
복수의 전극(210, 220)들은 발광 소자(300)들과 전기적으로 연결되고, 발광 소자(300)가 광을 방출하도록 소정의 전압을 인가 받을 수 있다. 예를 들어, 복수의 전극(210, 220)들은 후술하는 접촉 전극(260)을 통해 발광 소자(300)와 전기적으로 연결되고, 전극(210, 220)들로 인가된 전기 신호를 접촉 전극(260)을 통해 발광 소자(300)에 전달할 수 있다.
예시적인 실시예에서, 제1 전극(210)은 각 서브 화소(PXn) 마다 분리된 화소 전극이고, 제2 전극(220)은 각 서브 화소(PXn)를 따라 공통으로 연결된 공통 전극일 수 있다. 제1 전극(210)과 제2 전극(220) 중 어느 하나는 발광 소자(300)의 애노드(Anode) 전극이고, 다른 하나는 발광 소자(300)의 캐소드(Cathode) 전극일 수 있다. 다만, 이에 제한되지 않으며 그 반대의 경우일 수도 있다.
또한, 각 전극(210, 220)은 발광 소자(300)를 정렬하기 위해 서브 화소(PXn) 내에 전기장을 형성하는 데에 활용될 수도 있다. 발광 소자(300)는 제1 전극(210)과 제2 전극(220)에 정렬 신호를 인가하여 제1 전극(210)과 제2 전극(220) 사이에 전기장을 형성하는 공정을 통해 제1 전극(210)과 제2 전극(220) 사이에 배치될 수 있다. 발광 소자(300)는 잉크젯 프린팅 공정을 통해 잉크에 분산된 상태로 제1 전극(210)과 제2 전극(220) 상에 분사되고, 제1 전극(210)과 제2 전극(220) 사이에 정렬 신호를 인가하여 발광 소자(300)에 유전영동힘(Dieletrophoretic Force)을 인가하는 방법을 통해 이들 사이에 정렬될 수 있다.
도 3에 도시된 바와 같이, 제1 전극(210)과 제2 전극(220)은 각각 제1 내부 뱅크(410)와 제2 내부 뱅크(420) 상에 배치되고, 이들은 서로 이격 대향할 수 있다. 제1 내부 뱅크(410)와 제2 내부 뱅크(420) 사이에 배치된 복수의 발광 소자(300)들은 적어도 일 단부가 제1 전극(210) 및 제2 전극(220)과 전기적으로 연결될 수 있다.
몇몇 실시예에서, 제1 전극(210)과 제2 전극(220)은 각각 제1 내부 뱅크(410) 및 제2 내부 뱅크(420)보다 큰 폭을 갖도록 형성될 수 있다. 예를 들어, 제1 전극(210)과 제2 전극(220)은 각각 제1 내부 뱅크(410)와 제2 내부 뱅크(420)의 외면을 덮도록 배치될 수 있다. 제1 내부 뱅크(410)와 제2 내부 뱅크(420)의 측면 상에는 제1 전극(210)과 제2 전극(220)이 각각 배치되고, 제1 전극(210)과 제2 전극(220) 사이의 간격은 제1 내부 뱅크(410)와 제2 내부 뱅크(420) 사이의 간격보다 좁을 수 있다. 또한, 제1 전극(210)과 제2 전극(220)은 적어도 일부 영역이 제1 평탄화층(109) 상에 직접 배치될 수 있다.
각 전극(210, 220)은 투명성 전도성 물질을 포함할 수 있다. 일 예로, 각 전극(210, 220)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 각 전극(210, 220)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 각 전극(210, 220)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함할 수 있다. 이 경우, 각 전극(210, 220)은 발광 소자(300)에서 방출되어 제1 내부 뱅크(410)와 제2 내부 뱅크(420)의 측면으로 진행하는 광을 각 서브 화소(PXn)의 상부 방향으로 반사시킬 수 있다.
이에 제한되지 않고, 각 전극(210, 220)은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예시적인 실시예에서, 각 전극(210, 220)은 ITO/은(Ag)/ITO/IZO의 적층구조를 갖거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다.
제1 절연층(510)은 제1 평탄화층(109), 제1 전극(210) 및 제2 전극(220) 상에 배치된다. 제1 절연층(510)은 각 전극(210, 220)들, 또는 내부 뱅크(410, 420)들이 이격된 사이 영역에 더하여, 내부 뱅크(410, 420)를 중심으로 이들 사이 영역의 반대편에도 배치될 수 있다. 또한, 제1 절연층(510)은 제1 전극(210)과 제2 전극(220)을 부분적으로 덮도록 배치된다. 예를 들어, 제1 절연층(510)은 제1 전극(210)과 제2 전극(220)을 포함하여 제1 평탄화층(109) 상에 전면적으로 배치되되, 제1 전극(210)과 제2 전극(220)의 상면 일부를 노출하도록 배치될 수 있다. 제1 절연층(510)에는 제1 전극(210)과 제2 전극(220)을 부분적으로 노출시키는 개구부(미도시)가 형성되고, 제1 전극(210)과 제2 전극(220)의 일 측과 타 측만을 덮도록 배치될 수 있다. 제1 전극(210)과 제2 전극(220)은 상기 개구부에 의해 내부 뱅크(410, 420) 상에 배치된 부분 중 일부가 노출될 수 있다.
제1 절연층(510)은 제1 전극(210)과 제2 전극(220)을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(510) 상에 배치되는 발광 소자(300)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다. 다만, 제1 절연층(510)의 형상 및 구조는 이에 제한되지 않는다.
예시적인 실시예에서, 제1 절연층(510)은 제1 전극(210)과 제2 전극(220) 사이에서 상면 일부에 단차가 형성될 수 있다. 몇몇 실시예에서, 제1 절연층(510)은 무기물 절연성 물질을 포함하고, 제1 전극(210)과 제2 전극(220)을 부분적으로 덮도록 배치된 제1 절연층(510)은 하부에 배치되는 전극(210, 220)들이 형성하는 단차에 의해 상면의 일부가 단차질 수 있다. 이에 따라 제1 전극(210)과 제2 전극(220) 사이에서 제1 절연층(510) 상에 배치되는 발광 소자(300)는 제1 절연층(510)의 상면 사이에서 빈 공간을 형성할 수 있다. 상기 빈 공간은 후술하는 제2 절연층(520)을 이루는 재료에 의해 채워질 수도 있다.
다만, 이에 제한되지 않는다. 제1 절연층(510)은 제1 전극(210)과 제2 전극(220) 사이에 배치된 부분이 평탄한 상면을 갖도록 형성될 수 있다. 상기 상면은 제1 전극(210)과 제2 전극(220)을 향해 일 방향으로 연장되고, 제1 절연층(510)은 각 전극(210, 220)이 제1 내부 뱅크(410)와 제2 내부 뱅크(420)의 경사진 측면과 중첩하는 영역 상에도 배치될 수 있다. 후술하는 접촉 전극(260)은 제1 전극(210) 및 제2 전극(220)의 노출된 영역과 접촉하고, 제1 절연층(510)의 평탄한 상면에서 발광 소자(300)의 단부와 원활하게 접촉할 수 있다.
외부 뱅크(450)는 제1 절연층(510) 상에 배치될 수 있다. 도 2 및 도 3에 도시된 바와 같이, 외부 뱅크(450)는 각 서브 화소(PXn)들 간의 경계에 배치될 수 있다. 외부 뱅크(450)는 적어도 제2 방향(DR2)으로 연장되도록 배치되며, 내부 뱅크(410, 420) 및 전극(210, 220)들 사이에 발광 소자(300)가 배치되는 영역을 포함하여 내부 뱅크(410, 420)과 전극(210, 220)들의 일부를 둘러싸도록 배치될 수 있다. 또한, 외부 뱅크(450)는 제1 방향(DR1)으로 연장된 부분을 더 포함하고, 표시 영역(DPA) 전면에 있어서 격자형 패턴을 형성할 수 있다.
일 실시예에 따르면, 외부 뱅크(450)의 높이는 내부 뱅크(410, 420)의 높이보다 클 수 있다. 내부 뱅크(410, 420)와 달리, 외부 뱅크(450)는 이웃하는 서브 화소(PXn)들을 구분함과 동시에 후술할 바와 같이 표시 장치(10)의 제조 공정 중 발광 소자(300)를 배치하기 위한 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(PXn)로 넘치는 것을 방지하는 기능을 수행할 수 있다. 즉, 외부 뱅크(450)는 서로 다른 서브 화소(PXn)마다 다른 발광 소자(300)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다. 외부 뱅크(450)는 내부 뱅크(410, 420)와 같이 폴리이미드(Polyimide, PI)를 포함할 수 있으나, 다만, 이에 제한되는 것은 아니다.
발광 소자(300)는 제1 전극(210)과 제2 전극(220) 사이, 또는 제1 내부 뱅크(410)와 제2 내부 뱅크(420) 사이에 형성된 영역에 배치될 수 있다. 발광 소자(300)는 일 단부가 제1 전극(210)과 전기적으로 연결되고, 타 단부가 제2 전극(220)과 전기적으로 연결될 수 있다. 발광 소자(300)는 접촉 전극(260)을 통해 각각 제1 전극(210)과 제2 전극(220)에 전기적으로 연결될 수 있다.
복수의 발광 소자(300)들은 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(300)들이 이격되는 간격은 특별히 제한되지 않는다. 경우에 따라서 복수의 발광 소자(300)들이 인접하게 배치되어 무리를 이루고, 다른 복수의 발광 소자(300)들은 일정 간격 이격된 상태로 무리를 이룰 수도 있으며, 불균일한 밀집도를 갖고 일 방향으로 배향되어 정렬될 수도 있다. 또한, 예시적인 실시예에서 발광 소자(300)는 일 방향으로 연장된 형상을 가지며, 각 전극(210, 220)들이 연장된 방향과 발광 소자(300)가 연장된 방향은 실질적으로 수직을 이룰 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(300)는 각 전극(210, 220)들이 연장된 방향에 수직하지 않고 비스듬히 배치될 수도 있다.
일 실시예에 따른 발광 소자(300)는 서로 다른 물질을 포함하는 활성층(330)을 포함하여 서로 다른 파장대의 광을 외부로 방출할 수 있다. 일 실시예에 따른 표시 장치(10)는 서로 다른 파장대의 광을 방출하는 발광 소자(300)들을 포함할 수 있다. 제1 서브 화소(PX1)의 발광 소자(300)는 중심 파장대역이 제1 파장인 제1 색의 광을 방출하는 활성층(330)을 포함하고, 제2 서브 화소(PX2)의 발광 소자(300)는 중심 파장대역이 제2 파장인 제2 색의 광을 방출하는 활성층(330)을 포함하고, 제3 서브 화소(PX3)의 발광 소자(300)는 중심 파장대역이 제3 파장인 제3 색의 광을 방출하는 활성층(330)을 포함할 수 있다.
이에 따라 제1 서브 화소(PX1)에서는 제1 색의 광이 출사되고, 제2 서브 화소(PX2)에서는 제2 색의 광이 출사되고, 제3 서브 화소(PX3)에서는 제3 색의 광이 출사될 수 있다. 몇몇 실시예에서, 제1 색의 광은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색광이고, 제2 색의 광은 중심 파장대역이 495nm 내지 570nm의 범위를 갖는 녹색광이고, 제3 색의 광은 중심 파장대역이 620nm 내지 752nm의 범위를 갖는 적색광 일 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 동일한 종류의 발광 소자(300)를 포함하여 실질적으로 동일한 색의 광을 방출할 수도 있다.
발광 소자(300)는 내부 뱅크(410, 420)들 사이 또는 각 전극(210, 220) 사이에서 제1 절연층(510) 상에 배치될 수 있다. 예를 들어, 발광 소자(300)는 내부 뱅크(410, 420) 사이에 배치된 제1 절연층(510) 상에 배치될 수 있다. 이와 동시에 발광 소자(300)는 일부 영역이 각 전극(210, 220)과 두께 방향으로 중첩하도록 배치될 수 있다. 발광 소자(300)의 일 단부는 제1 전극(210)과 두께 방향으로 중첩하여 제1 전극(210) 상에 놓이고, 타 단부는 제2 전극(220)과 두께 방향으로 중첩하여 제2 전극(220) 상에 놓일 수 있다. 다만, 이에 제한되지 않으며, 도면에 도시되지 않았으나 각 서브 화소(PXn) 내에 배치된 발광 소자(300)들 중 적어도 일부는 내부 뱅크(410, 420) 사이에 형성된 영역 이외의 영역, 예를 들어 내부 뱅크(410, 420)와 외부 뱅크(450) 사이에 배치될 수도 있다.
발광 소자(300)는 제1 기판(101) 또는 제1 평탄화층(109)의 상면에 수직한 방향으로 복수의 층들이 배치될 수 있다. 일 실시예에 따른 표시 장치(10)의 발광 소자(300)는 일 방향으로 연장된 형상을 갖고, 복수의 반도체층들이 일 방향으로 순차적으로 배치된 구조를 가질 수 있다. 발광 소자(300)는 연장된 일 방향이 제1 평탄화층(109)과 평행하도록 배치되고, 발광 소자(300)에 포함된 복수의 반도체층들은 제1 평탄화층(109)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 발광 소자(300)가 다른 구조를 갖는 경우, 복수의 층들은 제1 평탄화층(109)에 수직한 방향으로 배치될 수도 있다.
한편, 발광 소자(300)는 복수의 반도체층을 포함하는 반도체 코어(도 5의 'SC')와 이를 부분적으로 둘러싸는 절연막(도 4의 '380')을 포함할 수 있다. 반도체 코어(SC)는 부분적으로 서로 다른 직경을 갖는 부분을 포함할 수 있고, 절연막(380)은 발광 소자(300)가 균일한 직경을 갖도록 반도체 코어(SC)의 외면이 갖는 경사 또는 단차를 보상하도록 배치될 수 있다. 도면에 도시된 바와 같이, 제1 절연층(510) 상에 배치된 발광 소자(300)는 적어도 제1 절연층(510)과 접촉하는 면은 평탄한 면을 가질 수 있다. 발광 소자(300)의 구조에 대한 보다 자세한 설명은 다른 도면을 참조하여 후술하기로 한다.
제2 절연층(520)은 제1 전극(210)과 제2 전극(220) 사이에 배치된 발광 소자(300) 상에 부분적으로 배치될 수 있다. 즉, 제2 절연층(520)은 제1 전극(210)과 제2 전극(220) 사이의 제1 절연층(510) 상에 배치되고, 발광 소자(300)는 제1 절연층(510)과 제2 절연층(520) 사이에 배치될 수 있다. 예시적인 실시예에서, 발광 소자(300)는 외면에 형성된 절연막(도 4의 '380')이 제1 절연층(510) 및 제2 절연층(520)과 직접 접촉할 수 있다. 예를 들어, 제2 절연층(520)은 발광 소자(300)의 외면을 부분적으로 감싸도록 배치되어 발광 소자(300)를 보호함과 동시에 표시 장치(10)의 제조 공정 중 발광 소자(300)를 고정시킬 수도 있다.
제2 절연층(520) 중 발광 소자(300) 상에 배치된 부분은 평면상 제1 전극(210)과 제2 전극(220) 사이에서 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 일 예로, 제2 절연층(520)은 각 서브 화소(PXn) 내에서 스트라이프형 또는 아일랜드형 패턴을 형성할 수 있다.
제2 절연층(520)은 발광 소자(300) 상에 배치되되, 발광 소자(300)의 일 단부 및 타 단부를 노출할 수 있다. 발광 소자(300)의 노출된 단부는 후술하는 접촉 전극(260)과 접촉할 수 있다. 이러한 제2 절연층(520)의 형상은 통상적인 마스크 공정을 이용하여 제2 절연층(520)을 이루는 재료를 이용한 패터닝 공정으로 형성된 것일 수 있다. 제2 절연층(520)을 형성하기 위한 마스크는 발광 소자(300)의 길이보다 좁은 폭을 갖고, 제2 절연층(520)을 이루는 재료가 패터닝되어 발광 소자(300)의 양 단부가 노출될 수 있다. 다만, 이에 제한되는 것은 아니다.
또한, 예시적인 실시예에서, 제2 절연층(520)의 재료 중 일부는 발광 소자(300)의 하면과 제1 절연층(510) 사이에 배치될 수도 있다. 제2 절연층(520)은 표시 장치(10)의 제조 공정 중에 형성된 제1 절연층(510)과 발광 소자(300) 사이의 공간을 채우도록 형성될 수도 있다. 이에 따라 제2 절연층(520)은 발광 소자(300)의 외면을 감싸도록 형성될 수도 있다. 다만, 이에 제한되지 않는다.
제2 절연층(520) 상에는 복수의 접촉 전극(260)들과 제3 절연층(530)이 배치될 수 있다.
복수의 접촉 전극(260)들은 일 방향으로 연장된 형상을 가질 수 있다. 복수의 접촉 전극(260)들은 각각 발광 소자(300) 및 전극(210, 220)들과 접촉할 수 있고, 발광 소자(300)들은 접촉 전극(260)을 통해 제1 전극(210)과 제2 전극(220)으로부터 전기 신호를 전달 받을 수 있다.
접촉 전극(260)은 제1 접촉 전극(261) 및 제2 접촉 전극(262)을 포함할 수 있다. 제1 접촉 전극(261)과 제2 접촉 전극(262)은 각각 제1 전극(210)과 제2 전극(220) 상에 배치될 수 있다. 제1 접촉 전극(261)은 제1 전극(210) 상에 배치되고, 제2 접촉 전극(262)은 제2 전극(220) 상에 배치되며, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 각각 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 접촉 전극(261)과 제2 접촉 전극(262)은 서로 제1 방향(DR1)으로 이격 대향할 수 있으며, 이들은 각 서브 화소(PXn)의 발광 영역(EMA) 내에서 스트라이프형 패턴을 형성할 수 있다.
몇몇 실시예에서, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 일 방향으로 측정된 폭이 각각 제1 전극(210)과 제2 전극(220)의 상기 일 방향으로 측정된 폭과 같거나 더 클 수 있다. 제1 접촉 전극(261)과 제2 접촉 전극(262)은 각각 발광 소자(300)의 일 단부 및 타 단부와 접촉함과 동시에, 제1 전극(210)과 제2 전극(220)의 양 측면을 덮도록 배치될 수 있다. 상술한 바와 같이, 제1 전극(210)과 제2 전극(220)은 상면 일부가 노출되고, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 제1 전극(210)과 제2 전극(220)의 노출된 상면과 접촉할 수 있다. 예를 들어, 제1 접촉 전극(261)은 제1 전극(210) 중 제1 내부 뱅크(410) 상에 위치한 부분과 접촉하고, 제2 접촉 전극(262)은 제2 전극(220) 중 제2 내부 뱅크(420) 상에 위치한 부분과 접촉할 수 있다. 다만, 이에 제한되지 않고, 경우에 따라서 제1 접촉 전극(261) 및 제2 접촉 전극(262)은 그 폭이 제1 전극(210)과 제2 전극(220)보다 작게 형성되어 상면의 노출된 부분만을 덮도록 배치될 수도 있다. 또한, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 각각 적어도 일부 영역이 제1 절연층(510) 상에도 배치된다.
일 실시예에 따르면, 발광 소자(300)는 연장된 방향의 양 단부면에는 반도체층이 노출되고, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 상기 반도체층이 노출된 단부면에서 발광 소자(300)와 접촉할 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서 발광 소자(300)는 양 단부의 측면이 부분적으로 노출될 수도 있다. 표시 장치(10)의 제조 공정 중, 발광 소자(300)의 외면을 덮는 제2 절연층(520)을 형성하는 공정에서 발광 소자(300)의 반도체층 외면을 둘러싸는 절연막(도 4의 '380')이 부분적으로 제거될 수 있고, 발광 소자(300)의 노출된 측면은 제1 접촉 전극(261) 및 제2 접촉 전극(262)과 접촉할 수도 있다. 발광 소자(300)의 일 단부는 제1 접촉 전극(261)을 통해 제1 전극(210)과 전기적으로 연결되고, 타 단부는 제2 접촉 전극(262)을 통해 제2 전극(220)과 전기적으로 연결될 수 있다.
도면에서는 하나의 서브 화소(PXn)에 하나의 제1 접촉 전극(261)과 제2 접촉 전극(262)이 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 제1 접촉 전극(261)과 제2 접촉 전극(262)의 개수는 각 서브 화소(PXn)에 배치된 제1 전극(210)과 제2 전극(220)의 수에 따라 달라질 수 있다.
또한, 도 3에 도시된 바와 같이 제1 접촉 전극(261)은 제1 전극(210) 및 제2 절연층(520) 상에 배치된다. 제1 접촉 전극(261)은 발광 소자(300)의 일 단부 및 제1 전극(210)의 노출된 상면과 접촉할 수 있다. 발광 소자(300)의 일 단부는 제1 접촉 전극(261)을 통해 제1 전극(210)과 전기적으로 연결될 수 있다.
제3 절연층(530)은 제1 접촉 전극(261) 상에 배치된다. 제3 절연층(530)은 제1 접촉 전극(261)과 제2 접촉 전극(262)을 전기적으로 상호 절연시킬 수 있다. 제3 절연층(530)은 제1 접촉 전극(261)을 덮도록 배치되되, 발광 소자(300)가 제2 접촉 전극(262)과 접촉할 수 있도록 발광 소자(300)의 타 단부 상에는 배치되지 않을 수 있다. 제3 절연층(530)은 제2 절연층(520)의 상면에서 제1 접촉 전극(261) 및 제2 절연층(520)과 부분적으로 접촉할 수 있다. 제3 절연층(530)의 제2 전극(220)이 배치된 방향의 측면은 제2 절연층(520)의 일 측면과 정렬될 수 있다. 또한, 제3 절연층(530)은 비발광 영역, 예컨대 제1 평탄화층(109) 상에 배치된 제1 절연층(510) 상에도 배치될 수 있다. 다만, 이에 제한되는 것은 아니다.
제2 접촉 전극(262)은 제2 전극(220), 제2 절연층(520) 및 제3 절연층(530) 상에 배치된다. 제2 접촉 전극(262)은 발광 소자(300)의 타 단부 및 제2 전극(220)의 노출된 상면과 접촉할 수 있다. 발광 소자(300)의 타 단부는 제2 접촉 전극(262)을 통해 제2 전극(220)과 전기적으로 연결될 수 있다.
즉, 제1 접촉 전극(261)은 제1 전극(210)과 제3 절연층(530) 사이에 배치되고, 제2 접촉 전극(262)은 제3 절연층(530) 상에 배치될 수 있다. 제2 접촉 전극(262)은 부분적으로 제2 절연층(520), 제3 절연층(530), 제2 전극(220) 및 발광 소자(300)와 접촉할 수 있다. 제2 접촉 전극(262)의 제1 전극(210)이 배치된 방향의 일 단부는 제3 절연층(530) 상에 배치될 수 있다. 제1 접촉 전극(261)과 제2 접촉 전극(262)은 제2 절연층(520)과 제3 절연층(530)에 의해 상호 비접촉될 수 있다. 다만, 이에 제한되지 않으며, 경우에 따라 제3 절연층(530)은 생략될 수 있다.
접촉 전극(260)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 접촉 전극(260)은 투명성 전도성 물질을 포함하고, 발광 소자(300)에서 방출된 광은 접촉 전극(260)을 투과하여 전극(210, 220)들을 향해 진행할 수 있다. 각 전극(210, 220)은 반사율이 높은 재료를 포함하고, 내부 뱅크(410, 420)의 경사진 측면 상에 놓인 전극(210, 220)은 입사되는 광을 제1 기판(101)의 상부 방향으로 반사시킬 수 있다. 다만, 이에 제한되는 것은 아니다.
제4 절연층(550)은 제1 기판(101) 상에 전면적으로 배치될 수 있다. 제4 절연층(550)은 제1 기판(101) 상에 배치된 부재들 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(510), 제2 절연층(520), 제3 절연층(530) 및 제4 절연층(550) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 제1 절연층(510), 제2 절연층(520), 제3 절연층(530) 및 제4 절연층(550)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(Al2O3), 질화 알루미늄(AlN)등과 같은 무기물 절연성 물질을 포함할 수 있다. 또는, 이들은 유기물 절연성 물질로써, 아크릴 수지, 에폭시 수지, 페놀 수지, 폴리아마이드 수지, 폴리이미드 수지, 불포화 폴리에스테르 수지, 폴리페닐렌 수지, 폴리페닐렌설파이드 수지, 벤조사이클로부텐, 카도 수지, 실록산 수지, 실세스퀴옥산 수지, 폴리메틸메타크릴레이트, 폴리카보네이트, 폴리메틸메타크릴레이트-폴리카보네이트 합성수지 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
한편, 발광 소자(300)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(300)는 마이크로 미터(micro-meter) 또는 나노미터(nano-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다. 발광 소자(300)는 두 전극 상에 형성된 전계에 의해 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(300)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(300)는 로드, 와이어, 튜브 등의 형상을 가질 수 있다. 예시적인 실시예에서, 발광 소자(300)는 원통형 또는 로드형(rod)일 수 있다. 다만, 발광 소자(300)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(300)는 다양한 형태를 가질 수 있다.
발광 소자(300)는 반도체 코어(도 5의 'SC') 및 이를 둘러싸는 절연막(도 4의 '380')을 포함할 수 있다. 발광 소자(300)의 반도체 코어는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호를 전달 받고, 이를 특정 파장대의 광으로 방출할 수 있다.
도 4는 일 실시예에 따른 발광 소자의 개략도이다. 도 5는 도 4의 발광 소자의 개략적인 단면도이다. 도 4는 발광 소자(300)의 일부 영역이 절단된 개략도이고, 도 5는 발광 소자(300)를 연장된 일 방향으로 자른 단면도이다.
도 4 및 도 5를 참조하면, 발광 소자(300)는 복수의 반도체층들이 어느 다른 층의 외면을 부분적으로 둘러싸도록 형성될 수 있다. 발광 소자(300)는 적어도 일부 영역이 일 방향으로 연장된 반도체 코어(SC), 반도체 코어(SC)의 외면을 부분적으로 둘러싸는 절연막(380)을 포함할 수 있다.
발광 소자(300)는 제1 반도체층(310), 제2 반도체층(320), 활성층(330), 전극층(370) 및 절연막(380)을 포함할 수 있다. 발광 소자(300)의 반도체 코어(SC)는 적어도 제1 반도체층(310), 제2 반도체층(320) 및 활성층(330)을 포함할 수 있다. 또한, 도면과 같이 반도체 코어(SC)는 전극층(370)을 더 포함할 수 있다. 반도체 코어(SC)는 일 방향으로 연장된 제1 반도체층(310)과, 제1 반도체층(310)의 외면을 둘러싸며 순차적으로 적층된 활성층(330) 및 제2 반도체층(320)을 포함할 수 있다.
일 실시예에 따르면, 발광 소자(300)의 반도체 코어(SC)는 본체부(300A), 본체부(300A)와 연결된 제1 단부(300B) 및 제2 단부(300C)를 포함할 수 있다. 본체부(300A), 제1 단부(300B) 및 제2 단부(300C)는 반도체 코어(SC), 발광 소자(300) 또는 이들을 구성하는 반도체층들의 일 부분을 정의하기 위해 지칭된 것이며 이들은 각각 분리되는 것이 아닌 일체로 형성되어 하나의 반도체 코어(SC)를 구성할 것일 수 있다. 즉, 본체부(300A), 제1 단부(300B) 및 제2 단부(300C)는 반도체 코어(SC)의 일부 영역을 구분하여 지칭하는 것일 수 있다. 또한, 이하에서 서술되는 본체부(300A), 제1 단부(300B) 및 제2 단부(300C)는 반드시 복수의 반도체층들을 모두 포함하는 반도체 코어(SC)의 일부 영역을 지칭하기 위한 것으로 제한되지 않으며, 일부 구성, 예컨대 제1 반도체층(310), 활성층(330), 제2 반도체층(320) 등의 일부 영역을 지칭하기 위한 것으로 이해될 수도 있다.
반도체 코어(SC)의 본체부(300A)는 일 방향으로 연장된 형상을 가질 수 있다. 일 방향으로 연장된 본체부(300A)는 외면이 단면상 평탄하게 형성될 수 있다. 몇몇 실시예에서 본체부(300A)는 원통형, 로드형 또는 다각 기둥형의 형상을 가질 수 있으나, 이에 제한되지 않는다.
반도체 코어(SC)의 제1 단부(300B)는 본체부(300A)의 일 측에 연결된 부분일 수 있다. 제1 단부(300B)는 본체부(300A)와 달리 외면이 경사진 형상을 가질 수 있다. 제1 단부(300B)는 경사진 외면이 반도체 코어(SC)의 일 측 단부에서 만나도록 원추형의 형상을 가질 수 있다. 본체부(300A)와 제1 단부(300B)는 중심부에 배치된 제1 반도체층(310)을 중심으로 활성층(330), 제2 반도체층(320) 및 전극층(370)이 순차적으로 배치될 수 있다.
반도체 코어(SC)의 제2 단부(300C)는 본체부(300A)의 타 측에 연결된 부분일 수 있다. 제2 단부(300C)는 본체부(300A)와 실질적으로 동일한 형상을 갖되, 다른 직경을 갖고 연장된 형상일 수 있다. 일 실시예에 따르면, 반도체 코어(SC)의 본체부(300A)가 갖는 직경(WB)은 제2 단부(300C)의 최소 직경(WC) 및 최대 직경보다 클 수 있다. 제2 단부(300C)는 본체부(300A)보다 작은 폭을 갖도록 형성되며, 이들이 연결되는 부분에서 외면이 본체부(300A)의 외면으로부터 중심부를 향해 함몰된 형상을 가질 수 있다. 이에 따라, 반도체 코어(SC)는 본체부(300A)와 제2 단부(300C)가 연결된 부분에서 단차가 형성될 수 있다.
반도체 코어(SC)의 본체부(300A)와 달리, 제2 단부(300C)에는 제1 반도체층(310)만 포함할 수 있다. 즉, 본체부(300A)와 제2 단부(300C)는 제1 반도체층(310)을 기준으로 반도체 코어(SC)의 외면으로 갈수록 순차적으로 배치된 층들이 서로 다를 수 있다. 이에 따라 본체부(300A)의 직경(WB)은 제2 단부(300C)의 직경(WC)보다 클 수 있다. 뿐만 아니라, 후술할 바와 같이 제1 반도체층(310)의 본체부(300A)에 대응되는 부분은 제2 단부(300C)에 대응되는 부분보다 직경이 클 수 있다. 이는 발광 소자(300)의 제조 공정에서 제1 반도체층(310)을 성장할 때 형성된 구조일 수 있다.
반도체 코어(SC)를 이루는 복수의 층들에 대하여 보다 구체적으로 설명하면, 제1 반도체층(310)은 n형 반도체일 수 있다. 일 예로, 발광 소자(300)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(310)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(310)은 n형 도펀트가 도핑될 수 있으며, 일 예로 n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층(310)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(310)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
일 실시예에 따르면, 제1 반도체층(310)은 반도체 코어(SC)의 본체부(300A)에 대응하는 제1 부분(NR1), 제1 단부(300B)에 대응하는 제2 부분(NR2) 및 제2 단부(300C)에 대응하는 제3 부분(NR3)을 포함할 수 있다. 제1 부분(NR1)은 반도체 코어(SC)의 본체부(300A)와 같이, 일 방향으로 연장된 형상을 가질 수 있다. 제1 부분(NR1)은 실질적으로 본체부(300A)와 동일한 형상을 가질 수 있으나, 이에 제한되지 않고, 본체부(300A)는 위치에 따라 직경이 다를 수도 있다. 도면에서는 제1 부분(NR1)이 균일한 직경을 갖는 것이 도시되어 있으나, 몇몇 실시예에서 제1 부분(NR1)은 제2 부분(NR2)으로 갈수록 직경이 커지는 형상을 가질 수도 있다.
제2 부분(NR2)은 제1 부분(NR1)의 일 측에 위치하는 부분으로, 외면이 경사지게 형성될 수 있다. 제2 부분(NR2)은 제1 부분(NR1)의 일 측으로 연장되되, 단면상 측면이 경사지도록 형성될 수 있다. 즉, 제2 부분(NR2)은 원추형의 형상을 가질 수 있고, 제1 단부(300B)는 제2 부분(NR2)의 형상에 따라 원추형의 형상을 가질 수 있다. 다만, 이에 제한되지 않는다.
제3 부분(NR3)은 제1 부분(NR1)의 타 측에 위치하는 부분일 수 있다. 제3 부분(NR3)은 제1 부분(NR1)과 같이 일 방향으로 연장된 형상을 가질 수 있다. 일 실시예에 따르면, 제1 반도체층(310)은 제1 부분(NR1)의 직경이 제3 부분(NR3)의 직경보다 클 수 있다. 도면에 도시된 바와 같이, 제1 반도체층(310)의 제3 부분(NR3)은 제1 부분(NR1)보다 작은 직경을 갖고, 외면이 제1 부분(NR1)의 외면으로부터 중심을 향해 함몰된 형상을 가질 수 있다. 이러한 구조는 제1 반도체층(310)의 형성 공정 중 제3 부분(NR3)을 형성한 뒤 제1 반도체층(310)을 이루는 재료를 더 증착하여 제1 부분(NR1)을 형성함에 따른 것일 수 있다. 제1 반도체층(310)을 형성할 때, 일 방향으로 연장된 반도체 결정의 일부 영역에만 반도체 결정을 더 성장시킴으로써 제1 부분(NR1)이 형성된 것일 수 있다. 나아가, 제3 부분(NR3)은 제1 부분(NR1)과 인접한 영역으로부터 반대편 영역으로 갈수록 직경이 작아질 수 있다. 다만, 이에 제한되지 않는다.
제2 반도체층(320)은 후술하는 활성층(330)을 포함하여 제1 반도체층(310)의 제1 부분(NR1) 및 제2 부분(NR2)을 둘러싸도록 배치된다. 제2 반도체층(320)은 p형 반도체일 수 있으며 일 예로, 발광 소자(300)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(320)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(320)은 p형 도펀트가 도핑될 수 있으며, 일 예로 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예시적인 실시예에서, 제2 반도체층(320)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 반도체층(320)의 두께는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도면에서는 제1 반도체층(310)과 제2 반도체층(320)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에 따르면 활성층(330)의 물질에 따라 제1 반도체층(310)과 제2 반도체층(320)은 더 많은 수의 층, 예컨대 클래드층(clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
활성층(330)은 제1 반도체층(310)과 제2 반도체층(320) 사이에 배치된다. 활성층(330)은 제1 반도체층(310)의 제1 부분(NR1)을 둘러싸도록 배치되어, 반도체 코어(SC)의 본체부(300A)에서 제1 반도체층(310)과 제2 반도체층(320) 사이에 배치될 수 있다. 활성층(330)은 후술할 바와 같이 양자층을 포함하여 특정 파장대의 광을 방출할 수 있다. 상기 양자층에 포함된 물질의 함량에 따라 활성층(330)에서 방출되는 광의 파장대가 달라질 수 있다. 나아가, 활성층(330)의 상기 양자층에 포함된 물질의 함량은 활성층(330)이 배치되는 제1 반도체층(310)의 격자 상수(Lattice contact)에 따라 달라질 수 있다. 제1 반도체층(310)의 격자 상수는 제1 반도체층(310)의 이루는 물질 또는 제1 반도체층(310)의 직경이나 형상에 따라 달라질 수 있다.
제1 반도체층(310)은 단면상 외면이 평탄한 제1 부분(NR1)과, 단면상 외면이 경사지거나 다른 직경을 갖는 제2 부분(NR2) 및 제3 부분(NR3)을 포함하고, 이들 각각은 서로 다른 격자 상수를 가질 수도 있다. 활성층(330)이 제1 반도체층(310)을 전면적으로 둘러싸는 경우, 활성층(330)이 배치된 위치에 따라 상기 양자층에 포함된 물질의 함량이 달라져 서로 다른 파장대의 광을 방출할 수 있다. 일 실시예에 따른 발광 소자(300)는 활성층(330)이 제1 반도체층(310)의 제1 부분(NR1)에만 배치됨으로써, 동일한 함량의 물질을 갖는 양자층을 포함하여 일정한 파장대의 광을 방출할 수 있다. 또한, 활성층(330)은 제2 부분(NR2)에는 배치되지 않고, 제1 반도체층(310)의 제2 부분(NR2)은 제2 반도체층(320)과 접촉할 수 있다. 다만, 이에 제한되는 것은 아니며 몇몇 실시예에서 활성층(330)은 제1 반도체층(310)의 제2 부분(NR2)에도 배치될 수 있다.
활성층(330)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(330)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수개 적층된 구조일 수도 있다. 활성층(330)은 제1 반도체층(310) 및 제2 반도체층(320)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 일 예로, 활성층(330)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 활성층(330)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 활성층(330)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 상술한 바와 같이, 활성층(330)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 활성층(330)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 활성층(330)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 활성층(330)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 활성층(330)에서 방출되는 광은 발광 소자(300)의 길이방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 활성층(330)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
전극층(370)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(300)는 적어도 하나의 전극층(370)을 포함할 수 있다. 도 4 및 도 5에서는 발광 소자(300)가 하나의 전극층(370)을 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(300)는 더 많은 수의 전극층(370)을 포함하거나, 생략될 수도 있다. 후술하는 발광 소자(300)에 대한 설명은 전극층(370)의 수가 달라지거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
전극층(370)은 제2 반도체층(320) 상에 배치될 수 있다. 예를 들어, 전극층(370)은 제2 반도체층(320) 상에 직접 배치되어 외면을 둘러싸도록 형성될 수 있다. 전극층(370)은 제2 반도체층(320)과 실질적으로 동일한 동일한 형상을 가질 수 있다. 즉, 전극층(370)은 반도체 코어(SC)의 본체부(300A) 및 제1 단부(300B)에 배치되어 제1 반도체층(310)의 제1 부분(NR1) 및 제2 부분(NR2)에 대응되어 배치될 수 있다.
전극층(370)은 발광 소자(300)가 전극(210, 220) 또는 접촉 전극(260)과 전기적으로 연결될 때, 발광 소자(300)와 전극 또는 접촉 전극 사이의 저항을 감소시킬 수 있다. 전극층(370)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(370)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(370)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 전극층(370)은 동일한 물질을 포함할 수 있고, 서로 다른 물질을 포함할 수도 있으며, 이에 제한되는 것은 아니다.
절연막(380)은 반도체 코어(SC)의 외면에 배치된다. 절연막(380)은 반도체 코어(SC)의 외면을 둘러싸도록 배치되며, 이를 보호하는 기능을 수행할 수 있다. 상술한 바와 같이, 발광 소자(300)는 제1 전극(210) 및 제2 전극(220)과 전기적으로 연결될 수 있고, 발광 소자(300)의 외면은 다른 층들, 예를 들어 제1 절연층(510), 제2 절연층(520) 및 접촉 전극(260)들과 직접 접촉할 수도 있다. 절연막(380)은 발광 소자(300)와 접촉하는 다른 층들로부터 반도체 코어(SC)를 보호할 수 있다.
절연막(380)의 두께는 10nm 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(380)의 두께는 40nm 내외일 수 있다.
절연막(380)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon nitride, SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Aluminum nitride, AlN), 산화알루미늄(Aluminum oxide, Al2O3), 또는 유기 절연 물질 등을 포함할 수 있다. 이에 따라 활성층(330)이 발광 소자(300)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(380)은 활성층(330)을 포함하여 발광 소자(300)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
또한, 몇몇 실시예에서, 절연막(380)은 외면이 표면처리될 수 있다. 발광 소자(300)는 표시 장치(10)의 제조 시, 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(300)가 잉크 내에서 인접한 다른 발광 소자(300)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(380)은 표면이 소수성 또는 친수성 처리될 수 있다.
한편, 절연막(380)은 반도체 코어(SC)의 외면 중 적어도 측면이 경사지거나 단차가 형성된 영역을 둘러싸는 부분을 포함할 수 있다. 일 실시예에 따르면, 절연막(380)은 반도체 코어(SC)의 제1 단부(300B)를 둘러싸는 제1 절연막(380A) 및 제2 단부(300C)를 둘러싸는 제2 절연막(380B)을 포함할 수 있다. 제1 절연막(380A)은 반도체 코어(SC)의 전극층(370) 상에 직접 배치되고, 제2 절연막(380B)은 제1 반도체층(310)의 제3 부분(NR3)을 둘러싸도록 배치될 수 있다.
절연막(380)은 발광 소자(300)가 균일한 직경을 가질 수 있도록 경사지거나 단차가 형성된 반도체 코어(SC)의 외면을 둘러싸도록 배치될 수 있다. 일 실시예에서, 절연막(380)은 반도체 코어(SC)의 본체부(300A) 외면에는 배치되지 않고, 외면이 경사진 제1 단부(300B)를 둘러싸는 제1 절연막(380A)과 단차가 형성된 제2 단부(300C)의 외면을 둘러싸는 제2 절연막(380B)을 포함할 수 있다. 일 실시예에 따르면, 제1 절연막(380A)과 제2 절연막(380B)은 반도체 코어(SC)의 외면의 형상에 대응하여 두께가 달라질 수 있고, 발광 소자(300)는 반도체 코어(SC)의 형상에 무관하게 균일한 직경을 가질 수 있다.
예를 들어, 제1 단부(300B)는 본체부(300A)와 연결된 일 측으로부터 반대편 타 측으로 갈수록 직경이 작아질 수 있고, 제1 단부(300B)를 둘러싸는 제1 절연막(380A)은 제1 단부(300B)의 일 측으로부터 타 측으로 갈수록 두께가 증가할 수 있다. 즉, 제1 단부(300B)의 직경과 제1 절연막(380A)의 두께의 합은 실질적으로 일정할 수 있다. 이와 유사하게, 제2 단부(300C)는 본체부(300A)보다 작은 폭을 가짐과 동시에 측면이 경사지게 형성될 수 있고, 제2 절연막(380B)의 두께는 위치에 따라 변할 수 있다. 다만, 제2 단부(300C)의 직경과 제2 절연막(380B)의 두께의 합은 실질적으로 일정할 수 있다.
일 실시예에 따르면, 제1 절연막(380A)의 최대 두께(IW1)는 제2 절연막(380B)의 최대 두께(IW2)보다 크되, 이들은 외면이 경사지지 않도록 균일한 직경을 가질 수 있다. 상술한 바와 같이 제1 절연막(380A)과 제2 절연막(380B)의 두께는 반도체 코어(SC)의 제1 단부(300B) 및 제2 단부(300C)의 직경과의 합이 일정하도록 변할 수 있다. 제1 단부(300B)는 본체부(300A)로부터 반대편으로 갈수록 원추형의 형상을 가짐에 따라, 제1 단부(300B)의 최소 직경은 제2 단부(300C)의 최소 직경(WC)보다 작을 수 있다. 이에 따라, 제1 단부(300B)를 둘러싸는 제1 절연막(380A)의 최대 두께(IW1)는 제2 단부(300C)를 둘러싸는 제2 절연막(380B)의 최대 두께(IW2)보다 클 수 있다. 반대로, 제1 단부(300B)는 본체부(300A)와 연결된 부분에서 본체부(300A)와 동일한 직경을 갖고, 제2 단부(300C)는 본체부(300A)의 직경(WA)보다 작은 직경을 갖는다. 이에 따라 제1 절연막(380A)의 최소 두께는 제2 절연막(380B)의 최소 두께보다 작을 수 있다.
예시적인 실시예에서, 제1 절연막(380A)과 제2 절연막(380B)은 각각 외면이 반도체 코어(SC)의 본체부(300A)가 갖는 외면과 단면 상 평탄한 면을 형성할 수 있다. 즉, 제1 절연막(380A), 제2 절연막(380B) 및 본체부(300A)는 단면 상 외면이 동일 선 상에 놓일 수 있다. 반도체 코어(SC)는 측면이 경사진 제1 단부(300B)와, 본체부(300A)의 외면으로부터 함몰되어 본체부(300A)보다 작은 폭을 갖는 제2 단부(300C)를 포함할 수 있다. 즉, 반도체 코어(SC)는 제1 반도체층(310)의 형상에 따라 본체부(300A)를 기준으로 측면이 경사지거나 단차가 형성될 수 있다. 일 실시예에 따른 발광 소자(300)는 반도체 코어(SC)의 경사지거나 단차가 형성된 부분에 대응하여 절연막(380)이 형성될 수 있다.
제1 절연막(380A)과 제2 절연막(380B)은 제1 단부(300B)와 제2 단부(300C)를 둘러싸며, 이들 각각의 외면은 본체부(300A)의 외면과 동일 면 상에 놓일 수 있다. 즉, 제1 절연막(380A)과 제2 절연막(380B)은 위치에 따라 두께가 변하되, 이들의 외면이 갖는 직경은 일정할 수 있다. 일 실시예에 따르면, 제1 절연막(380A)과 제2 절연막(380B)은 반도체 코어(SC)의 외면이 갖는 단차를 보상하도록 배치될 수 있고, 발광 소자(300)는 균일한 직경을 갖고 일 방향으로 연장된 형상을 가질 수 있다.
발광 소자(300)가 측면이 경사지거나 단차가 형성될 경우 하부에 배치된 제1 절연층(510)과의 사이에 빈 공간이 형성될 수 있다. 다만, 일 실시예에 따른 발광 소자(300)는 반도체 코어(SC)의 외면에 배치된 절연막(380)을 포함하여 발광 소자(300)는 하부에 빈 공간이 형성되지 않으며 제1 절연층(510) 상에 배치될 수 있고, 발광 소자(300)의 양 단부와 접촉하는 접촉 전극(260)은 재료의 단선이나 접촉 불량이 최소화될 수 있다.
제2 절연막(380B)은 제1 반도체층(310)의 제3 부분(NR3)을 둘러싸도록 배치되되, 제1 반도체층(310)의 하면은 노출되도록 배치될 수 있다. 제1 반도체층(310)의 노출된 하면은 표시 장치(10)의 제2 접촉 전극(262)과 직접 접촉할 수 있다. 또한, 제2 절연막(380B)은 본체부(300A)의 하면에 노출된 활성층(330), 제2 반도체층(320) 및 전극층(370)과도 직접 접촉할 수 있다. 제2 절연막(380B)은 발광 소자(300)의 일 단부로 제1 반도체층(310)과 접촉하는 제2 접촉 전극(262)이 제2 반도체층(320)과 직접 접촉하는 것을 방지할 수 있다. 즉, 절연막(380)은 반도체 코어(SC)의 외면을 둘러싸도록 배치되어 제1 접촉 전극(261) 및 제2 접촉 전극(262)의 단락을 방지할 수도 있다. 나아가, 제2 절연막(380B)은 반도체 코어(SC) 제2 단부(300C)의 측면을 둘러싸도록 배치되므로, 발광 소자(300)의 제조 공정 중 반도체 코어(SC)의 제2 단부(300C), 즉 제1 반도체층(310)이 손상되는 것을 방지할 수도 있다.
한편, 도면에 도시된 바와 같이, 절연막(380)은 평탄한 외면을 갖는 반도체 코어(SC)의 본체부(300A)에는 배치되지 않을 수 있다. 이에 따라, 발광 소자(300)는 반도체 코어(SC)의 일부분으로 본체부(300A)는 외면이 노출되도록 절연막(380)이 배치될 수 있다. 다만, 이에 제한되지 않는다. 몇몇 실시예에서 절연막(380)은 반도체 코어(SC)의 본체부(300A)를 둘러싸도록 배치된 부분을 더 포함할 수 있다. 이 경우, 제1 절연막(380A)과 제2 절연막(380B)은 상기 본체부(300A)를 둘러싸는 부분과 함께 평탄한 외면을 형성할 수 있다. 이에 대한 설명은 다른 실시예가 참조된다.
발광 소자(300)는 길이(H)가 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 또한, 발광 소자(300)의 직경은 300nm 내지 700nm의 범위를 갖고, 발광 소자(300)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다. 다만, 이에 제한되지 않고, 표시 장치(10)에 포함되는 복수의 발광 소자(300)들은 활성층(330)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 바람직하게는 발광 소자(300)의 직경은 500nm 내외의 범위를 가질 수 있다.
도 6은 도 3의 Q1부분의 확대도이다.
도 6은 도 3에서 제1 전극(210)과 제2 전극(220) 사이에 배치된 발광 소자(300)를 확대하여 도시하고 있다. 도 6을 참조하면, 발광 소자(300)는 제1 전극(210)과 제2 전극(220) 사이에서 제1 절연층(510) 상에 배치될 수 있다. 발광 소자(300)는 제1 절연층(510) 및 제2 절연층(520) 사이에 배치되며, 외면이 부분적으로 각각 제1 절연층(510) 및 제2 절연층(520)과 직접 접촉할 수 있다.
발광 소자(300)의 활성층(330)은 제1 반도체층(310)의 제1 부분(NR1)을 감싸도록 배치되고, 활성층(330)에서 생성된 광은 적어도 발광 소자(300)의 측면으로 방출될 수 있다. 상기 광들은 제2 절연층(520), 제3 절연층(530) 등을 투과하여 제1 기판(101)의 상부 방향으로 진행할 수 있다. 다만, 이에 제한되지 않고, 발광 소자(300)에서 방출된 광들 중 일부는 양 단부를 통해 방출될 수도 있다. 이 경우, 발광 소자(300)의 양 단부에서 방출된 광들은 제1 내부 뱅크(410) 및 제2 내부 뱅크(420) 상에 배치된 전극(210, 220)에서 반사될 수 있다.
한편, 상술한 바와 같이, 발광 소자(300)는 외면이 경사지거나 단차가 형성된 반도체 코어(SC)를 포함하고, 반도체 코어(SC)의 외면이 갖는 단차를 보상하도록 배치되는 절연막(380)을 포함한다. 일 실시예에 따르면, 표시 장치(10)에 포함된 발광 소자(300)는 적어도 제1 절연층(510)과 접촉하는 일 면은 평탄한 면을 가질 수 있다. 도면에 도시된 바와 같이, 발광 소자(300)는 단면상 제1 절연층(510)을 향하는 하면과 제2 절연층(520)을 향하는 상면을 포함할 수 있다.
발광 소자(300)는 외면 중 일부분으로 상기 하면의 적어도 일부분은 제1 절연층(510)과 직접 접촉할 수 있다. 발광 소자(300)가 제1 절연층(510)과 직접 접촉하는 면은 반도체 코어(SC)의 본체부(300A) 및 절연막(380)을 포함하여 평탄한 면을 포함할 수 있다. 상술한 바와 같이, 발광 소자(300)의 절연막(380)은 반도체 코어(SC)의 외면에 형성된 경사진 면이나 단차를 보상하도록 배치될 수 있고, 제1 절연층(510) 상에 배치되는 발광 소자(300)는 적어도 제1 절연층(510)과 접촉하는 면은 평탄한 면을 형성할 수 있다. 발광 소자(300)의 제1 절연층(510)과 직접 접촉하는 부분은 제1 절연막(380A) 및 제2 절연막(380B)일 수 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(300)는 절연막(380)이 배치되지 않고 노출된 반도체 코어(SC)의 본체부(300A)가 제1 절연층(510)과 직접 접촉할 수도 있다.
또한, 상술한 바와 같이 제1 절연층(510)은 상면이 하부에 배치된 전극(210, 220)에 따라 단차가 형성될 수 있고, 발광 소자(300)의 상기 하면과 제1 절연층(510) 사이에는 공간이 형성될 수 있다. 몇몇 실시예에서, 상기 공간에는 제2 절연층(520)이 충진될 수 있고, 이 경우 발광 소자(300)의 상기 하면은 부분적으로 제2 절연층(520)과 직접 접촉할 수 있다. 제2 절연층(520)과 접촉하는 부분은 절연막(380)을 포함하여 반도체 코어(SC)의 본체부(300A)일 수 있으나, 이에 제한되지 않는다.
한편, 발광 소자(300)는 반도체 코어(SC)의 제1 단부(300B)가 제1 전극(210)과 두께 방향으로 중첩하도록 배치되고, 제2 단부(300C)는 제2 전극(220)과 두께 방향으로 중첩하도록 배치될 수 있다. 일 실시예에 따르면, 발광 소자(300)의 길이(H)는 제1 전극(210)과 제2 전극(220)의 간격보다 클 수 있다. 다만, 이에 제한되지 않는다.
한편, 발광 소자(300)는 일 단부는 제1 접촉 전극(261)과 접촉하고, 타 단부는 제2 접촉 전극(262)과 접촉할 수 있다. 예를 들어, 발광 소자(300)는 반도체 코어(SC)의 제1 단부(300B)가 위치하는 일 단부는 제1 접촉 전극(261)과 접촉하고, 반도체 코어(SC)의 제2 단부(300C)가 위치하는 타 단부는 제2 접촉 전극(262)과 접촉할 수 있다.
후술할 바와 같이, 제1 접촉 전극(261)과 제2 접촉 전극(262)을 형성하는 공정에서 발광 소자(300)는 제2 절연층(520)과 함께 패터닝 되며 절연막(380)의 일부분이 제거될 수 있다. 일 예로, 발광 소자(300)의 절연막(380)은 제2 절연층(520)과 접촉하는 부분, 또는 단면상 상부에 위치하는 제1 절연막(380A)과 제2 절연막(380B)이 부분적으로 제거되고, 반도체 코어(SC)가 일부 노출될 수 있다. 예를 들어, 제1 절연막(380A)은 반도체 코어(SC)의 제1 단부(300B)의 측면이 부분적으로 노출되도록 제거되고, 제1 단부(300B)와 제1 절연층(510) 사이에 위치하는 제1 잔부(380A1) 및 제1 단부(300B)와 제2 절연층(520) 사이에 위치하는 제2 잔부(380A2)를 포함할 수 있다. 제2 절연막(380B)은 반도체 코어(SC)의 제2 단부(300C)의 측면이 부분적으로 노출되도록 제거되고, 제2 단부(300C)와 제1 절연층(510) 사이에 위치하는 제3 잔부(380B1) 및 제2 단부(300C)와 제2 절연층(520) 사이에 위치하는 제4 잔부(380B2)를 포함할 수 있다. 반도체 코어(SC)는 제1 단부(300B)의 전극층(370) 일부와 제2 단부(300C)의 제1 반도체층(310) 일부가 노출될 수 있다.
제1 접촉 전극(261)은 발광 소자(300)의 일 단부로써, 노출된 제1 단부(300B) 및 제1 절연막(380A)의 제1 잔부(380A1)와 제2 잔부(380A2)와 접촉할 수 있다. 제2 접촉 전극(262)은 발광 소자(300)의 타 단부로써, 노출된 제2 단부(300C) 및 제2 절연막(380B)의 제3 잔부(380B1) 및 제4 잔부(380B2)와 접촉할 수 있다. 제1 접촉 전극(261)과 제2 접촉 전극(262)은 각각 발광 소자(300)의 일 단부 및 타 단부와 접촉하여 복수의 접촉면(CSA, CSB)을 형성할 수 있다.
접촉면(CSA, CSB)은 제1 접촉 전극(261)이 형성하는 제1 접촉면(CSA)과 제2 접촉 전극(262)이 형성하는 제2 접촉면(CSB)을 포함할 수 있다. 또한, 일 실시예에 따르면, 제1 접촉면(CSA)과 제2 접촉면(CSB)은 각각 발광 소자(300)의 반도체 코어(SC) 및 절연막(380)과 접촉하여 서로 평행하지 않은 면들을 포함할 수 있다. 예를 들어, 제1 접촉면(CSA)은 반도체 코어(SC)의 제1 단부(300B)가 형성하는 제1 면(CS1), 제1 절연막(380A)의 제1 잔부(380A1)가 형성하는 제2 면(CS2) 및 제2 잔부(380A2)가 형성하는 제3 면(CS3)을 포함할 수 있다. 제2 접촉면(CSB)은 반도체 코어(SC)의 제2 단부(300C)가 형성하는 제4 면(CS4) 및 제5 면(CS5), 제2 절연막(380B)의 제3 잔부(380B1)가 형성하는 제6 면(CS6) 및 제4 잔부(380B2)가 형성하는 제7 면(CS7)을 포함할 수 있다.
제1 접촉면(CSA)의 제1 면(CS1)은 제1 접촉 전극(261)과 반도체 코어(SC)의 제1 단부(300B)가 접촉하는 면으로, 발광 소자(300)는 제1 면(CS1)에서 제1 접촉 전극(261)을 통해 전기 신호를 전달 받을 수 있다. 제1 면(CS1)은 제1 단부(300B)의 경사진 면을 따라 형성될 수 있다. 일 실시예에 따르면, 제1 접촉 전극(261)이 발광 소자(300)의 일 단부와 접촉하여 형성하는 제1 접촉면(CSA)은 제1 기판(101), 또는 제1 평탄화층(109)의 상면과 평행하지 않는 제1 면(CS1)을 포함할 수 있다.
이와 유사하게, 제2 접촉면(CSB)의 제4 면(CS4) 및 제5 면(CS5)은 제2 접촉 전극(262)과 반도체 코어(SC)의 제2 단부(300C)가 접촉하는 면으로, 발광 소자(300)는 제4 면(CS4) 및 제5 면(CS5)에서 제2 접촉 전극(262)을 통해 전기 신호를 전달 받을 수 있다. 제4 면(CS4)은 제2 절연층(520) 형성 공정에서 노출된 제2 단부(300C), 또는 제1 반도체층(310)의 측면 중 일부이고, 제5 면(CS5)은 발광 소자(300)의 하면 중 일부로써 제1 반도체층(310)의 하면일 수 있다. 제4 면(CS4)은 제2 단부(300C)의 경사진 면을 따라 형성될 수 있다. 일 실시예에 따르면, 제2 접촉 전극(262)이 발광 소자(300)의 타 단부와 접촉하여 형성하는 제2 접촉면(CSB)은 제1 기판(101), 또는 제1 평탄화층(109)의 상면과 평행하지 않은 제4 면(CS4)을 포함할 수 있다.
또한, 제1 접촉면(CSA)과 제2 접촉면(CSA2)은 제1 기판(101) 또는 제1 평탄화층(109)의 상면과 수직인 접촉면들을 더 포함할 수 있다. 예를 들어, 제1 접촉 전극(261)과 제1 잔부(380A1)가 형성하는 제2 면(CS2)과 제2 잔부(380B1)가 형성하는 제3 면(CS3)은 제1 기판(101)의 상면에 수직일 수 있다. 제2 접촉 전극(262)과 제3 잔부(380B1)가 형성하는 제6 면(CS6)과 제4 잔부(380B2)가 형성하는 제7 면(CS7)은 제1 기판(101)의 상면에 수직일 수 있다.
일 실시예에 따른 발광 소자(300)는 반도체 코어(SC)의 경사진 측면 및 단차를 보상할 수 있도록 제1 절연막(380A)과 제2 절연막(380B)을 포함할 수 있다. 표시 장치(10)에 포함된 발광 소자(300)는 제1 절연막(380A)과 제2 절연막(380B)이 반도체 코어(SC)와 제1 절연층(510) 사이에 위치하는 제1 잔부(380A1) 및 제3 잔부(380B1)를 포함할 수 있다. 발광 소자(300)의 양 단부와 접촉하는 제1 접촉 전극(261)과 제2 접촉 전극(262)은 각각 반도체 코어(SC)와 제1 절연층(510) 사이에 위치하는 제1 잔부(380A1) 및 제3 잔부(380B1)와 접촉하도록 배치될 수 있다. 제1 잔부(380A1)와 제3 잔부(380B1)는 발광 소자(300)의 양 단부와 제1 절연층(510) 사이에 형성될 수 있는 빈 공간을 충진할 수 있고, 접촉 전극(261, 262)이 형성될 때 상기 빈 공간에 의한 재료의 단선을 방지할 수 있다. 즉, 일 실시예에 따른 발광 소자(300)는 제1 절연막(380A)과 제2 절연막(380B)을 포함하여 접촉 전극(261, 262)들과 원활한 접촉을 형성할 수 있다.
또한, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 제2 잔부(380A2) 및 제4 잔부(380B4)와도 접촉할 수 있다. 일 실시예에 따르면, 제2 잔부(380A2) 및 제4 잔부(380B2)는 접촉 전극(261, 262)의 형성 공정에서 발광 소자(300)의 절연막(380) 중 제거되지 않고 남게되어 제2 절연층(520)과 직접 접촉하는 부분일 수 있다. 발광 소자(300)는 반도체 코어(SC)의 본체부(300A)가 절연막(380)에 의해 둘러싸이지 않고 노출될 수 있다. 제2 절연층(520)과 반도체 코어(SC) 사이에 제2 잔부(380A2) 및 제4 잔부(380B2)가 배치됨에 따라, 제1 접촉 전극(261)과 제2 접촉 전극(262)이 본체부(300A)와 직접 접촉하는 것을 방지할 수 있다. 예를 들어, 제4 잔부(380B2)는 제2 접촉 전극(262)이 본체부(300A)의 전극층(370) 또는 제2 반도체층(320)과 직접 접촉하는 것을 방지하여 제1 접촉 전극(261)과 제2 접촉 전극(262) 사이의 단락을 방지할 수 있다.
제2 절연층(520)은 발광 소자(300)의 측면을 둘러싸도록 배치될 수 있다. 일 실시예에 따르면, 제2 절연층(520)은 발광 소자(300)의 측면으로 반도체 코어(SC)의 본체부(300A) 및 절연막(380)의 일부분과 직접 접촉할 수 있다. 반도체 코어(SC)의 본체부(300A)는 절연막(380)이 둘러싸지 않고 노출될 수 있으며, 제2 절연층(520)과 직접 접촉할 수 있다. 특히, 본체부(300A)는 발광 소자(300) 상에 배치된 제2 절연층(520)에 더하여 발광 소자(300)와 제1 절연층(510)사이에 배치된 제2 절연층(520)과도 직접 접촉할 수 있다.
제2 절연층(520)은 발광 소자(300)의 절연막(380)이 제2 잔부(380A2) 및 제4 잔부(380B2)를 포함할 수 있도록 소정의 폭을 갖고 형성될 수 있다. 일 실시예에 따르면, 제2 절연층(520)의 폭(DW)은 반도체 코어(SC)의 본체부(300A)의 폭 또는 길이(HA)보다 클 수 있다. 이에 따라 반도체 코어(SC)는 제1 단부(300B) 및 제2 단부(300C)만 부분적으로 노출되고, 본체부(300A)는 노출되지 않을 수 있다.
일 실시예에 따르면, 발광 소자(300)는 절연막(380)을 포함함에 따라 반도체 코어(SC)와 제1 절연층(510) 사이에 공간이 형성되지 않을 수 있고, 발광 소자(300)의 양 단부와 접촉하는 접촉 전극(261, 262)들은 발광 소자(300)와 제1 절연층(510) 사이에서 발생할 수 있는 언더컷(undercut)이 방지될 수 있다. 표시 장치(10)는 발광 소자(300)와 접촉 전극(261, 262)이 매끄러운 접촉면을 가질 수 있고, 접촉 전극(261, 262)을 이루는 재료의 단선이 방지될 수 있다.
한편, 발광 소자(300)는 반도체 결정을 성장시켜 반도체층을 형성하는 에피택셜 성장법(Epitaxial growth)으로 제조될 수 있다. 발광 소자(300)는 하부 기판 상에서 제1 반도체층(310), 활성층(330), 제2 반도체층(320) 및 전극층(370)을 순차적으로 형성한 뒤, 이들의 외면을 부분적으로 둘러싸는 절연막(380)을 형성하여 제조될 수 있다.
이하에서는 다른 도면들을 참조하여, 일 실시예에 따른 발광 소자(300)의 제조 공정에 대하여 설명하기로 한다.
도 7 내지 도 14는 일 실시예에 따른 발광 소자의 제조 공정을 나타내는 단면도들이다.
도 7 내지 도 14를 참조하면, 일 실시예에 따른 발광 소자(300)는 하부 기판 상에 반도체 코어(SC)를 성장시키고, 반도체 코어(SC)의 외면을 둘러싸는 절연막(380)을 형성하여 제조될 수 있다. 절연막(380)을 형성하는 공정에서, 절연막(380)은 반도체 코어(SC)의 측면이 경사지거나 단차가 형성되더라도 발광 소자(300)의 외면이 평탄한 면을 갖도록 형성될 수 있다.
먼저, 도 7에 도시된 바와 같이, 베이스 기판(2100) 및 베이스 기판(2100) 상에 형성된 버퍼 물질층(2200)을 포함하는 하부 기판(2000)을 준비하고, 하부 기판(2000) 상에 서브 반도체층(3100) 및 마스크층(1600)을 형성한다.
베이스 기판(2100)은 사파이어 기판(Al2O3) 및 유리와 같은 투명성 기판을 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, GaN, SiC, ZnO, Si, GaP 및 GaAs 등과 같은 도전성 기판으로 이루어질 수도 있다. 이하에서는, 베이스 기판(2100)이 사파이어 기판(Al2O3)인 경우를 예시하여 설명한다.
베이스 기판(2100) 상에는 복수의 반도체층들이 형성될 수 있다. 에피택셜법에 의해 성장되는 복수의 반도체층들은 시드 결정을 성장시켜 형성될 수 있다. 여기서, 반도체층을 형성하는 방법은 전자빔 증착법, 물리적 기상 증착법(Physical vapor deposition, PVD), 화학적 기상 증착법(Chemical vapor deposition, CVD), 플라즈마 레이저 증착법(Plasma laser deposition, PLD), 이중형 열증착법(Dual-type thermal evaporation), 스퍼터링(Sputtering), 금속-유기물 화학기상 증착법(Metal organic chemical vapor deposition, MOCVD) 등일 수 있으며, 바람직하게는, 금속-유기물 화학기상 증착법(MOCVD)에 의해 형성될 수 있다. 다만, 이에 제한되지 않는다. 이하에서는, 복수의 반도체층을 형성하는 방법이나 공정 조건 등에 대하여는 생략하여 설명하며, 발광 소자(300)의 제조방법의 순서나 적층 구조에 대하여 상세히 설명하기로 한다.
베이스 기판(2100) 상에는 버퍼 물질층(2200)이 형성된다. 도면에서는 버퍼 물질층(2200)이 한층 적층된 것을 도시하고 있으나, 이에 제한되지 않으며, 복수의 층을 형성할 수도 있다. 버퍼 물질층(2200)은 제1 반도체층(310)과 베이스 기판(2100)의 격자 상수 차이를 줄이기 위해 배치될 수 있다.
일 예로, 버퍼 물질층(2200)은 언도프드(Undoped) 반도체를 포함할 수 있으며, 실질적으로 제1 반도체층(310)과 동일한 물질을 포함하되, n형 또는 p형으로 도핑되지 않은 물질일 수 있다. 예시적인 실시예에서, 버퍼 물질층(2200)은 도핑되지 않은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 제한되지 않는다. 또한, 버퍼 물질층(2200)은 베이스 기판(2100)에 따라 생략될 수도 있다.
버퍼 물질층(2200) 상에는 서브 반도체층(3100)이 형성될 수 있다. 서브 반도체층(3100)은 제1 반도체층(310)과 동일한 재료를 포함할 수 있다. 일 예로, 서브 반도체층(3100)은 n형 반도체층을 포함할 수 있다. 서브 반도체층(3100)은 에피택셜 성장법으로 형성되는 제1 반도체층(310)의 시드 결정을 제공할 수 있다.
마스크층(1600)은 서브 반도체층(3100) 상에 형성될 수 있다. 마스크층(1600)은 제1 반도체층(310)이 성장하는 공간을 제공할 수 있다. 마스크층(1600)은 서브 반도체층(3100)을 일부 노출하는 식각홀(hole)이 형성되고, 서브 반도체층(3100)에서 식각홀(hole)을 통해 성장된 결정은 제1 반도체층(310)을 형성할 수 있다. 일 실시예에서, 마스크층(1600)은 제1 마스크층(1610), 제2 마스크층(1620) 및 제3 마스크층(1630)을 포함할 수 있다. 제1 마스크층(1610)은 서브 반도체층(3100) 상에 형성되고, 그 위에 제2 마스크층(1620)과 제3 마스크층(1630)이 순차적으로 형성될 수 있다.
서브 반도체층(3100)이 제1 마스크층(1610)과 제2 마스크층(1620)을 통해 성장된 부분은 제1 반도체층(310)의 제3 부분(NR3)일 수 있다. 제3 부분(NR3)의 형상은 제1 마스크층(1610)과 제2 마스크층(1620)에 형성된 식각홀(hole)의 형상과 실질적으로 같을 수 있다. 후술할 바와 같이 제1 반도체층(310)은 제3 부분(NR3)이 제1 마스크층(1610)과 제2 마스크층(1620)에 형성된 식각홀(hole)과 같이 좁은 폭을 갖고, 제1 부분(NR1) 및 제2 부분(NR2)은 후속 공정에서 반도체 결정들이 더 성장되어 형성될 수 있다. 이에 따라 제1 반도체층(310)은 제3 부분(NR3)이 제1 부분(NR1)보다 좁은 폭을 갖고 일 방향으로 연장된 형상을 가질 수 있다.
또한, 몇몇 실시예에서, 제1 반도체층(310)의 제3 부분(NR3)이 특정 길이를 갖기 위해, 제1 마스크층(1610)과 제2 마스크층(1620)은 소정의 두께를 갖고 형성될 수 있다. 제1 마스크층(1610)은 제2 마스크층(1620)보다 두꺼울 수 있으며, 이들의 두께는 전체적으로 300nm 이상일 수 있다. 다만, 이에 제한되지 않는다.
서브 반도체층(3100)이 제3 마스크층(1630)의 식각홀(hole)을 통해 성장된 부분은 제1 반도체층(310)의 제1 부분(NR1) 및 제2 부분(NR2)일 수 있다. 다만, 제1 반도체층(310)의 제1 부분(NR1)과 제2 부분(NR2)은 후속 공정에서 제1 반도체층(310)을 이루를 재료를 더 증착하여 형성되고, 제3 마스크층(1630)에 형성된 식각홀(hole)의 형상과 다를 수 있다. 이에 따라 제1 반도체층(310)의 제3 부분(NR3)의 직경은 제1 부분(NR1) 및 제2 부분(NR2)과 다를 수 있다.
제1 마스크층(1610), 제2 마스크층(1620) 및 제3 마스크층(1630)을 이루는 재료는 특별히 제한되지 않으며, 몇몇 실시예에서 제1 마스크층(1610), 제2 마스크층(1620) 및 제3 마스크층(1630)은 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx) 또는 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 어느 하나를 포함할 수 있다.
식각홀(hole)은 제3 마스크층(1630), 제2 마스크층(1620) 및 제1 마스크층(1610)을 관통하여 서브 반도체층(3100)의 적어도 일부 영역을 노출한다. 서브 반도체층(3100)은 식각홀(hole)을 통해 결정이 성장함으로써 제1 반도체층(310)을 형성할 수 있다.
식각홀(hole)은 마스크층(1600)에서 복수개 형성될 수 있고, 이들은 서로 이격되도록 형성될 수 있다. 식각홀(hole)이 이격된 간격과 직경은 특별히 제한되지 않는다. 서브 반도체층(3100)의 식각홀(hole)에 의해 노출된 부분의 직경은 식각홀(hole)이 이격된 간격보다 작을 수 있다. 몇몇 실시예에서 서브 반도체층(3100)의 식각홀(hole)에 의해 노출된 부분의 직경과 식각홀(hole)이 이격된 간격의 비는 1:2.5 내지 1:3의 비율을 가질 수 있다.
한편, 예시적인 실시예에서, 식각홀(hole)에 의해 노출된 마스크층(1600)의 내측 측벽은 서브 반도체층(3100)의 상면으로부터 경사지게 형성될 수 있다. 즉, 제3 마스크층(1630)으로부터 제1 마스크층(1610)으로 갈수록 식각홀(hole)의 직경은 작아질 수 있다. 이에 따라, 식각홀(hole)을 따라 형성된 제1 반도체층(310)은 외측면이 경사지도록 형성될 수 있다. 나아가, 제1 반도체층(310)이 제3 부분(NR3)보다 제1 부분(NR1) 및 제2 부분(NR2)의 직경이 더 크게 형성될 수 있다.
식각홀(hole)을 형성하는 공정은 특별히 제한되지 않고, 통상적인 공정을 통해 수행될 수 있다. 예를 들어, 식각홀(hole)을 형성하는 공정은 건식식각법, 습식식각법, 반응성 이온 에칭법(Reactive ion etching, RIE), 유도 결합 플라즈마 반응성 이온 에칭법(Inductively coupled plasma reactive ion etching, ICP-RIE) 등일 수 있다.
다음으로, 도 8 및 도 9를 참조하면, 서브 반도체층(3100)으로부터 식각홀(hole)을 따라 성장된 제1 반도체층(310)을 형성한다. 제1 반도체층(310)을 형성하는 공정은 서브 반도체층(3100)의 반도체 결정을 성장시켜 제1 서브 반도체층(310')을 형성하는 단계 및 제3 마스크층(1630)을 제거하고 제1 서브 반도체층(310')에 반도체 재료를 증착시켜 제1 반도체층(310)을 형성하는 단계를 포함한다. 제3 마스크층(1630)을 제거하는 공정은 통상적으로 수행될 수 있는 공정일 수 있다. 일 예로 상기 공정은 반응성 이온 에칭(Reactive ion etching, RIE), 유도 결합 플라즈마 반응성 이온 에칭법(Inductively coupled plasma reactive ion etching, ICP-RIE) 등일 수 있으나, 이에 제한되지 않는다. 이에 대한 자세한 설명은 생략하기로 한다.
먼저 도 8에 도시된 바와 같이, 서브 반도체층(3100)의 반도체 결정을 마스크층(1600)의 식각홀(hole)을 따라 성장시켜 제1 서브 반도체층(310')을 형성한다. 제1 서브 반도체층(310')은 식각홀(hole)의 형상에 따라 측면이 경사진 형상을 가질 수 있다. 즉, 제1 마스크층(1610)이 위치한 하단부로부터 제3 마스크층(1630)이 위치한 상단부로 갈수록 폭이 커질 수 있다. 다만, 반도체 결정의 성장 방향에 따른 단부, 즉 제1 반도체층(310)의 제2 부분(NR2)을 이루는 영역은 폭이 좁아짐에 따라 원추형의 형상을 가질 수 있다.
다음으로 도 9에 도시된 바와 같이, 제3 마스크층(1630)을 제거하고, 제1 반도체층(310)을 이루는 재료를 더 증착하여 제1 반도체층(310)을 형성한다. 상기 제1 반도체층(310)을 이루는 재료는 제3 마스크층(1630)이 제거되어 노출된 영역에만 증착되고, 제1 마스크층(1610)과 제2 마스크층(1620)에 의해 둘러싸인 영역에는 증착되지 않을 수 있다. 이에 따라 제1 반도체층(310)은 비교적 폭이 좁은 제3 부분(NR3)과 폭이 넓은 제1 부분(NR1) 및 제2 부분(NR2)을 포함할 수 있다.
다음으로, 도 10을 참조하면, 제1 반도체층(310)의 노출된 제1 부분(NR1) 및 제2 부분(NR2) 상에 활성층(330), 제2 반도체층(320) 및 전극층(370)을 형성한다. 활성층(330)은 제1 반도체층(310)의 제1 부분(NR1)에서 이를 둘러싸도록 형성되고, 제2 반도체층(320)은 활성층(330)을 포함하여 제1 반도체층(310)의 노출된 외면을 전면적으로 둘러싸도록 형성될 수 있다. 전극층(370)은 제2 반도체층(320)의 외면을 둘러싸도록 형성될 수 있다. 제1 반도체층(310)의 제3 부분(NR3)은 제1 마스크층(1610)과 제2 마스크층(1620)에 의해 둘러싸여 노출되지 않기 때문에, 활성층(330)과 제2 반도체층(320)은 제2 부분(NR2)에는 형성되지 않을 수 있다. 이들에 대한 형상은 상술한 바와 동일하다.
다음으로, 도 11을 참조하면, 제1 마스크층(1610)과 제2 마스크층(1620)을 제거하고 제1 반도체층(310)의 제3 부분(NR3)을 노출시킨다. 제1 마스크층(1610)과 제2 마스크층(1620)을 제거하는 공정은 상술한 바와 같이 통상적인 공정을 통해 수행될 수 있다. 이상의 공정을 통해 하부 기판(2000) 상에 반도체 코어(SC)를 형성할 수 있다. 반도체 코어(SC)들은 마스크층(1600)에 형성된 식각홀(hole)의 위치에 따라 서로 이격될 수 있다.
상술한 바와 같이, 반도체 코어(SC)는 제1 반도체층(310)이 서로 다른 폭을 갖는 제1 부분(NR1), 제3 부분(NR3) 및 제2 부분(NR2)을 포함함에 따라, 측면이 경사지거나 단차가 형성될 수 있다. 반도체 코어(SC)의 측면이 갖는 단차를 보상하기 위해, 반도체 코어(SC)의 외면에는 절연막(380)이 형성될 수 있다.
다음으로 도 12 및 도 13을 참조하면, 반도체 코어(SC)의 외면 중 일부를 둘러싸는 절연막(380)을 형성한다. 절연막(380)을 형성하는 공정은 서브 반도체층(3100) 상에 복수의 반도체 코어(SC)들을 덮도록 형성되는 절연물(380')을 형성하는 단계 및 절연물(380')을 일부 식각하여 절연막(380)을 형성하는 단계를 포함할 수 있다.
먼저, 도 12에 도시된 바와 같이, 서브 반도체층(3100) 상에 복수의 반도체 코어(SC)들을 덮도록 형성되는 절연물(380')을 형성하고, 절연물(380') 상에 제4 마스크층(1700)을 형성한다. 절연물(380')은 절연막(380)에 포함되는 재료로 이루어질 수 있다. 일 예로, 절연물(380')은 유기 절연 물질로써 폴리 이미드 등일 수 있다. 절연물(380')은 서브 반도체층(3100) 상에 코팅되어 반도체 코어(SC)들을 덮을 수 있다. 절연물(380')의 높이는 반도체 코어(SC)의 높이와 실질적으로 동일할 수 있고, 후속 공정에서 형성된 절연막(380)은 반도체 코어(SC)의 제1 단부(300B) 중 측면만을 둘러싸도록 형성될 수 있다.
제4 마스크층(1700)은 반도체 코어(SC)의 위치에 대응하여 절연물(380') 상에 이격 배치될 수 있다. 제4 마스크층(1700)은 절연물(380')을 식각하기 위해 배치될 수 있고, 일 예로 제4 마스크층(1700)은 금속과 같은 재료로 이루어진 하드 마스크층일 수 있다.
일 실시예에서, 제4 마스크층(1700)의 폭(WM)은 반도체 코어(SC)의 본체부(300A)의 직경(WB)과 동일할 수 있다. 발광 소자(300)는 절연막(380)이 반도체 코어(SC)의 본체부(300A)는 둘러싸지 않도록 형성된다. 제4 마스크층(1700)의 폭(WM)이 본체부(300A)의 폭과 동일하게 형성됨으로써, 본체부(300A)의 측면을 둘러싸는 절연물(380')이 제거됨에 따라 형성된 것일 수 있다. 다만, 이에 제한되지 않으며, 몇몇 실시예에서 제4 마스크층(1700)의 폭(WM)은 본체부(300A)의 직경(WB)보다 클 수 있다. 이 경우 제4 마스크층(1700)의 폭(WM)은 발광 소자(300)가 갖는 직경(WA)과 동일할 수 있다.
이어, 제4 마스크층(1700)을 따라 절연물(380')을 식각하여, 반도체 코어(SC)의 외면 일부를 둘러싸는 절연막(380)을 형성한다. 도 13에 도시된 바와 같이, 절연막(380)은 반도체 코어(SC)의 경사지거나 단차가 형성된 양 단부를 둘러싸도록 형성되고, 본체부(300A)의 외면에는 절연막(380)이 형성되지 않을 수 있다.
마지막으로 도 14를 참조하면, 절연막(380)이 형성된 반도체 코어(SC)를 서브 반도체층(3100)으로부터 분리하여 발광 소자(300)를 제조할 수 있다. 일 예로, 반도체 코어(SC)를 분리하는 공정은 물리적 분리 방법을 통해 수행될 수 있다. 여기서 제2 절연막(380B)은 반도체 코어(SC)가 서브 반도체층(3100)과 연결된 부분은 제2 단부(300C)를 둘러싸도록 배치되므로, 반도체 코어(SC)가 분리될 때 제2 단부(300C), 또는 제1 반도체층(310)이 손상되는 것을 방지할 수 있다.
이상에서 서술한 방법을 통해 일 실시예에 따른 발광 소자(300)를 제조할 수 있다. 표시 장치(10)는 제1 전극(210) 및 제2 전극(220) 사이에 배치된 발광 소자(300)를 포함할 수 있다. 이하에서는 다른 도면들을 참조하여 일 실시예에 따른 표시 장치(10)의 제조 공정에 대하여 설명하기로 한다.
도 15 내지 도 21은 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 나타내는 단면도듣이다.
먼저, 도 15를 참조하면, 제1 전극(210)과 제2 전극(220)을 준비하고, 제1 전극(210)과 제2 전극(220) 사이에 발광 소자(300)를 배치시킨다. 제1 전극(210)과 제2 전극(220)은 제1 기판(101) 상에 배치될 수 있다. 다만, 도면에 도시된 바와 같이, 제1 기판(101)과 제1 전극(210) 및 제2 전극(220) 사이에는 복수의 도전층 및 절연층들이 배치될 수 있다. 이들에 대한 설명은 상술한 바와 동일한 바, 자세한 설명은 생략하기로 한다.
한편, 제1 전극(210)과 제2 전극(220) 상에는 이들을 덮는 제1 절연물층(510')이 배치되고, 제1 절연물층(510') 상에는 외부 뱅크(450)가 배치된다. 제1 절연물층(510')은 후속 공정에서 전극(210, 220)의 상면 일부를 노출할 수 있고, 도 3의 제1 절연층(510)을 형성할 수 있다.
발광 소자(300)는 제1 전극(210) 및 제2 전극(220) 사이에서 제1 절연물층(510') 상에 배치될 수 있다. 예시적인 실시예에서, 발광 소자(300)는 잉크 내에 분산된 상태로 준비되고, 잉크젯 프린팅 장치(미도시)를 이용한 프린팅 공정으로 제1 기판(101) 상에 분사될 수 있다. 잉크 내에 분산되어 전극(210, 220)들 상에 분사된 발광 소자(300)는 각 전극(210, 220)에 인가된 정렬 신호에 의해 전극들(210, 220) 사이에 안착될 수 있다. 예를 들어, 제1 전극(210)과 제2 전극(220)에 정렬 신호를 인가하면, 전극(210, 220)의 상부에 분사된 잉크에는 전계가 생성될 수 있다. 일 예로, 상기 정렬 신호는 교류 전압일 수 있고, 상기 교류 전압은 ±(10 ~50)V의 전압 및 10kHz 내지 1MHz의 주파수를 가질 수 있다.
제1 전극(210)과 제2 전극(220) 상에 전계가 생성되면 잉크에 분산된 발광 소자(300)는 전계에 의한 유전영동힘(Dielectrophoretic Force)을 받을 수 있다. 유전영동힘을 받은 발광 소자(300)는 배향 방향 및 위치가 바뀌면서 제1 전극(210)과 제2 전극(220) 사이에 안착될 수 있다.
다음으로 도 16을 참조하면, 제1 절연물층(510') 및 발광 소자(300) 상에 제2 절연물층(520')을 형성한다. 제2 절연물층(520')은 전극(210, 220)들 사이에 배치된 발광 소자(300)의 위치를 고정시킬 수 있다. 제2 절연물층(520')은 후속 공정에서 패터닝되어 제2 절연층(520)을 형성할 수 있다.
이어, 도 17을 참조하면, 제1 절연물층(510') 및 제2 절연물층(520')을 부분적으로 패터닝(도 17의 '1st etching')하여 제1 전극(210)의 상면 일부와 발광 소자(300)의 일 단부를 노출시킨다. 제1 전극(210)은 제1 내부 뱅크(410) 상에 배치된 부분이 일부 노출될 수 있고, 발광 소자(300)는 제1 전극(210)을 향하는 일 단부로써 반도체 코어(SC)의 제1 단부(300B)가 노출될 수 있다. 여기서, 발광 소자(300)는 제1 절연막(380A)이 일부 제거되어 제1 잔부(380A1) 및 제2 잔부(380A2)를 형성할 수 있다.
이어, 도 18을 참조하면, 노출된 제1 전극(210) 및 발광 소자(300)의 일 단부와 접촉하는 제1 접촉 전극(261)을 형성한다. 제1 접촉 전극(261)은 노출된 제1 전극(210)을 포함하여 제1 절연물층(510'), 발광 소자(300)의 일 단부, 및 제2 절연물층(520') 일부와 접촉하도록 배치될 수 있다. 제1 접촉 전극(261)의 배치에 대한 설명은 상술한 바와 동일하다.
이어 도 19를 참조하면, 제1 접촉 전극(261) 및 제2 절연물층(520') 상에 제3 절연물층(530')을 형성한다. 제3 절연물층(530')은 후속 공정에서 패터닝되어 제3 절연층(530)을 형성할 수 있다. 제3 절연물층(530')은 제1 접촉 전극(261)을 보호함과 동시에 이를 제2 접촉 전극(262)과 절연시킬 수 있다.
다음으로, 도 20을 참조하면, 제1 절연물층(510'), 제2 절연물층(520') 및 제3 절연물층(530')을 부분적으로 패터닝(도 20의 '2nd etching')하여 제2 전극(220)의 상면 일부와 발광 소자(300)의 타 단부를 노출시킨다. 제2 전극(220)은 제2 내부 뱅크(420) 상에 배치된 부분이 일부 노출될 수 있고, 발광 소자(300)는 제2 전극(220)을 향하는 타 단부로써 반도체 코어(SC)의 제2 단부(300C)가 노출될 수 있다. 여기서, 발광 소자(300)는 제2 절연막(380B)이 일부 제거되어 제3 잔부(380B1) 및 제4 잔부(380B2)를 형성할 수 있다. 또한, 제1 절연물층(510'), 제2 절연물층(520') 및 제3 절연물층(530')은 각각 제1 절연층(510), 제2 절연층(520) 및 제3 절연층(530)을 형성할 수 있다.
이어, 도 21을 참조하면, 노출된 제2 전극(220) 및 발광 소자(300)의 타 단부와 접촉하는 제2 접촉 전극(262)을 형성한다. 제2 접촉 전극(262)은 노출된 제2 전극(220)을 포함하여 제1 절연층(510), 발광 소자(300)의 타 단부, 제2 절연층(520), 및 제3 절연층(530) 일부와 접촉하도록 배치될 수 있다. 제2 접촉 전극(262)의 배치에 대한 설명은 상술한 바와 동일하다.
마지막으로 도면에 도시하지 않았으나, 제2 접촉 전극(262) 및 제3 절연층(530)을 포함하여 그 위에 배치되는 제4 절연층(550)을 형성한다. 이상의 공정을 통해 일 실시예에 따른 표시 장치(10)를 제조할 수 있다.
이하, 일 실시예에 따른 발광 소자(300) 및 표시 장치(10)의 다양한 실시예에 대하여 설명하기로 한다.
도 22는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 22를 참조하면, 일 실시예에 따른 표시 장치(10_1)는 제3 절연층(530)이 생략될 수 있다. 도 22의 표시 장치(10_1)는 제3 절연층(530)이 생략된 점에서 도 3의 실시예와 차이가 있다. 이하, 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
일 실시예에 따른 표시 장치(10_1)는 제3 절연층(530)이 생략되고, 제2 접촉 전극(262_1)은 일부 영역이 제2 절연층(520_1) 상에 직접 배치될 수 있다. 제1 접촉 전극(261_1)과 제2 접촉 전극(262)은 제2 절연층(520_1) 상에서 서로 이격 배치될 수 있다. 예를 들어, 제1 접촉 전극(261_1)과 제2 접촉 전극(262_1)은 서로 이격 대향하는 측면이 제2 절연층(520_1) 상에 배치될 수 있다. 제1 접촉 전극(261_1)은 발광 소자(300)의 일 단부, 제1 전극(210) 및 제2 절연층(520_1)과 접촉하고, 제2 접촉 전극(262)은 발광 소자(300)의 타 단부, 제2 전극(220) 및 제2 절연층(520_1)과 접촉할 수 있다.
일 실시예에 따르면, 제2 절연층(520_1)은 유기 절연물질을 포함할 수 있고, 제1 접촉 전극(261_1)과 제2 접촉 전극(262_1)은 동일한 공정에서 함께 형성될 수 있다.
도 23은 도 22의 표시 장치의 제조 공정 중 일부를 나타내는 단면도이다.
도 23을 참조하면, 표시 장치(10_1)의 제조 공정 중 발광 소자(300)를 고정시키는 제2 절연물층(520')을 형성한 뒤 제1 절연물층(510') 및 제2 절연물층(520')을 부분적으로 패터닝하는 공정을 수행할 수 있다. 여기서, 제1 전극(210)과 제2 전극(220)은 동시에 상면 일부가 노출되도록 제1 절연물층(510') 및 제2 절연물층(520')이 패터닝될 수 있고(도 23의 '1st etching'), 이후 제1 접촉 전극(261_1)과 제2 접촉 전극(262_1)은 동일한 공정에서 형성될 수 있다. 이때, 발광 소자(300)의 제1 절연막(380A)과 제2 절연막(380B)도 동시에 일부가 제거될 수 있다. 그 외, 다른 설명들은 상술한 바와 동일한 바, 자세한 설명은 생략하기로 한다.
한편, 제2 절연층(520)이 유기 절연 물질을 포함하는 경우, 발광 소자(300)의 양 단부를 노출시키는 공정에서 발광 소자(300)의 양 단부와 제1 전극(210) 및 제2 전극(220) 사이에 위치하는 제2 절연물층(520')은 제거되지 않고 남게될 수 있다. 일 실시예에 따른 표시 장치(10)는 제2 절연층(520)이 발광 소자(300)의 양 단부와 전극(210, 220)들 사이에 배치된 부분을 더 포함할 수도 있다.
도 24는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다. 도 25는 도 24의 Q2부분의 확대도이다.
도 24 및 도 25를 참조하면, 일 실시예에 따른 표시 장치(10_2)는 제2 절연층(520_2)이 발광 소자(300)의 양 단부와 제1 전극(210) 및 제2 전극(220) 사이에 배치된 부분을 더 포함하여, 발광 소자(300)의 양 단부와 부분적으로 접촉할 수 있다. 도 24의 표시 장치(10_2)는 제2 절연층(520_2)의 형상이 상이한 점에서 도 22의 실시예와 차이가 있다. 이하에서는 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
제2 절연층(520_2)은 발광 소자(300)의 측면, 예컨대 반도체 코어(SC)의 노출된 본체부(300A)를 감싸는 부분에 더하여, 발광 소자(300)의 양 단부와 전극(210, 220)들 사이에 배치되는 부분을 더 포함할 수 있다. 일 실시예에 따르면, 제2 절연층(520_2)은 발광 소자(300)의 외면을 덮도록 배치된 제1 절연 패턴(520A_2), 발광 소자(300)의 일 단부와 접촉하여 제1 전극(210)과 발광 소자(300) 사이에 배치된 제2 절연 패턴(520B_2) 및 발광 소자(300)의 타 단부와 접촉하여 제2 전극(220)과 발광 소자(300) 사이에 배치된 제3 절연 패턴(520C_2)을 포함할 수 있다.
제1 절연 패턴(520A_2)은 실질적으로 도 22의 제2 절연층(520_1)과 동일한 형상을 가질 수 있다. 제1 절연 패턴(520A_2)은 발광 소자(300)의 외면 중 일부분을 감싸도록 배치되며, 각 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장된 패턴 형상을 가질 수 있다. 이에 대한 설명은 생략하기로 한다.
제2 절연 패턴(520B_2) 및 제3 절연 패턴(520C_2)은 제1 절연 패턴(520A_2)과 동일한 재료를 포함하되, 발광 소자(300)와 전극(210, 220)들 사이에 배치될 수 있다. 제2 절연 패턴(520B_2) 및 제3 절연 패턴(520C_2)도 제1 절연 패턴(520A_2)과 같이 각 서브 화소(PXn)에서 제2 방향(DR2)으로 연장된 패턴 형상을 가질 수 있다.
도 23과 같이, 발광 소자(300)를 배치시킨 뒤 이를 고정하는 제2 절연물층(520')은 발광 소자(300)의 양 단부가 완전히 노출되도록 패터닝될 수 있다. 다만, 이에 제한되지 않으며, 제2 절연물층(520')이 발광 소자(300)의 양 단부 중 일부만 노출되도록 패터닝될 경우, 발광 소자(300)의 양 단부와 전극(210, 220)들 사이에 배치된 부분은 제거되지 않고 남게될 수 있다.
예를 들어, 제1 전극(210)을 향하는 발광 소자(300)의 일 단부는 반도체 코어(SC)의 제1 단부(300B)가 노출될 수 있다. 발광 소자(300)의 제1 절연막(380A)은 일부분이 제거되어 제1 잔부(380A1) 및 제2 잔부(380A2)를 형성할 수 있다. 다만, 제2 절연물층(520') 중 발광 소자(300)의 일 단부와 제1 전극(210) 사이에 배치된 부분은 제거되지 않고 제2 절연 패턴(520B_2)으로 남게되고, 제1 잔부(380A1)의 상면 또는 단면상 측면은 노출되지 않을 수 있다. 이에 따라, 일 실시예에 따른 발광 소자(300)는 제1 잔부(380A1)가 제2 절연층(520_2)의 제2 절연 패턴(520B_2)과 직접 접촉하여 제3 접촉면(CSC_3)을 형성할 수 있다. 제3 접촉면(CSC_3)은 제1 잔부(380A1)가 형성하는 제2 면(도 6의 'CS2')일 수 있다.
이와 유사하게, 제2 전극(220)을 향하는 발광 소자(300)의 타 단부는 반도체 코어(SC)의 제2 단부(300C)가 노출될 수 있다. 발광 소자(300)의 제2 절연막(380B)은 일부분이 제거되어 제3 잔부(380B1) 및 제4 잔부(380B2)를 형성할 수 있다. 다만, 제2 절연물층(520') 중 발광 소자(300)의 타 단부와 제2 전극(220) 사이에 배치된 부분은 제거되지 않고 제3 절연 패턴(520C_2)으로 남게되고, 제2 단부(300C)의 하면인 제1 반도체층(310)의 하면과 제3 잔부(380B1)의 하면 또는 단면상 측면은 노출되지 않을 수 있다. 이에 따라, 일 실시예에 따른 발광 소자(300)는 제2 단부(300C) 및 제3 잔부(380B1)가 제2 절연층(520_2)의 제3 절연 패턴(520C_2)과 직접 접촉하여 제4 접촉면(CSD_2)을 형성할 수 있다. 제4 접촉면(CSD_2)은 반도체 코어(SC)의 제2 단부(300C)가 형성하는 제5 면(CS5_2) 및, 제2 절연막(380B)의 제3 잔부(380B1)가 형성하는 제6 면(CS6_2)을 포함할 수 있다.
발광 소자(300)의 일 단부와 제1 접촉 전극(261_2)이 접촉하여 형성하는 제1 접촉면(CSA_2)은 제1 접촉 전극(261_2)과 제1 잔부(380A1)가 형성하는 제2 면(CS2)을 포함하지 않을 수 있다. 또한, 발광 소자(300)의 타 단부와 제2 접촉 전극(262_2)이 접촉하여 형성하는 제2 접촉면(CSB_2)은 제2 접촉 전극(262_2)과 제2 단부(300C)의 하면 및 제3 잔부(380C1)가 형성하는 제5 면(CS5) 및 제6 면(CS6)을 포함하지 않을 수 있다.
한편, 제1 접촉 전극(261_2)과 제2 접촉 전극(262_2)은 제1 잔부(380A1) 및 제3 잔부(380B1)와 접촉하지 않되, 제2 절연 패턴(520B_2) 및 제3 절연 패턴(520C_2)과 접촉할 수 있다. 일 실시예에 따르면, 제1 접촉 전극(261_2)은 제2 절연 패턴(520B_2)과 접촉하여 제5 접촉면(CSE_2)을 형성할 수 있고, 제2 접촉 전극(262_2)은 제3 절연 패턴(520C_2)과 접촉하여 제6 접촉면(CSF_2)을 형성할 수 있다. 제5 접촉면(CSE_2)과 제6 접촉면(CSF_2)은 제1 기판(101)의 상면에 평행한 면을 형성할 수 있다.
제2 절연 패턴(520B_2)과 제3 절연 패턴(520C_2)은 발광 소자(300)와 제1 절연층(510) 사이의 단차를 보상할 수 있다. 제2 절연 패턴(520B_2)과 제3 절연 패턴(520C_2)은 발광 소자(300)의 양 단부와 각 전극(210, 220)들 사이에 배치됨에 따라, 제1 절연 패턴(520A_2)의 상면과 제2 절연 패턴(520B_2) 및 제3 절연 패턴(520C_2)의 상면 사이의 높이가 더 낮아질 수 있다. 이는 제1 접촉 전극(261_2)과 제2 접촉 전극(262_2)이 덮는 부분의 단차가 낮아질 수 있고, 접촉 전극(261_2, 262_2)을 이루는 재료의 단선을 더 효과적으로 방지할 수 있다.
도 26은 다른 실시예에 따른 발광 소자를 개략적인 단면도이다.
도 26을 참조하면, 일 실시예에 따른 발광 소자(300_3)는 절연막(380_3)이 반도체 코어(SC)의 본체부(300A) 외면을 둘러싸는 부분을 더 포함할 수 있다. 발광 소자(300_3)는 절연막(380_3)이 더 큰 두께 또는 직경을 갖도록 형성됨으로써, 반도체 코어(SC)의 본체부(300A) 외면도 둘러싸도록 형성될 수 있다. 도 26의 발광 소자(300_3)는 절연막(380_3)의 형상이 다른 점에서 도 5의 실시예와 차이가 있다. 이하, 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
일 실시예에 따른 발광 소자(300_3)는 절연막(380_3)이 제1 절연막(380A_3) 및 제2 절연막(380B_3)에 더하여 반도체 코어(SC)의 본체부(300A) 외면을 둘러싸는 제3 절연막(380C_3)을 더 포함할 수 있다. 본 실시예의 발광 소자(300_3)는 절연막(380_3)이 반도체 코어(SC)의 측면을 전면적으로 둘러싸도록 배치될 수 있다. 제1 절연막(380A_3), 제2 절연막(380B_3) 및 제3 절연막(380C_3)은 서로 일체화되어 실질적으로 하나의 절연막(380_3)을 형성할 수 있으며, 이들은 반도체 코어(SC)의 위치에 따른 부분을 지칭하는 것일 수 있다.
제1 절연막(380A_3)과 제2 절연막(380B_3)은 도 5의 발광 소자(300)와 유사한 형상을 가질 수 있다. 제1 절연막(380A_3)은 반도체 코어(SC)의 제1 단부(300B)를 둘러싸고, 제2 절연막(380B_3)은 반도체 코어(SC)의 제2 단부(300C)를 둘러쌀 수 있다. 다만, 발광 소자(300_3)는 일정한 직경을 갖고 단면상 평탄한 면을 형성할 수 있도록 제1 절연막(380A_3), 제2 절연막(380B_3) 및 제3 절연막(380C_3)은 단면 상 외면이 동일 선 상에 놓일 수 있다. 즉, 제1 절연막(380A_3)의 최대 두께(IW1) 및 제2 절연막(380B_3)의 최대 두께(IW2)는 도 5의 실시예보다 커질 수 있다.
제3 절연막(380C_3)은 균일한 두께(IW3)를 갖고 본체부(300A)의 외면을 둘러쌀 수 있다. 제1 절연막(380A_3) 및 제2 절연막(380B_3)과 달리, 본체부(300A)의 외면은 경사지지 않음으로써, 제3 절연막(380C_3)은 균일한 두께를 가질 수 있다. 이러한 발광 소자(300_3)는 제조 공정 중 제4 마스크층(1700)의 폭 및 서브 반도체층(3100) 상에 형성되는 반도체 코어(SC)들의 간격을 조절하여 제조될 수 있다.
도 27은 도 26의 발광 소자의 제조 공정 중 일부를 나타내는 단면도이다.
도 27을 참조하면, 일 실시예에 따르면, 발광 소자(300_3)의 제조 공정 중 반도체 코어(SC)를 덮는 절연물(380')을 식각하는 공정에서 제4 마스크층(1700_4)은 폭(WM_3)이 반도체 코어(SC)의 본체부(300A) 폭(WB_3)보다 클 수 있다. 이에 따라, 반도체 코어(SC)의 본체부(300A) 외면에도 일부 절연물(380')이 남게되어 제3 절연막(380C_3)을 형성할 수 있다. 본 실시예의 경우, 도 12의 실시예보다 반도체 코어(SC)들이 이격된 간격은 더 커질 수 있다.
도 28은 도 26의 발광 소자를 포함하는 표시 장치의 일부분을 나타내는 단면도이다.
도 28을 참조하면, 일 실시예에 따른 표시 장치(10_3)는 도 26의 발광 소자(300_3)를 포함하고, 제2 절연층(520_3)이 발광 소자(300_3)의 제3 절연막(380C_3)과 직접 접촉할 수 있다. 도 26의 발광 소자(300_3)는 본체부(300A)가 노출되지 않음으로써, 발광 소자(300_3) 상에 배치되는 제2 절연층(520_3)은 제3 절연막(380C_3)과 직접 접촉할 수 있다. 그 외, 다른 설명은 상술한 바와 동일하다.
한편, 발광 소자(300)의 절연막(380)은 반도체 코어(SC)를 보호하는 기능을 수행할 수 있다. 다만, 상술한 바와 같이 절연막(380)은 유기 절연 물질을 포함할 수 있는데, 무기 절연 입자를 더 포함하여 절연막(380)의 내구성을 향상시킬 수 있다.
도 29는 다른 실시예에 따른 발광 소자의 개략적인 단면도이다.
도 29를 참조하면, 일 실시예에 따른 발광 소자(300_4)는 절연막(380_4)이 무기 입자(385_4)를 더 포함할 수 있다. 무기 입자(385_4)는 무기물 절연성 물질일 수 있고, 예를 들어 무기 입자(385_4)는 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon nitride, SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Aluminum nitride, AlN), 산화알루미늄(Aluminum oxide, Al2O3) 등일 수 있다.
상술한 바와 같이, 절연막(380_4)은 경우에 따라서 유기 절연 물질을 포함할 수 있다. 이 경우, 절연막(380_4)은 두께 및 형상이 자유롭게 변형되어 발광 소자(300_4)가 균일한 직경을 갖는데에 유리할 수 있으나, 무기 절연 물질을 포함하는 경우보다 내구성이 낮을 수 있다. 일 실시예에 따른 발광 소자(300_4)는 유기 절연 물질을 포함하는 절연막(380_4)이 유기 절연 물질에 분산된 무기 입자(385_4)를 더 포함할 수 있다. 무기 입자(385_4)는 활성층(330)에서 방출된 광이 원활하게 방출될 수 있도록 투명한 재질을 가질 수 있다. 또한, 경우에 따라서, 무기 입자(385_4)는 입사된 광을 산란시키는 산란체일 수도 있다.
도면으로 도시하지 않았으나, 무기 입자(385_4)는 발광 소자(300_4)의 제조 공정 중 반도체 코어(SC)를 덮는 절연물(380')에 포함될 수 있다. 그 외 다른 설명은 상술한 바와 동일한 바, 자세한 설명은 생략하기로 한다.
한편, 도 24 및 도 25의 실시예와 같이, 표시 장치(10_2)가 제2 절연 패턴(520B_2) 및 제3 절연 패턴(520C_2)을 더 포함하는 경우, 발광 소자(300)는 절연막(380)이 반드시 반도체 코어(SC)의 경사지거나 단차가 형성된 측면을 보상하도록 형성되지 않을 수도 있다. 이 경우, 발광 소자(300)의 절연막(380)은 무기 절연 입자를 포함하여, 반도체 코어(SC)의 외면을 따라 형성된 하나의 층의 형태를 가질 수도 있다.
도 30은 다른 실시예에 따른 발광 소자의 개략적인 단면도이다.
도 30을 참조하면, 일 실시예에 따른 발광 소자(300_5)는 무기 절연 입자로 이루어진 절연막(380_5)을 포함할 수 있다. 도 30의 발광 소자(300_5)는 절연막(380_5)이 도 29의 무기 입자(385_4)로 이루어질 수 있으며, 절연막(380_5)은 반도체 코어(SC)의 외면이 갖는 형상에 따라 경사지거나 단차진 구조로 형성될 수 있다. 발광 소자(300_5)는 절연막(380_5)이 균일한 두께를 갖고 반도체 코어(SC)와 같이 측면이 경사지거나 단차가 형성될 수 있다. 다만, 도 24 및 도 25의 실시예와 같이 제2 절연층(520_2)이 발광 소자(300)의 양 단부와 전극(210, 220)들 사이에 배치될 경우, 접촉 전극(261, 262)의 재료가 단선되는 것이 방지될 수 있다. 이 경우, 도 30의 발광 소자(300_5)와 같이 무기 절연 입자를 포함하여 내구성이 높은 절연막(380_5)을 포함할 수 있다.
도 30의 발광 소자(300_5)는 제조 공정 중, 반도체 코어(SC)를 덮는 절연물(380')에 무기 절연 입자가 분산된 상태로 포함될 수 있다. 무기 절연 입자는 반도체 코어(SC)의 외면이 흡착될 수 있고, 이후 유기 절연 물질인 절연막(380')을 제거하여 무기 절연 입자가 하나의 층으로 구성되는 절연막(380_5)이 형성될 수 있다. 절연막(380_5)은 무기 절연 입자를 물리적 또는 화학적 증착을 이용하여 형성하지 않고, 절연물(380')에 무기 절연 입자를 분산시켜 흡착을 통해 형성된다. 절연막(380_5)은 반도체 코어(SC)의 단차에 의해 가려진 제3 단부(300C) 및 본체부(300A)의 하면에도 절연막(380_5)이 원활하게 형성될 수 있다. 도면에서는 절연막(380_5)이 하나의 무기 절연 입자가 하나의 층을 형성하는 것으로 도시되어 있으나, 이에 제한되지 않는다. 절연막(380_5)은 무기 절연 입자가 복수개의 층으로 이루어질 수도 있다. 다만, 절연막(380_5)은 동일한 종류의 무기 절연 입자를 포함하므로, 이들은 실질적으로 하나의 층으로 형성된 것일 수 있다. 그 외 다른 설명은 상술한 바와 동일한 바, 자세한 설명은 생략하기로 한다.
한편, 일 실시예에 따른 표시 장치(10)는 도 2 및 도 3과 다른 형상의 전극(210, 220)들을 포함할 수도 있다.
도 31은 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 31을 참조하면, 일 실시예에 따른 표시 장치(10_6)는 제1 전극(210_6)과 제2 전극(220_6)이 각각 제1 방향(DR1)으로 연장된 부분을 더 포함할 수 있다. 도 16의 표시 장치(10_6)는 제1 전극(210_6)과 제2 전극(220_6)의 형상이 다른 점에서 도 2의 표시 장치(10)와 차이점이 있다. 이하에서는 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
도 31의 표시 장치(10_6)는 제1 전극(210_6)과 제2 전극(220_6)이 각각 제1 방향(DR1)으로 연장되어 배치되는 전극 줄기부(210S_6, 220S_6)와 전극 줄기부(210S_6, 220S_6)에서 제2 방향(DR2)으로 분지되는 적어도 하나의 전극 가지부(210B_6, 220B_6)를 포함할 수 있다.
구체적으로, 제1 전극(210_6)은 제1 방향(DR1)으로 연장되어 배치되는 제1 전극 줄기부(210S_6)와 제1 전극 줄기부(210S_6)에서 분지되어 제2 방향(DR2)으로 연장된 적어도 하나의 제1 전극 가지부(210B_6)를 포함할 수 있다.
임의의 일 화소의 제1 전극 줄기부(210S_6)는 양 단이 각 서브 화소(PXn) 사이에서 이격되어 종지하되, 동일 행(예컨대, 제1 방향(DR1)으로 인접한)에서 이웃하는 서브 화소의 제1 전극 줄기부(210S_6)와 실질적으로 동일 직선 상에 놓일 수 있다. 각 서브 화소(PXn)에 배치되는 제1 전극 줄기부(210S_6)들은 양 단이 상호 이격됨으로써 각 제1 전극 가지부(210B_6)에 각각 독립적으로 전기 신호를 전달할 수 있다.
제1 전극 가지부(210B_6)는 제1 전극 줄기부(210S_6)의 적어도 일부에서 분지되고 제2 방향(DR2)으로 연장되어 배치된다. 다만, 제1 전극 가지부(210B_6)는 제1 전극 줄기부(210S_6)와 대향하여 배치된 제2 전극 줄기부(220S_6)와 이격된 상태에서 종지할 수 있다.
제2 전극(220_6)은 제1 방향(DR1)으로 연장되어 배치되는 제2 전극 줄기부(220S_6)와 제2 전극 줄기부(220S_6)에서 분지되어 제2 방향(DR2)으로 연장된 적어도 하나의 제2 전극 가지부(220B_6)를 포함할 수 있다. 제2 전극 줄기부(220S_6)는 제1 전극 줄기부(210S_6)와 이격 대향하도록 배치되고, 제2 전극 가지부(220B_6)는 적어도 하나의 제1 전극 가지부(210B_6)와 이격 대향하도록 배치될 수 있다.
제2 전극 줄기부(220S_6)는 제1 전극 줄기부(210S_6)와 달리 제1 방향(DR1)으로 연장되어 각 서브 화소(PXn)들을 가로지르도록 배치될 수 있다. 각 서브 화소(PXn)를 가로지르는 제2 전극 줄기부(220S_6)는 각 화소(PX) 또는 서브 화소(PXn)들이 배치된 표시 영역(DPA)의 외곽부, 또는 비표시 영역(NDA)에서 일 방향으로 연장된 부분과 연결될 수 있다.
제2 전극 가지부(220B_6)는 제2 전극 줄기부(220S_6)로부터 제2 방향(DR2)으로 분지되되 제1 전극 줄기부(210S)와 이격된 상태에서 종지될 수 있다. 제2 전극 가지부(220B_6)는 제1 전극 가지부(210B_6)와 이격 대향하도록 배치됨으로써, 이들 사이에 발광 소자(300)들이 배치되는 영역을 형성할 수 있다.
도면에서는 하나의 서브 화소(PXn)에 2개의 제1 전극 가지부(210B_6)와 하나의 제2 전극 가지부(220B_6)가 배치되어, 제1 전극(210_6)이 제2 전극 가지부(220B_6)의 외면을 둘러싸는 형상으로 배치된 것이 도시되어 있다. 다만, 이에 제한되지 않는다. 표시 장치(10_6)는 각 서브 화소(PXn)마다 더 많은 수, 또는 더 적은 수의 전극 가지부(210B_6, 220B_6)들이 배치될 수 있다. 이 경우, 제1 전극 가지부(210B_6)와 제2 전극 가지부(220B_6)는 각각 서로 이격되어 교번적으로 배치될 수 있다.
발광 소자(300)들은 제1 전극 가지부(210B_6) 및 제2 전극 가지부(220B_6) 사이에 배치될 수 있고, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 각각 제1 전극 가지부(210B_6) 및 제2 전극 가지부(220B_6) 상에 배치될 수 있다. 도 31의 표시 장치(10_6)는 하나의 서브 화소(PXn)에 더 많은 수의 전극(210_6, 220_6) 또는 전극 가지부(210B_6, 220B_6)를 포함하여 더 많은 수의 발광 소자(300)들이 배치될 수 있다. 그 외, 다른 부재들에 대한 설명은 도 2 및 도 3을 참조하여 상술한 바와 실질적으로 동일한 바, 자세한 설명은 생략하기로 한다.
도 32는 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 32를 참조하면, 일 실시예에 따른 표시 장치(10_7)는 제1 전극(210_ 7) 및 제2 전극(220_ 7)이 적어도 일부 영역이 곡률진 형상을 갖고, 제1 전극(210_ 7)의 곡률진 영역은 제2 전극(220_7)의 곡률진 영역과 서로 이격되어 대향할 수 있다. 도 32의 표시 장치(10_7)는 제1 전극(210_ 7)과 제2 전극(220_ 7)의 형상이 다른 점에서 도 2의 표시 장치(10)와 차이점이 있다. 이하에서는 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
도 32의 표시 장치(10_7)의 제1 전극(210_7)은 복수의 홀(HOL)들을 포함할 수 있다. 일 예로, 도면에 도시된 바와 같이 제1 전극(210_7)은 제2 방향(DR2)을 따라 배열된 제1 홀(HOL1), 제2 홀(HOL2) 및 제3 홀(HOL3)을 포함할 수 있다. 다만, 이에 제한되는 것은 아니며 제1 전극(210_ 7)은 더 많은 수의 홀(HOL)을 포함하거나 더 적은 수, 또는 하나의 홀(HOL)만을 포함할 수도 있다. 이하에서는 제1 전극(210_7)이 제1 홀(HOL1), 제2 홀(HOL2) 및 제3 홀(HOL3)을 포함하는 것을 예시하여 설명하기로 한다.
예시적인 실시예에서, 제1 홀(HOL1), 제2 홀(HOL2) 및 제3 홀(HOL3) 각각은 원형의 평면 형상을 가질 수 있다. 이에 따라, 제1 전극(210_ 7)은 각 홀(HOL)들에 의해 형성된 곡률진 영역을 포함할 수 있고, 상기 곡률진 영역에서 제2 전극(220_7)과 대향할 수 있다. 다만, 이는 예시적인 것으로 이에 제한되는 것은 아니다. 제1 홀(HOL1), 제2 홀(HOL2) 및 제3 홀(HOL3) 각각은 후술할 바와 같이 제2 전극(220_7)이 배치되는 공간을 제공할 수 있다면, 그 형상이 제한되는 것은 아니며, 예를 들어, 타원, 사각형 이상의 다각형 등의 평면 형상을 가질 수도 있다.
제2 전극(220_7)은 각 서브 화소(PXn) 내에 복수 개가 배치될 수 있다. 예를 들어, 각 서브 화소(PXn)에서는 제1 전극(210_7)의 제1 내지 제3 홀들(HOL1, HOL2, HOL3)에 대응하여 3개의 제2 전극(220_7)이 배치될 수 있다. 제2 전극(220_7)은 제1 내지 제3 홀들(HOL1, HOL2, HOL3) 내에 각각 위치하여 제1 전극(210_7)에 의해 둘러싸일 수 있다.
예시적인 실시예에서, 제1 전극(210_7)의 홀(HOL)들은 외면이 곡률진 형상을 갖고, 제1 전극(210_7)의 홀(HOL) 내에 대응하여 배치된 제2 전극(220_7)들은 외면이 곡률진 형상을 갖고 제1 전극(210_7)과 이격되어 대향할 수 있다. 도 32에 도시된 바와 같이, 제1 전극(210_7)은 평면상 원형의 형상을 갖는 홀(HOL)들을 포함하고, 제2 전극(220_7)은 평면상 원형의 형상을 가질 수 있다. 제1 전극(210_7)은 홀(HOL)이 형성된 영역의 곡률진 면이 제2 전극(220_7)의 곡률진 외면과 이격되어 대향할 수 있다. 일 예로, 제1 전극(210_7)은 제2 전극(220_7)의 외면을 둘러싸도록 배치될 수 있다.
상술한 바와 같이, 발광 소자(300)들은 제1 전극(210_7)과 제2 전극(220_7) 사이에 배치될 수 있다. 본 실시예에 따른 표시 장치(10_7)는 원형의 형상을 갖는 제2 전극(220_7)과, 이를 둘러싸도록 배치된 제1 전극(210_ 7)을 포함하고, 복수의 발광 소자(300)들은 제2 전극(220_7)의 곡률진 외면을 따라 배열될 수 있다. 상술한 바와 같이 발광 소자(300)들은 일 방향으로 연장된 형상을 가지므로, 각 서브 화소(PXn) 내에서 제2 전극(220_7)의 곡률진 외면을 따라 배열되는 발광 소자(300)들은 연장된 방향이 서로 다른 방향을 향하도록 배치될 수 있다. 각 서브 화소(PXn)들은 발광 소자(300)의 연장된 방향이 향하는 방향에 따라 다양한 출광 방향을 가질 수 있다. 본 실시예에 따른 표시 장치(10_7)는 제1 전극(210_7)과 제2 전극(220_7)이 곡률진 형상을 갖도록 배치됨으로써, 이들 사이에 배치된 발광 소자(300)들은 서로 다른 방향을 향하도록 배치되고, 표시 장치(10_7)의 측면 시인성을 향상시킬 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
210: 제1 전극 220: 제2 전극
261: 제1 접촉 전극 262: 제2 접촉 전극
300: 발광 소자
510: 제1 절연층 520: 제2 절연층

Claims (20)

  1. 일 방향으로 연장된 형상을 갖는 발광 소자로써,
    상기 일 방향으로 연장된 본체부, 상기 본체부의 일 측에 연결되어 경사진 측면을 갖는 제1 단부, 및 상기 본체부의 타 측에 연결되되 상기 본체부보다 작은 폭을 갖는 제2 단부를 포함하는 반도체 코어; 및
    상기 반도체 코어의 외면 중 적어도 일부를 둘러싸는 절연막을 포함하고,
    상기 절연막은 상기 반도체 코어의 상기 제1 단부를 둘러싸는 제1 절연막 및 상기 반도체 코어의 상기 제2 단부를 둘러싸는 제2 절연막을 포함하며,
    상기 제1 절연막의 외면이 갖는 직경은 상기 제2 절연막의 외면이 갖는 직경과 동일한 발광 소자.
  2. 제1 항에 있어서,
    상기 제1 절연막 및 상기 제2 절연막은 상기 본체부로부터 멀어질수록 두께가 증가하되, 상기 제1 절연막의 최대 두께는 상기 제2 절연막의 최대 두께보다 큰 발광 소자.
  3. 제2 항에 있어서,
    상기 반도체 코어는 상기 본체부의 외면이 노출되고,
    상기 제1 절연막, 상기 제2 절연막 및 상기 본체부의 외면은 단면 상 동일 선 상에 놓이는 발광 소자.
  4. 제2 항에 있어서,
    상기 절연막은 상기 반도체 코어의 상기 본체부의 외면을 둘러싸는 제3 절연막을 더 포함하고,
    상기 제1 절연막, 상기 제2 절연막 및 상기 제3 절연막은 외면이 단면 상 동일 선 상에 놓이는 발광 소자.
  5. 제4 항에 있어서,
    상기 제3 절연막은 일정한 두께를 갖는 발광 소자.
  6. 제2 항에 있어서,
    상기 절연막은 무기 입자를 더 포함하는 발광 소자.
  7. 제1 항에 있어서,
    상기 반도체 코어는 제1 반도체층;
    상기 제1 반도체층의 적어도 일부 영역을 둘러싸는 활성층; 및
    상기 활성층과 상기 제1 반도체층의 일부 영역을 둘러싸는 제2 반도체층을 포함하는 발광 소자.
  8. 제7 항에 있어서,
    상기 제1 반도체층은 상기 일 방향으로 연장된 제1 부분;
    상기 제1 부분의 일 측에 위치하는 제2 부분; 및 상
    기 제1 부분의 타 측에 위치하여 상기 일 방향으로 연장된 제3 부분을 포함하고,
    상기 제2 부분은 외면이 경사진 형상을 갖는 발광 소자.
  9. 제8 항에 있어서,
    상기 제3 부분의 직경은 상기 제1 부분의 직경보다 작고, 상기 제3 부분의 외면은 상기 제1 부분의 외면으로부터 상기 제1 반도체층의 중심을 향해 함몰된 발광 소자.
  10. 제8 항에 있어서,
    상기 활성층은 상기 제1 부분의 외면을 둘러싸도록 배치된 발광 소자.
  11. 기판;
    상기 기판 상에 배치된 제1 전극;
    상기 기판 상에 배치되고 상기 제1 전극과 이격된 제2 전극;
    상기 제1 전극 및 상기 제2 전극 사이에 배치되되 상기 제1 전극 및 상기 제2 전극의 적어도 일부분을 덮는 제1 절연층 및
    상기 제1 전극과 제2 전극 사이에서 상기 제1 절연층 상에 배치되고, 일 방향으로 연장된 형상을 갖는 발광 소자를 포함하고,
    상기 일 방향으로 연장된 본체부, 상기 본체부의 일 측에 연결되어 경사진 측면을 갖는 제1 단부, 및 상기 본체부의 타 측에 연결되되 상기 본체부보다 작은 폭을 갖는 제2 단부를 포함하는 반도체 코어; 및
    상기 반도체 코어의 외면 중 적어도 일부를 둘러싸는 절연막을 포함하고,
    상기 절연막은 상기 반도체 코어의 상기 제1 단부를 부분적으로 둘러싸는 제1 절연막 및 상기 반도체 코어의 상기 제2 단부를 부분적으로 둘러싸는 제2 절연막을 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 발광 소자는 상기 제1 절연막은 상기 제1 단부의 적어도 일부분이 노출되도록 배치되고 상기 제2 절연막은 상기 제2 단부의 적어도 일부분이 노출되도록 배치되며,
    상기 노출된 제1 단부 및 상기 제1 전극과 접촉하는 제1 접촉 전극 및 상기 노출된 제2 단부 및 상기 제2 전극과 접촉하는 제2 접촉 전극을 더 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 발광 소자는 상기 반도체 코어의 상기 제1 단부가 적어도 일부분이 상기 제1 전극 상에 놓이고 상기 제2 단부는 적어도 일부분이 상기 제2 전극 상에 놓이도록 배치되며,
    상기 제1 절연막 및 상기 제2 절연막은 적어도 일부분이 상기 제1 절연층과 직접 접촉하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 절연막은 상기 제1 단부와 상기 제1 절연층 사이에 위치하는 제1 잔부를 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 발광 소자는 상기 제1 접촉 전극과 상기 제1 단부가 접촉하는 제1 면 및 상기 제1 접촉 전극과 상기 제1 잔부가 접촉하는 제2 면을 포함하며,
    상기 제2 면은 상기 기판의 상면에 평행하지 않은 표시 장치.
  16. 제12 항에 있어서,
    상기 발광 소자 상에 배치되는 제2 절연층을 더 포함하고,
    상기 제2 절연층의 폭은 상기 반도체 코어의 상기 본체부의 길이보다 큰 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 절연막은 상기 제2 절연층과 상기 제1 단부 사이에 위치하는 제2 잔부를 더 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 발광 소자는 상기 제1 접촉 전극과 상기 제2 잔부가 접촉하는 제3 면을 더 포함하고,
    상기 제3 면은 상기 기판의 상면에 수직인 표시 장치.
  19. 제16 항에 있어서,
    상기 제2 절연층은 상기 반도체 코어의 상기 제1 단부와 상기 제1 전극 사이에 위치하는 절연 패턴을 더 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 접촉 전극은 상기 절연 패턴의 상면과 접촉하는 표시 장치.
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WO2021080028A1 (ko) * 2019-10-22 2021-04-29 엘지전자 주식회사 마이크로 led를 이용한 디스플레이 장치 및 이의 제조 방법

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