WO2021235589A1 - 표시 장치 및 그 제조 방법 - Google Patents

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홍광택
송명훈
김진택
배성근
이승민
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삼성디스플레이 주식회사
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    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body

Definitions

  • the present invention relates to a display device and a method for manufacturing the same.
  • OLED organic light emitting display
  • LCD liquid crystal display
  • a device for displaying an image of a display device includes a display panel such as an organic light emitting display panel or a liquid crystal display panel.
  • the light emitting display panel may include a light emitting device.
  • a light emitting diode LED
  • OLED organic light emitting diode
  • An object of the present invention is to provide a method of manufacturing a display device capable of improving alignment of light emitting devices disposed on electrodes.
  • Another object of the present invention is to provide a display device capable of minimizing oxidation of an electrode.
  • a display device provides a substrate, a plurality of first banks extending in a first direction and spaced apart from each other on the substrate, and the first banks extending in the first direction and having different first banks.
  • a first electrode and a second electrode disposed spaced apart from each other on a first bank, a first insulating layer disposed on the substrate and partially covering the first electrode and the second electrode, and disposed on the first insulating layer to include a plurality of light emitting devices having both ends respectively disposed on the first electrode and the second electrode, and the first electrode and the second electrode may generate an electric field when a magnetic field is applied.
  • the first electrode and the second electrode may exhibit a reflectance of 20 to 85% in a wavelength range of 400 nm to 700 nm.
  • a Curie temperature (Tc) of the first electrode and the second electrode may be 800° C. or less.
  • the first electrode and the second electrode may include at least one selected from BiFeO 3 , hexa-ferrites, TbMn 2 O 5 , and CoCr 2 O 4 .
  • the first electrode and the second electrode may generate a magnetic field when an electric field is applied.
  • a reflective layer disposed between the first electrode and the first insulating layer and between the second electrode and the first insulating layer may be further included.
  • the reflective layer may have a higher reflectance than the first electrode or the second electrode.
  • a first contact electrode disposed on the first electrode and contacting one end of the light emitting device and a second contact electrode disposed on the second electrode and contacting the other end of the light emitting device may be further included.
  • the light emitting device includes a first semiconductor layer, a second semiconductor layer, and at least one light emitting layer disposed between the first semiconductor layer and the second semiconductor layer, the first semiconductor layer, the second semiconductor layer, and the at least one light emitting layer may be surrounded by an insulating layer.
  • a target substrate including a first electrode layer and a second electrode layer is prepared, and an ink including a solvent and a light emitting device dispersed in the solvent is applied to the target substrate on the target substrate.
  • the first electric field may generate the first electric field by flowing a current through the first electrode layer or the second electrode layer.
  • a magnetic field may be applied to the first electrode layer or the second electrode layer using an external coil.
  • the first electrode layer or the second electrode layer to which the magnetic field is applied may generate the second electric field according to the strength of the magnetic field.
  • a dipole moment may be induced in the light emitting device by the second electric field, and a rotational torque may be applied to the light emitting device to rotate and rearrange the light emitting device.
  • the rotation torque may be added by a magnetic force of the first electrode layer or the second electrode layer to which the magnetic field is applied.
  • the alignment degree of the light emitting device may be measured for each area of the target substrate, and the magnetic field may be applied to a region having a low alignment degree of the light emitting device.
  • an image of one region of the target substrate may be obtained using an inspection device including a camera and the orientation direction of the light emitting device may be measured.
  • Measuring the orientation direction of the light emitting device may measure the positions of both ends of the light emitting device disposed between the first electrode layer and the second electrode layer.
  • removing the solvent may further include fixing one side of the light emitting device to be placed on the first electrode and the other side to be placed on the second electrode.
  • the method may further include forming a first insulating layer on the target substrate from which the solvent is removed, and disconnecting a portion of the first electrode layer and the second electrode layer.
  • oxidation of the first electrode and the second electrode during the process may be prevented by forming the first electrode and the second electrode for aligning the light emitting device with an oxide material.
  • first electrode and the second electrode for aligning the light emitting device with a material having multi-strength properties, an electric field is generated through a magnetic field to rearrange the aligned light emitting devices, thereby improving the alignment of the light emitting devices.
  • FIG. 1 is a schematic plan view of a display device according to an exemplary embodiment.
  • FIG. 2 is a plan view illustrating one pixel of a display device according to an exemplary embodiment.
  • FIG. 3 is a cross-sectional view taken along lines Q1-Q1', Q2-Q2', and Q3-Q3' of FIG. 2 .
  • FIG. 4 is a perspective view schematically illustrating a light emitting device according to an exemplary embodiment.
  • FIG. 5 is a perspective view schematically illustrating a light emitting device according to another exemplary embodiment.
  • FIG. 6 is a flowchart illustrating a method of manufacturing a display device according to an exemplary embodiment.
  • FIG. 7 and 8 are cross-sectional views illustrating a part of a manufacturing process of a display device according to an exemplary embodiment.
  • FIG. 9 is a plan view illustrating one sub-pixel in the manufacturing process of FIG. 8 .
  • FIGS. 10 and 11 are cross-sectional views illustrating a part of a manufacturing process of a display device according to an exemplary embodiment.
  • FIG. 12 is a plan view illustrating a sub-pixel at a stage in a manufacturing process of a display device according to an exemplary embodiment.
  • FIG. 13 is a schematic cross-sectional view illustrating an arrangement of light emitting devices in a manufacturing process of a display device according to an exemplary embodiment.
  • FIG. 14 is a schematic diagram schematically illustrating that light emitting devices are aligned in a manufacturing process of a display device according to an exemplary embodiment.
  • 15 is a plan view illustrating a sub-pixel at a stage in a manufacturing process of a display device according to an exemplary embodiment.
  • 16 is a graph schematically illustrating a converse electric field-magnetic field effect of a multiferroelectric body.
  • 17 is a schematic cross-sectional view illustrating an arrangement of light emitting devices in a manufacturing process of a display device according to an exemplary embodiment.
  • FIG. 18 is a schematic diagram schematically illustrating that light emitting devices are aligned in a manufacturing process of a display device according to an exemplary embodiment.
  • 19 is a schematic diagram illustrating a step of inspecting a light emitting device aligned on a target substrate according to an exemplary embodiment.
  • FIG. 20 is a cross-sectional view illustrating a part of a manufacturing process of a display device according to an exemplary embodiment.
  • 21 is a plan view illustrating a sub-pixel at a stage in a manufacturing process of a display device according to an exemplary embodiment.
  • FIG. 22 is a cross-sectional view illustrating a display device according to another exemplary embodiment.
  • FIG. 23 is a plan view illustrating one sub-pixel of a display device according to another exemplary embodiment.
  • 24 is a plan view illustrating one sub-pixel of a display device according to another exemplary embodiment.
  • 25 is a cross-sectional view taken along the line QX-QX' of FIG. 24 .
  • each feature of the various embodiments of the present invention may be partially or wholly combined or combined with each other, technically various interlocking and driving are possible, and each of the embodiments may be implemented independently of each other or may be implemented together in a related relationship. may be
  • FIG. 1 is a schematic plan view of a display device according to an exemplary embodiment.
  • the display device 10 displays a moving image or a still image.
  • the display device 10 may refer to any electronic device that provides a display screen.
  • An electronic notebook, an electronic book, a portable multimedia player (PMP), a navigation system, a game machine, a digital camera, a camcorder, etc. may be included in the display device 10 .
  • the display device 10 includes a display panel that provides a display screen.
  • the display panel include an inorganic light emitting diode display panel, an organic light emitting display panel, a quantum dot light emitting display panel, a plasma display panel, a field emission display panel, and the like.
  • an inorganic light emitting diode display panel is applied is exemplified as an example of the display panel, but the present invention is not limited thereto, and the same technical idea may be applied to other display panels if applicable.
  • the shape of the display device 10 may be variously modified.
  • the display device 10 may have a shape such as a long rectangle, a long rectangle, a square, a rectangle with rounded corners (vertices), other polygons, or a circle.
  • the shape of the display area DPA of the display device 10 may also be similar to the overall shape of the display device 10 . In FIG. 1 , the display device 10 and the display area DPA having a horizontal long rectangular shape are illustrated.
  • the display device 10 may include a display area DPA and a non-display area NDA.
  • the display area DPA is an area in which a screen can be displayed
  • the non-display area NDA is an area in which a screen is not displayed.
  • the display area DPA may be referred to as an active area
  • the non-display area NDA may also be referred to as a non-active area.
  • the display area DPA may generally occupy the center of the display device 10 .
  • the display area DPA may include a plurality of pixels PX.
  • the plurality of pixels PX may be arranged in a matrix direction.
  • the shape of each pixel PX may be a rectangular shape or a square shape in plan view, but is not limited thereto, and each side may have a rhombus shape inclined with respect to one direction.
  • Each pixel PX may be alternately arranged in a stripe type or a pentile type.
  • each of the pixels PX may include one or more light emitting devices emitting light of a specific wavelength band to display a specific color.
  • a non-display area NDA may be disposed around the display area DPA.
  • the non-display area NDA may completely or partially surround the display area DPA.
  • the display area DPA may have a rectangular shape, and the non-display area NDA may be disposed adjacent to four sides of the display area DPA.
  • the non-display area NDA may constitute a bezel of the display device 10 .
  • Wires or circuit drivers included in the display device 10 may be disposed in each of the non-display areas NDA, or external devices may be mounted thereon.
  • FIG. 2 is a plan view illustrating one pixel of a display device according to an exemplary embodiment.
  • each of the plurality of pixels PX may include a plurality of sub-pixels PXn, where n is an integer of 1 to 3 .
  • one pixel PX may include a first sub-pixel PX1 , a second sub-pixel PX2 , and a third sub-pixel PX3 .
  • the first sub-pixel PX1 emits light of a first color
  • the second sub-pixel PX2 emits light of a second color
  • the third sub-pixel PX3 emits light of a third color.
  • the first color may be blue
  • the second color may be green
  • the third color may be red.
  • each of the sub-pixels PXn may emit light of the same color.
  • the pixel PX includes three sub-pixels PXn in FIG. 2
  • the present invention is not limited thereto, and the pixel PX may include a larger number of sub-pixels PXn.
  • Each sub-pixel PXn of the display device 10 may include an emission area EMA and a non-emission area (not shown).
  • the light emitting area EMA is a region where the light emitting device 30 is disposed and light of a specific wavelength band is emitted
  • the non-emission area is a non-emission area where the light emitting device 30 is not disposed and the light emitted from the light emitting device 30 does not reach. Therefore, it may be an area from which light is not emitted.
  • the light emitting area EMA may include an area in which the light emitting device 30 is disposed, and an area adjacent to the light emitting device 30 , from which light emitted from the light emitting device 30 is emitted.
  • the light emitting area EMA is not limited thereto, and the light emitted from the light emitting device 30 may also include a region in which the light emitted from the light emitting device 30 is reflected or refracted by other members.
  • the plurality of light emitting devices 30 may be disposed in each sub-pixel PXn, and may form a light emitting area including an area in which they are disposed and an area adjacent thereto.
  • the light emitting area EMA overlaps the electrodes 21 and 22 , respectively, and contact electrodes CNE1 and CNE2 contacting one side and the other side of the light emitting device 30 may be disposed.
  • the contact electrodes CNE1 and CNE2 may be respectively connected to the electrodes 21 and 22 through the openings OP.
  • specific structures of the electrodes 21 and 22 and the contact electrodes CNE1 and CNE2 will be described later.
  • each sub-pixel PXn may include a cutout area CBA disposed in the non-emission area.
  • the cut area CBA may be disposed on one side of the light emitting area EMA in the second direction DR2 .
  • the cutout area CBA may be disposed between the emission areas EMA of the sub-pixels PXn adjacent in the second direction DR2 .
  • a plurality of emission areas EMA and cutout areas CBA may be arranged in the display area DPA of the display device 10 .
  • the plurality of light emitting areas EMA and cut area CBA are each repeatedly arranged in the first direction DR1 , and the light emitting area EMA and cut area CBA are arranged in the second direction DR2 . Can be arranged alternately.
  • a distance between the cut-out areas CBAs in the first direction DR1 may be smaller than a distance between the cut-out areas CBAs in the first direction DR1 of the light emitting area EMA.
  • a second bank BNL2 is disposed between the cut-off areas CBA and the light emitting area EMA, and an interval therebetween may vary according to a width of the second bank BNL2 . Since the light emitting device 30 is not disposed in the cut-out area CBA, no light is emitted, but some of the electrodes 21 and 22 disposed in each sub-pixel PXn may be disposed. The electrodes 21 and 22 disposed in each sub-pixel PXn may be disposed to be separated from each other in the cut-out area CBA.
  • FIG. 3 is a cross-sectional view taken along lines Q1-Q1', Q2-Q2', and Q3-Q3' of FIG. 2 .
  • FIG. 3 illustrates a cross-section crossing both ends of the light emitting device 30 disposed in the first sub-pixel PX1 of FIG. 2 .
  • the display device 10 may include a substrate 11 , a semiconductor layer disposed on the substrate 11 , a plurality of conductive layers, and a plurality of insulating layers.
  • the semiconductor layer, the conductive layer, and the insulating layer may constitute a circuit layer and a light emitting device layer of the display device 10 , respectively.
  • the substrate 11 may be an insulating substrate.
  • the substrate 11 may be made of an insulating material such as glass, quartz, or polymer resin.
  • the substrate 11 may be a rigid substrate, but may also be a flexible substrate capable of bending, folding, rolling, or the like.
  • the light blocking layer BML may be disposed on the substrate 11 .
  • the light blocking layer BML is disposed to overlap the active layer ACT1 of the first transistor T1 of the display device 10 .
  • the light blocking layer BML1 may include a light-blocking material to prevent light from being incident on the active layer ACT1 of the first transistor T1 .
  • the light blocking layer BML may be formed of an opaque metal material that blocks light transmission.
  • the present invention is not limited thereto, and in some cases, the light blocking layer BML may be omitted.
  • the buffer layer 12 may be entirely disposed on the substrate 11 including the light blocking layer BML.
  • the buffer layer 12 is formed on the substrate 11 to protect the first transistors T1 of the pixel PX from moisture penetrating through the substrate 11 which is vulnerable to moisture permeation, and may perform a surface planarization function.
  • the buffer layer 12 may be formed of a plurality of inorganic layers alternately stacked.
  • the buffer layer 12 may be formed as a multi-layer in which inorganic layers including at least one of silicon oxide (SiOx), silicon nitride (SiNx), and silicon oxynitride (SiOxNy) are alternately stacked.
  • a semiconductor layer is disposed on the buffer layer 12 .
  • the semiconductor layer may include the active layer ACT1 of the first transistor T1 . These may be disposed to partially overlap with the gate electrode G1 of the first gate conductive layer, which will be described later.
  • the display device 10 may include a larger number of transistors.
  • the display device 10 may include two or three transistors by including one or more transistors in addition to the first transistor T1 for each sub-pixel PXn.
  • the semiconductor layer may include polycrystalline silicon, single crystal silicon, an oxide semiconductor, or the like.
  • each active layer ACT1 may include a plurality of conductive regions ACTa and ACTb and a channel region ACTc therebetween.
  • the oxide semiconductor may be an oxide semiconductor containing indium (In).
  • the oxide semiconductor is indium-tin oxide (ITO), indium-zinc oxide (IZO), indium-gallium oxide (IGO), indium-zinc -Indium-Zinc-Tin Oxide (IZTO), Indium-Gallium-Tin Oxide (IGTO), Indium-Gallium-Zinc-Tin Oxide (IGZTO) ) and so on.
  • the semiconductor layer may include polycrystalline silicon.
  • Polycrystalline silicon may be formed by crystallizing amorphous silicon.
  • the conductive regions of the active layer ACT1 may be doped regions each doped with impurities.
  • the first gate insulating layer 13 is disposed on the semiconductor layer and the buffer layer 12 .
  • the first gate insulating layer 13 may include a semiconductor layer and be disposed on the buffer layer 12 .
  • the first gate insulating layer 13 may function as a gate insulating layer of each transistor.
  • the first gate insulating layer 13 may be made of an inorganic layer including an inorganic material, for example, silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride (SiOxNy), or may be formed in a stacked structure.
  • the first gate conductive layer is disposed on the first gate insulating layer 13 .
  • the first gate conductive layer may include a gate electrode G1 of the first transistor T1 and a first capacitance electrode CSE1 of the storage capacitor.
  • the gate electrode G1 may be disposed to overlap the channel region ACTc of the active layer ACT1 in the thickness direction.
  • the first capacitor electrode CSE1 may be disposed to overlap with a second capacitor electrode CSE2 to be described later in the thickness direction.
  • the first capacitor electrode CSE1 may be connected to the gate electrode G1 and integrated therewith.
  • the first capacitor electrode CSE1 may be disposed to overlap the second capacitor electrode CSE2 in a thickness direction, and a storage capacitor may be formed therebetween.
  • the first gate conductive layer may include any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu) or these It may be formed as a single layer or multiple layers made of an alloy of However, the present invention is not limited thereto.
  • the first interlayer insulating layer 15 is disposed on the first gate conductive layer.
  • the first interlayer insulating layer 15 may function as an insulating layer between the first gate conductive layer and other layers disposed thereon.
  • the first interlayer insulating layer 15 may be disposed to cover the first gate conductive layer to protect the first gate conductive layer.
  • the first interlayer insulating layer 15 may be formed of an inorganic layer including an inorganic material, for example, silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride (SiOxNy), or may be formed in a stacked structure.
  • the first data conductive layer is disposed on the first interlayer insulating layer 15 .
  • the first data conductive layer may include a first source electrode S1 and a first drain electrode D1 of the first transistor T1 , a data line DTL, and a second capacitor electrode CSE2 .
  • the first source electrode S1 and the first drain electrode D1 of the first transistor T1 are connected to the active layer ( The conductive regions ACTa and ACTb of ACT1 may be in contact with each other.
  • the first source electrode S1 of the first transistor T1 blocks light through another contact hole penetrating the first interlayer insulating layer 15 , the first gate insulating layer 13 , and the buffer layer 12 . It may be electrically connected to the layer BML.
  • the data line DTL may apply a data signal to another transistor (not shown) included in the display device 10 .
  • the data line DTL may be connected to source/drain electrodes of another transistor to transmit a signal applied from the data line DTL.
  • the second capacitor electrode CSE2 is disposed to overlap the first capacitor electrode CSE1 in the thickness direction.
  • the second capacitance electrode CSE2 may be integrally connected to the first source electrode S1 .
  • the first data conductive layer may include any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu) or these It may be formed as a single layer or multiple layers made of an alloy of However, the present invention is not limited thereto.
  • the second interlayer insulating layer 17 is disposed on the first data conductive layer.
  • the second interlayer insulating layer 17 may function as an insulating layer between the first data conductive layer and other layers disposed thereon. Also, the second interlayer insulating layer 17 may cover the first data conductive layer and function to protect the first data conductive layer.
  • the second interlayer insulating layer 17 may be formed of an inorganic layer including an inorganic material, for example, silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride (SiOxNy), or may be formed in a stacked structure.
  • the second data conductive layer is disposed on the second interlayer insulating layer 17 .
  • the second data conductive layer may include a first voltage line VL1 , a second voltage line VL2 , and a first conductive pattern CDP.
  • a high potential voltage (or a first power voltage) supplied to the first transistor T1 is applied to the first voltage line VL1
  • a low potential voltage supplied to the second electrode 22 is applied to the second voltage line VL2 .
  • a potential voltage (or a second power supply voltage) may be applied.
  • an alignment signal necessary for aligning the light emitting device 30 may be applied to the second voltage line VL2 during the manufacturing process of the display device 10 .
  • the first conductive pattern CDP may be connected to the second capacitor electrode CSE2 through a contact hole formed in the second interlayer insulating layer 17 .
  • the second capacitor electrode CSE2 may be integrated with the first source electrode S1 of the first transistor T1 , and the first conductive pattern CDP may be electrically connected to the first source electrode S1 .
  • the first conductive pattern CDP also contacts the first electrode 21 to be described later, and the first transistor T1 applies the first power voltage applied from the first voltage line VL1 to the first conductive pattern CDP. through the first electrode 21 .
  • the second data conductive layer includes one second voltage line VL2 and one first voltage line VL1 in the drawings, the present invention is not limited thereto.
  • the second data conductive layer may include a greater number of first voltage lines VL1 and second voltage lines VL2 .
  • the second data conductive layer may include any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu) or these It may be formed as a single layer or multiple layers made of an alloy of However, the present invention is not limited thereto.
  • the first planarization layer 19 is disposed on the second data conductive layer.
  • the first planarization layer 19 may include an organic insulating material, for example, an organic material such as polyimide (PI), and may perform a surface planarization function.
  • PI polyimide
  • a plurality of first banks BNL1 , a plurality of electrodes 21 and 22 , a light emitting device 30 , a plurality of contact electrodes CNE1 and CNE2 , and a second bank BNL2 are disposed on the first planarization layer 19 .
  • a plurality of insulating layers PAS1 , PAS2 , PAS3 , and PAS4 may be disposed on the first planarization layer 19 .
  • the plurality of first banks BNL1 may be directly disposed on the first planarization layer 19 .
  • the plurality of first banks BNL1 have a shape extending in the second direction DR2 within each sub-pixel PXn, but do not extend to other sub-pixels PXn adjacent to each other in the second direction DR2 and emit light. It may be disposed within the area EMA. Also, the plurality of first banks BNL1 may be disposed to be spaced apart from each other in the first direction DR1 , and the light emitting device 30 may be disposed therebetween.
  • the plurality of first banks BNL1 may be disposed for each sub-pixel PXn to form a linear pattern in the display area DPA of the display device 10 . Although the two first banks BNL1 are illustrated in the drawing, the present invention is not limited thereto. A larger number of first banks BNL1 may be disposed according to the number of electrodes 21 and 22 .
  • the first bank BNL1 may have a structure in which at least a portion protrudes from the top surface of the first planarization layer 19 .
  • the protruding portion of the first bank BNL1 may have an inclined side surface, and the light emitted from the light emitting device 30 is reflected by the electrodes 21 and 22 disposed on the first bank BNL1 to form the first first bank BNL1 . It may be emitted in an upper direction of the planarization layer 19 .
  • the first bank BNL1 may provide a region in which the light emitting device 30 is disposed and may also function as a reflective barrier rib that reflects light emitted from the light emitting device 30 in an upward direction.
  • the side surface of the first bank BNL1 may be inclined in a linear shape, but is not limited thereto, and the first bank BNL1 may have a semi-circle or semi-elliptical shape with a curved outer surface.
  • the first banks BNL1 may include an organic insulating material such as polyimide (PI), but is not limited thereto.
  • the plurality of electrodes 21 and 22 are disposed on the first bank BNL1 and the first planarization layer 19 .
  • the plurality of electrodes 21 and 22 may include a first electrode 21 and a second electrode 22 .
  • the first electrode 21 and the second electrode 22 may extend in the second direction DR2 and may be disposed to be spaced apart from each other in the first direction DR1 .
  • the first electrode 21 and the second electrode 22 may each extend in the second direction DR2 within the sub-pixel PXn, and may be separated from the other electrodes 21 and 22 in the cut-out area CBA. have.
  • the cutout area CBA is disposed between the emission areas EMA of the sub-pixel PXn adjacent in the second direction DR2 , and the first electrode 21 and the second electrode 22 are It may be separated from the other first and second electrodes 21 and 22 disposed in the sub-pixels PXn adjacent in the second direction DR2 in the cut area CBA.
  • the present invention is not limited thereto, and some of the electrodes 21 and 22 are not separated for each sub-pixel PXn and are disposed to extend beyond the neighboring sub-pixel PXn in the second direction DR2 or the first electrode 21 ) or only one of the second electrodes 22 may be separated.
  • the first electrode 21 is electrically connected to the first transistor T1 through the first contact hole CT1
  • the second electrode 22 is connected to the second voltage line VL2 through the second contact hole CT2 .
  • the first electrode 21 may be formed in a portion extending in the first direction DR1 of the second bank BNL2 through the first contact hole CT1 penetrating the first planarization layer 19 . It may be in contact with the conductive pattern CDP.
  • the second electrode 22 also extends in the first direction DR1 of the second bank BNL2 to the second voltage line VL2 through the second contact hole CT2 penetrating the first planarization layer 19 .
  • the present invention is not limited thereto.
  • the first contact hole CT1 and the second contact hole CT2 may be disposed in the light emitting area EMA surrounding the second bank BNL2 so as not to overlap the second bank BNL2 .
  • first electrode 21 and one second electrode 22 are exemplified in each sub-pixel PXn, but the present invention is not limited thereto and the first electrode 21 disposed in each sub-pixel PXn is not limited thereto. ) and the number of the second electrodes 22 may be greater. Also, the first electrode 21 and the second electrode 22 disposed in each sub-pixel PXn may not necessarily have a shape extending in one direction, and the first electrode 21 and the second electrode 22 . ) can be arranged in various structures. For example, the first electrode 21 and the second electrode 22 may have a partially curved or bent shape, and one electrode may be disposed to surround the other electrode.
  • the first electrode 21 and the second electrode 22 may be directly disposed on the first banks BNL1 , respectively.
  • Each of the first electrode 21 and the second electrode 22 may be formed to have a width greater than that of the first bank BNL1 .
  • the first electrode 21 and the second electrode 22 may be respectively disposed to cover the outer surface of the first bank BNL1 .
  • the first electrode 21 and the second electrode 22 are respectively disposed on the side surface of the first bank BNL1 , and the interval between the first electrode 21 and the second electrode 22 is the first bank BNL1 . may be narrower than the gap between them.
  • at least a partial region of the first electrode 21 and the second electrode 22 may be directly disposed on the first planarization layer 19 so that they may be disposed on the same plane.
  • each of the electrodes 21 and 22 may be smaller than that of the first bank BNL1 .
  • each of the electrodes 21 and 22 may be disposed to cover at least one side surface of the first bank BNL1 to reflect the light emitted from the light emitting device 30 .
  • the first electrode 21 and the second electrode 22 may include multi-ferroics having different rigidities at the same time.
  • a multiferroic body is a material exhibiting different stiffnesses at the same time, and may be, for example, a material having two or more properties among various ferroic properties such as ferroelectricity, ferromagnetism, and strong elasticity.
  • the first electrode 21 and the second electrode 22 may include a polyferroelectric body having at least ferroelectricity and ferromagnetic properties.
  • the first electrode 21 and the second electrode 22 may include a multiferroelectric body exhibiting conductivity and reflectivity.
  • a perovskite multiferroelectric body such as PZT (PbZr x Ti 1-x O 3 ), BaTiO 3 , PbTiO 3 , BFO (BiFeO 3 ), LiNbO 3 , LiTaO 3 , etc.
  • Pseudo-ilmenite polyferrous body PbNb 3 O 6 , Ba 2 NaNb 5 O 15 tungsten-bronze (TB) polyferrous body, SBT(SrBi 2 Ta 2 O 9 ), BLT((Bi,La) 4 Ti 3 O 12 ), Bi 4 Ti 3 O 12, etc.
  • BFO bismuth layered polyferrous body and La 2 Ti 2 O 7 pyrochlore multiferrosome and solid solution of these polyferrous bodies, Tb, Y, RMnO 3 containing rare earth elements (R) such as Er, Ho, Tm, Yb, and Lu, and hexa-ferrites, TbMn 2 O 5 , CoCr 2 O 4 and the like.
  • R rare earth elements
  • BFO since it has excellent multi-steel properties and can exhibit excellent multi-steel properties even at room temperature, it is preferable to use BFO.
  • the first electrode 21 and the second electrode 22 when an electric field is applied to the first electrode 21 and the second electrode 22 made of a multiferroel body, a magnetic field of a specific strength may be induced and generated.
  • the first electrode 21 and the second electrode 22 may generate a magnetic field with an intensity in the range of 0.10 to 3.39 emu/g depending on the material.
  • the magnetic field generated by the first electrode 21 and the second electrode 22 is converted into a mechanical force in the form of a rotational torque that can rotate the light emitting element 30, and the light emitting element 30 is very small by a few micrometers. By being small, even when a magnetic field is generated with an intensity in the range of 0.10 to 3.39 emu/g, the light emitting device 30 can be sufficiently rotated.
  • the first electrode 21 and the second electrode 22 apply an external electric field, so that the strength of the magnetic field generated inside the multiferroelectric body, that is, the first electrode 21 and the second electrode 22 is at least 0.10 to 3.39. It can be in the emu/g range.
  • first electrode 21 and the second electrode 22 made of a multiferroelectric body may generate an electric field when an external magnetic field is applied due to the characteristics of the multiferroel body.
  • internal polarization may be induced to generate an electric field.
  • a dipole moment of the light emitting device 30 is generated by the electric field generated from the first electrode 21 and the second electrode 22 , and light is emitted with a rotational torque T DEP generated due to the dipole moment of the light emitting device 30 .
  • the elements 30 may be rotated and aligned.
  • the first electrode 21 and the second electrode 22 made of a multiferroelectric body may include a material capable of exhibiting multiferromeric properties at room temperature.
  • a multiferroelectric body has a Curie temperature (Tc) indicating multi-steel properties, and can exhibit multi-steel properties below the Curie temperature.
  • Tc Curie temperature
  • the Curie temperature Tc may be 800° C. or less to exhibit multiferroal characteristics in the alignment process of the light emitting device 30 .
  • the Curie temperature Tc of the first electrode 21 and the second electrode 22 may be in the range of 100°C to 800°C, but not limited thereto, and may be in the range of 200°C to 600°C.
  • first electrode 21 and the second electrode 22 made of a multiferrosome may serve to reflect light emitted from the light emitting device 30 upward.
  • first electrode 21 and the second electrode 22 may exhibit a reflectance in the range of 20 to 85%.
  • the light emitting device 30 may emit light in a wavelength range of 400 to 700 nm.
  • the first electrode 21 and the second electrode 22 may have a light reflectance of 20 to 85% in a wavelength range of 400 to 700 nm.
  • BiFeO 3 may exhibit a reflectance of about 33% at a wavelength of 400 nm and a reflectance of about 23% at a wavelength of 700 nm.
  • the multiferroelectric body composed of a compound including at least one of them may have a light reflectance of 20 to 85% in a wavelength range of 400 to 700 nm.
  • the plurality of electrodes 21 and 22 may be electrically connected to the light emitting devices 30 , and a predetermined voltage may be applied so that the light emitting devices 30 emit light.
  • the plurality of electrodes 21 and 22 are electrically connected to the light emitting device 30 through the contact electrodes CNE1 and CNE2, and the electrical signal applied to the electrodes 21 and 22 is connected to the contact electrodes CNE1 and CNE2. through the light emitting device 30 .
  • One of the first electrode 21 and the second electrode 22 is electrically connected to the anode electrode of the light emitting device 30 , and the other is electrically connected to the cathode electrode of the light emitting device 30 .
  • the present invention is not limited thereto and vice versa.
  • each of the electrodes 21 and 22 may be utilized to form an electric field in the sub-pixel PXn to align the light emitting device 30 .
  • the light emitting device 30 may be disposed between the first electrode 21 and the second electrode 22 by an electric field formed on the first electrode 21 and the second electrode 22 .
  • the light emitting device 30 of the display device 10 may be sprayed onto the electrodes 21 and 22 through an inkjet printing process. When the ink including the light emitting element 30 is sprayed onto the electrodes 21 and 22 , an alignment signal is applied to the electrodes 21 and 22 to generate an electric field.
  • the light emitting device 30 dispersed in the ink may be aligned on the electrodes 21 and 22 by receiving a dielectrophoretic force by an electric field generated on the electrodes 21 and 22 .
  • the first insulating layer PAS1 is disposed on the first planarization layer 19 .
  • the first insulating layer PAS1 may be disposed to cover the first banks BNL1 and the first electrode 21 and the second electrode 22 .
  • the first insulating layer PAS1 may protect the first electrode 21 and the second electrode 22 and may insulate them from each other. Also, it is possible to prevent the light emitting device 30 disposed on the first insulating layer PAS1 from being damaged by direct contact with other members.
  • the first insulating layer PAS1 may include an opening OP partially exposing the first electrode 21 and the second electrode 22 .
  • Each of the openings OP may partially expose a portion disposed on the upper surface of the first bank BNL1 among the electrodes 21 and 22 .
  • Some of the contact electrodes CNE1 and CNE2 may contact each of the electrodes 21 and 22 exposed through the opening OP.
  • a step may be formed between the first electrode 21 and the second electrode 22 so that a portion of the upper surface of the first insulating layer PAS1 is recessed.
  • the upper surface thereof is short depending on the shape of the electrodes 21 and 22 disposed below the first insulating layer PAS1 . can be delayed
  • the present invention is not limited thereto.
  • the second bank BNL2 may be disposed on the first insulating layer PAS1 .
  • the second bank BNL2 may be disposed in a grid pattern on the entire surface of the display area DPA, including portions extending in the first and second directions DR1 and DR2 in plan view.
  • the second bank BNL2 is disposed across the boundary of each sub-pixel PXn to distinguish neighboring sub-pixels PXn.
  • the second bank BNL2 is disposed to surround the emission area EMA and the cut-off area CBA disposed in each sub-pixel PXn to distinguish them.
  • the first electrode 21 and the second electrode 22 may extend in the second direction DR2 and may be disposed to cross a portion extending in the first direction DR1 of the second bank BNL2 .
  • a portion of the second bank BNL2 extending in the second direction DR2 may have a greater width than a portion disposed between the light emitting areas EMA. Accordingly, the distance between the cut-out areas CBA may be smaller than the distance between the light emitting areas EMA.
  • the second bank BNL2 may be formed to have a greater height than the first bank BNL1 .
  • the second bank BNL2 prevents ink from overflowing into the adjacent sub-pixels PXn in the inkjet printing process of the manufacturing process of the display device 10 , so that the different light emitting devices 30 are dispersed in different sub-pixels PXn. They can be separated so that they do not mix with each other.
  • the second bank BNL2 may include a polyimide (PI) like the first bank BNL1 , but is not limited thereto.
  • the light emitting device 30 may be disposed on the first insulating layer PAS1 .
  • the plurality of light emitting devices 30 may be disposed to be spaced apart from each other along the second direction DR2 in which the respective electrodes 21 and 22 extend, and may be aligned substantially parallel to each other.
  • the light emitting device 30 may have a shape extending in one direction, and a direction in which each of the electrodes 21 and 22 extends and a direction in which the light emitting device 30 extends may be substantially perpendicular.
  • the present invention is not limited thereto, and the light emitting device 30 may be disposed at an angle instead of perpendicular to the direction in which the electrodes 21 and 22 extend.
  • each sub-pixel PXn may include light emitting layers ( '36' of FIG. 4 ) including different materials to emit light of different wavelength bands to the outside. Accordingly, light of the first color, the second color, and the third color may be emitted from the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 , respectively.
  • the present invention is not limited thereto, and each of the sub-pixels PXn may include the light emitting device 30 of the same type and may emit light of substantially the same color.
  • Both ends of the light emitting device 30 may be disposed on the electrodes 21 and 22 between the first banks BNL1 .
  • the extended length of the light emitting element 30 is longer than the interval between the first electrode 21 and the second electrode 22, and both ends of the light emitting element 30 are respectively formed by the first electrode 21 and the second electrode ( 22) can be disposed on.
  • the light emitting device 30 may be disposed such that one end is placed on the first electrode 21 and the other end is placed on the second electrode 22 .
  • a plurality of layers may be disposed in a direction parallel to the upper surface of the substrate 11 or the first planarization layer 19 .
  • the light emitting device 30 is disposed so that one extended direction is parallel to the top surface of the first planarization layer 19 , and the plurality of semiconductor layers included in the light emitting device 30 are parallel to the top surface of the first planarization layer 19 . They may be sequentially arranged along one direction.
  • the present invention is not limited thereto, and when the light emitting device 30 has a different structure, the plurality of semiconductor layers may be disposed in a direction perpendicular to the upper surface of the first planarization layer 19 .
  • Both ends of the light emitting device 30 may contact the contact electrodes CNE1 and CNE2, respectively.
  • an insulating film ('38' in FIG. 4) is not formed on the end surface of the extended one direction side, and a part of the semiconductor layer ('31, '32' in FIG. 4) or an electrode layer (FIG. A portion of '37 of 4 may be exposed, and the exposed semiconductor layer may contact the contact electrodes CNE1 and CNE2.
  • the present invention is not limited thereto, and in the light emitting device 30 , at least a portion of the insulating layer 38 may be removed so that both ends of the semiconductor layers may be partially exposed.
  • the exposed side surfaces of the semiconductor layer may be in direct contact with the contact electrodes CNE1 and CNE2.
  • the second insulating layer PAS2 may be partially disposed on the light emitting device 30 .
  • the second insulating layer PAS2 has a width smaller than the length of the light emitting device 30 and has a width smaller than the length of the light emitting device 30 so that both ends of the light emitting device 30 are exposed while surrounding the light emitting device 30 . can be placed.
  • the second insulating layer PAS2 is disposed to cover the light emitting device 30 , the electrodes 21 and 22 , and the first insulating layer PAS1 during the manufacturing process of the display device 10 , and is then formed of the light emitting device 30 . It can be removed to expose both ends.
  • the second insulating layer PAS2 may be disposed to extend in the second direction DR2 on the first insulating layer PAS1 in a plan view to form a linear or island-shaped pattern in each sub-pixel PXn.
  • the second insulating layer PAS2 may protect the light emitting device 30 and fix the light emitting device 30 in the manufacturing process of the display device 10 .
  • a plurality of contact electrodes CNE1 and CNE2 and a third insulating layer PAS3 may be disposed on the second insulating layer PAS2 .
  • the plurality of contact electrodes CNE1 and CNE2 may have a shape extending in one direction and may be disposed on each of the electrodes 21 and 22 .
  • the contact electrodes CNE1 and CNE2 may include a first contact electrode CNE1 disposed on the first electrode 21 and a second contact electrode CNE2 disposed on the second electrode 22 .
  • Each of the contact electrodes CNE1 and CNE2 may be disposed to be spaced apart from each other and to face each other.
  • the first contact electrode CNE1 and the second contact electrode CNE2 may be respectively disposed on the first electrode 21 and the second electrode 22 to be spaced apart from each other in the first direction DR1 .
  • Each of the contact electrodes CNE1 and CNE2 may form a stripe-shaped pattern in the emission area EMA of each sub-pixel PXn.
  • the plurality of contact electrodes CNE1 and CNE2 may contact the light emitting device 30 , respectively.
  • the first contact electrode CNE1 may contact one end of the light emitting devices 30
  • the second contact electrode CNE2 may contact the other end of the light emitting device 30 .
  • semiconductor layers ('31' and '32' in FIG. 4) or electrode layers ('37' in FIG. 4) are exposed on both end surfaces in the extended direction, and contact electrodes CNE1 and CNE2 respectively. They may come into contact with the semiconductor layers ( '31' and '32' of FIG. 4 ) of the light emitting device 30 to be electrically connected thereto.
  • One side of the contact electrodes CNE1 and CNE2 in contact with both ends of the light emitting device 30 may be disposed on the second insulating layer PAS2 .
  • the first contact electrode CNE1 is in contact with the first electrode 21 through the opening OP exposing a portion of the upper surface of the first electrode 21
  • the second contact electrode CNE2 is connected to the second electrode ( The second electrode 22 may be in contact with the opening OP exposing a portion of the upper surface of the 22 .
  • Each of the contact electrodes CNE1 and CNE2 may have a width measured in one direction smaller than a width measured in one direction of the electrodes 21 and 22 , respectively.
  • the contact electrodes CNE1 and CNE2 may be disposed to contact one end and the other end of the light emitting device 30 , respectively, and to cover a portion of upper surfaces of the first electrode 21 and the second electrode 22 .
  • the present invention is not limited thereto, and the contact electrodes CNE1 and CNE2 may have a width greater than that of the electrodes 21 and 22 to cover both sides of the electrodes 21 and 22 .
  • the contact electrodes CNE1 and CNE2 may include a transparent conductive material.
  • it may include ITO, IZO, ITZO, aluminum (Al), and the like.
  • Light emitted from the light emitting device 30 may pass through the contact electrodes CNE1 and CNE2 and travel toward the electrodes 21 and 22 .
  • the present invention is not limited thereto.
  • the drawing shows that two contact electrodes CNE1 and CNE2 are disposed in one sub-pixel PXn, the present invention is not limited thereto.
  • the number of contact electrodes CNE1 and CNE2 may vary according to the number of electrodes 21 and 22 disposed in each sub-pixel PXn.
  • the third insulating layer PAS3 is disposed to cover the first contact electrode CNE1 .
  • the third insulating layer PAS3 may be disposed to cover one side on which the first contact electrode CNE1 is disposed based on the second insulating layer PAS2 including the first contact electrode CNE1 .
  • the third insulating layer PAS3 may be disposed to cover the first contact electrode CNE1 and the first insulating layers PAS1 disposed on the first electrode 21 . This arrangement is performed by a process of partially removing the insulating material layer to form the second contact electrode CNE2 after the insulating material layer constituting the third insulating layer PAS3 is completely disposed in the light emitting area EMA. may be formed.
  • the insulating material layer constituting the third insulating layer PAS3 may be removed together with the insulating material layer constituting the second insulating layer PAS2, and one side of the third insulating layer PAS3 may be removed from the second insulating layer PAS3. It can be mutually aligned with one side of PAS2).
  • One side of the second contact electrode CNE2 may be disposed on the third insulating layer PAS3 and may be insulated from the first contact electrode CNE1 with the second contact electrode CNE2 interposed therebetween.
  • the fourth insulating layer PAS4 may be entirely disposed in the display area DPA of the substrate 11 .
  • the fourth insulating layer PAS4 may function to protect members disposed on the substrate 11 from external environments. However, the fourth insulating layer PAS4 may be omitted.
  • first insulating layer PAS1 , the second insulating layer PAS2 , the third insulating layer PAS3 , and the fourth insulating layer PAS4 described above may include an inorganic insulating material or an organic insulating material.
  • the first insulating layer PAS1 , the second insulating layer PAS2 , the third insulating layer PAS3 , and the fourth insulating layer PAS4 may include silicon oxide (SiOx), silicon nitride (SiNx), silicon acid It may include an inorganic insulating material such as nitride (SiOxNy), aluminum oxide (Al 2 O 3 ), or aluminum nitride (AlN).
  • organic insulating materials such as acrylic resin, epoxy resin, phenol resin, polyamide resin, polyimide resin, unsaturated polyester resin, polyphenylene resin, polyphenylene sulfide resin, benzocyclobutene, cardo resin, siloxane resin , silsesquioxane resin, polymethyl methacrylate, polycarbonate, polymethyl methacrylate-polycarbonate synthetic resin, and the like.
  • the present invention is not limited thereto.
  • FIG. 4 is a perspective view schematically illustrating a light emitting device according to an exemplary embodiment.
  • the light emitting device 30 may be a light emitting diode (Light Emitting diode), specifically, the light emitting device 30 is a micrometer (Micro-meter) or nano-meter (Nano-meter) unit size. and may be an inorganic light emitting diode made of an inorganic material.
  • the inorganic light emitting diode may be aligned between the two electrodes (21 and 22 of FIG. 3 ), in which polarity is formed when an electric field is formed in a specific direction between the two electrodes (21 and 22 of FIG. 3 ) facing each other.
  • the light emitting device 30 may be aligned between the electrodes by an electric field formed on the two electrodes (21 and 22 of FIG. 3 ).
  • the light emitting device 30 may have a shape extending in one direction.
  • the light emitting device 30 may have a shape such as a cylinder, a rod, a wire, or a tube.
  • the shape of the light emitting device 30 is not limited thereto, and has a shape of a polygonal prism such as a cube, a rectangular parallelepiped, or a hexagonal prism, or a light emitting device such as extending in one direction and having a partially inclined shape. 30) may have various forms.
  • a plurality of semiconductors included in the light emitting device 30 to be described later may have a structure in which they are sequentially disposed or stacked along the one direction.
  • the light emitting device 30 may include a semiconductor layer doped with an arbitrary conductivity type (eg, p-type or n-type) impurity.
  • the semiconductor layer may emit an electric signal applied from an external power source to emit light in a specific wavelength band.
  • the light emitting device 30 may include a first semiconductor layer 31 , a second semiconductor layer 32 , a light emitting layer 36 , an electrode layer 37 , and an insulating layer 38 .
  • the first semiconductor layer 31 may be an n-type semiconductor.
  • the first semiconductor layer 31 is AlxGayIn(1-xy)N (where 0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x+y) and a semiconductor material having a composition ratio of ⁇ 1).
  • it may be any one or more of AlGaInN, GaN, AlGaN, InGaN, AlN, and InN doped with n-type.
  • the first semiconductor layer 31 may be doped with an n-type dopant, and the n-type dopant may be Si, Ge, Sn, or the like.
  • the first semiconductor layer 31 may be n-GaN doped with n-type Si.
  • the length of the first semiconductor layer 31 may be in a range of 1.5 ⁇ m to 5 ⁇ m, but is not limited thereto.
  • the second semiconductor layer 32 is disposed on the light emitting layer 36 to be described later.
  • the second semiconductor layer 32 may be a p-type semiconductor, and when the light emitting device 30 emits light in a blue or green wavelength band, the second semiconductor layer 32 is AlxGayIn(1-xy)N (here, 0 It may include a semiconductor material having a composition ratio of ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1). For example, it may be any one or more of AlGaInN, GaN, AlGaN, InGaN, AlN, and InN doped with p-type.
  • the second semiconductor layer 32 may be doped with a p-type dopant, and the p-type dopant may be Mg, Zn, Ca, Se, Ba, or the like.
  • the second semiconductor layer 32 may be p-GaN doped with p-type Mg.
  • the length of the second semiconductor layer 32 may be in the range of 0.05 ⁇ m to 0.10 ⁇ m, but is not limited thereto.
  • the drawing shows that the first semiconductor layer 31 and the second semiconductor layer 32 are configured as one layer, the present invention is not limited thereto.
  • the first semiconductor layer 31 and the second semiconductor layer 32 may further include a larger number of layers, for example, a clad layer or a TSBR (Tensile strain barrier reducing) layer. may be
  • the light emitting layer 36 is disposed between the first semiconductor layer 31 and the second semiconductor layer 32 .
  • the light emitting layer 36 may include a material having a single or multiple quantum well structure.
  • the light emitting layer 36 may include a material having a multi-quantum well structure, it may have a structure in which a plurality of quantum layers and a well layer are alternately stacked.
  • the light emitting layer 36 may emit light by combining electron-hole pairs according to an electric signal applied through the first semiconductor layer 31 and the second semiconductor layer 32 .
  • the light emitting layer 36 emits light in a blue wavelength band, it may include a material such as AlGaN or AlGaInN.
  • the quantum layer may include a material such as AlGaN or AlGaInN
  • the well layer may include a material such as GaN or AlInN.
  • the light emitting layer 36 includes AlGaInN as the quantum layer and AlInN as the well layer.
  • the light emitting layer 36 emits blue light having a central wavelength band of 450 nm to 495 nm. can do.
  • the present invention is not limited thereto, and the light emitting layer 36 may have a structure in which a type of semiconductor material having a large band gap energy and a semiconductor material having a small band gap energy are alternately stacked with each other, and the wavelength band of the emitted light It may include other group 3 to group 5 semiconductor materials according to the present invention.
  • the light emitted by the light emitting layer 36 is not limited to light in the blue wavelength band, and in some cases, light in the red and green wavelength bands may be emitted.
  • the length of the light emitting layer 36 may have a range of 0.05 ⁇ m to 0.10 ⁇ m, but is not limited thereto.
  • light emitted from the light emitting layer 36 may be emitted not only from the longitudinal outer surface of the light emitting element 30 , but also from both sides.
  • the light emitted from the light emitting layer 36 is not limited in directionality in one direction.
  • FIG. 5 is a schematic diagram of a light emitting device according to another embodiment.
  • a light emitting device 30 ′ includes a third semiconductor layer 33 ′ and a light emitting layer 36 ′ disposed between the first semiconductor layer 31 ′ and the light emitting layer 36 ′. and a fourth semiconductor layer 34 ′ and a fifth semiconductor layer 35 ′ disposed between the second semiconductor layer 32 ′.
  • a plurality of semiconductor layers 33', 34', 35' and electrode layers 37a' and 37b' are further disposed, and the light emitting layer 36' contains other elements. is different from the embodiment of FIG. 4 .
  • overlapping descriptions will be omitted and the differences will be mainly described.
  • the light emitting layer 36 includes nitrogen (N) to emit blue or green light.
  • the light emitting device 30 ′ of FIG. 5 may be a semiconductor in which the light emitting layer 36 ′ and other semiconductor layers each contain at least phosphorus (P).
  • the light emitting device 30 ′ may emit red light having a central wavelength band in a range of 620 nm to 750 nm.
  • the central wavelength band of the red light is not limited to the above-described range, and includes all wavelength ranges that can be recognized as red in the present technical field.
  • the first semiconductor layer 31' is an n-type semiconductor layer, and the composition ratio of InxAlyGa(1-xy)P (here, 0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1) is It may contain a semiconductor material with
  • the first semiconductor layer 31 ′ may be any one or more of InAlGaP, GaP, AlGaP, InGaP, AlP, and InP doped with n-type.
  • the first semiconductor layer 31 ′ may be n-AlGaInP doped with n-type Si.
  • the second semiconductor layer 32' is a p-type semiconductor layer and is a semiconductor material having a composition ratio of InxAlyGa(1-xy)P (here, 0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1). may include.
  • the second semiconductor layer 32 ′ may be any one or more of InAlGaP, GaP, AlGaNP, InGaP, AlP, and InP doped with p-type.
  • the second semiconductor layer 32 ′ may be p-GaP doped with p-type Mg.
  • the light emitting layer 36 ′ may be disposed between the first semiconductor layer 31 ′ and the second semiconductor layer 32 ′.
  • the light emitting layer 36 ′ may include a material having a single or multiple quantum well structure to emit light in a specific wavelength band.
  • the quantum layer may include AlGaP or AlInGaP
  • the well layer may include a material such as GaP or AlInP.
  • the emission layer 36 ′ may emit red light having a central wavelength band of 620 nm to 750 nm including AlGaInP as a quantum layer and AlInP as a well layer.
  • the light emitting device 30 ′ of FIG. 5 may include a clad layer disposed adjacent to the light emitting layer 36 ′. As shown in the figure, the third semiconductor layer 33' and the fourth semiconductor layer ( 34') may be a clad layer.
  • the third semiconductor layer 33 ′ may be disposed between the first semiconductor layer 31 ′ and the emission layer 36 ′.
  • the third semiconductor layer 33' may be an n-type semiconductor like the first semiconductor layer 31', and the third semiconductor layer 33' is InxAlyGa(1-xy)P (where 0 ⁇ x ⁇ 1). , 0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1) may include a semiconductor material having a composition ratio.
  • the first semiconductor layer 31 ′ may be n-AlGaInP
  • the third semiconductor layer 33 ′ may be n-AlInP.
  • the present invention is not limited thereto.
  • the fourth semiconductor layer 34 ′ may be disposed between the light emitting layer 36 ′ and the second semiconductor layer 32 ′.
  • the fourth semiconductor layer 34' may be an n-type semiconductor like the second semiconductor layer 32', and the fourth semiconductor layer 34' is InxAlyGa(1-xy)P (where 0 ⁇ x ⁇ 1). , 0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1) may include a semiconductor material having a composition ratio.
  • the second semiconductor layer 32' may be p-GaP
  • the fourth semiconductor layer 34' may be p-AlInP.
  • the fifth semiconductor layer 35 ′ may be disposed between the fourth semiconductor layer 34 ′ and the second semiconductor layer 32 ′.
  • the fifth semiconductor layer 35 ′ may be a semiconductor doped with p-type like the second semiconductor layer 32 ′ and the fourth semiconductor layer 34 ′.
  • the fifth semiconductor layer 35 ′ may perform a function of reducing a difference in lattice constant between the fourth semiconductor layer 34 ′ and the second semiconductor layer 32 ′.
  • the fifth semiconductor layer 35 ′ may be a Tensile Strain Barrier Reducing (TSBR) layer.
  • the fifth semiconductor layer 35 ′ may include, but is not limited to, p-GaInP, p-AlInP, p-AlGaInP, or the like.
  • the length of the third semiconductor layer 33 ′, the fourth semiconductor layer 34 ′, and the fifth semiconductor layer 35 ′ may be in a range of 0.08 ⁇ m to 0.25 ⁇ m, but is not limited thereto.
  • the first electrode layer 37a ′ and the second electrode layer 37b ′ may be disposed on the first semiconductor layer 31 ′ and the second semiconductor layer 32 ′, respectively.
  • the first electrode layer 37a' may be disposed on the lower surface of the first semiconductor layer 31', and the second electrode layer 37b' may be disposed on the upper surface of the second semiconductor layer 32'.
  • the present invention is not limited thereto, and at least one of the first electrode layer 37a ′ and the second electrode layer 37b ′ may be omitted.
  • the first electrode layer 37a' is not disposed on the lower surface of the first semiconductor layer 31', and one second electrode layer 37b' is disposed on the upper surface of the second semiconductor layer 32'. ) may be placed.
  • the electrode layer 37 may be an ohmic contact electrode.
  • the present invention is not limited thereto, and may be a Schottky contact electrode.
  • the light emitting device 30 may include at least one electrode layer 37 . 4 illustrates that the light emitting device 30 includes one electrode layer 37, but is not limited thereto. In some cases, the light emitting device 30 may include a larger number of electrode layers 37 or may be omitted. The description of the light emitting device 30, which will be described later, may be equally applied even if the number of electrode layers 37 is changed or a different structure is further included.
  • the electrode layer 37 may reduce resistance between the light emitting device 30 and the electrode or contact electrode when the light emitting device 30 is electrically connected to an electrode or a contact electrode in the display device 10 according to an embodiment.
  • the electrode layer 37 may include a conductive metal.
  • the electrode layer 37 may include aluminum (Al), titanium (Ti), indium (In), gold (Au), silver (Ag), indium tin oxide (ITO), indium zinc oxide (IZO), and ITZO ( Indium Tin-Zinc Oxide) may include at least one.
  • the electrode layer 37 may include a semiconductor material doped with n-type or p-type.
  • the electrode layer 37 may include the same material or may include different materials, but is not limited thereto.
  • the insulating film 38 is disposed to surround the outer surfaces of the plurality of semiconductor layers and electrode layers described above.
  • the insulating layer 38 may be disposed to surround at least the outer surface of the light emitting layer 36 , and may extend in one direction in which the light emitting device 30 extends.
  • the insulating layer 38 may function to protect the members.
  • the insulating layer 38 may be formed to surround side surfaces of the members, and both ends of the light emitting device 30 in the longitudinal direction may be exposed.
  • the insulating layer 38 extends in the longitudinal direction of the light emitting device 30 and is formed to cover from the first semiconductor layer 31 to the side surface of the electrode layer 37 , but is not limited thereto.
  • the insulating layer 38 may cover only the outer surface of a portion of the semiconductor layer including the light emitting layer 36 or cover only a portion of the outer surface of the electrode layer 37 so that the outer surface of each electrode layer 37 is partially exposed.
  • the insulating layer 38 may be formed to have a rounded upper surface in cross-section in a region adjacent to at least one end of the light emitting device 30 .
  • the thickness of the insulating layer 38 may have a range of 10 nm to 1.0 ⁇ m, but is not limited thereto. Preferably, the thickness of the insulating layer 38 may be about 40 nm.
  • the insulating layer 38 is made of materials having insulating properties, for example, silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlN), and aluminum oxide (Aluminum oxide, Al 2 O 3 ). Accordingly, an electrical short that may occur when the light emitting layer 36 is in direct contact with an electrode through which an electrical signal is transmitted to the light emitting device 30 can be prevented. In addition, since the insulating film 38 protects the outer surface of the light emitting device 30 including the light emitting layer 36 , a decrease in luminous efficiency can be prevented.
  • the outer surface of the insulating film 38 may be surface-treated.
  • the light emitting device 30 may be sprayed onto the electrode in a state of being dispersed in a predetermined ink to be aligned.
  • the surface of the insulating layer 38 may be treated with hydrophobicity or hydrophilicity.
  • the outer surface of the insulating layer 38 may be surface-treated with a material such as stearic acid or 2,3-naphthalene dicarboxylic acid.
  • the light emitting device 30 may have a length h of 1 ⁇ m to 10 ⁇ m or 2 ⁇ m to 6 ⁇ m, and preferably 3 ⁇ m to 5 ⁇ m.
  • the diameter of the light emitting device 30 may be in the range of 30 nm to 700 nm, and the aspect ratio of the light emitting device 30 may be 1.2 to 100.
  • the present invention is not limited thereto, and the plurality of light emitting devices 30 included in the display device 10 may have different diameters according to a difference in composition of the light emitting layer 36 .
  • the diameter of the light emitting device 30 may have a range of about 500 nm.
  • the shape and material of the light emitting device 30 are not limited to FIG. 4 .
  • the light emitting device 30 may include a greater number of layers or have other shapes.
  • FIG. 6 is a flowchart illustrating a method of manufacturing a display device according to an exemplary embodiment.
  • 7 and 8 are cross-sectional views illustrating a part of a manufacturing process of a display device according to an exemplary embodiment.
  • 9 is a plan view illustrating one sub-pixel in the manufacturing process of FIG. 8 .
  • a method of manufacturing a display device includes preparing a target substrate SUB including a first electrode layer 21 ′ and a second electrode layer 22 ′ ( S100 ), the target substrate The step of spraying the ink IN including the light emitting device 30 on the SUB (S200), generating a first electric field on the target substrate SUB to cause the light emitting device 30 on the target substrate SUB A first alignment step (S300) of aligning, and a magnetic field is applied to the first electrode layer 21' or the second electrode layer 22' to generate a second electric field, so that the light emitting device 30 is mounted on the target substrate SUB.
  • a second alignment step of realigning may be included.
  • the manufacturing process described below will be described with continued reference to FIG. 6 .
  • a target substrate SUB is prepared.
  • the target substrate SUB may include circuit elements including a plurality of conductive layers and a plurality of insulating layers including the aforementioned substrate 11 .
  • a target substrate SUB including them will be illustrated and described.
  • the first bank BNL1 may have a shape protruding from the top surface of the target substrate SUB. A description thereof is the same as described above.
  • a first electrode layer 21 ′ and a second electrode layer 22 ′ disposed on the first banks BNL1 are formed.
  • the first electrode layer 21 ′ and the second electrode layer 22 ′ extend in the second direction DR2 and are spaced apart from each other based on the first pattern 70 .
  • the first electrode layer 21 ′ and the second electrode layer 22 ′ may extend in the second direction DR2 during the manufacturing process of the display device 10 and may also be disposed in other sub-pixels PXn.
  • a disconnection process of separating the first electrode 21 ′ and the second electrode 22 ′ from the cutout area CBA of each sub-pixel PXn is performed.
  • the first electrode 21 and the second electrode 22 may be formed, respectively.
  • the first electrode layer 21 ′ and the second electrode layer 22 ′ may be in contact with the circuit elements described above through the first contact hole CT1 and the second contact hole CT2 formed in the target substrate SUB. .
  • 10 and 11 are cross-sectional views illustrating a part of a manufacturing process of a display device according to an exemplary embodiment.
  • 12 is a plan view illustrating a sub-pixel at a stage in a manufacturing process of a display device according to an exemplary embodiment.
  • a first insulating material layer PAS1 ′ covering the first electrode layer 21 ′ and the second electrode layer 22 ′ is formed, and disposed on the first insulating material layer PAS1 ′.
  • a second bank BNL2 is formed to surround the emission area EMA and the cut-off area CBA of each sub-pixel PXn.
  • the first insulating material layer PAS1 ′ is completely disposed on the target substrate SUB and may cover the electrode layers 21 ′ and 22 ′.
  • the first insulating material layer PAS1 ′ may be partially removed in a subsequent process to expose top surfaces of the electrode layers 21 ′ and 22 ′ to form the first insulating layer PAS .
  • the second bank BNL2 may be disposed to surround each sub-pixel PXn to distinguish them from each other and at the same time distinguish the emission area EMA from the cut-off area CBA. A description thereof is the same as described above.
  • 13 is a schematic cross-sectional view illustrating an arrangement of light emitting devices in a manufacturing process of a display device according to an exemplary embodiment.
  • 14 is a schematic diagram schematically illustrating that light emitting devices are aligned in a manufacturing process of a display device according to an exemplary embodiment.
  • 15 is a plan view illustrating a sub-pixel at a stage in a manufacturing process of a display device according to an exemplary embodiment.
  • 16 is a graph schematically illustrating a converse electric field-magnetic field effect of a multiferroelectric body.
  • 17 is a schematic cross-sectional view illustrating an arrangement of light emitting devices in a manufacturing process of a display device according to an exemplary embodiment.
  • 18 is a schematic diagram schematically illustrating that light emitting devices are aligned in a manufacturing process of a display device according to an exemplary embodiment.
  • a plurality of light emitting devices 30 are disposed between the first banks BNL1 . Both ends of the light emitting device 30 may be disposed on the first electrode layer 21 ′ and the second electrode layer 22 ′ on the first insulating material layer PAS1 ′.
  • the light emitting device 30 may be sprayed onto the target substrate SUB while being dispersed in the ink IN.
  • the light emitting device 30 may be prepared in a dispersed state in the ink IN including a solvent, and may be sprayed onto the target substrate SUB through a printing process using an inkjet printing apparatus. Ink ejected through the inkjet printing apparatus may be seated in an area surrounded by the second bank BNL2 .
  • the second bank BNL2 may prevent the ink IN from overflowing into other neighboring sub-pixels PXn.
  • a first electric field E-Field may be generated on the electrode layers 21 ′ and 22 ′.
  • the light emitting device 30 dispersed in the ink IN generates a dipole moment when an AC signal is applied to any one of the plurality of electrode layers 21 ′ and 22 ′.
  • the light emitting device 30 in which the dipole moment is generated responds to the generated first electric field to generate a rotational torque T DEP to align the light emitting device 30 .
  • the light emitting device 30 may receive a dielectrophoretic force (F DEP ) by the first electric field, and the light emitting device 30 receiving the dielectrophoretic force moves toward a larger electric field strength, so that both ends have a plurality of electrode layers 21 ', 22').
  • F DEP dielectrophoretic force
  • the plurality of light emitting devices 30 dispersed in ink may have a random orientation rather than a constant orientation direction.
  • Some light emitting devices 30 are formed between the electrode layers 21' and 22' and the second bank BNL2 or on the electrode layers 21' and 22' in a region other than the region between the electrode layers 21' and 22'. may be placed
  • a magnetic field is applied to any one of the electrode layers 21' and 22' to generate a second electric field (E-Field) on the electrode layer.
  • the electric field (E), internal magnetic force (M), and polarization (P) of the multiferroelectric body constituting the electrode layers 21' and 22' are shown for each time.
  • the upper side shows the change of the electric field (E) strength with time
  • the lower side shows the change of the internal magnetic force (M) and the polarization (P) with time.
  • the line marked with 'P' represents the polarization (P)
  • the line marked with 'M' represents the internal magnetic force (M).
  • the polarization P increases, and the electric field E When this (-) is applied, the polarization (P) may decrease and the internal magnetic force (M) may increase.
  • the internal magnetic force (M) increases, a (-) electric field (E) is generated, and when the internal magnetic force (M) decreases, a (+) electric field (E) can be generated.
  • the electrode layers 21' and 22' are configured as a multiferroelectric body, and a magnetic field is applied to increase or decrease the internal magnetic force (M) (+) or (-) It is possible to generate and control the electric field (E).
  • a magnetic field having a predetermined strength is applied to any one of the electrode layers 21' and 22'.
  • a current may flow through an external coil to generate a magnetic field in the coil, and the coil in which the magnetic field is generated may be applied to the electrode layer 21 ′.
  • the present embodiment is not limited thereto, and any technique known in the art capable of applying a magnetic field may be used.
  • the application of the magnetic field to the first electrode layer 21 ′ will be described as an example.
  • a second electric field (E-Field) may be generated in the first electrode layer 21 ′ formed of a multiferroelectric body due to the characteristics of the multiferroelectric body.
  • the light emitting device 30 aligned as shown in FIG. 14 in the ink IN generates a dipole moment again by the second electric field generated in the first electrode layer 21 ′.
  • the light emitting devices 30 that were aligned with the rotation torque T DEP generated due to the dipole moment of the light emitting device 30 are rotated and aligned again.
  • the first electrode layer 21 ′ made of a multiferroelectric body may generate an electric field with a predetermined strength. Since this magnetic field may generate a force called magnetic force, the magnetic force may be added to the rotation torque that rotates the light emitting element 30 .
  • the light emitting devices 30 may be rearranged by selectively applying a magnetic field to the electrode layer 21 ′ to a specific region in which the degree of alignment of the light emitting devices 30 is low.
  • 19 is a schematic diagram illustrating a step of inspecting a light emitting device aligned on a target substrate according to an exemplary embodiment.
  • the method may include measuring the number and positions of the light emitting devices 30 disposed on the target substrate SUB by using the inspection apparatus 900 .
  • the inspection apparatus 900 obtains an image of a predetermined area on the target substrate SUB through a camera and measures the number of light emitting devices 30 disposed in the corresponding area, or is disposed on the electrode layers 21' and 22' The orientation direction of the light emitting device 30 can be measured.
  • the inspection apparatus 900 may measure the alignment of the light emitting device 30 by measuring the position and orientation direction of the light emitting device 30 disposed on the electrode layers 21 ′ and 22 ′. For example, when the electrode layers 21 ′ and 22 ′ disposed on the target substrate SUB have a shape extending in one direction and the light emitting devices 30 are disposed between them, the light emitting device 30 and the electrode layer ( By measuring the angle formed by 21' and 22' and the positions of both ends of the light emitting element 30, the alignment of the light emitting element 30 can be measured by checking whether the ends are disposed on the electrode layers 21' and 22'. can
  • the arrangement and alignment of the light emitting device 30 may be measured in a predetermined area on the target substrate SUB by using the inspection device 900 . Accordingly, in the present embodiment, by selectively applying a magnetic field to the electrode layer 21 ′ to a specific region where the alignment degree of the light emitting devices 30 is low to rearrange the light emitting devices 30 , the alignment of the light emitting devices 30 is increased. can be improved
  • the plurality of light emitting devices 30 dispersed in the ink rotate and align the non-uniform alignment direction, thereby changing the position and orientation of the light emitting device 30 to one side.
  • the solvent is removed from the ink IN sprayed onto the target substrate SUB so that one end is placed on the first electrode layer 21 ′ and the other end is placed on the second electrode 22 ′. ) can be fixed in position.
  • 20 is a cross-sectional view illustrating a part of a manufacturing process of a display device according to an exemplary embodiment.
  • 21 is a plan view illustrating a sub-pixel at a stage in a manufacturing process of a display device according to an exemplary embodiment.
  • a first insulating layer PAS1 is formed by partially removing the first insulating material layer PAS1 ′ so that top surfaces of the first electrode layer 21 ′ and the second electrode layer 22 ′ are exposed.
  • the first insulating layer PAS1 may include an opening OP exposing a portion of each of the electrode layers 21 ′ and 22 ′. Top surfaces of the electrode layers 21 ′ and 22 ′ exposed through the opening OP may contact contact electrodes 26 and 27 , which will be described later.
  • the first electrode layer 21 ′ and the second electrode layer 22 ′ may be formed of a multi-ferrous body. Since the multiferroelectric material is an oxide, it is possible to prevent deterioration of properties due to oxidation by exposure to oxygen during the etching process.
  • a plurality of contact electrodes CNE1 and CNE2 , a third insulating layer PAS3 , and a fourth insulating layer PAS4 are formed on the target substrate SUB as shown in FIG. 3 .
  • the display device 10 may be manufactured.
  • FIG. 22 is a cross-sectional view illustrating a display device according to another exemplary embodiment.
  • the display device 10 is different from FIG. 3 in that it further includes a reflective layer RFL on each of the first electrode 21 and the second electrode 22 , Configurations other than , are substantially the same or similar. Accordingly, overlapping descriptions will be omitted and differences will be mainly described.
  • a reflective layer RFL may be disposed on the first electrode 21 and the second electrode 22 .
  • the reflective layer RFL may reflect light emitted from the light emitting device 30 upward.
  • the reflective layer RFL is for reinforcing the reflection characteristics of the first electrode 21 and the second electrode 22 , and may be made of a material having a higher reflectance than that of the first electrode 21 or the second electrode 22 .
  • Examples of the reflective layer RFL include cobalt (Co), chromium (Cr), iron (Fe), manganese (Mn), zinc (Zn), titanium (Ti), copper (Cu), and the like.
  • the wavelength band of light emitted from the light emitting device 30 is about 400 to 700 nm, for example, in the case of BiFeO 3 among multiferrous materials that can be used for the first electrode 21 and the second electrode 22 , 400 nm to 700 nm It exhibits a reflectance of about 23.7% to 33.5% in the wavelength band.
  • the above-mentioned metals exhibit a higher reflectance than BiFeO 3 as described above in the 400 nm to 700 nm wavelength band, so that the materials of the above-described reflective layer RFL may be higher than the reflectance of the first electrode 21 or the second electrode 22 . have. Accordingly, it is possible to improve the luminance by improving the property of reflecting the light emitted from the light emitting device 30 .
  • multiferroic material layers forming the first electrode layer 21 ′ and the second electrode layer 22 ′ are stacked, and the reflective material layers are sequentially formed. After lamination, it can be made by simultaneously patterning the multiferroic material layer and the reflective material layer. Since the subsequent process is the same as that of FIGS. 9 to 18 described above, a description thereof will be omitted.
  • FIG. 23 is a plan view illustrating one sub-pixel of a display device according to another exemplary embodiment.
  • the display device 10 is different from FIG. 3 in that the first electrode 21 and the second electrode 22 have different shapes, except for the configuration of the display device 10 . substantially the same or similar. Accordingly, overlapping descriptions will be omitted and differences will be mainly described.
  • the electrodes 21_9 and 22_9 of the display device 10 extend in the second direction DR2 and include an extension RE_E having a width greater than that of the other portions in the first direction.
  • the bent portions RE_B1 and RE_B2 extending in a direction inclined from the DR1 and the second direction DR2, and the connecting portions RE_C1 and RE_C2 connecting the bent portions RE_B1 and RE_B2 and the extended portion RE_E may include
  • Each of the electrodes 21_9 and 22_9 generally has a shape extending in the second direction DR2 , but may have a partially larger width or may have a shape bent in a direction inclined from the second direction DR2 .
  • the first electrode 21_9 and the second electrode 22_9 may be disposed in a symmetrical structure to each other.
  • the shape of the first electrode 21_9 will be mainly described.
  • the first electrode 21_9 may include an extension RE_E having a greater width than other portions.
  • the extension RE_E may be disposed on the first banks 40 in the emission area EMA of the sub-pixel PXn and extend in the second direction DR2 .
  • the light emitting devices 30 may be disposed between the first electrode 21_9 and the second electrode 22_9 .
  • the first contact electrode 26_9 and the second contact electrode 27_9 are disposed on the extension RE_E of each of the electrodes 21_9 and 22_9, and the width thereof may be smaller than the width of the extension RE_E. .
  • Connection parts RE_C1 and RE_C2 may be connected to both sides of the extension parts RE_E in the second direction DR2 , respectively.
  • the first connection part RE_C1 is disposed on one side of the extension part RE_E in the second direction DR2
  • the second connection part RE_C2 is disposed on the other side of the extension part RE_E.
  • the connection parts RE_C1 and RE_C2 may be connected to the extension part RE_E and may be disposed over the emission area EMA of each sub-pixel PXn and the second bank 45 .
  • the width of the first connection part RE_C1 and the second connection part RE_C2 may be smaller than the width of the extension part RE_E.
  • Each of the connection parts RE_C1 and RE_C2 may be connected on the same line as one side extending in the second direction DR2 of the one side extension part RE_E extending in the second direction DR2 .
  • one side positioned outside the center of the light emitting area EMA may be extended and connected to each other. Accordingly, the distance DE1 between the extension parts RE_E of the first electrode 21_9 and the second electrode 22_9 may be smaller than the distance DE2 between the connection parts RE_C1 and RE_C2 .
  • the bent parts RE_B1 and RE_B2 are connected to the connection parts RE_C1 and RE_C2.
  • the bent parts RE_B1 and RE_B2 are connected to the first connector RE_C1 and are connected to the first bent part RE_B1 and the second connector RE_C2 disposed over the second bank 45 and the cut part area CBA. to include the second bent portion RE_B2 disposed over the cut portion area CBA of the second bank BNL2 and the other sub-pixel PXn.
  • the bent portions RE_B1 and RE_B2 may be connected to the connection portions RE_C1 and RE_C2 to be bent in a direction inclined from the second direction DR2 , for example, toward the center of the sub-pixel PXn.
  • the shortest distance DE3 between the bent portions RE_B1 and RE_B2 of the first electrode 21_9 and the second electrode 22_9 may be smaller than the distance DE2 between the connecting portions RE_C1 and RE_C2 .
  • the shortest distance DE3 between the bent portions RE_B1 and RE_B2 may be greater than the distance DE1 between the extended portions RE_E.
  • a contact portion RE_P having a relatively wide width may be formed at a portion where the first connection portion RE_C1 and the first bent portion RE_B1 are connected.
  • the contact portion RE_P may overlap the second bank BNL2 to form a first contact hole CT1 and a second contact hole CT2 of the first electrode 21_9 and the second electrode 22_9 .
  • a fragment portion RE_D remaining after the first electrode 21_9 and the second electrodes 22_9 are separated from the cut portion area CBA may be formed at one end of the first bent portion RE_B1 .
  • the fragment portion RE_D may be a portion remaining after the electrodes 21_9 and 22_9 of the sub-pixel PXn adjacent in the second direction DR2 are disconnected from the cut portion area CBA.
  • the first electrode 21_9 and the second electrode 22_9 include an extended part RE_E, connection parts RE_C1 and RE_C2 , and bent parts RE_B1 and RE_B2 , and the center of the sub-pixel PXn It is different from the embodiment of FIG. 2 in that it is symmetrically arranged with respect to .
  • the present invention is not limited thereto, and in some cases, the first electrode 21_9 and the second electrode 22_9 may have different shapes.
  • 24 is a plan view illustrating one sub-pixel of a display device according to another exemplary embodiment.
  • 25 is a cross-sectional view taken along the line QX-QX' of FIG. 24 .
  • the display device 10 may include a plurality of first electrodes 21_10 and second electrodes 22_10 for each sub-pixel PXn.
  • the first electrodes 21_10 have the same shape as in the embodiment of FIG. 2 , and the plurality of first electrodes 21_10 , for example, the two first electrodes 21_10 , are based on the center of the sub-pixel PXn. can be arranged symmetrically.
  • the second electrodes 22_10 may have the same shape as in the embodiment of FIG. 2 , and a plurality, for example, two, may be disposed between the first electrodes 21_10 .
  • a distance between the first electrode 21_10 and the second electrode 22_10 may vary depending on a portion of the first electrode 21_10 .
  • the gap DE1 between the extension RE_E and the second electrode 22_10 is the distance DE2 between the connection parts RE_C1 and RE_C2 and the bent parts RE_B1 and RE_B2 and the second electrode 22_10 . DE3).
  • the distance DE2 between the connection parts RE_C1 and RE_C2 and the second electrode 22_10 may be greater than the distance DE3 between the bent parts RE_B1 and RE_B2 and the second electrode 22_10 .
  • the present invention is not limited thereto. Since the shape of each of the electrodes 21_10 and 22_10 is the same as described above with reference to FIGS. 2 and 23 , a detailed description thereof will be omitted.
  • first banks 40 ( 41_10 , 42_10 ), a first insulating layer 51_10 , and The arrangement and shape of the contact electrodes 26_10 , 27_10 , and 28_10 may vary.
  • the first insulating layer 51_10 is disposed between the extension RE_E of the first electrode 21_10 and the second electrode 22_10 , and both sides thereof may overlap each other.
  • the light emitting device 30 may have one end disposed on the extension RE_E of the first electrode 21_10 , and the other end disposed on the second electrode 22_10 .
  • the first bank 40 may include a first sub-bank 41_10 and a second sub-bank 42_10 having different widths.
  • the first sub-bank 41_10 and the second sub-bank 42_10 may each extend in the second direction DR2 , but may have different widths measured in the first direction DR1 .
  • the first sub-banks 41_10 may include the emission area EMA of each sub-pixel PXn and also be disposed at a boundary therebetween.
  • a portion of a portion of the second bank 45_10 extending in the second direction DR2 may be disposed on the first sub-bank 41_10 .
  • Two first sub-banks 41_10 may be partially disposed in one sub-pixel PXn.
  • One second sub-bank 42_10 may be disposed between the first sub-banks 41_10.
  • the second sub-bank 42_10 may extend in the second direction DR2 from the center of the emission area EMA of the sub-pixel PXn.
  • the second sub-banks 42_10 may have a smaller width than the first sub-banks 41_10 and may be spaced apart therebetween.
  • Extensions RE_E of the first electrode 21_10 and the second bank 45_4 may be disposed on the first sub-banks 41_10 .
  • the first electrode 21_10 extension RE_E of the sub-pixel PXn neighboring in the first direction DR1 may be disposed on the first sub-bank 41_10 . That is, the two first electrode 21_10 extensions RE_E are disposed on one first sub-bank 41_10 .
  • Two second electrodes 22_10 may be disposed on the second sub-bank 42_10 .
  • the second electrodes 22_10 may be disposed on both sides of the second sub-bank 42_10 extending in the second direction DR2 , and may be spaced apart from each other on the second sub-bank 42_10 .
  • One of the first electrodes 21_10 has a first contact hole CT1 including a contact portion RE_P, and the other first electrode 21_10 has a contact portion RE_P. may not be formed.
  • the contact portion RE_P is formed to form the second contact hole CT2, and in the other second electrode 22_10, the contact portion RE_P is not formed.
  • Electrodes 21_10 and 22_10 connected to the first transistor TR1 or the second voltage line VL2 through the contact holes CT1 and CT2 receive electrical signals therefrom, and the other electrodes 21_10 and 22_10 are connected to the electrodes 21_10 and 22_10 to be described later.
  • An electrical signal may be transmitted through the contact electrodes 26_10 , 27_10 , and 28_10 .
  • Both ends of the light emitting devices 30 are disposed on the extension RE_E of the first electrode 21_10 and the second electrode 22_10 on the first insulating layer 51_10 .
  • One end at which the second semiconductor layer 32 is disposed among both ends of the light emitting device 30 may be disposed on the first electrode 21_10 , respectively. Accordingly, between the first type light emitting devices 30 - 1 between the electrodes 21_10 and 22_10 disposed on the left side of the center of the sub-pixel PXn and the electrodes 21_10 and 22_10 disposed on the right side of the sub-pixel PXn A direction toward which one end of the second type light emitting devices 30 - 2 faces may be opposite to each other.
  • the display device 10 may include a greater number of contact electrodes 26_10 , 27_10 , and 28_10 as the number of electrodes 21_10 and 22_10 is increased.
  • the contact electrodes 26_10 , 27_10 , and 28_10 include a first contact electrode 26_10 disposed on any one of the first electrodes 21_10 and a second contact electrode disposed on any one of the second electrodes 22_10 .
  • a third contact electrode 28_10 disposed on the contact electrode 27_10 and the other first electrode 21_10 and the second electrode 22_10 and surrounding the second contact electrode 27_10 may be included.
  • the first contact electrode 26_10 is disposed on any one of the first electrodes 21_10 .
  • the first contact electrode 26_10 is disposed on the extension RE_E of the first electrode 21_10 on which one end of the first type light emitting device 30 - 1 is disposed.
  • the first contact electrode 26_10 may contact the extension RE_E of the first electrode 21_10 and one end of the first light emitting device 30A, respectively.
  • the second contact electrode 27_10 is disposed on any one of the second electrodes 22_10 .
  • the second contact electrode 27_10 is disposed on the second electrode 22_10 on which the other end of the second type light emitting device 30 - 2 is disposed.
  • the second contact electrode 27_10 may contact the second electrode 22_10 and the other end of the second light emitting device 30B, respectively.
  • the first contact electrode 26_10 and the second contact electrode 27_10 may contact the electrodes 21_10 and 22_10 in which the first contact hole CT1 and the second contact hole CT2 are formed, respectively.
  • the first contact electrode 26_10 is in contact with the first electrode 21_10 electrically connected to the first transistor TR1 through the first contact hole CT1, and the second contact electrode 27_10 is connected to the second contact hole (
  • the second electrode 22_10 may be electrically connected to the second voltage line VL2 through CT2).
  • the first contact electrode 26_10 and the second contact electrode 27_10 may transmit an electrical signal applied from the first transistor TR1 or the second voltage line VL2 to the light emitting devices 30 .
  • the first contact electrode 26_10 and the second contact electrode 27_10 are substantially the same as described above.
  • Electrodes 21_10 and 22_10 in which contact holes CT1 and CT2 are not formed are further disposed in each sub-pixel PXn. They may be in a floating state in which an electric signal is not applied directly from the first transistor TR1 or the second voltage line VL2. However, the third contact electrode 28_10 is disposed on the electrodes 21_10 and 22_10 in which the contact holes CT1 and CT2 are not formed, and the electrical signal transmitted to the light emitting device 30 is transmitted to the third contact electrode 28_10 . can flow through
  • the third contact electrode 28_10 may be disposed on the first electrode 21_10 and the second electrode 22_10 in which the contact holes CT1 and CT2 are not formed, and may be disposed to surround the second contact electrode 27_10. have.
  • the third contact electrode 28_10 may include portions extending in the second direction DR2 and a portion connecting them and extending in the first direction DR1 to surround the second contact electrode 27_10 .
  • the portions extending in the second direction DR2 of the third contact electrode 28_10 are disposed on the first electrode 21_10 and the second electrode 22_10 in which the contact holes CT1 and CT2 are not formed, respectively, and are light emitting devices. (30) can be contacted.
  • a portion of the third contact electrode 28_10 disposed on the second electrode 22_10 is in contact with the other end of the first light emitting device 30A, and a portion disposed on the first electrode 21_10 is It may be in contact with one end of the second light emitting device 30B.
  • a portion of the third contact electrode 28_10 extending in the first direction DR1 may overlap the second electrode 22_10 in which the second contact hole CT2 is formed, but there is another insulating layer (not shown) between them. With this arrangement, they may not be directly connected to each other.
  • the electrical signal transferred from the first contact electrode 26_10 to one end of the first type light emitting device 30-1 is transmitted to the third contact electrode 28_10 in contact with the other end of the first type light emitting device 30-1. is transmitted to The third contact electrode 28_10 may transmit the electrical signal to one end of the second light emitting device 30B, which may be transmitted to the second electrode 22_10 through the second contact electrode 27_10. Accordingly, the electric signal for light emission of the light emitting device 30 is transmitted to only one of the first electrode 21_10 and the second electrode 22_10, and the first type light emitting device 30-1 and the second type light emission are transmitted.
  • the devices 30 - 2 may be connected in series through the third contact electrode 28_10 .
  • the first electrodes 21_9 and 21_10 and the second electrodes 22_9 and 22_10 may include a multi-ferrous body. Since the first electrodes 21_9 and 21_10 and the second electrodes 22_9 and 22_10 include a multiferroelectric material that is an oxide, it is possible to prevent deterioration of properties due to oxidation during the process. In addition, when an electric field is applied to the first electrodes 21_9 and 21_10 and the second electrodes 22_9 and 22_10, a magnetic field of a specific strength may be induced and generated.
  • the first electrodes 21_9 and 21_10 and the second electrodes 22_9 and 22_10 may generate a magnetic field strength in a range of 0.10 to 3.39 emu/g.
  • the first electrodes 21_9 and 21_10 and the second electrodes 22_9 and 22_10 may include a material capable of exhibiting multiferroelectric properties at room temperature, and the Curie temperature Tc exhibiting multiferroal properties may be 800° C. or less. have.
  • the first electrodes 21_9 and 21_10 and the second electrodes 22_9 and 22_10 may have a light reflectance of 20 to 85% in a wavelength range of 400 to 700 nm.

Landscapes

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Abstract

표시 장치 및 그 제조 방법이 제공된다. 표시 장치는 기판, 상기 기판 상에 제1 방향으로 연장되고 서로 이격되어 배치된 복수의 제1 뱅크들, 상기 제1 방향으로 연장되고, 서로 다른 상기 제1 뱅크 상에 서로 이격되어 배치된 제1 전극과 제2 전극, 상기 기판 상에 배치되고 상기 제1 전극 및 상기 제2 전극을 부분적으로 덮는 제1 절연층, 및 상기 제1 절연층 상에 배치되어 양 단부가 각각 상기 제1 전극과 상기 제2 전극 상에 배치된 복수의 발광 소자를 포함하며, 상기 제1 전극과 상기 제2 전극은 자기장이 인가되면 전기장을 발생시킨다.

Description

표시 장치 및 그 제조 방법
본 발명은 표시 장치 및 그 제조 방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 전극 상에 배치되는 발광 소자의 정렬도를 개선시킬 수 있는 표시 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 전극의 산화를 최소화할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 제1 방향으로 연장되고 서로 이격되어 배치된 복수의 제1 뱅크들, 상기 제1 방향으로 연장되고, 서로 다른 상기 제1 뱅크 상에 서로 이격되어 배치된 제1 전극과 제2 전극, 상기 기판 상에 배치되고 상기 제1 전극 및 상기 제2 전극을 부분적으로 덮는 제1 절연층, 및 상기 제1 절연층 상에 배치되어 양 단부가 각각 상기 제1 전극과 상기 제2 전극 상에 배치된 복수의 발광 소자를 포함하며, 상기 제1 전극과 상기 제2 전극은 자기장이 인가되면 전기장을 발생시킬 수 있다.
상기 제1 전극과 상기 제2 전극은 400nm 내지 700nm 파장대에서 20 내지 85%의 반사율을 나타낼 수 있다.
상기 제1 전극과 상기 제2 전극의 퀴리 온도(Tc, curie temperature)는 800℃ 이하일 수 있다.
상기 제1 전극과 상기 제2 전극은 BiFeO 3, 헥사페라이트(hexa-ferrites), TbMn 2O 5, 및 CoCr 2O 4 중 선택된 어느 하나 이상을 포함할 수 있다.
상기 제1 전극과 상기 제2 전극은 전기장이 인가되면 자기장을 발생시킬 수 있다.
상기 제1 전극과 상기 제1 절연층 사이 및 상기 제2 전극과 상기 제1 절연층 사이에 배치된 반사층을 더 포함할 수 있다.
상기 반사층은 상기 제1 전극 또는 상기 제2 전극보다 반사율이 높을 수 있다.
상기 제1 전극 상에 배치되어 상기 발광 소자의 일 단부와 접촉하는 제1 접촉 전극 및 상기 제2 전극 상에 배치되어 상기 발광 소자의 타 단부와 접촉하는 제2 접촉 전극을 더 포함할 수 있다.
상기 발광 소자는 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 적어도 하나의 발광층을 포함하며, 상기 제1 반도체층, 상기 제2 반도체층, 및 상기 적어도 하나의 발광층은 절연막으로 둘러싸일 수 있다.
또한, 일 실시예에 따른 표시 장치의 제조 방법은 제1 전극층 및 제2 전극층을 포함하는 대상 기판을 준비하고 상기 대상 기판 상에 용매 및 상기 용매에 분산된 발광 소자를 포함하는 잉크를 상기 대상 기판 상에 분사하는 단계, 상기 대상 기판 상에 제1 전기장을 생성하여, 상기 제1 전기장 상에 놓인 상기 발광 소자를 상기 대상 기판 상에서 정렬시키는 제1 정렬 단계, 및 상기 제1 전극층 또는 상기 제2 전극층에 자기장을 인가하여 제2 전기장을 생성하여, 상기 발광 소자를 상기 대상 기판 상에서 재정렬시키는 제2 정렬 단계를 포함할 수 있다.
상기 제1 전기장은 상기 제1 전극층 또는 상기 제2 전극층에 전류를 흘려주어 상기 제1 전기장을 생성할 수 있다.
상기 제2 정렬 단계에서 상기 제1 전극층 또는 상기 제2 전극층에 외부 코일을 이용하여 자기장을 인가할 수 있다.
상기 자기장이 인가되는 상기 제1 전극층 또는 상기 제2 전극층은 상기 자기장의 세기에 따라 상기 제2 전기장을 생성할 수 있다.
상기 제2 전기장에 의해 상기 발광 소자에 쌍극자 모멘트가 유도되어 상기 발광 소자에 회전 토크가 가해져 상기 발광 소자가 회전하여 재정렬될 수 있다.
상기 발광 소자는 상기 자기장이 인가된 상기 제1 전극층 또는 상기 제2 전극층의 자기력에 의해 상기 회전 토크가 더해질 수 있다.
상기 제1 정렬 단계 이후에, 상기 대상 기판의 영역 별로 상기 발광 소자의 정렬도를 측정하고, 상기 발광 소자의 정렬도가 낮은 영역에 상기 자기장을 인가할 수 있다.
상기 발광 소자의 정렬도 측정 방법은 카메라를 포함하는 검사 장치를 이용하여 상기 대상 기판의 일 영역의 이미지를 얻어내고 상기 발광 소자의 배향 방향을 측정할 수 있다.
상기 발광 소자의 배향 방향을 측정하는 것은 상기 제1 전극층과 상기 제2 전극층 사이에 배치된 상기 발광 소자의 양 단부의 위치를 측정할 수 있다.
상기 제2 정렬 단계 이후에, 상기 용매를 제거하여 상기 제1 전극에 상기 발광 소자의 일측이 놓여지고 상기 제2 전극 상에 상기 발광 소자의 타측이 놓여지도록 고정하는 단계를 더 포함할 수 있다.
상기 용매가 제거된 상기 대상 기판 상에 제1 절연층을 형성하고, 상기 제1 전극층과 상기 제2 전극층의 일부를 단선시키는 단계를 더 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 발광 소자를 정렬시키는 제1 전극과 제2 전극을 산화물의 물질로 형성함으로써, 공정 중에 제1 전극과 제2 전극이 산화되는 것을 방지할 수 있다.
또한, 발광 소자를 정렬시키는 제1 전극과 제2 전극을 다강 특성을 가진 물질로 형성함으로써, 자기장을 통해 전기장을 발생하여 정렬된 발광 소자를 재정렬하여 발광 소자의 정렬도를 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1는 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 3은 도 2의 Q1-Q1'선, Q2-Q2'선 및 Q3-Q3'선을 따라 자른 단면도이다.
도 4는 일 실시예에 따른 발광 소자를 개략적으로 나타낸 사시도이다.
도 5는 다른 실시예에 따른 발광 소자를 개략적으로 나타낸 사시도이다.
도 6은 일 실시예에 따른 표시 장치의 제조 방법을 나타낸 순서도이다.
도 7 및 도 8은 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 나타내는 단면도들이다.
도 9는 도 8의 제조 공정에서 일 서브 화소를 나타내는 평면도이다.
도 10 및 도 11은 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 나타내는 단면도들이다.
도 12는 일 실시예에 따른 표시 장치의 제조 공정 중 일 단계에서 서브 화소를 나타내는 평면도이다.
도 13은 일 실시예에 따른 표시 장치의 제조 공정 단계에서 발광 소자들의 배치를 나타내는 개략적인 단면도이다.
도 14는 일 실시예에 따른 표시 장치의 제조 공정 단계에서 발광 소자가 정렬되는 것을 개략적으로 나타낸 모식도이다.
도 15는 일 실시예에 따른 표시 장치의 제조 공정 중 일 단계에서 서브 화소를 나타내는 평면도이다.
도 16은 다강체의 컨버스 전기장-자기장 효과를 개략적으로 나타낸 그래프이다.
도 17은 일 실시예에 따른 표시 장치의 제조 공정 단계에서 발광 소자들의 배치를 나타내는 개략적인 단면도이다.
도 18은 일 실시예에 따른 표시 장치의 제조 공정 단계에서 발광 소자가 정렬되는 것을 개략적으로 나타낸 모식도이다.
도 19는 일 실시예에 따른 대상 기판 상에 정렬된 발광 소자를 검사하는 단계를 나타내는 개략도이다.
도 20은 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 나타내는 단면도이다.
도 21은 일 실시예에 따른 표시 장치의 제조 공정 중 일 단계에서 서브 화소를 나타내는 평면도이다.
도 22는 다른 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 23은 또 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 24는 또 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 25는 도 24의 QX-QX' 선을 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1는 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1를 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(10) 및 표시 영역(DPA)이 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 2를 참조하면, 복수의 화소(PX)들 각각은 복수의 서브 화소(PXn, n은 1 내지 3의 정수)를 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)들은 동일한 색의 광을 발광할 수도 있다. 또한, 도 2에서는 화소(PX)가 3개의 서브 화소(PXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(PXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(PXn)들은 발광 영역(EMA) 및 비발광 영역(미도시)을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(30)가 배치되어 특정 파장대의 광이 출사되는 영역이고, 비발광 영역은 발광 소자(30)가 배치되지 않고, 발광 소자(30)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다. 발광 영역(EMA)은 발광 소자(30)가 배치된 영역을 포함하여, 발광 소자(30)와 인접한 영역으로 발광 소자(30)에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
이에 제한되지 않고, 발광 영역(EMA)은 발광 소자(30)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(30)들은 각 서브 화소(PXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
발광 영역(EMA)은 전극(21, 22)들과 각각 중첩하며 발광 소자(30)의 일측과 타측에 접촉하는 접촉 전극(CNE1, CNE2)들이 배치될 수 있다. 접촉 전극(CNE1, CNE2)은 개구부(OP)들을 통해 전극(21, 22)들과 각각 연결될 수 있다. 이하, 구체적인 전극(21, 22)들 및 접촉 전극(CNE1, CNE2)들의 구조는 후술하기로 한다.
또한, 각 서브 화소(PXn)는 비발광 영역에 배치된 절단부 영역(CBA)을 포함할 수 있다. 절단부 영역(CBA)은 발광 영역(EMA)의 제2 방향(DR2) 일 측에 배치될 수 있다. 절단부 영역(CBA)은 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)들의 발광 영역(EMA) 사이에 배치될 수 있다. 표시 장치(10)의 표시 영역(DPA)에는 복수의 발광 영역(EMA)과 절단부 영역(CBA)들이 배열될 수 있다. 예를 들어, 복수의 발광 영역(EMA)들과 절단부 영역(CBA)들은 각각 제1 방향(DR1)으로 반복 배열되되, 발광 영역(EMA)과 절단부 영역(CBA)은 제2 방향(DR2)으로 교대 배열될 수 있다. 또한, 절단부 영역(CBA)들의 제1 방향(DR1)으로 이격된 간격은 발광 영역(EMA)의 제1 방향(DR1)으로 이격된 간격보다 작을 수 있다. 절단부 영역(CBA)들 및 발광 영역(EMA)들 사이에는 제2 뱅크(BNL2)가 배치되고, 이들 사이의 간격은 제2 뱅크(BNL2)의 폭에 따라 달라질 수 있다. 절단부 영역(CBA)에는 발광 소자(30)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(PXn)에 배치된 전극(21, 22) 일부가 배치될 수 있다. 각 서브 화소(PXn)마다 배치되는 전극(21, 22)들은 절단부 영역(CBA)에서 서로 분리되어 배치될 수 있다.
도 3은 도 2의 Q1-Q1'선, Q2-Q2'선 및 Q3-Q3'선을 따라 자른 단면도이다. 도 3은 도 2의 제1 서브 화소(PX1)에 배치된 발광 소자(30)의 양 단부를 가로지르는 단면을 도시하고 있다.
도 2에 결부하여 도 3을 참조하면, 표시 장치(10)는 기판(11), 기판(11) 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층과 발광 소자층을 구성할 수 있다.
구체적으로, 기판(11)은 절연 기판일 수 있다. 기판(11)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 기판(11)은 리지드(rigid) 기판일 수 있지만, 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수도 있다.
차광층(BML)은 기판(11) 상에 배치될 수 있다. 차광층(BML)은 표시 장치(10)의 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 차광층(BML1)은 광을 차단하는 재료를 포함하여, 제1 트랜지스터(T1)의 액티브층(ACT1)에 광이 입사되는 것을 방지할 수 있다. 예를 들어, 차광층(BML)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서 차광층(BML)은 생략될 수 있다.
버퍼층(12)은 차광층(BML)을 포함하여 기판(11) 상에 전면적으로 배치될 수 있다. 버퍼층(12)은 투습에 취약한 기판(11)을 통해 침투하는 수분으로부터 화소(PX)의 제1 트랜지스터(T1)들을 보호하기 위해 기판(11) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(12)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(12)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
반도체층은 버퍼층(12) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 액티브층(ACT1)을 포함할 수 있다. 이들은 후술하는 제1 게이트 도전층의 게이트 전극(G1)등과 부분적으로 중첩하도록 배치될 수 있다.
한편 도면에서는 표시 장치(10)의 서브 화소(PXn)에 포함된 트랜지스터들 중 제1 트랜지스터(T1)만을 도시하고 있으나, 이에 제한되지 않는다. 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다. 예를 들어, 표시 장치(10)는 서브 화소(PXn)마다 제1 트랜지스터(T1)에 더하여 하나 이상의 트랜지스터들을 더 포함하여 2개 또는 3개의 트랜지스터들을 포함할 수도 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 반도체층이 산화물 반도체를 포함하는 경우, 각 액티브층(ACT1)은 복수의 도체화 영역(ACTa, ACTb) 및 이들 사이의 채널 영역(ACTc)을 포함할 수 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다.
다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있으며, 이 경우, 액티브층(ACT1)의 도체화 영역은 각각 불순물로 도핑된 도핑 영역일 수 있다.
제1 게이트 절연층(13)은 반도체층 및 버퍼층(12)상에 배치된다. 제1 게이트 절연층(13)은 반도체층을 포함하여, 버퍼층(12) 상에 배치될 수 있다. 제1 게이트 절연층(13)은 각 트랜지스터들의 게이트 절연막으로 기능할 수 있다. 제1 게이트 절연층(13)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제1 게이트 도전층은 제1 게이트 절연층(13) 상에 배치된다. 제1 게이트 도전층은 제1 트랜지스터(T1)의 게이트 전극(G1)과 스토리지 커패시터의 제1 용량 전극(CSE1)을 포함할 수 있다. 게이트 전극(G1)은 액티브층(ACT1)의 채널 영역(ACTc)과 두께 방향으로 중첩하도록 배치될 수 있다. 제1 용량 전극(CSE1)은 후술하는 제2 용량 전극(CSE2)과 두께 방향으로 중첩하도록 배치될 수 있다. 일 실시예에서, 제1 용량 전극(CSE1)은 게이트 전극(G1)과 연결되어 일체화될 수 있다. 제1 용량 전극(CSE1)은 제2 용량 전극(CSE2)과 두께 방향으로 중첩하도록 배치되고 이들 사이에는 스토리지 커패시터가 형성될 수 있다.
제1 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 층간 절연층(15)은 제1 게이트 도전층 상에 배치된다. 제1 층간 절연층(15)은 제1 게이트 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제1 층간 절연층(15)은 제1 게이트 도전층을 덮도록 배치되어 이를 보호하는 기능을 수행할 수 있다. 제1 층간 절연층(15)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제1 데이터 도전층은 제1 층간 절연층(15) 상에 배치된다. 제1 데이터 도전층은 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 제1 드레인 전극(D1), 데이터 라인(DTL), 및 제2 용량 전극(CSE2)을 포함할 수 있다.
제1 트랜지스터(T1)의 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제1 층간 절연층(15)과 제1 게이트 절연층(13)을 관통하는 컨택홀을 통해 액티브층(ACT1)의 도체화 영역(ACTa, ACTb)과 각각 접촉할 수 있다. 또한, 제1 트랜지스터(T1)의 제1 소스 전극(S1)은 제1 층간 절연층(15), 제1 게이트 절연층(13), 및 버퍼층(12)을 관통하는 또 다른 컨택홀을 통해 차광층(BML)과 전기적으로 연결될 수 있다.
데이터 라인(DTL)은 표시 장치(10)에 포함된 다른 트랜지스터(미도시)에 데이터 신호를 인가할 수 있다. 도면에서는 도시되지 않았으나, 데이터 라인(DTL)은 다른 트랜지스터의 소스/드레인 전극과 연결되어 데이터 라인(DTL)에서 인가되는 신호를 전달할 수 있다.
제2 용량 전극(CSE2)은 제1 용량 전극(CSE1)과 두께 방향으로 중첩하도록 배치된다. 일 실시예에서, 제2 용량 전극(CSE2)은 제1 소스 전극(S1)과 일체화되어 연결될 수 있다.
제1 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제2 층간 절연층(17)은 제1 데이터 도전층 상에 배치된다. 제2 층간 절연층(17)은 제1 데이터 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제2 층간 절연층(17)은 제1 데이터 도전층을 덮으며 제1 데이터 도전층을 보호하는 기능을 수행할 수 있다. 제2 층간 절연층(17)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제2 데이터 도전층은 제2 층간 절연층(17) 상에 배치된다. 제2 데이터 도전층은 제1 전압 배선(VL1), 제2 전압 배선(VL2), 및 제1 도전 패턴(CDP)을 포함할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(22)에 공급되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 또한, 제2 전압 배선(VL2)은 표시 장치(10)의 제조 공정 중, 발광 소자(30)를 정렬시키기 위해 필요한 정렬 신호가 인가될 수도 있다.
제1 도전 패턴(CDP)은 제2 층간 절연층(17)에 형성된 컨택홀을 통해 제2 용량 전극(CSE2)과 연결될 수 있다. 제2 용량 전극(CSE2)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 일체화될 수 있고, 제1 도전 패턴(CDP)은 제1 소스 전극(S1)과 전기적으로 연결될 수 있다. 제1 도전 패턴(CDP)은 후술하는 제1 전극(21)과도 접촉하며, 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 도전 패턴(CDP)을 통해 제1 전극(21)으로 전달할 수 있다. 한편, 도면에서는 제2 데이터 도전층이 하나의 제2 전압 배선(VL2)과 하나의 제1 전압 배선(VL1)을 포함하는 것이 도시되어 있으나, 이에 제한되지 않는다. 제2 데이터 도전층은 더 많은 수의 제1 전압 배선(VL1)과 제2 전압 배선(VL2)들을 포함할 수 있다.
제2 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 평탄화층(19)은 제2 데이터 도전층 상에 배치된다. 제1 평탄화층(19)은 유기 절연 물질, 예를 들어 폴리 이미드(Polyimide, PI)와 같은 유기 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다.
제1 평탄화층(19) 상에는 복수의 제1 뱅크(BNL1)들, 복수의 전극(21, 22)들, 발광 소자(30), 복수의 접촉 전극(CNE1, CNE2)들 및 제2 뱅크(BNL2)가 배치된다. 또한, 제1 평탄화층(19) 상에는 복수의 절연층(PAS1, PAS2, PAS3, PAS4)들이 배치될 수 있다.
복수의 제1 뱅크(BNL1)들은 제1 평탄화층(19) 상에 직접 배치될 수 있다. 복수의 제1 뱅크(BNL1)들은 각 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 이웃하는 다른 서브 화소(PXn)로 연장되지 않으며 발광 영역(EMA) 내에 배치될 수 있다. 또한, 복수의 제1 뱅크(BNL1)들은 제1 방향(DR1)으로 서로 이격되어 배치되고, 이들 사이에 발광 소자(30)가 배치될 수 있다. 복수의 제1 뱅크(BNL1)들은 각 서브 화소(PXn)마다 배치되어 표시 장치(10)의 표시 영역(DPA)에서 선형의 패턴을 형성할 수 있다. 도면에서는 2개의 제1 뱅크(BNL1)들이 도시되어 있으나, 이에 제한되지 않는다. 전극(21, 22)의 수에 따라 더 많은 수의 제1 뱅크(BNL1)들이 배치될 수도 있다.
제1 뱅크(BNL1)는 제1 평탄화층(19)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 제1 뱅크(BNL1)의 돌출된 부분은 경사진 측면을 가질 수 있고, 발광 소자(30)에서 방출된 광은 제1 뱅크(BNL1) 상에 배치되는 전극(21, 22)에서 반사되어 제1 평탄화층(19)의 상부 방향으로 출사될 수 있다. 제1 뱅크(BNL1)는 발광 소자(30)가 배치되는 영역을 제공함과 동시에 발광 소자(30)에서 방출된 광을 상부 방향으로 반사시키는 반사격벽의 기능을 수행할 수도 있다. 제1 뱅크(BNL1)의 측면은 선형의 형상으로 경사질 수 있으나, 이에 제한되지 않고 제1 뱅크(BNL1)는 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 제1 뱅크(BNL1)들은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(21, 22)들은 제1 뱅크(BNL1)와 제1 평탄화층(19) 상에 배치된다. 복수의 전극(21, 22)은 제1 전극(21) 및 제2 전극(22)을 포함할 수 있다. 제1 전극(21) 및 제2 전극(22)은 제2 방향(DR2)으로 연장되고, 이들은 서로 제1 방향(DR1)으로 이격되도록 배치될 수 있다.
제1 전극(21)과 제2 전극(22)은 각각 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장되되, 절단부 영역(CBA)에서 다른 전극(21, 22)들과 분리될 수 있다. 예를 들어, 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)의 발광 영역(EMA)들 사이에는 절단부 영역(CBA)이 배치되고, 제1 전극(21) 및 제2 전극(22)은 절단부 영역(CBA)에서 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)에 배치된 다른 제1 전극(21) 및 제2 전극(22)과 분리될 수 있다. 다만, 이에 제한되지 않으며, 몇몇 전극(21, 22)들은 각 서브 화소(PXn) 마다 분리되지 않고 제2 방향(DR2)으로 이웃하는 서브 화소(PXn) 넘어 연장되어 배치되거나, 제1 전극(21) 또는 제2 전극(22) 중 어느 한 전극만 분리될 수도 있다.
제1 전극(21)은 제1 컨택홀(CT1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되고, 제2 전극(22)은 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(21)은 제2 뱅크(BNL2)의 제1 방향(DR1)으로 연장된 부분에서 제1 평탄화층(19)을 관통하는 제1 컨택홀(CT1)을 통해 제1 도전 패턴(CDP)과 접촉할 수 있다. 제2 전극(22)도 제2 뱅크(BNL2)의 제1 방향(DR1)으로 연장된 부분에서 제1 평탄화층(19)을 관통하는 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 다만, 이에 제한되지 않는다. 다른 실시예에서 제1 컨택홀(CT1)과 제2 컨택홀(CT2)은 제2 뱅크(BNL2)와 중첩하지 않도록 제2 뱅크(BNL2)가 둘러싸는 발광 영역(EMA) 내에 배치될 수도 있다.
도면에서는 각 서브 화소(PXn)마다 하나의 제1 전극(21)과 제2 전극(22)이 배치된 것이 예시되어 있으나, 이에 제한되지 않고 각 서브 화소(PXn)마다 배치되는 제1 전극(21)과 제2 전극(22)의 수는 더 많을 수 있다. 또한, 각 서브 화소(PXn)에 배치된 제1 전극(21)과 제2 전극(22)은 반드시 일 방향으로 연장된 형상을 갖지 않을 수 있으며, 제1 전극(21)과 제2 전극(22)은 다양한 구조로 배치될 수 있다. 예를 들어, 제1 전극(21)과 제2 전극(22)은 부분적으로 곡률지거나, 절곡된 형상을 가질 수 있고, 어느 한 전극이 다른 전극을 둘러싸도록 배치될 수도 있다.
제1 전극(21) 및 제2 전극(22)은 각각 제1 뱅크(BNL1)들 상에 직접 배치될 수 있다. 제1 전극(21)과 제2 전극(22)은 각각 제1 뱅크(BNL1)보다 큰 폭을 갖도록 형성될 수 있다. 예를 들어, 제1 전극(21)과 제2 전극(22)은 각각 제1 뱅크(BNL1)의 외면을 덮도록 배치될 수 있다. 제1 뱅크(BNL1)의 측면 상에는 제1 전극(21)과 제2 전극(22)이 각각 배치되고, 제1 전극(21)과 제2 전극(22) 사이의 간격은 제1 뱅크(BNL1) 사이의 간격보다 좁을 수 있다. 또한, 제1 전극(21)과 제2 전극(22)은 적어도 일부 영역이 제1 평탄화층(19) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라 각 전극(21, 22)들은 그 폭이 제1 뱅크(BNL1)보다 작을 수도 있다. 다만, 각 전극(21, 22)들은 적어도 제1 뱅크(BNL1)의 일 측면은 덮도록 배치되어 발광 소자(30)에서 방출된 광을 반사시킬 수 있다.
제1 전극(21)과 제2 전극(22)은 서로 다른 강성을 동시에 나타내는 다강체(multi ferroics)를 포함할 수 있다. 다강체는 서로 다른 강성을 동시에 나타내는 물질로, 예를 들어 강유전성, 강자성, 강탄성 등의 여러 강성(ferroic) 중 두 개 이상의 성질을 갖는 물질일 수 있다. 본 실시예에서, 제1 전극(21)과 제2 전극(22)은 적어도 강유전성과 강자성을 가지는 다강체를 포함할 수 있다. 또한, 제1 전극(21)과 제2 전극(22)은 도전성과 반사성을 나타내는 다강체를 포함할 수 있다.
다강체로는 예를 들어, PZT(PbZr xTi 1-xO 3), BaTiO 3, PbTiO 3, BFO(BiFeO 3) 등의 페로브스카이트(Perovskite) 다강체, LiNbO 3, LiTaO 3 등의 수도 일메나이트(Pseudo-ilmenite) 다강체, PbNb 3O 6, Ba 2NaNb 5O 15 등의 텅스텐-청동(TB) 다강체, SBT(SrBi 2Ta 2O 9), BLT((Bi,La) 4Ti 3O 12), Bi 4Ti 3O 12 등의 비스무스 층구조의 다강체 및 La 2Ti 2O 7 등의 파이로클로어(Pyrochlore) 다강체와 이들 다강체의 고용체, Tb, Y, Er, Ho, Tm, Yb, Lu 등의 희토류 원소(R)를 포함하는 RMnO 3, 그리고 헥사페라이트(hexa-ferrites), TbMn 2O 5, CoCr 2O 4 등을 들 수 있다. 특히, BFO의 경우 다강 특성이 우수하고 상온에서도 우수한 다강 특성을 나타낼 수 있으므로, BFO를 사용함이 바람직하다. 본 실시예에서는 전술한 바와 같이, 산화물인 다강체를 사용하여, 공정 중에 산화되어 특성이 저하되는 것을 방지할 수 있다.
본 실시예에서 다강체로 이루어진 제1 전극(21) 및 제2 전극(22)은 전기장이 인가되면 특정 세기의 자기장이 유도되어 생성될 수 있다. 제1 전극(21) 및 제2 전극(22)은 물질에 따라서 0.10 내지 3.39emu/g 범위의 세기로 자기장을 발생시킬 수 있다. 제1 전극(21) 및 제2 전극(22)에서 발생하는 자기장은 발광 소자(30)를 회전시킬 수 있는 회전토크의 형식으로 역학적 힘으로 전환되는데, 발광 소자(30)가 수 마이크로 미터로 매우 작음으로써, 0.10 내지 3.39emu/g 범위의 세기로 자기장이 발생되어도 발광 소자(30)를 충분히 회전시킬 수 있다. 따라서, 제1 전극(21) 및 제2 전극(22)은 외부 전기장을 인가하여, 다강체 내부 즉 제1 전극(21) 및 제2 전극(22)에서 발생된 자기장의 세기가 최소 0.10 내지 3.39emu/g 범위일 수 있다.
또한, 다강체로 이루어진 제1 전극(21) 및 제2 전극(22)은 다강체의 특성 상 외부 자기장이 인가되면 전기장을 발생시킬 수 있다. 제1 전극(21) 및 제2 전극(22)은 외부 자기장이 인가되면 내부 편극이 유도되어 전기장을 발생할 수 있다. 제1 전극(21) 및 제2 전극(22)에서 발생한 전기장에 의해 발광 소자(30)의 쌍극자 모멘트가 생성되고, 발광 소자(30)의 쌍극자 모멘트로 인해 생성된 회전 토크(T DEP)로 발광 소자(30)들이 회전하여 정렬될 수 있다.
본 실시예에서 다강체로 이루어진 제1 전극(21) 및 제2 전극(22)은 상온에서 다강체 특성을 나타낼 수 있는 물질을 포함할 수 있다. 다강체는 다강 특성을 나타내는 퀴리 온도(Curie Temperature, Tc)를 가지고 있으며, 퀴리 온도 이하에서 다강 특성을 나타낼 수 있다. 전술한 다강체 재료들 중 발광 소자(30)의 정렬 공정에서 다강 특성을 나타낼 수 있도록 퀴리 온도(Tc)가 800℃ 이하일 수 있다. 바람직하게는 제1 전극(21) 및 제2 전극(22)의 퀴리 온도(Tc)가 100℃ 내지 800℃ 범위일 수 있으며, 이에 제한되지 않고 200℃ 내지 600℃ 범위일 수 있다.
또한, 다강체로 이루어진 제1 전극(21) 및 제2 전극(22)은 발광 소자(30)로부터 방출된 광을 상부로 반사시키는 역할을 할 수 있다. 본 실시예에서는 제1 전극(21) 및 제2 전극(22)은 20 내지 85% 범위의 반사율을 나타낼 수 있다.
발광 소자(30)는 400 내지 700nm 파장대의 광을 방출할 수 있다. 제1 전극(21) 및 제2 전극(22)은 400 내지 700nm 파장대의 광 반사율이 20 내지 85%일 수 있다. 다강체 중 예를 들어 BiFeO 3의 경우 400nm 파장에서 약 33%의 반사율을 나타내고 700nm 파장에서 약 23%의 반사율을 나타낼 수 있다. 그 외의 다강체 물질의 반사율을 살펴보면, 400nm 파장에서 코발트(Co)가 58.9%, 크롬(Cr)이 53.2%, 철(Fe)이 47.9%, 망간(Mn)이 52.0% 그리고 아연(Zn)이 84.2%의 반사율을 나타낸다. 또한, 700nm 파장에서 코발트(Co)가 69.9%, 크롬(Cr)이 56.2%, 철(Fe)이 54.3%, 망간(Mn)이 61.6% 그리고 아연(Zn)이 87.7%의 반사율을 나타낸다. 그러므로, 이들 중 적어도 하나 이상을 포함하는 화합물로 구성된 다강체는 400 내지 700nm 파장대의 광 반사율이 20 내지 85%일 수 있다.
한편, 복수의 전극(21, 22)들은 발광 소자(30)들과 전기적으로 연결되고, 발광 소자(30)가 광을 방출하도록 소정의 전압이 인가될 수 있다. 복수의 전극(21, 22)들은 접촉 전극(CNE1, CNE2)을 통해 발광 소자(30)와 전기적으로 연결되고, 전극(21, 22)들로 인가된 전기 신호를 접촉 전극(CNE1, CNE2)을 통해 발광 소자(30)에 전달할 수 있다.
제1 전극(21)과 제2 전극(22) 중 어느 하나는 발광 소자(30)의 애노드(Anode) 전극과 전기적으로 연결되고, 다른 하나는 발광 소자(30)의 캐소드(Cathode) 전극과 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않으며 그 반대의 경우일 수도 있다.
또한, 각 전극(21, 22)은 발광 소자(30)를 정렬하기 위해 서브 화소(PXn) 내에 전기장을 형성하는 데에 활용될 수도 있다. 발광 소자(30)는 제1 전극(21)과 제2 전극(22) 상에 형성된 전기장에 의해 제1 전극(21)과 제2 전극(22) 사이에 배치될 수 있다. 표시 장치(10)의 발광 소자(30)는 잉크젯 프린팅 공정을 통해 전극(21, 22)들 상에 분사될 수 있다. 전극(21, 22) 상에 발광 소자(30)를 포함하는 잉크가 분사되면, 전극(21, 22)에 정렬 신호를 인가하여 전기장을 생성한다. 잉크 내에 분산된 발광 소자(30)는 전극(21, 22) 상에 생성된 전기장에 의해 유전영동 힘을 받아 전극(21, 22) 상에 정렬될 수 있다.
제1 절연층(PAS1)은 제1 평탄화층(19) 상에 배치된다. 제1 절연층(PAS1)은 제1 뱅크(BNL1)들, 및 제1 전극(21)과 제2 전극(22)들을 덮도록 배치될 수 있다. 제1 절연층(PAS1)은 제1 전극(21)과 제2 전극(22)을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(PAS1) 상에 배치되는 발광 소자(30)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
일 실시예에서, 제1 절연층(PAS1)은 제1 전극(21)과 제2 전극(22)을 부분적으로 노출하는 개구부(OP)를 포함할 수 있다. 각 개구부(OP)는 각 전극(21, 22)들 중 제1 뱅크(BNL1)의 상면에 배치된 부분을 일부 노출시킬 수 있다. 접촉 전극(CNE1, CNE2) 중 일부는 개구부(OP)를 통해 노출된 각 전극(21, 22)과 접촉할 수 있다.
제1 절연층(PAS1)은 제1 전극(21)과 제2 전극(22) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 예를 들어, 제1 절연층(PAS1)은 제1 전극(21)과 제2 전극(22)을 덮도록 배치됨에 따라 그 하부에 배치된 전극(21, 22)의 형상에 따라 그 상면이 단차질 수 있다. 다만, 이에 제한되지 않는다.
제2 뱅크(BNL2)는 제1 절연층(PAS1) 상에 배치될 수 있다. 제2 뱅크(BNL2)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 제2 뱅크(BNL2)는 각 서브 화소(PXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(PXn)들을 구분할 수 있다.
또한, 제2 뱅크(BNL2)는 서브 화소(PXn)마다 배치된 발광 영역(EMA)과 절단부 영역(CBA)을 둘러싸도록 배치되어 이들을 구분할 수 있다. 제1 전극(21)과 제2 전극(22)은 제2 방향(DR2)으로 연장되어 제2 뱅크(BNL2)의 제1 방향(DR1)으로 연장된 부분을 가로질러 배치될 수 있다. 제2 뱅크(BNL2)의 제2 방향(DR2)으로 연장된 부분은 발광 영역(EMA) 사이에 배치된 부분은 절단부 영역(CBA) 사이에 배치된 부분보다 큰 폭을 가질 수 있다. 이에 따라, 절단부 영역(CBA)들 사이의 간격은 발광 영역(EMA)들 사이의 간격보다 작을 수 있다.
제2 뱅크(BNL2)는 제1 뱅크(BNL1)보다 더 큰 높이를 갖도록 형성될 수 있다. 제2 뱅크(BNL2)는 표시 장치(10)의 제조 공정의 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(PXn)로 넘치는 것을 방지하여 다른 서브 화소(PXn)마다 다른 발광 소자(30)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다. 제2 뱅크(BNL2)는 제1 뱅크(BNL1)와 같이 폴리이미드(Polyimide, PI)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
발광 소자(30)는 제1 절연층(PAS1) 상에 배치될 수 있다. 복수의 발광 소자(30)들은 각 전극(21, 22)들이 연장된 제2 방향(DR2)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(30)는 일 방향으로 연장된 형상을 가질 수 있고, 각 전극(21, 22)들이 연장된 방향과 발광 소자(30)가 연장된 방향은 실질적으로 수직을 이룰 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(30)는 각 전극(21, 22)들이 연장된 방향에 수직하지 않고 비스듬히 배치될 수도 있다.
각 서브 화소(PXn)에 배치된 발광 소자(30)들은 서로 다른 물질을 포함하는 발광층(도 4의 '36')을 포함하여 서로 다른 파장대의 광을 외부로 방출할 수 있다. 이에 따라 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)에서는 각각 제1 색, 제2 색 및 제3 색의 광이 출사될 수 있다. 다만, 이에 제한되지 않으며, 각 서브 화소(PXn)들은 동일한 종류의 발광 소자(30)를 포함하여 실질적으로 동일한 색의 광을 방출할 수도 있다.
발광 소자(30)는 제1 뱅크(BNL1)들 사이에서 양 단부가 각 전극(21, 22) 상에 배치될 수 있다. 발광 소자(30)의 연장된 길이는 제1 전극(21)과 제2 전극(22) 사이의 간격보다 길고, 발광 소자(30)의 양 단부가 각각 제1 전극(21)과 제2 전극(22) 상에 배치될 수 있다. 예를 들어, 발광 소자(30)는 일 단부가 제1 전극(21) 상에 놓이고, 타 단부가 제2 전극(22) 상에 놓이도록 배치될 수 있다.
발광 소자(30)는 기판(11) 또는 제1 평탄화층(19)의 상면과 나란한 방향으로 복수의 층들이 배치될 수 있다. 발광 소자(30)는 연장된 일 방향이 제1 평탄화층(19)의 상면과 평행하도록 배치되고, 발광 소자(30)에 포함된 복수의 반도체층들은 제1 평탄화층(19)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(30)가 다른 구조를 갖는 경우 복수의 반도체층들은 제1 평탄화층(19)의 상면에 수직한 방향으로 배치될 수도 있다.
발광 소자(30)의 양 단부는 각각 접촉 전극(CNE1, CNE2)들과 접촉할 수 있다. 예를 들어, 발광 소자(30)는 연장된 일 방향측 단부면에는 절연막(도 4의 '38')이 형성되지 않고 반도체층(도 4의 '31, '32')의 일부 또는 전극층(도 4의 '37)의 일부가 노출될 수 있고, 상기 노출된 반도체층은 접촉 전극(CNE1, CNE2)과 접촉할 수 있다. 다만, 이에 제한되지 않고 발광 소자(30)는 절연막(38) 중 적어도 일부 영역이 제거되어 반도체층들의 양 단부 측면이 부분적으로 노출될 수 있다. 상기 노출된 반도체층의 측면은 접촉 전극(CNE1, CNE2)과 직접 접촉할 수도 있다.
제2 절연층(PAS2)은 발광 소자(30) 상에 부분적으로 배치될 수 있다. 예를 들어, 제2 절연층(PAS2)은 발광 소자(30)를 감싸면서 발광 소자(30)의 양 단부가 노출되도록 발광 소자(30)의 길이보다 작은 폭을 갖고 발광 소자(30) 상에 배치될 수 있다. 제2 절연층(PAS2)은 표시 장치(10)의 제조 공정 중 발광 소자(30), 전극(21, 22)들 및 제1 절연층(PAS1)을 덮도록 배치된 뒤 발광 소자(30)의 양 단부를 노출하도록 제거될 수 있다. 제2 절연층(PAS2)은 평면상 제1 절연층(PAS1) 상에서 제2 방향(DR2)으로 연장되어 배치됨으로써 각 서브 화소(PXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)은 발광 소자(30)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(30)를 고정시킬 수 있다.
제2 절연층(PAS2) 상에는 복수의 접촉 전극(CNE1, CNE2)들과 제3 절연층(PAS3)이 배치될 수 있다.
복수의 접촉 전극(CNE1, CNE2)들은 일 방향으로 연장된 형상을 갖고 각 전극(21, 22) 상에 배치될 수 있다. 접촉 전극(CNE1, CNE2)은 제1 전극(21) 상에 배치된 제1 접촉 전극(CNE1)과 제2 전극(22) 상에 배치된 제2 접촉 전극(CNE2)을 포함할 수 있다. 각 접촉 전극(CNE1, CNE2)들은 서로 이격되고 서로 대향하며 배치될 수 있다. 예를 들어, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 제1 전극(21)과 제2 전극(22) 상에 배치되어 서로 제1 방향(DR1)으로 이격될 수 있다. 각 접촉 전극(CNE1, CNE2)들은 각 서브 화소(PXn)의 발광 영역(EMA) 내에서 스트라이프형 패턴을 형성할 수 있다.
복수의 접촉 전극(CNE1, CNE2)들은 각각 발광 소자(30)와 접촉할 수 있다. 제1 접촉 전극(CNE1)은 발광 소자(30)들의 일 단부와 접촉하고, 제2 접촉 전극(CNE2)은 발광 소자(30)의 타 단부와 접촉할 수 있다. 발광 소자(30)는 연장된 방향의 양 단부면에서 반도체층(도 4의 '31', '32') 또는 전극층(도 4의 '37')이 노출되고, 각 접촉 전극(CNE1, CNE2)들은 발광 소자(30)의 반도체층(도 4의 '31', '32')과 접촉하여 이와 전기적으로 연결될 수 있다. 접촉 전극(CNE1, CNE2)들은 발광 소자(30)의 양 단부와 접촉하는 일 측이 제2 절연층(PAS2) 상에 배치될 수 있다. 또한, 제1 접촉 전극(CNE1)은 제1 전극(21)의 상면 일부를 노출하는 개구부(OP)를 통해 제1 전극(21)과 접촉하고, 제2 접촉 전극(CNE2)은 제2 전극(22)의 상면 일부를 노출하는 개구부(OP)를 통해 제2 전극(22)과 접촉할 수 있다.
각 접촉 전극(CNE1, CNE2)들은 일 방향으로 측정된 폭이 각각 전극(21, 22)들의 상기 일 방향으로 측정된 폭보다 작을 수 있다. 접촉 전극(CNE1, CNE2)들은 각각 발광 소자(30)의 일 단부 및 타 단부와 접촉함과 동시에, 제1 전극(21)과 제2 전극(22)의 상면 일부를 덮도록 배치될 수 있다. 다만, 이에 제한되지 않고 접촉 전극(CNE1, CNE2)들은 그 폭이 전극(21, 22)보다 크게 형성되어 전극(21, 22)의 양 측변들을 덮을 수도 있다.
접촉 전극(CNE1, CNE2)은 투명성 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 발광 소자(30)에서 방출된 광은 접촉 전극(CNE1, CNE2)을 투과하여 전극(21, 22)들을 향해 진행할 수 있다. 다만, 이에 제한되는 것은 아니다.
도면에서는 하나의 서브 화소(PXn)에 2개의 접촉 전극(CNE1, CNE2)들이 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 각 접촉 전극(CNE1, CNE2)들의 개수는 각 서브 화소(PXn)마다 배치되는 전극(21, 22)의 개수에 따라 달라질 수 있다.
제3 절연층(PAS3)은 제1 접촉 전극(CNE1)을 덮도록 배치된다. 제3 절연층(PAS3)은 제1 접촉 전극(CNE1)을 포함하여 제2 절연층(PAS2)을 기준으로 제1 접촉 전극(CNE1)이 배치된 일 측을 덮도록 배치될 수 있다. 예를 들어, 제3 절연층(PAS3)은 제1 접촉 전극(CNE1)과 제1 전극(21) 상에 배치된 제1 절연층(PAS1)들을 덮도록 배치될 수 있다. 이러한 배치는 제3 절연층(PAS3)을 이루는 절연 물질층이 발광 영역(EMA)에 전면적으로 배치된 후, 제2 접촉 전극(CNE2)을 형성하기 위해 상기 절연 물질층을 일부 제거하는 공정에 의해 형성된 것일 수 있다. 상기 공정에서 제3 절연층(PAS3)을 이루는 절연 물질층은 제2 절연층(PAS2)을 이루는 절연 물질층과 함께 제거될 수 있고, 제3 절연층(PAS3)의 일 측은 제2 절연층(PAS2)의 일 측과 상호 정렬될 수 있다. 제2 접촉 전극(CNE2)은 일 측이 제3 절연층(PAS3) 상에 배치되며, 이를 사이에 두고 제1 접촉 전극(CNE1)과 상호 절연될 수 있다.
제4 절연층(PAS4)은 기판(11)의 표시 영역(DPA)에 전면적으로 배치될 수 있다. 제4 절연층(PAS4)은 기판(11) 상에 배치된 부재들 외부 환경에 대하여 보호하는 기능을 할 수 있다. 다만, 제4 절연층(PAS4)은 생략될 수도 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2), 제3 절연층(PAS3) 및 제4 절연층(PAS4) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예를 들어, 제1 절연층(PAS1), 제2 절연층(PAS2), 제3 절연층(PAS3) 및 제4 절연층(PAS4)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(Al 2O 3), 질화 알루미늄(AlN)등과 같은 무기물 절연성 물질을 포함할 수 있다. 또는, 이들은 유기물 절연성 물질로써, 아크릴 수지, 에폭시 수지, 페놀 수지, 폴리아마이드 수지, 폴리이미드 수지, 불포화 폴리에스테르 수지, 폴리페닐렌 수지, 폴리페닐렌설파이드 수지, 벤조사이클로부텐, 카도 수지, 실록산 수지, 실세스퀴옥산 수지, 폴리메틸메타크릴레이트, 폴리카보네이트, 폴리메틸메타크릴레이트-폴리카보네이트 합성수지 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
도 4는 일 실시예에 따른 발광 소자를 개략적으로 나타낸 사시도이다.
도 4를 참조하면, 발광 소자(30)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(30)는 마이크로 미터(Micro-meter) 또는 나노 미터(Nano-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극(도 3의 21, 22)들 사이에 특정 방향으로 전기장을 형성하면 극성이 형성되는 상기 두 전극(도 3의 21, 22)들 사이에 정렬될 수 있다. 발광 소자(30)는 두 전극(도 3의 21, 22)들 상에 형성된 전기장에 의해 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(30)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(30)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(30)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(30)는 다양한 형태를 가질 수 있다. 후술하는 발광 소자(30)에 포함되는 복수의 반도체들은 상기 일 방향을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
발광 소자(30)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다.
도 4에 도시된 바와 같이, 발광 소자(30)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 발광 소자(30)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(31)은 AlxGayIn(1-x-y)N(여기서, 0≤x≤1,0≤y≤1, 0≤x+y≤1)의 조성비를 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)은 n형 도펀트가 도핑될 수 있으며, n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예를 들어, 제1 반도체층(31)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(31)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(32)은 후술하는 발광층(36) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며 발광 소자(30)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(32)은 AlxGayIn(1-x-y)N(여기서, 0≤x≤1,0≤y≤1, 0≤x+y≤1)의 조성비를 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)은 p형 도펀트가 도핑될 수 있으며, p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예를 들어, 제2 반도체층(32)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 반도체층(32)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예를 들어, 발광층(36)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 상술한 바와 같이, 발광층(36)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 발광층(36)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 발광층(36)에서 방출되는 광은 발광 소자(30)의 길이방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 발광층(36)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
도 5는 다른 실시예에 따른 발광 소자의 개략도이다.
도 5를 참조하면, 다른 실시예에 따른 발광 소자(30')는 제1 반도체층(31’)과 발광층(36’) 사이에 배치된 제3 반도체층(33’), 발광층(36’)과 제2 반도체층(32’) 사이에 배치된 제4 반도체층(34’) 및 제5 반도체층(35’)을 더 포함할 수 있다. 도 5의 발광 소자(30’)는 복수의 반도체층(33’, 34’, 35’) 및 전극층(37a', 37b')이 더 배치되고, 발광층(36’)이 다른 원소를 함유하는 점에서 도 4의 실시예와 차이가 있다. 이하에서는 중복되는 설명은 생략하고 차이점을 중심으로 서술하기로 한다.
도 4의 발광 소자(30)는 발광층(36)이 질소(N)를 포함하여 청색(Blue) 또는 녹색(Green)의 광을 방출할 수 있다. 반면에, 도 5의 발광 소자(30’)는 발광층(36’) 및 다른 반도체층들이 각각 적어도 인(P)을 포함하는 반도체일 수 있다. 일 실시예에 따른 발광 소자(30’)는 중심 파장 대역이 620nm 내지 750nm의 범위를 갖는 적색(Red)의 광을 방출할 수 있다. 다만, 적색광의 중심 파장대역이 상술한 범위에 제한되는 것은 아니며, 본 기술분야에서 적색으로 인식될 수 있는 파장 범위를 모두 포함하는 것으로 이해되어야 한다.
구체적으로, 제1 반도체층(31’)은 n형 반도체층으로 InxAlyGa(1-x-y)P(여기서, 0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성비를 갖는 반도체 재료를 포함할 수 있다. 제1 반도체층(31’)은 n형으로 도핑된 InAlGaP, GaP, AlGaP, InGaP, AlP 및 InP 중에서 어느 하나 이상일 수 있다. 예를 들어, 제1 반도체층(31’)은 n형 Si로 도핑된 n-AlGaInP일 수 있다.
제2 반도체층(32’)은 p형 반도체층으로 InxAlyGa(1-x-y)P(여기서, 0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성비를 갖는 반도체 재료를 포함할 수 있다. 제2 반도체층(32’)은 p형으로 도핑된 InAlGaP, GaP, AlGaNP, InGaP, AlP 및 InP 중에서 어느 하나 이상일 수 있다. 예를 들어, 제2 반도체층(32’)은 p형 Mg로 도핑된 p-GaP일 수 있다.
발광층(36’)은 제1 반도체층(31’)과 제2 반도체층(32’) 사이에 배치될 수 있다. 발광층(36’)은 단일 또는 다중 양자 우물 구조의 물질을 포함하여 특정 파장대의 광을 방출할 수 있다. 발광층(36’)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaP 또는 AlInGaP, 우물층은 GaP 또는 AlInP 등과 같은 물질을 포함할 수 있다. 예를 들어, 발광층(36’)은 양자층으로 AlGaInP를, 우물층으로 AlInP를 포함하여 620nm 내지 750nm의 중심 파장대역을 갖는 적색광을 방출할 수 있다.
도 5의 발광 소자(30’)는 발광층(36’)과 인접하여 배치되는 클래드층(Clad layer)을 포함할 수 있다. 도면에 도시된 바와 같이, 발광층(36’)의 상하에서 제1 반도체층(31’) 및 제2 반도체층(32’) 사이에 배치된 제3 반도체층(33’)과 제4 반도체층(34’)은 클래드층일 수 있다.
제3 반도체층(33’)은 제1 반도체층(31’)과 발광층(36’) 사이에 배치될 수 있다. 제3 반도체층(33’)은 제1 반도체층(31’)과 같이 n형 반도체일 수 있으며, 제3 반도체층(33’)은 InxAlyGa(1-x-y)P(여기서, 0≤x≤1,0≤y≤1, 0≤x+y≤1)의 조성비를 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31’)은 n-AlGaInP이고, 제3 반도체층(33’)은 n-AlInP일 수 있다. 다만, 이에 제한되는 것은 아니다.
제4 반도체층(34’)은 발광층(36’)과 제2 반도체층(32’) 사이에 배치될 수 있다. 제4 반도체층(34’)은 제2 반도체층(32’)과 같이 n형 반도체일 수 있으며, 제4 반도체층(34’)은 InxAlyGa(1-x-y)P(여기서, 0≤x≤1,0≤y≤1, 0≤x+y≤1)의 조성비를 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32’)은 p-GaP이고, 제4 반도체층(34’)은 p-AlInP 일 수 있다.
제5 반도체층(35’)은 제4 반도체층(34’)과 제2 반도체층(32’) 사이에 배치될 수 있다. 제5 반도체층(35’)은 제2 반도체층(32’) 및 제4 반도체층(34’)과 같이 p형으로 도핑된 반도체일 수 있다. 몇몇 실시예에서, 제5 반도체층(35’)은 제4 반도체층(34’)과 제2 반도체층(32’) 사이의 격자 상수(Lattice constant) 차이를 줄여주는 기능을 수행할 수 있다. 제5 반도체층(35’)은 TSBR(Tensile strain barrier reducing)층일 수 있다. 예를 들어, 제5 반도체층(35’)은 p-GaInP, p-AlInP, p-AlGaInP 등을 포함할 수 있으나, 이에 제한되지 않는다. 또한, 제3 반도체층(33’), 제4 반도체층(34') 및 제5 반도체층(35')의 길이는 0.08㎛ 내지 0.25㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제1 전극층(37a')과 제2 전극층(37b')은 각각 제1 반도체층(31’) 및 제2 반도체층(32’) 상에 배치될 수 있다. 제1 전극층(37a’)은 제1 반도체층(31’)의 하면에 배치되고, 제2 전극층(37b’)은 제2 반도체층(32’)의 상면에 배치될 수 있다. 다만, 이에 제한되지 않고, 제1 전극층(37a’) 및 제2 전극층(37b’) 중 적어도 어느 하나는 생략될 수 있다. 예를 들어 발광 소자(30’)는 제1 반도체층(31’) 하면에 제1 전극층(37a’)이 배치되지 않고, 제2 반도체층(32’) 상면에 하나의 제2 전극층(37b’)만이 배치될 수도 있다.
한편, 다시 도 3을 참조하면, 전극층(37)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(30)는 적어도 하나의 전극층(37)을 포함할 수 있다. 도 4에서는 발광 소자(30)가 하나의 전극층(37)을 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(30)는 더 많은 수의 전극층(37)을 포함하거나, 생략될 수도 있다. 후술하는 발광 소자(30)에 대한 설명은 전극층(37)의 수가 달라지거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
전극층(37)은 일 실시예에 따른 표시 장치(10)에서 발광 소자(30)가 전극 또는 접촉 전극과 전기적으로 연결될 때, 발광 소자(30)와 전극 또는 접촉 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(37)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 전극층(37)은 동일한 물질을 포함할 수 있고, 서로 다른 물질을 포함할 수도 있으며, 이에 제한되는 것은 아니다.
절연막(38)은 상술한 복수의 반도체층 및 전극층들의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되고, 발광 소자(30)가 연장된 일 방향으로 연장될 수 있다. 절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 절연막(38)은 상기 부재들의 측면부를 둘러싸도록 형성되되, 발광 소자(30)의 길이방향의 양 단부는 노출되도록 형성될 수 있다.
도면에서는 절연막(38)이 발광 소자(30)의 길이방향으로 연장되어 제1 반도체층(31)으로부터 전극층(37)의 측면까지 커버하도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 절연막(38)은 발광층(36)을 포함하여 일부의 반도체층의 외면만을 커버하거나, 전극층(37) 외면의 일부만 커버하여 각 전극층(37)의 외면이 부분적으로 노출될 수도 있다. 또한, 절연막(38)은 발광 소자(30)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)의 두께는 10nm 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(38)의 두께는 40nm 내외일 수 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon nitride, SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Aluminum nitride, AlN), 및 산화알루미늄(Aluminum oxide, Al 2O 3) 중에서 선택된 적어도 하나를 포함할 수 있고, 이들 중 어느 하나의 단층 또는 다중층으로 이루어질 수 있다. 이에 따라 발광층(36)이 발광 소자(30)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광층(36)을 포함하여 발광 소자(30)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면처리될 수 있다. 발광 소자(30)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(30)가 잉크 내에서 인접한 다른 발광 소자(30)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다. 예를 들어, 절연막(38)은 스테아릭 산(Stearic acid), 2,3-나프탈렌 디카르복실산(2,3-Naphthalene dicarboxylic acid) 등과 같은 물질로 외면이 표면처리될 수 있다.
발광 소자(30)는 길이(h)가 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 또한, 발광 소자(30)의 직경은 30nm 내지 700nm의 범위를 갖고, 발광 소자(30)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다. 다만, 이에 제한되지 않고, 표시 장치(10)에 포함되는 복수의 발광 소자(30)들은 발광층(36)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 바람직하게는 발광 소자(30)의 직경은 500nm 내외의 범위를 가질 수 있다.
한편, 발광 소자(30)는 그 형상 및 재료가 도 4에 제한되지 않는다. 몇몇 실시예에서, 발광 소자(30)는 더 많은 수의 층들을 포함하거나, 다른 형상을 가질 수도 있다.
이하, 일 실시예에 따른 표시 장치(10)의 제조 공정에 대하여 설명하기로 한다.
도 6은 일 실시예에 따른 표시 장치의 제조 방법을 나타낸 순서도이다. 도 7 및 도 8은 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 나타내는 단면도들이다. 도 9는 도 8의 제조 공정에서 일 서브 화소를 나타내는 평면도이다.
도 6을 참조하면, 일 실시예에 따른 표시 장치의 제조 방법은 제1 전극층(21') 및 제2 전극층(22')을 포함하는 대상 기판(SUB)을 준비하는 단계(S100), 대상 기판(SUB) 상에 발광 소자(30)를 포함하는 잉크(IN)를 분사하는 단계(S200), 대상 기판(SUB) 상에 제1 전기장을 생성하여 발광 소자(30)를 대상 기판(SUB) 상에서 정렬시키는 제1 정렬 단계(S300), 및 제1 전극층(21') 또는 제2 전극층(22')에 자기장을 인가하여 제2 전기장을 생성하여, 발광 소자(30)를 대상 기판(SUB) 상에서 재정렬시키는 제2 정렬 단계를 포함할 수 있다. 이하, 하기 설명되는 제조 공정은 도 6을 계속 참조하며 설명하기로 한다.
먼저, 도 7을 참조하면, 대상 기판(SUB)을 준비한다. 도면에 도시되지 않았으나, 대상 기판(SUB)은 상술한 기판(11)을 포함하여 복수의 도전층들과 복수의 절연층들로 구성된 회로 소자들을 포함할 수 있다. 이하에서는 설명의 편의를 위해 이들을 포함한 대상 기판(SUB)으로 도시하여 설명하기로 한다.
이어, 대상 기판(SUB) 상에 서로 이격된 복수의 제1 뱅크(BNL1)들을 형성한다. 제1 뱅크(BNL1)는 대상 기판(SUB)의 상면으로부터 돌출된 형상을 가질 수 있다. 이에 대한 설명은 상술한 바와 동일하다.
다음으로 도 8 및 도 9를 참조하면, 제1 뱅크(BNL1)들 상에 배치되는 제1 전극층(21')과 제2 전극층(22')을 형성한다. 제1 전극층(21')과 제2 전극층(22')은 제2 방향(DR2)으로 연장되고 제1 패턴(70)을 기준으로 서로 이격된다. 제1 전극층(21')과 제2 전극층(22')은 표시 장치(10)의 제조 공정 중 제2 방향(DR2)으로 연장되어 다른 서브 화소(PXn)에도 배치될 수 있다. 이들은 후속 공정에서 발광 소자(30)를 배치한 뒤, 각 서브 화소(PXn)의 절단부 영역(CBA)에서 제1 전극(21')과 제2 전극(22')을 분리하는 단선 공정이 수행되어 각각 제1 전극(21)과 제2 전극(22)을 형성할 수 있다. 제1 전극층(21')과 제2 전극층(22')은 대상 기판(SUB)에 형성된 제1 컨택홀(CT1) 및 제2 컨택홀(CT2)을 통해 전술한 회로 소자들과 컨택될 수 있다.
도 10 및 도 11은 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 나타내는 단면도들이다. 도 12는 일 실시예에 따른 표시 장치의 제조 공정 중 일 단계에서 서브 화소를 나타내는 평면도이다.
도 10 내지 도 12를 참조하면, 제1 전극층(21') 및 제2 전극층(22')을 덮는 제1 절연물층(PAS1')을 형성하고, 제1 절연물층(PAS1') 상에 배치되며 각 서브 화소(PXn)의 발광 영역(EMA)과 절단부 영역(CBA)을 둘러싸는 제2 뱅크(BNL2)를 형성한다. 제1 절연물층(PAS1')은 대상 기판(SUB) 상에서 전면적으로 배치되며, 전극층(21', 22')들을 덮을 수 있다. 제1 절연물층(PAS1')은 전극층(21', 22')들 상면이 노출되도록 후속 공정에서 일부 제거되어 제1 절연층(PAS)을 형성할 수 있다. 제2 뱅크(BNL2)는 각 서브 화소(PXn)를 둘러싸도록 배치되어 이들을 서로 구분함과 동시에 발광 영역(EMA)과 절단부 영역(CBA)을 구분할 수 있다. 이에 대한 설명은 상술한 바와 동일하다.
도 13은 일 실시예에 따른 표시 장치의 제조 공정 단계에서 발광 소자들의 배치를 나타내는 개략적인 단면도이다. 도 14는 일 실시예에 따른 표시 장치의 제조 공정 단계에서 발광 소자가 정렬되는 것을 개략적으로 나타낸 모식도이다. 도 15는 일 실시예에 따른 표시 장치의 제조 공정 중 일 단계에서 서브 화소를 나타내는 평면도이다. 도 16은 다강체의 컨버스(Converse) 전기장-자기장 효과를 개략적으로 나타낸 그래프이다. 도 17은 일 실시예에 따른 표시 장치의 제조 공정 단계에서 발광 소자들의 배치를 나타내는 개략적인 단면도이다. 도 18은 일 실시예에 따른 표시 장치의 제조 공정 단계에서 발광 소자가 정렬되는 것을 개략적으로 나타낸 모식도이다.
다음 도 13을 참조하면, 제1 뱅크(BNL1)들 사이에 복수의 발광 소자(30)들을 배치한다. 발광 소자(30)는 제1 절연물층(PAS1') 상에서 양 단부가 각각 제1 전극층(21')과 제2 전극층(22') 상에 배치될 수 있다. 발광 소자(30)는 잉크(IN) 내에 분산된 상태로 대상 기판(SUB) 상에 분사될 수 있다. 예시적인 실시예에서, 발광 소자(30)는 용매를 포함하는 잉크(IN) 내에 분산된 상태로 준비되고 잉크젯 프린팅 장치를 이용한 프린팅 공정으로 대상 기판(SUB) 상에 분사될 수 있다. 잉크젯 프린팅 장치를 통해 분사된 잉크는 제2 뱅크(BNL2)가 둘러싸는 영역 내에 안착될 수 있다. 제2 뱅크(BNL2)는 잉크(IN)가 이웃하는 다른 서브 화소(PXn)로 넘치는 것을 방지할 수 있다.
도 13 및 도 14에 도시된 바와 같이, 발광 소자(30)를 포함하는 잉크(IN)가 분사되면, 각 전극층(21', 22')에 전기 신호를 인가하여 복수의 발광 소자(30)들을 제1 절연물층( PAS1') 상에 배치한다.
구체적으로, 복수의 전극층(21', 22')들에 전기 신호 즉, 전류를 흘려주면, 전극층(21', 22') 상에는 제1 전기장(E-Field)이 생성될 수 있다. 잉크(IN) 내에 분산된 발광 소자(30)는 복수의 전극층(21', 22') 중 어느 하나에 교류 신호가 인가되면 쌍극자 모멘트를 생성한다. 쌍극자 모멘트가 생성된 발광 소자(30)는 생성된 제1 전기장에 반응하여 회전 토크(T DEP)가 발생하여 발광 소자(30)가 정렬된다. 그리고 발광 소자(30)는 제1 전기장에 의해 유전영동힘(F DEP)을 받을 수 있고, 유전영동힘을 받은 발광 소자(30)는 전기장 세기가 큰 쪽으로 이동하여 양 단부가 복수의 전극층(21', 22') 상에 안착될 수 있다.
도 15에 도시된 바와 같이, 잉크에 분산된 복수의 발광 소자(30)들은 배향 방향이 일정하지 않고 무작위의 방향을 가질 수 있다. 몇몇 발광 소자(30)들은 전극층(21', 22')들 사이 영역 이외의 영역으로 전극층(21', 22')과 제2 뱅크(BNL2) 사이, 또는 전극층(21', 22') 상부에 놓일 수도 있다.
이러한 발광 소자(30)들을 전극층(21', 22') 상에 재정렬하기 위해 전극층(21', 22') 중 어느 하나의 전극층에 자기장을 인가하여 전극층 상에 제2 전기장(E-Field)을 생성한다.
도 16을 참조하면, 전극층(21', 22')을 이루는 다강체의 시간별 전기장(E), 내부 자기력(M) 및 편극도(P)를 보여주고 있다. 상측에는 시간에 따른 전기장(E) 세기의 변화를 나타내고, 하측에는 시간에 따른 내부 자기력(M) 및 편극도(P)의 변화를 나타낸다. 여기서, 'P'가 표시된 선은 편극도(P)를 나타내며, 'M'이 표시된 선은 내부 자기력(M)을 나타낸다.
도 16에 도시된 바와 같이, 일 실시예에 따른 전극층(21', 22')을 이루는 다강체는 전기장(E)이 (+)로 인가되면 편극도(P)가 증가하고, 전기장(E)이 (-)로 인가되면 편극도(P)는 감소하고 내부 자기력(M)이 증가할 수 있다. 반대로 내부 자기력(M)이 증가하면 (-) 전기장(E)이 생성되고 내부 자기력(M)이 감소하면 (+) 전기장(E)이 생성될 수 있다. 이와 같은 다강체의 성질을 이용하여, 일 실시예에 따른 전극층(21', 22')을 다강체로 구성하여, 자기장을 인가하여 내부 자기력(M)을 증감하는 것으로 (+) 또는 (-) 전기장(E)을 생성 및 세기를 조절할 수 있다.
도 17 및 도 18에 도시된 바와 같이, 본 실시예에서는 전극층(21', 22') 중 어느 하나에 소정 세기의 자기장을 인가한다. 자기장을 인가하는 방법으로는 외부의 코일에 전류를 흘려 코일에 자기장을 생성하고 자기장이 생성된 코일을 전극층(21')에 인가할 수 있다. 그러나, 본 실시예는 이에 제한되지 않으며 자기장을 인가할 수 있는 당해 기술분야에서 알려진 기술이라면 사용할 수 있다. 하기에서는 제1 전극층(21')에 자기장을 인가하는 것을 예로 설명한다.
제1 전극층(21')에 자기장을 인가하면, 다강체로 이루어진 제1 전극층(21')은 다강체의 특성 상 제2 전기장(E-Field)이 생성될 수 있다. 잉크(IN) 내에 전술한 도 14와 같이 정렬된 발광 소자(30)는 제1 전극층(21')에서 발생된 제2 전기장에 의해 쌍극자 모멘트를 재차 생성한다. 발광 소자(30)의 쌍극자 모멘트로 인해 생성된 회전 토크(T DEP)로 정렬되어 있던 발광 소자(30)들이 재차 회전하여 정렬된다. 또한, 제1 전극층(21')에 자기장이 인가되면, 다강체로 이루어진 제1 전극층(21')은 소정 세기로 전기장을 발생시킬 수 있다. 이 자기장은 자기력이라는 힘을 발생시킬 수 있으므로, 발광 소자(30)를 회전시키는 회전 토크에 자기력이 부가될 수 있다.
일 실시예에서는 도 15와 같이 정렬된 발광 소자(30)들 전체에 회전 토크가 생성되기 때문에, 대부분의 발광 소자(30)들이 회전되어 재차 정렬하게 된다. 이에 따라, 본 실시예에서는 발광 소자(30)들의 정렬도가 낮은 특정 영역에 선택적으로 전극층(21')에 자기장을 인가하여 발광 소자(30)들을 재정렬시킬 수 있다.
도 19는 일 실시예에 따른 대상 기판 상에 정렬된 발광 소자를 검사하는 단계를 나타내는 개략도이다.
도 19를 참조하면, 검사 장치(900)를 이용하여 대상 기판(SUB) 상에 배치된 발광 소자(30)의 개수 및 위치를 측정하는 단계를 포함할 수 있다. 검사 장치(900)는 카메라를 통해 대상 기판(SUB) 상에 소정 영역의 이미지를 얻어내어 해당 영역에 배치된 발광 소자(30)의 개수를 측정하거나, 전극층(21', 22') 상에 배치된 발광 소자(30)의 배향 방향을 측정할 수 있다.
검사 장치(900)는 전극층(21', 22') 상에 배치된 발광 소자(30)의 위치 및 배향 방향을 측정하여 발광 소자(30)의 정렬도를 측정할 수 있다. 예를 들어, 대상 기판(SUB) 상에 배치된 전극층(21', 22')들이 일 방향으로 연장된 형상을 갖고 발광 소자(30)들이 이들 사이에 배치되면, 발광 소자(30)와 전극층(21', 22')이 이루는 각도 및 발광 소자(30)의 양 단부 위치를 측정하여 상기 단부들이 전극층(21', 22') 상에 배치되었는지 확인하여 발광 소자(30)의 정렬도를 측정할 수 있다.
일 실시예에 따른 표시 장치(10)의 제조 방법은 검사 장치(900)를 이용하여 대상 기판(SUB) 상의 소정 영역에 발광 소자(30)의 배치 및 정렬도를 측정할 수 있다. 이에 따라, 본 실시예에서는 발광 소자(30)들의 정렬도가 낮은 특정 영역에 선택적으로 전극층(21')에 자기장을 인가하여 발광 소자(30)들을 재정렬시킴으로써, 발광 소자(30)의 정렬도를 향상시킬 수 있다.
상기와 같이, 다강체로 이루어진 전극층(21')에 자기장을 인가하여 재차 새로운 제2 전기장을 생성함으로써, 발광 소자(30)에 쌍극자 모멘트를 생성하여 재차 회전시켜 정렬할 수 있다. 이에 따라, 도 15에 도시된 바와 같이, 잉크에 분산된 복수의 발광 소자(30)들은 배향 방향이 일정하지 않은 것을 재차 회전시켜 정렬함으로써, 발광 소자(30)의 위치 및 배향 방향이 변하면서 일측 단부가 제1 전극층(21')에 놓여지고 타측 단부가 제2 전극(22') 상에 놓이도록 다음, 대상 기판(SUB) 상에 분사된 잉크(IN)에서 용매가 제거됨으로써 발광 소자(30)는 그 위치가 고정될 수 있다.
도 20은 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 나타내는 단면도이다. 도 21은 일 실시예에 따른 표시 장치의 제조 공정 중 일 단계에서 서브 화소를 나타내는 평면도이다.
다음으로, 도 20을 참조하면 제1 전극층(21')과 제2 전극층(22')의 상면이 노출되도록 제1 절연물층(PAS1')을 일부 제거하여 제1 절연층(PAS1)을 형성한다. 제1 절연층(PAS1)은 각 전극층(21', 22') 일부를 노출하는 개구부(OP)를 포함할 수 있다. 개구부(OP)를 통해 노출된 전극층(21', 22')들의 상면은 후술하는 접촉 전극(26, 27)들과 접촉할 수 있다.
이어, 도 21을 참조하면, 제1 전극층(21')과 제2 전극층(22') 중 절단부 영역(CBA)에 배치된 부분을 단선하는 공정을 수행하여 제1 전극(21)과 제2 전극(22)을 형성한다. 전술한 바와 같이, 제1 전극층(21')과 제2 전극층(22')은 다강체로 이루어질 수 있다. 다강체는 산화물이기 때문에 식각 공정 중에 산소에 노출되어 산화되어 특성이 저하되는 것을 방지할 수 있다.
이어, 도면으로 도시하지 않았으나, 전술한 도 3과 같이, 대상 기판(SUB) 상에 복수의 접촉 전극(CNE1, CNE2)들, 제3 절연층(PAS3) 및 제4 절연층(PAS4)을 형성하여 표시 장치(10)를 제조할 수 있다.
도 22는 다른 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 22를 참조하면, 다른 실시예에 따른 표시 장치(10)는 제1 전극(21) 및 제2 전극(22) 각각에 반사층(RFL)을 더 포함한다는 점에서 전술한 도 3과 차이점을 가지며, 이외의 구성은 실질적으로 동일하거나 유사하다. 따라서, 중복되는 설명은 생략하며 차이점을 위주로 설명한다.
제1 전극(21) 및 제2 전극(22) 상에 반사층(RFL)이 배치될 수 있다. 반사층(RFL)은 발광 소자(30)에서 방출되는 광을 상부로 반사할 수 있다. 반사층(RFL)은 제1 전극(21) 및 제2 전극(22)의 반사 특성을 보강하기 위한 것으로, 제1 전극(21) 또는 제2 전극(22)보다 반사율이 높은 물질로 이루어질 수 있다. 반사층(RFL)으로는 예를 들어, 코발트(Co), 크롬(Cr), 철(Fe), 망간(Mn), 아연(Zn), 티타늄(Ti), 구리(Cu) 등을 들 수 있다.
발광 소자(30)에서 방출되는 광의 파장대가 약 400 내지 700nm인 것을 고려하면, 제1 전극(21) 및 제2 전극(22)에 사용할 수 있는 다강체 중 예를 들어 BiFeO 3의 경우 400nm 내지 700nm 파장대에서 약 23.7% 내지 33.5%의 반사율을 나타낸다. 전술한 금속들은 400nm 내지 700nm 파장대에서 전술한 바와 같이, BiFeO 3보다 높은 반사율을 나타내므로, 전술한 반사층(RFL)의 물질들은 제1 전극(21) 또는 제2 전극(22)의 반사율보다 높을 수 있다. 따라서, 발광 소자(30)에서 방출되는 광을 반사하는 특성을 개선하여 휘도를 향상시킬 수 있다.
전술한 다른 실시예에 따른 표시 장치는 전술한 도 8의 제조 공정에서 제1 전극층(21') 및 제2 전극층(22')을 형성하는 다강체 물질층을 적층하고, 바로 반사 물질층을 순차 적층한 후에, 다강체 물질층과 반사 물질층을 동시에 패터닝함으로써 제조될 수 있다. 이후 공정은 전술한 도 9 내지 도 18과 동일하므로 그 설명을 생략하기로 한다.
도 23은 또 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 23을 참조하면, 또 다른 실시예에 따른 표시 장치(10)는 제1 전극(21) 및 제2 전극(22)이 형상이 다르다는 점에서 전술한 도 3과 차이점을 가지며, 이외의 구성은 실질적으로 동일하거나 유사하다. 따라서, 중복되는 설명은 생략하며 차이점을 위주로 설명한다.
도 23을 참조하면, 일 실시예에 따른 표시 장치(10)의 전극(21_9, 22_9)은 제2 방향(DR2)으로 연장되되, 다른 부분보다 큰 폭을 갖는 확장부(RE_E), 제1 방향(DR1) 및 제2 방향(DR2)으로부터 기울어진 방향으로 연장된 절곡부(RE_B1, RE_B2)들, 및 절곡부(RE_B1, RE_B2)들과 확장부(RE_E)를 연결하는 연결부(RE_C1, RE_C2)들을 포함할 수 있다. 각 전극(21_9, 22_9)들은 전반적으로 제2 방향(DR2)으로 연장된 형상을 갖되, 부분적으로 더 큰 폭을 갖거나 제2 방향(DR2)으로부터 기울어진 방향으로 절곡된 형상을 가질 수 있다. 제1 전극(21_9)과 제2 전극(22_9)은 서로 대칭적 구조로 배치될 수 있다. 이하, 제1 전극(21_9)의 형상을 중심으로 설명하기로 한다.
제1 전극(21_9)은 다른 부분들보다 큰 폭을 갖는 확장부(RE_E)를 포함할 수 있다. 확장부(RE_E)는 서브 화소(PXn)의 발광 영역(EMA) 내에서 제1 뱅크(40)들 상에 배치되어 제2 방향(DR2)으로 연장될 수 있다. 제1 전극(21_9)과 제2 전극(22_9) 사이에는 그 상부에는 발광 소자(30)들이 배치될 수 있다. 또한, 제1 접촉 전극(26_9)과 제2 접촉 전극(27_9)은 각 전극(21_9, 22_9)의 확장부(RE_E) 상에 배치되되, 그 폭은 확장부(RE_E)의 폭보다 작을 수 있다.
확장부(RE_E)들의 제2 방향(DR2) 양 측에는 각각 연결부(RE_C1, RE_C2)들이 연결될 수 있다. 확장부(RE_E)의 제2 방향(DR2) 일 측에는 제1 연결부(RE_C1)가 배치되고, 타 측에는 제2 연결부(RE_C2)가 배치된다. 연결부(RE_C1, RE_C2)들은 확장부(RE_E)와 연결되어 각 서브 화소(PXn)의 발광 영역(EMA)과 제2 뱅크(45)에 걸쳐 배치될 수 있다.
제1 연결부(RE_C1)와 제2 연결부(RE_C2)는 그 폭이 확장부(RE_E)의 폭보다 작을 수 있다. 각 연결부(RE_C1, RE_C2)들은 제2 방향(DR2)으로 연장된 일 변이 확장부(RE_E)의 제2 방향(DR2)으로 연장된 일 변과 동일 선 상에서 연결될 수 있다. 예를 들어, 확장부(RE_E)와 연결부(RE_C1, RE_C2)의 양 변들 중, 발광 영역(EMA)의 중심을 기준으로 외측에 위치한 일 변들이 서로 연장되어 연결될 수 있다. 이에 따라, 제1 전극(21_9)과 제2 전극(22_9)의 확장부(RE_E)들 사이의 간격(DE1)은 연결부(RE_C1, RE_C2)들 사이의 간격(DE2)보다 작을 수 있다.
절곡부(RE_B1, RE_B2)들은 연결부(RE_C1, RE_C2)들과 연결된다. 절곡부(RE_B1, RE_B2)는 제1 연결부(RE_C1)와 연결되어 제2 뱅크(45)와 절단부 영역(CBA)에 걸쳐 배치된 제1 절곡부(RE_B1), 및 제2 연결부(RE_C2)와 연결되어 제2 뱅크(BNL2)와 다른 서브 화소(PXn)의 절단부 영역(CBA)에 걸쳐 배치된 제2 절곡부(RE_B2)를 포함할 수 있다. 절곡부(RE_B1, RE_B2)들은 연결부(RE_C1, RE_C2)들과 연결되어 제2 방향(DR2)으로부터 기울어진 방향, 예를 들어 서브 화소(PXn)의 중심을 향해 절곡될 수 있다. 제1 전극(21_9)과 제2 전극(22_9)의 절곡부(RE_B1, RE_B2)들 사이의 최단 간격(DE3)은 연결부(RE_C1, RE_C2)들 사이의 간격(DE2)보다 작을 수 있다. 다만, 절곡부(RE_B1, RE_B2)들 사이의 최단 간격(DE3)은 확장부(RE_E)들 사이의 간격(DE1)보다 클 수 있다.
제1 연결부(RE_C1)와 제1 절곡부(RE_B1)가 연결된 부분에는 그 폭이 비교적 넓은 컨택부(RE_P)가 형성될 수 있다. 컨택부(RE_P)는 제2 뱅크(BNL2)와 중첩되어 제1 전극(21_9)과 제2 전극(22_9)의 제1 컨택홀(CT1) 및 제2 컨택홀(CT2)이 형성될 수 있다.
또한, 제1 절곡부(RE_B1)의 일 단부에는 제1 전극(21_9)과 제2 전극(22_9)들이 절단부 영역(CBA)에서 분리되어 남은 단편부(RE_D)가 형성될 수 있다. 단편부(RE_D)는 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)의 전극(21_9, 22_9)들이 절단부 영역(CBA)에서 단선되고 남는 부분일 수 있다.
도 23의 실시예는 제1 전극(21_9)과 제2 전극(22_9)이 확장부(RE_E), 연결부(RE_C1, RE_C2) 및 절곡부(RE_B1, RE_B2)들을 포함하며 서브 화소(PXn)의 중심을 기준으로 대칭적으로 배치된 점에서 도 2의 실시예와 차이가 있다. 다만, 이에 제한되지 않으며, 경우에 따라 제1 전극(21_9)과 제2 전극(22_9)은 서로 다른 형상을 가질 수 있다.
도 24는 또 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 25는 도 24의 QX-QX' 선을 따라 자른 단면도이다.
도 24 및 도 25를 참조하면, 표시 장치(10)는 각 서브 화소(PXn)마다 복수의 제1 전극(21_10)들 및 제2 전극(22_10)들을 포함할 수 있다. 제1 전극(21_10)들은 도 2의 실시예와 동일한 형상을 갖고, 복수의 제1 전극(21_10)들, 예를 들어, 2개의 제1 전극(21_10)들이 서브 화소(PXn)의 중심을 기준으로 대칭적으로 배치될 수 있다. 제2 전극(22_10)들은 도 2의 실시예와 동일한 형상을 갖고 제1 전극(21_10)들 사이에 복수개, 예를 들어 2개 배치될 수 있다. 제1 전극(21_10)과 제2 전극(22_10) 사이의 간격은 제1 전극(21_10)의 부분에 따라 달라질 수 있다. 예를 들어, 확장부(RE_E)와 제2 전극(22_10) 사이의 간격(DE1)은 연결부(RE_C1, RE_C2) 및 절곡부(RE_B1, RE_B2)와 제2 전극(22_10) 사이의 간격(DE2, DE3)보다 작을 수 있다. 연결부(RE_C1, RE_C2)와 제2 전극(22_10) 사이의 간격(DE2)은 절곡부(RE_B1, RE_B2)와 제2 전극(22_10) 사이의 간격(DE3)보다 클 수 있다. 다만, 이에 제한되지 않는다. 각 전극(21_10, 22_10)의 형상은 도 2 및 도 23을 참조하여 상술한 바와 동일하므로, 이에 대한 자세한 설명은 생략하기로 한다.
한편, 제1 전극(21_10)들과 제2 전극(22_10)들의 배치에 따라 각 서브 화소(PXn)에 배치되는 제1 뱅크(40; 41_10, 42_10)들, 제1 절연층(51_10), 및 접촉 전극(26_10, 27_10, 28_10)들의 배치 및 형상이 달라질 수 있다.
제1 절연층(51_10)은 제1 전극(21_10)의 확장부(RE_E)와 제2 전극(22_10) 사이에 배치되며 양 측면이 이들과 각각 중첩할 수 있다. 발광 소자(30)는 일 단부가 제1 전극(21_10)의 확장부(RE_E) 상에 배치되고, 타 단부는 제2 전극(22_10) 상에 배치될 수 있다.
제1 뱅크(40)는 서로 다른 폭을 갖는 제1 서브 뱅크(41_10) 및 제2 서브 뱅크(42_10)를 포함할 수 있다. 제1 서브 뱅크(41_10)와 제2 서브 뱅크(42_10)는 각각 제2 방향(DR2)으로 연장되되, 제1 방향(DR1)으로 측정된 폭이 다를 수 있다. 제1 서브 뱅크(41_10)는 제2 서브 뱅크(42_10)보다 큰 폭을 가짐에 따라, 제1 방향(DR1)으로 이웃하는 서브 화소(PXn)의 경계에 걸쳐 배치될 수 있다. 예를 들어, 제1 서브 뱅크(41_10)는 각 서브 화소(PXn)의 발광 영역(EMA)을 포함하여 이들 사이의 경계에도 배치될 수 있다. 이에 따라, 제2 뱅크(45_10)의 제2 방향(DR2)으로 연장된 부분 중 일부는 제1 서브 뱅크(41_10) 상에 배치될 수 있다. 하나의 서브 화소(PXn)에는 2개의 제1 서브 뱅크(41_10)들이 부분적으로 배치될 수 있다. 제1 서브 뱅크(41_10)들 사이에는 하나의 제2 서브 뱅크(42_10)가 배치될 수 있다.
제2 서브 뱅크(42_10)는 서브 화소(PXn)의 발광 영역(EMA)의 중심부에서 제2 방향(DR2)으로 연장될 수 있다. 제2 서브 뱅크(42_10)는 제1 서브 뱅크(41_10)보다 작은 폭을 갖고 이들 사이에서 이격 배치될 수 있다.
제1 서브 뱅크(41_10)들 상에는 제1 전극(21_10)의 확장부(RE_E)들과 제2 뱅크(45_4)가 배치될 수 있다. 제1 서브 뱅크(41_10) 상에는 제1 방향(DR1)으로 이웃하는 서브 화소(PXn)의 제1 전극(21_10) 확장부(RE_E)들 배치될 수 있다. 즉, 하나의 제1 서브 뱅크(41_10) 상에는 2개의 제1 전극(21_10) 확장부(RE_E)들이 이 배치된다. 제2 서브 뱅크(42_10) 상에는 2개의 제2 전극(22_10)들이 배치될 수 있다. 제2 전극(22_10)들은 제2 서브 뱅크(42_10)의 제2 방향(DR2)으로 연장된 양 변 상에 배치되고, 제2 서브 뱅크(42_10) 상에서 서로 이격될 수 있다.
제1 전극(21_10)들 중 어느 한 제1 전극(21_10)은 컨택부(RE_P)를 포함하여 제1 컨택홀(CT1)이 형성되고, 다른 제1 전극(21_10)은 컨택부(RE_P)가 형성되지 않을 수 있다. 이와 유사하게, 제2 전극(22_10) 중 어느 한 전극은 컨택부(RE_P)가 형성되어 제2 컨택홀(CT2)이 형성되고, 다른 제2 전극(22_10)은 컨택부(RE_P)가 형성되지 않을 수 있다. 컨택홀(CT1, CT2)을 통해 제1 트랜지스터(TR1) 또는 제2 전압 배선(VL2)과 연결된 전극(21_10, 22_10)들은 이들로부터 전기 신호가 전달되고, 다른 전극(21_10, 22_10)들은 후술하는 접촉 전극(26_10, 27_10, 28_10)을 통해 전기 신호가 전달될 수 있다.
발광 소자(30)들은 제1 절연층(51_10) 상에서 양 단부가 제1 전극(21_10)의 확장부(RE_E) 및 제2 전극(22_10) 상에 배치된다. 발광 소자(30)의 양 단부 중 제2 반도체층(32)이 배치된 일 단부는 각각 제1 전극(21_10) 상에 배치될 수 있다. 이에 따라, 서브 화소(PXn)의 중심을 기준으로 좌측에 배치된 전극(21_10, 22_10)들 사이의 제1 타입 발광 소자(30-1)들과 우측에 배치된 전극(21_10, 22_10)들 사이의 제2 타입 발광 소자(30-2)들은 일 단부가 향하는 방향이 반대 방향일 수 있다.
표시 장치(10)는 더 많은 수의 전극(21_10, 22_10)들을 포함함에 따라, 더 많은 수의 접촉 전극(26_10, 27_10, 28_10)들을 포함할 수 있다.
예시적인 실시예에서, 접촉 전극(26_10, 27_10, 28_10)은 어느 한 제1 전극(21_10) 상에 배치된 제1 접촉 전극(26_10), 어느 한 제2 전극(22_10) 상에 배치된 제2 접촉 전극(27_10) 및 다른 제1 전극(21_10)과 제2 전극(22_10) 상에 배치되며 제2 접촉 전극(27_10)을 둘러싸는 제3 접촉 전극(28_10)을 포함할 수 있다.
제1 접촉 전극(26_10)은 어느 한 제1 전극(21_10) 상에 배치된다. 예를 들어, 제1 접촉 전극(26_10)은 제1 타입 발광 소자(30-1)의 일 단부가 배치된 제1 전극(21_10)의 확장부(RE_E) 상에 배치된다. 제1 접촉 전극(26_10)은 제1 전극(21_10)의 확장부(RE_E)와 제1 발광 소자(30A)의 일 단부와 각각 접촉할 수 있다. 제2 접촉 전극(27_10)은 어느 한 제2 전극(22_10) 상에 배치된다. 예를 들어, 제2 접촉 전극(27_10)은 제2 타입 발광 소자(30-2)의 타 단부가 배치된 제2 전극(22_10) 상에 배치된다. 제2 접촉 전극(27_10)은 제2 전극(22_10)과 제2 발광 소자(30B)의 타 단부와 각각 접촉할 수 있다. 제1 접촉 전극(26_10)과 제2 접촉 전극(27_10)은 각각 제1 컨택홀(CT1) 및 제2 컨택홀(CT2)이 형성된 전극(21_10, 22_10)들과 접촉할 수 있다. 제1 접촉 전극(26_10)은 제1 컨택홀(CT1)을 통해 제1 트랜지스터(TR1)와 전기적으로 연결된 제1 전극(21_10)과 접촉하고, 제2 접촉 전극(27_10)은 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 전기적으로 연결된 제2 전극(22_10)과 접촉할 수 있다. 제1 접촉 전극(26_10)과 제2 접촉 전극(27_10)은 제1 트랜지스터(TR1) 또는 제2 전압 배선(VL2)으로부터 인가된 전기 신호를 발광 소자(30)들에 전달할 수 있다. 제1 접촉 전극(26_10)과 제2 접촉 전극(27_10)은 상술한 바와 실질적으로 동일하다.
각 서브 화소(PXn)에는 컨택홀(CT1, CT2)이 형성되지 않은 전극(21_10, 22_10)들이 더 배치된다. 이들은 실질적으로 제1 트랜지스터(TR1) 또는 제2 전압 배선(VL2)으로부터 직접 전기 신호가 인가되지 않는 플로팅(Floating) 상태일 수 있다. 다만, 컨택홀(CT1, CT2)이 형성되지 않은 전극(21_10, 22_10)들 상에는 제3 접촉 전극(28_10)이 배치되고, 발광 소자(30)로 전달된 전기 신호는 제3 접촉 전극(28_10)을 통해 흐를 수 있다.
제3 접촉 전극(28_10)은 컨택홀(CT1, CT2)이 형성되지 않은 제1 전극(21_10)과 제2 전극(22_10) 상에 배치되며, 제2 접촉 전극(27_10)을 둘러싸도록 배치될 수 있다. 제3 접촉 전극(28_10)은 제2 방향(DR2)으로 연장된 부분들과 이들을 연결하며 제1 방향(DR1)으로 연장된 부분을 포함하여 제2 접촉 전극(27_10)을 둘러쌀 수 있다. 제3 접촉 전극(28_10)의 제2 방향(DR2)으로 연장된 부분들은 각각 컨택홀(CT1, CT2)이 형성되지 않은 제1 전극(21_10)과 제2 전극(22_10) 상에 배치되어 발광 소자(30)와 접촉할 수 있다. 예를 들어, 제3 접촉 전극(28_10) 중 제2 전극(22_10) 상에 배치된 부분은 제1 발광 소자(30A)의 타 단부와 접촉하고, 제1 전극(21_10) 상에 배치된 부분은 제2 발광 소자(30B)의 일 단부와 접촉할 수 있다. 제3 접촉 전극(28_10)의 제1 방향(DR1)으로 연장된 부분은 제2 컨택홀(CT2)이 형성된 제2 전극(22_10)과 중첩할 수 있으나, 이들 사이에는 다른 절연층(미도시)이 배치되어 이들은 서로 직접 연결되지 않을 수 있다.
제1 접촉 전극(26_10)으로부터 제1 타입 발광 소자(30-1)의 일 단부로 전달된 전기 신호는 제1 타입 발광 소자(30-1)의 타 단부와 접촉하는 제3 접촉 전극(28_10)으로 전달된다. 제3 접촉 전극(28_10)은 상기 전기 신호를 제2 발광 소자(30B)의 일 단부로 전달하고, 이는 제2 접촉 전극(27_10)을 통해 제2 전극(22_10)으로 전달될 수 있다. 이에 따라, 발광 소자(30)의 발광을 위한 전기 신호는 하나의 제1 전극(21_10) 및 제2 전극(22_10)으로만 전달되고, 제1 타입 발광 소자(30-1)와 제2 타입 발광 소자(30-2)는 제3 접촉 전극(28_10)을 통해 직렬로 연결될 수 있다.
전술한 도 23 내지 도 25의 실시예들에서 제1 전극(21_9, 21_10)과 제2 전극(22_9, 22_10)은 전술한 바와 같이, 다강체를 포함할 수 있다. 제1 전극(21_9, 21_10)과 제2 전극(22_9, 22_10)은 산화물인 다강체를 포함함으로써, 공정 중에 산화되어 특성이 저하되는 것을 방지할 수 있다. 또한, 제1 전극(21_9, 21_10)과 제2 전극(22_9, 22_10)은 전기장이 인가되면 특정 세기의 자기장이 유도되어 생성될 수 있다. 제1 전극(21_9, 21_10)과 제2 전극(22_9, 22_10)은 0.10 내지 3.39emu/g 범위의 자기장 세기를 생성할 수 있다. 또한, 제1 전극(21_9, 21_10)과 제2 전극(22_9, 22_10)은 상온에서 다강체 특성을 나타낼 수 있는 물질을 포함할 수 있으며, 다강 특성을 나타내는 퀴리 온도(Tc)는 800℃ 이하일 수 있다. 또한, 제1 전극(21_9, 21_10)과 제2 전극(22_9, 22_10)은 400 내지 700nm 파장대의 광 반사율이 20 내지 85%일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판;
    상기 기판 상에 제1 방향으로 연장되고 서로 이격되어 배치된 복수의 제1 뱅크들;
    상기 제1 방향으로 연장되고, 서로 다른 상기 제1 뱅크 상에 서로 이격되어 배치된 제1 전극과 제2 전극;
    상기 기판 상에 배치되고 상기 제1 전극 및 상기 제2 전극을 부분적으로 덮는 제1 절연층; 및
    상기 제1 절연층 상에 배치되어 양 단부가 각각 상기 제1 전극과 상기 제2 전극 상에 배치된 복수의 발광 소자를 포함하며,
    상기 제1 전극과 상기 제2 전극은 자기장이 인가되면 전기장을 발생시키는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 전극과 상기 제2 전극은 400nm 내지 700nm 파장대에서 20 내지 85%의 반사율을 나타내는 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 전극과 상기 제2 전극의 퀴리 온도(Tc, curie temperature)는 800℃ 이하인 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 전극과 상기 제2 전극은 BiFeO 3, 헥사페라이트(hexa-ferrites), TbMn 2O 5, 및 CoCr 2O 4 중 선택된 어느 하나 이상을 포함하는 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 전극과 상기 제2 전극은 전기장이 인가되면 자기장을 발생시키는 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 전극과 상기 제1 절연층 사이 및 상기 제2 전극과 상기 제1 절연층 사이에 배치된 반사층을 더 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 반사층은 상기 제1 전극 또는 상기 제2 전극보다 반사율이 높은 표시 장치.
  8. 제1 항에 있어서,
    상기 제1 전극 상에 배치되어 상기 발광 소자의 일 단부와 접촉하는 제1 접촉 전극 및 상기 제2 전극 상에 배치되어 상기 발광 소자의 타 단부와 접촉하는 제2 접촉 전극을 더 포함하는 표시 장치.
  9. 제1 항에 있어서,
    상기 발광 소자는 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 적어도 하나의 발광층을 포함하며,
    상기 제1 반도체층, 상기 제2 반도체층, 및 상기 적어도 하나의 발광층은 절연막으로 둘러싸인 표시 장치.
  10. 제1 전극층 및 제2 전극층을 포함하는 대상 기판을 준비하고 상기 대상 기판 상에 용매 및 상기 용매에 분산된 발광 소자를 포함하는 잉크를 상기 대상 기판 상에 분사하는 단계;
    상기 대상 기판 상에 제1 전기장을 생성하여, 상기 제1 전기장 상에 놓인 상기 발광 소자를 상기 대상 기판 상에서 정렬시키는 제1 정렬 단계; 및
    상기 제1 전극층 또는 상기 제2 전극층에 자기장을 인가하여 제2 전기장을 생성하여, 상기 발광 소자를 상기 대상 기판 상에서 재정렬시키는 제2 정렬 단계를 포함하는 표시 장치의 제조 방법.
  11. 제10 항에 있어서,
    상기 제1 전기장은 상기 제1 전극층 또는 상기 제2 전극층에 전류를 흘려주어 상기 제1 전기장을 생성하는 표시 장치의 제조 방법.
  12. 제10 항에 있어서,
    상기 제2 정렬 단계에서 상기 제1 전극층 또는 상기 제2 전극층에 외부 코일을 이용하여 자기장을 인가하는 표시 장치의 제조 방법.
  13. 제12 항에 있어서,
    상기 자기장이 인가되는 상기 제1 전극층 또는 상기 제2 전극층은 상기 자기장의 세기에 따라 상기 제2 전기장을 생성하는 표시 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 제2 전기장에 의해 상기 발광 소자에 쌍극자 모멘트가 유도되어 상기 발광 소자에 회전 토크가 가해져 상기 발광 소자가 회전하여 재정렬되는 표시 장치의 제조 방법.
  15. 제14 항에 있어서,
    상기 발광 소자는 상기 자기장이 인가된 상기 제1 전극층 또는 상기 제2 전극층의 자기력에 의해 상기 회전 토크가 더해지는 표시 장치의 제조 방법.
  16. 제10 항에 있어서,
    상기 제1 정렬 단계 이후에, 상기 대상 기판의 영역 별로 상기 발광 소자의 정렬도를 측정하고, 상기 발광 소자의 정렬도가 낮은 영역에 상기 자기장을 인가하는 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 발광 소자의 정렬도 측정 방법은 카메라를 포함하는 검사 장치를 이용하여 상기 대상 기판의 일 영역의 이미지를 얻어내고 상기 발광 소자의 배향 방향을 측정하는 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 발광 소자의 배향 방향을 측정하는 것은 상기 제1 전극층과 상기 제2 전극층 사이에 배치된 상기 발광 소자의 양 단부의 위치를 측정하는 표시 장치의 제조 방법.
  19. 제10 항에 있어서,
    상기 제2 정렬 단계 이후에, 상기 용매를 제거하여 상기 제1 전극에 상기 발광 소자의 일측이 놓여지고 상기 제2 전극 상에 상기 발광 소자의 타측이 놓여지도록 고정하는 단계를 더 포함하는 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 용매가 제거된 상기 대상 기판 상에 제1 절연층을 형성하고, 상기 제1 전극층과 상기 제2 전극층의 일부를 단선시키는 단계를 더 포함하는 표시 장치의 제조 방법.
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