WO2022260190A1 - 적색 발광 반도체 발광 소자 및 그 제조 방법 - Google Patents

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light emitting
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lattice strain
strain inducing
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김동욱
정석구
강대성
강동훈
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엘지전자 주식회사
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Definitions

  • the present invention is applicable to the technical field related to a display device, and relates to a red light emitting semiconductor light emitting device that can be used in a display device and a method for manufacturing the same.
  • LCD Liquid Crystal Display
  • OLED Organic Light Emitting Diodes
  • LED Light Emitting Diode
  • GaAsP compound semiconductors in 1962, along with GaP:N series green LEDs, It has been used as a light source for display images of electronic devices including information communication devices.
  • LEDs light emitting diodes
  • micro LED technology shows characteristics of low power, high luminance, and high reliability compared to other display devices/panels, and can be applied to flexible devices. Therefore, in recent years, research institutes and companies have been actively researching.
  • Micro LEDs tend to have lower external quantum efficiencies compared to relatively large light emitting devices.
  • a decrease in luminous efficiency may occur in a micro LED due to non-emission from a side surface.
  • leakage of carriers is severe at a low current in the initial stage of driving, which may cause a decrease in luminance of the device. This phenomenon is particularly noticeable in the case of a red light emitting device.
  • etching dry or wet etching (etching) is performed for dicing (isolation) to separate and mold the chip. At this time, the ratio of damage to the side of the light emitting device chip increases. To compensate for this, a method of optimizing heat treatment or passivation may be used.
  • a technical problem to be solved by the present invention is to provide a red light emitting semiconductor light emitting device capable of increasing current density in a subminiature red light emitting device and a manufacturing method thereof.
  • red light emitting semiconductor light emitting device and a manufacturing method thereof capable of reducing a surface recombination rate noticeable in a subminiature light emitting device chip through suppression of carrier flow leaking to the side of the light emitting device.
  • the present invention a substrate; a buffer layer positioned on the substrate; a first conductive contact layer positioned on the buffer layer; a first conductive constraining layer positioned on the first conductive contact layer; an active layer positioned on the first conductive constraining layer; a second conductive constraining layer positioned on the active layer; a second conductive contact layer positioned on the second conductive constraining layer; and a current concentrating structure located on at least one of between the first conductive contact layer and the first conductive constraining layer and between the second conductive contact layer and the second conductive constraining layer.
  • the lattice strain inducing layer may include a semiconductor layer subjected to tensile stress.
  • the lattice strain inducing layer may include (Al x Ga 1-x ) 1-y In y P material.
  • the y may be less than 0.48.
  • the thickness of the lattice strain inducing layer may be 10 nm or more.
  • the high resistance layer may include a segregation structure.
  • the segregation may include any one of Al, Ga, and In.
  • the high-resistance layer may be formed by segregating at least one of In, Al, and Ga in contact with the lattice strain inducing layer.
  • the segregation may be located inside a layer adjacent to the active layer.
  • the high-resistance layer may be formed by artificial strain relief.
  • the high resistance layer may be further included in the active layer.
  • the current concentration structure may be located adjacent to the active layer.
  • the present invention comprises the steps of forming a buffer layer on a substrate; forming a first conductive contact layer on the buffer layer; forming a first lattice strain inducing layer having a different lattice constant from that of the first conductive contact layer on the first conductive contact layer; Forming a first conductive constraining layer having a lattice constant for applying stress to the first lattice strain inducing layer on the first lattice strain inducing layer to form a first high-resistance layer in contact with the first lattice strain inducing layer ; forming an active layer on the first conductive constraining layer; forming a second conductive constraining layer on the active layer; and forming a second conductive contact layer on the second conductive constraining layer.
  • the method may further include forming a second lattice strain inducing layer on the second conductive constraining layer.
  • the second lattice-strain inducing layer may be formed to have a lattice-strain critical thickness or more to form a second high-resistance layer in contact with the second lattice-strain inducing layer.
  • the second conductive contact layer may have a smaller lattice constant than the second lattice strain inducing layer.
  • the method may further include forming a current spreading layer between the second conductive confinement layer and the second lattice strain inducing layer.
  • At least one of the first lattice strain inducing layer and the second lattice strain inducing layer may include a semiconductor layer subjected to tensile stress.
  • At least one of the first lattice strain inducing layer and the second lattice strain inducing layer may include a (Al x Ga 1-x ) 1-y In y P material.
  • At least one of the first high-resistance layer and the second high-resistance layer includes a segregation structure.
  • the current concentration structure acts as a barrier to the horizontal movement and vertical (injection) movement of n-type and p-type carriers (electrons and holes), thereby forming a current path inside the thin film. ) can play a role in suppression and induction of
  • the current is concentrated in a region having a relatively low resistance at the same applied current, thereby increasing the current density.
  • the surface recombination rate which is noticeable in the subminiature light emitting device chip, can be reduced by suppressing the flow of carriers leaking to the side of the light emitting device.
  • internal carriers induced in the vertical direction may additionally contribute to low-current emission recombination, so that low-current characteristics may be improved.
  • the segregation located on the rim side of the light emitting element can prevent a significant number of carriers from being captured on the surface of the light emitting element.
  • FIG. 1 is a schematic cross-sectional view showing a red semiconductor light emitting device according to an exemplary embodiment of the present invention.
  • FIG. 2 is a conceptual diagram showing a current concentration structure of a red semiconductor light emitting device according to an embodiment of the present invention.
  • FIG. 3 is a photograph showing a current concentration structure of a red semiconductor light emitting device according to an embodiment of the present invention.
  • 5 is a graph showing current characteristics of a subminiature semiconductor light emitting device.
  • 6 is a graph showing external quantum efficiency according to the chip size of a red semiconductor light emitting device.
  • FIG. 7 is a conceptual diagram showing a general red semiconductor light emitting device as a comparative example.
  • FIG. 8 is a conceptual diagram illustrating another example of a current concentration structure of a red semiconductor light emitting device according to an embodiment of the present invention.
  • FIG. 9 is a graph showing external quantum efficiency according to current density of the light emitting devices of FIGS. 7 and 8 .
  • FIG. 10 is a conceptual diagram illustrating a current concentration structure of a red semiconductor light emitting device according to another embodiment of the present invention.
  • FIG. 11 is a conceptual diagram showing a current concentration structure of a red semiconductor light emitting device according to another embodiment of the present invention.
  • FIG. 12 is a cross-sectional view showing an embodiment of a red semiconductor light emitting device according to an embodiment of the present invention.
  • FIG. 13 is a cross-sectional view showing another embodiment of a red semiconductor light emitting device according to an embodiment of the present invention.
  • FIG. 14 is a flowchart illustrating a method of manufacturing a red semiconductor light emitting device according to an embodiment of the present invention.
  • 15 to 19 are cross-sectional schematic views illustrating a method of manufacturing a red semiconductor light emitting device according to an embodiment of the present invention.
  • the display device described in this specification is a concept including all display devices that display information in unit pixels or a set of unit pixels. Therefore, it can be applied not only to finished products but also to parts.
  • a panel corresponding to one part of a digital TV independently corresponds to a display device in this specification.
  • the finished products include mobile phones, smart phones, laptop computers, digital broadcasting terminals, PDA (personal digital assistants), PMP (portable multimedia player), navigation, Slate PC, Tablet PC, Ultra Books, digital TVs, desktop computers, etc. may be included.
  • the semiconductor light emitting device mentioned in this specification is a concept including an LED, a micro LED, and the like, and may be used interchangeably.
  • FIG. 1 is a schematic cross-sectional view showing a red semiconductor light emitting device according to an exemplary embodiment of the present invention.
  • a red semiconductor light emitting device includes a buffer layer 200, first conductive semiconductor layers 300 and 500, an active layer 600, and a second conductive layer on a substrate 100.
  • Semiconductor layers 700 and 800 may be sequentially positioned.
  • the substrate 100 may include a gallium arsenide (GaAs) substrate.
  • the substrate 100 may be a thick gallium arsenide (GaAs) substrate.
  • the first conductivity may be n-type
  • the second conductivity may be p-type.
  • an embodiment of the present invention will be described with an example in which the first conductivity is n-type and the second conductivity is p-type.
  • the red semiconductor light emitting device may be formed of a quaternary material of a group 3 element and a group 5 element.
  • the group 3 element may be aluminum (Al), gallium (Ga), or indium (In)
  • the group 5 element may be phosphorus (P).
  • Such a red semiconductor light emitting device may form a binary or ternary material of a group 3 element and a group 5 element.
  • a red semiconductor light emitting device may be formed by selectively combining AlGaInP material. That is, the red semiconductor light emitting device may include binary materials such as AlP, GaP, and InP, ternary materials such as AlGaP and AlInP, and quaternary materials such as AlGaInP. Meanwhile, in some cases, arsenic (As) may be used instead of indium (P).
  • binary materials such as AlP, GaP, and InP
  • ternary materials such as AlGaP and AlInP
  • quaternary materials such as AlGaInP.
  • arsenic (As) may be used instead of indium (P).
  • the n-type semiconductor layer may include an n-type contact layer 300 and an n-type constraining layer 500 positioned on the n-type contact layer 300 .
  • the n-type contact layer 300 may include a quaternary material such as AlGaInP doped with a silicon (Si) dopant.
  • the n-type contact layer 300 may serve as a current spreading layer.
  • the n-type confinement layer 500 may include a ternary material such as n-AlInP having a relatively large bandgap energy.
  • the n-type constraining layer 500 may be doped with a silicon (Si) dopant.
  • a current concentration structure 400 including a strain induced layer (SIL) 410 may be positioned between the n-type contact layer 300 and the n-type constraining layer 500 .
  • SIL strain induced layer
  • FIG. 2 is a conceptual diagram showing a current concentration structure of a red semiconductor light emitting device according to an embodiment of the present invention.
  • the current concentration structure 400 includes a lattice strain inducing layer 410 and high resistance layers 420 and 430 contacting the lattice strain inducing layer 410 and distributing and separating from each other to form a current barrier. ) may be included.
  • the lattice strain inducing layer 410 may include a semiconductor layer subjected to tensile stress. That is, the lattice strain inducing layer 410 may include a layer having a relatively small lattice constant.
  • the lattice constant of the lattice strain inducing layer 410 may be smaller than that of the n-type contact layer 300 .
  • the n-type confinement layer 500 formed thereafter may have a relatively larger lattice constant than the lattice strain inducing layer 410 .
  • the lattice constant of the n-type confinement layer 500 may be the same as or similar to that of the n-type contact layer 300 .
  • the n-type confinement layer 500 formed on the lattice strain induction layer 410 grows, the n-type contact layer 300, the lattice strain induction layer 410, and the n-type confinement layer 500 ) may cause lattice defects to achieve lattice matching. Partial segregation of Group 3 elements (Al, Ga, In) may occur due to such lattice defects.
  • the lattice strain induction layer 410 may include a (Al x Ga 1-x ) 1-y In y P material.
  • the lattice strain inducing layer 410 may be formed of a quaternary material ((Al x Ga 1-x ) 1-y In y P) of AlGaInP.
  • the indium content that is, the y value may be less than 0.48. That is, the y value may be less than 0.48 in order to act as the lattice strain induction layer 410 or to allow partial segregation of group 3 elements (Al, Ga, In) to occur due to lattice defects. have. More specifically, the y value may be 0.3 to 0.35.
  • the lattice strain in order to act as the lattice strain inducing layer 410 or to allow partial aggregation (segregation) of group 3 elements (Al, Ga, In) to occur due to lattice defects, the lattice strain
  • the thickness of the induction layer 410 may be 10 nm or more. This thickness may be a thickness for relaxation of stress acting on the lattice strain induction layer 410 .
  • the lattice strain induction layer 410 itself receives tensile stress. At this time, when the thickness of the lattice strain inducing layer 410 exceeds a critical thickness, the lattice is broken and the stress is released. This state may be referred to as a stress-relaxed state.
  • Such segregation 420 and 430 may form a high resistance layer. That is, the segregation 420 and 430 may correspond to partial segregation of group 3 elements (Al, Ga, In). That is, the high resistance layers 420 and 430 may be formed by artificial strain relaxation.
  • the layer in which the segregation 420 and 430 are distributed may be referred to as a high resistance layer.
  • segregation 420 and 430 may be distributed separately from each other. These segregations 420 and 430 may be distributed separately from each other in contact with the lattice strain inducing layer 410 .
  • FIG. 2 shows a state in which aluminum (Al) segregation 420 and 430 are formed in contact with the lattice strain inducing layer 410 .
  • Such segregation may include segregation 420 located on the rim side of the light emitting device and segregation 430 located on the inner side of the light emitting device.
  • This segregation may include any one of Al, Ga, and In.
  • the high resistance layers 420 and 430 may be formed by segregating at least one of In, Al, and Ga in contact with the lattice strain inducing layer 410 .
  • the high resistance layers 420 and 430 may be located inside layers adjacent to the active layer 600 .
  • the high resistance layers 420 and 430 may be located inside the n-type constraint layer 500 .
  • the high resistance layers 420 and 430 may be positioned between the lattice strain inducing layer 410 and the active layer 600 .
  • These high-resistance layers 420 and 430 may act as barriers to the flow of current generated between the n-type semiconductor layers 300 and 500 and the p-type semiconductor layers 700 and 800 . Barriers to these currents can serve to inhibit and induce internal current flow.
  • the current concentrating structure 400 including the high-resistance layers 420 and 430 is capable of horizontal movement and/or vertical movement (injection) of carriers including holes (h + ) and electrons (e - ) inside the semiconductor structure. ) can act as a barrier.
  • the current concentrating structure 400 may have an effect of increasing current density by concentrating current into a region having relatively low resistance at the same applied current.
  • the current concentrating structure 400 may be positioned close to the active layer 600 .
  • the relative potential barrier height V(x) may periodically rise and fall according to the positions of the segregations 420 and 430, as located on the lower side of FIG. 2 .
  • a low potential barrier may be shown in a portion A where the segregation 420 and 430 are not located, that is, a portion A located between the segregation 420 and 430 .
  • portion A located between the segregations 420 and 430 where these low potential barriers are formed.
  • the p-type semiconductor layer may include a p-type constraining layer 700 and a p-type contact layer 800 positioned on the p-type constraining layer 700. .
  • the p-type confinement layer 700 may include a ternary material such as n-AlInP having a relatively high bandgap energy.
  • the p-type confinement layer 700 may be doped with a magnesium (Mg) dopant.
  • the p-type contact layer 800 may include a quaternary material such as AlGaInP doped with a magnesium (Mg) dopant.
  • the p-type contact layer 800 may include a GaP binary material doped with a magnesium (Mg) dopant.
  • FIG. 3 is a photograph showing a current concentration structure of a red semiconductor light emitting device according to an embodiment of the present invention.
  • Segregation of indium (In), gallium (Ga), and aluminum (Al) may exist in the form of InP, GaP, and AlP, respectively.
  • Segregation of indium (In), gallium (Ga), and aluminum (Al) may form the high resistance layers 420 and 430 described above.
  • segregation of indium (In), gallium (Ga), and aluminum (Al) may be located inside the n-type constraining layer 500 made of n-AlInP.
  • the n-type contact layer 300 is formed of (Al 0.6 Ga 0.4 ) 0.5 In 0.5 P, and the indium component of the lattice strain inducing layer (SIL; 410) is 0.35.
  • the n-type constraining layer 500 may be formed of (Al 0.4 Ga 0.6 ) 0.65 In 0.35 P.
  • 4 is a graph showing current characteristics of a typical red semiconductor light emitting device.
  • 5 is a graph showing current characteristics of a subminiature semiconductor light emitting device.
  • 6 is a graph showing the external quantum efficiency according to the chip size of the red semiconductor light emitting device.
  • a semiconductor light emitting device (light emitting diode; LED) (hereinafter, referred to as micro LED) having a diameter or a long axis of several to hundreds of micrometers has an external quantum compared to a relatively large light emitting device as shown in FIG. 4 .
  • Efficiency External Quantum Efficiency
  • External quantum efficiency may generally refer to the number of photons generated relative to injected carriers.
  • a decrease in luminous efficiency may occur in a micro LED due to non-emission from a side surface.
  • leakage of carriers is severe at a low current in the initial stage of driving, which may cause a decrease in luminance of the device. This phenomenon is particularly noticeable in the case of a red light emitting device.
  • etching dry or wet etching (etching) is performed for dicing (isolation) to separate and mold the chip. At this time, the ratio of damage to the side of the light emitting device chip increases. To compensate for this, a method of optimizing heat treatment or passivation may be used.
  • the current concentrating structure 400 by using the current concentrating structure 400 as described above, it is possible to improve the characteristic that the external quantum efficiency (EQE) is lowered in the subminiature light emitting device chip.
  • EQE external quantum efficiency
  • FIG. 7 is a conceptual diagram showing a general red semiconductor light emitting device as a comparative example.
  • 8 is a conceptual diagram illustrating another example of a current concentration structure of a red semiconductor light emitting device according to an embodiment of the present invention.
  • 9 is a graph showing external quantum efficiency according to current density of the light emitting devices of FIGS. 7 and 8 .
  • FIG. 7 the structure of a general red semiconductor light emitting device to which the current concentrating structure 400 as in one embodiment of the present invention is not applied is shown.
  • the relative potential barrier height V(x) has a constant aspect depending on the area. Therefore, the carrier moves without being particularly restrained. Many of these carriers can be captured on the surface of the subminiature light emitting device. That is, the external quantum efficiency (EQE) deterioration described above may appear as it is.
  • EQE external quantum efficiency
  • the current concentration structure 400 including the high resistance layers 420 and 430 has a hole (h + ) and electrons (e - ) can act as (injection) barriers to horizontal and/or vertical movement of carriers.
  • a strain induced layer (SIL) 910 may also be located in the p-region. Otherwise, it may have the same structure as that of FIG. 2 .
  • the current concentrating structure 400 may have an effect of increasing current density by concentrating current into a region having relatively low resistance at the same applied current.
  • the relative potential barrier height V(x) may periodically rise and fall according to the positions of the segregations 420 and 430 .
  • portion A located between the segregations 420 and 430 where these low potential barriers are formed.
  • the segregation may include the segregation 420 located on the edge side of the light emitting device and the segregation 430 located on the inner side of the light emitting device.
  • the segregation 420 located on the edge side of the light emitting device can prevent a significant number of carriers from being captured on the surface of the light emitting device.
  • the region of the high resistance layer (segregation; 420, 430) existing on the interface (growth surface) moves horizontally and vertically (electrons and holes) of n-type and p-type carriers ( It can act as a barrier against injection) movement and suppress and induce the current path inside the thin film.
  • the current is concentrated in a region having a relatively low resistance at the same applied current, thereby increasing the current density.
  • the surface recombination rate which is noticeable in the subminiature light emitting device chip, can be reduced by suppressing the flow of carriers leaking to the side of the light emitting device.
  • internal carriers induced in the vertical direction may additionally contribute to low-current emission recombination, so that low-current characteristics may be improved.
  • the current concentration structure 400 may act as a barrier to the flow of current generated between the n-type semiconductor layers 300 and 500 and the p-type semiconductor layers 700 and 800 . Barriers to these currents can serve to inhibit and induce internal current flow.
  • FIG. 10 is a conceptual diagram illustrating a current concentration structure of a red semiconductor light emitting device according to another embodiment of the present invention.
  • the red semiconductor light emitting device may include the current concentration structure 900 even in the p-region.
  • the current concentration structure 400 located in the n-region is distributed separately from each other in contact with the lattice strain inducing layer 410 and the lattice strain inducing layer 410 to form a current barrier. Resistance layers 420 and 430 may be included.
  • a p-type confinement layer 700 may be positioned on the active layer 600 .
  • the p-type confinement layer 700 may include a ternary material such as n-AlInP having a relatively large bandgap energy.
  • the p-type confinement layer 700 may be doped with a magnesium (Mg) dopant.
  • the current concentration structure 900 located in the p-region is distributed in contact with the lattice strain inducing layer 910 and the lattice strain inducing layer 910 to form a current barrier. Resistance layers 920 and 930 may be included.
  • the lattice strain inducing layer 910 may include a semiconductor layer subjected to tensile stress. That is, the lattice strain inducing layer 910 may include a layer having a relatively small lattice constant.
  • the lattice constant of the lattice strain inducing layer 910 may be smaller than that of the p-type confinement layer 700 .
  • the p-type contact layer 800 formed later on the current concentration structure 900 may have a relatively smaller lattice constant than the lattice strain inducing layer 910 .
  • the lattice constant of the p-type contact layer 800 may be smaller than that of the p-type constraint layer 700 .
  • the p-type contact layer 800 may include, for example, a GaP material.
  • the lattice strain inducing layer 910 may receive tensile stress while growing. That is, lattice defects may occur in the lattice strain inducing layer 910 to achieve lattice matching with the p-type confinement layer 700 . Partial segregation of Group 3 elements (Al, Ga, In) may occur due to such lattice defects.
  • the lattice strain induction layer 910 may include a (Al x Ga 1-x ) 1-y In y P material.
  • the lattice strain induction layer 910 may be formed of a quaternary material ((Al x Ga 1-x ) 1-y In y P) of AlGaInP.
  • the indium content that is, the y value may be less than 0.48. That is, in order to act as the lattice strain induction layer 910 or to allow partial segregation of group 3 elements (Al, Ga, In) to occur due to lattice defects, the y value may be less than 0.48. have. More specifically, the y value may be 0.3 to 0.35.
  • the lattice strain in order to act as the lattice strain inducing layer 910 or to allow partial aggregation (segregation) of group 3 elements (Al, Ga, In) to occur due to lattice defects, the lattice strain
  • the thickness of the induction layer 910 may be 10 nm or more. This thickness may be a thickness for relaxation of stress acting on the lattice strain inducing layer 910 .
  • the lattice strain induction layer 910 may be in a state in which stress is relaxed during the growth process.
  • the lattice strain inducing layer 910 may be thicker than the lattice strain inducing layer 410 located in the n-type region.
  • the lattice strain inducing layer 910 itself receives tensile stress. At this time, when the thickness of the lattice strain inducing layer 910 exceeds a critical thickness, the lattice is broken and the stress is released. This state may be referred to as a stress-relaxed state. In this state, a form of defect, that is, aggregation (segregation) of elements may occur.
  • Such segregation 920 and 930 may form a high resistance layer. That is, the segregation 920 and 930 may correspond to partial segregation of group 3 elements (Al, Ga, In). That is, the high resistance layers 920 and 930 may be formed by artificial strain relaxation.
  • the layer in which the segregation 920 and 930 are distributed may be referred to as a high resistance layer.
  • segregation 920 and 930 may be distributed separately from each other. These segregations 920 and 930 may be distributed separately from each other in contact with the lattice strain inducing layer 910 .
  • FIG. 10 illustrates a state in which aluminum (Al) segregation 920 and 930 are formed in contact with the lattice strain inducing layer 910 .
  • Such segregation may include a segregation 920 located on the rim side of the light emitting device and a segregation 930 located on the inner side of the light emitting device.
  • the segregation 920 located on the rim side may mitigate a phenomenon in which the carrier is captured on the surface.
  • This segregation may include any one of Al, Ga, and In.
  • the high resistance layers 920 and 930 may be formed by segregating at least one of In, Al, and Ga in contact with the lattice strain inducing layer 910 .
  • the high resistance layers 920 and 930 may be located inside layers adjacent to the active layer 600 .
  • the high resistance layers 920 and 930 may be positioned between the lattice strain inducing layer 910 and the p-contact layer 800 .
  • These high-resistance layers 920 and 930 may act as barriers to the flow of current generated between the n-type semiconductor layers 300 and 500 and the p-type semiconductor layers 700 and 800 . Barriers to these currents can serve to inhibit and induce internal current flow.
  • the current concentrating structure 900 including the high-resistance layers 920 and 930 is capable of horizontal movement and/or vertical movement (injection) of carriers including holes (h + ) and electrons (e - ) inside the semiconductor structure. ) can act as a barrier.
  • the current concentrating structure 900 may have an effect of increasing current density by concentrating current into a region having relatively low resistance at the same applied current.
  • the current concentration structure 900 may be located close to the active layer 600 .
  • a current diffusion layer 710 may be positioned between the p-type confinement layer 700 and the current concentration structure 900 to improve characteristics of the p-type semiconductor (see FIG. 19 ).
  • the p-type contact layer 800 may include a quaternary material such as AlGaInP doped with a magnesium (Mg) dopant.
  • FIG. 11 is a conceptual diagram showing a current concentration structure of a red semiconductor light emitting device according to another embodiment of the present invention.
  • the current concentration structures 610 and 620 having the characteristics described above may be located inside the active layer 600 .
  • These current concentrating structures 610 and 620 may be segregation structures located inside the active layer 600 .
  • Such current concentration structures 610 and 620 may form a high resistance layer. That is, the current concentration structures 610 and 620 may correspond to partial segregation of group 3 elements (Al, Ga, In).
  • the current concentration structures 610 and 620 located inside the active layer 600 may partially include segregation of indium (In), gallium (Ga), and aluminum (Al). These segregations may exist in the form of InP, GaP, and AlP, respectively.
  • the current concentrating structures 610 and 620 located inside the active layer 600 may be partially formed of at least one of InP, GaP, and AlP.
  • FIG. 12 is a cross-sectional view showing an embodiment of a red semiconductor light emitting device according to an embodiment of the present invention.
  • FIG. 12 a horizontal type light emitting device implemented by including the current concentrating structure 400 described above is illustrated. 12 shows a state including the current concentration structure 400 in the n-type region, but as described above, the current concentration structures 900, 610, and 620 are also present in the p-type region and/or the active layer 600 region. Of course, can be applied.
  • a red semiconductor light emitting device including a current concentrating structure 400 implemented as a horizontal light emitting device includes a buffer layer 200, n-type semiconductor layers 300 and 500, an active layer 600, and p on a substrate 100.
  • the -type semiconductor layers 700 and 800 may be sequentially positioned.
  • the n-type semiconductor layers 300 and 500 may include an n-type contact layer 300 and an n-type constraint layer 500 .
  • a current concentration structure 400 may be positioned between the n-type contact layer 300 and the n-type constraining layer 500 .
  • n-type contact layer 300 and a structure positioned on the n-type contact layer 300 may be mesa-etched. At this time, a portion of the n-type contact layer 300 may be exposed. An n-type electrode 310 may be positioned on the exposed surface of the n-type contact layer 300 .
  • a p-type electrode 810 may be positioned on the p-type contact layer 800 .
  • a passivation layer 110 may be positioned on exposed surfaces of the n-type semiconductor layers 300 and 500 , the current concentration structure 400 , the active layer 600 , and the p-type semiconductor layers 700 and 800 .
  • FIG. 13 is a cross-sectional view showing another embodiment of a red semiconductor light emitting device according to an embodiment of the present invention.
  • FIG. 13 a vertical light emitting device implemented by including the current concentrating structure 400 described above is illustrated. 13 shows a state including the current concentration structure 400 in the n-type region, but as described above, the current concentration structures 900, 610, and 620 are also present in the p-type region and/or the active layer 600 region. Of course, can be applied.
  • a red semiconductor light emitting device including a current concentration structure 400 implemented as a vertical light emitting device includes a buffer layer 200, n-type semiconductor layers 300 and 500, an active layer 600, and p on a substrate 100.
  • the -type semiconductor layers 700 and 800 may be sequentially positioned.
  • the n-type semiconductor layers 300 and 500 may include an n-type contact layer 300 and an n-type constraint layer 500 .
  • a current concentration structure 400 may be positioned between the n-type contact layer 300 and the n-type constraining layer 500 .
  • the n-type contact layer 300 and structures located on the n-type contact layer 300 may be mesa etched.
  • An n-type electrode 320 may be positioned between the n-type contact layer 300 and the substrate 100 .
  • the substrate 100 may be a transfer substrate rather than a growth substrate.
  • a p-type electrode 820 may be positioned on the p-type contact layer 800 .
  • a passivation layer 110 may be positioned on exposed surfaces of the n-type semiconductor layers 300 and 500 , the current concentration structure 400 , the active layer 600 , and the p-type semiconductor layers 700 and 800 .
  • 14 is a flowchart illustrating a method of manufacturing a red semiconductor light emitting device according to an embodiment of the present invention.
  • 15 to 19 are schematic cross-sectional views illustrating a method of manufacturing a red semiconductor light emitting device according to an embodiment of the present invention.
  • FIGS. 14 to 19 a method of manufacturing a red semiconductor light emitting device according to an embodiment of the present invention will be described step by step with reference to FIGS. 14 to 19 .
  • the structure of FIGS. 1 to 11 described above may be referred to together.
  • some of the present manufacturing method may be omitted or briefly described.
  • a buffer layer 200 may be formed on the substrate 100 (S10).
  • the substrate 100 may include a gallium arsenide (GaAs) substrate.
  • the substrate 100 may be a thick gallium arsenide (GaAs) substrate.
  • the buffer layer 200 may be a GaAs layer.
  • the n-type contact layer 300 for the n-contact may be formed on the buffer layer 200 (S20).
  • the n-type contact layer 300 may include a quaternary material such as AlGaInP doped with a silicon (Si) dopant.
  • the n-type contact layer 300 may serve as a current spreading layer.
  • a strain induced layer (SIL) 410 may be formed on the n-type contact layer 300 (S30).
  • the lattice strain inducing layer 410 may include a semiconductor layer subjected to tensile stress. That is, the lattice strain inducing layer 410 may include a layer having a relatively small lattice constant.
  • the lattice strain induction layer 410 may include a (Al x Ga 1-x ) 1-y In y P material.
  • the lattice strain inducing layer 410 may be formed of a quaternary material ((Al x Ga 1-x ) 1-y In y P) of AlGaInP.
  • the indium content that is, the y value may be less than 0.48. That is, the y value may be less than 0.48 in order to act as the lattice strain induction layer 410 or to allow partial segregation of group 3 elements (Al, Ga, In) to occur due to lattice defects. have. More specifically, the y value may be 0.3 to 0.35.
  • the lattice strain in order to act as the lattice strain inducing layer 410 or to allow partial aggregation (segregation) of group 3 elements (Al, Ga, In) to occur due to lattice defects, the lattice strain
  • the thickness of the induction layer 410 may be 10 nm or more. This thickness may be a thickness for relaxation of stress acting on the lattice strain induction layer 410 .
  • an n-type constraining layer 500 may be formed on the lattice strain inducing layer 410 (S40).
  • the lattice constant of the n-type confinement layer 500 may be the same as or similar to that of the n-type contact layer 300 .
  • the n-type confinement layer 500 formed on the lattice strain induction layer 410 grows, the n-type contact layer 300, the lattice strain induction layer 410, and the n-type confinement layer 500 ) may cause lattice defects to achieve lattice matching. Partial segregation of Group 3 elements (Al, Ga, In) may occur due to such lattice defects.
  • the lattice strain induction layer 410 itself receives tensile stress. At this time, when the thickness of the lattice strain inducing layer 410 exceeds a critical thickness, the lattice is broken and the stress is released. This state may be referred to as a stress-relaxed state. In this state, a form of defect, that is, aggregation (segregation) of elements may occur.
  • Such segregation 420 and 430 may form a high resistance layer. That is, the segregation 420 and 430 may correspond to partial segregation of group 3 elements (Al, Ga, In). That is, the high resistance layers 420 and 430 may be formed by artificial strain relaxation.
  • the layer in which the segregation 420 and 430 are distributed may be referred to as a high resistance layer.
  • segregation 420 and 430 may be distributed separately from each other. These segregations 420 and 430 may be distributed separately from each other in contact with the lattice strain inducing layer 410 .
  • This segregation may include any one of Al, Ga, and In.
  • the high resistance layers 420 and 430 may be formed by segregating at least one of In, Al, and Ga in contact with the lattice strain inducing layer 410 .
  • an active layer 600 may be formed on the n-type constraining layer 500 (S50).
  • the active layer 600 may have a multiple quantum well (MQW) structure for emitting red wavelength light.
  • the active layer 600 may be formed of a quaternary material ((Al x Ga 1-x ) 1-y In y P) of AlGaInP.
  • the high resistance layers 420 and 430 may be located inside layers adjacent to the active layer 600 .
  • the high resistance layers 420 and 430 may be located inside the n-type constraint layer 500 .
  • the high resistance layers 420 and 430 may be positioned between the lattice strain inducing layer 410 and the active layer 600 .
  • These high-resistance layers 420 and 430 may act as barriers to the flow of current generated between the n-type constraining layer 500 and the n-type contact layer 300 . Barriers to these currents can serve to inhibit and induce internal current flow.
  • a p-type constraining layer 700 may be formed on the active layer 600 (S60).
  • the p-type confinement layer 700 may include a ternary material such as n-AlInP having a relatively high bandgap energy.
  • the p-type confinement layer 700 may be doped with a magnesium (Mg) dopant.
  • a current diffusion layer 710 may be positioned on the p-type confinement layer 700 to improve characteristics of the p-type semiconductor.
  • a lattice strain inducing layer 910 may be formed on the p-type constraining layer 700 .
  • the lattice strain inducing layer 910 may include a semiconductor layer subjected to tensile stress. That is, the lattice strain inducing layer 910 may include a layer having a relatively small lattice constant.
  • the lattice constant of the lattice strain inducing layer 910 may be smaller than that of the p-type confinement layer 700 .
  • the lattice strain inducing layer 910 may receive tensile stress while growing. That is, lattice defects may occur in the lattice strain inducing layer 910 to achieve lattice matching with the p-type confinement layer 700 . Partial segregation of Group 3 elements (Al, Ga, In) may occur due to such lattice defects.
  • the lattice strain induction layer 910 may include a (Al x Ga 1-x ) 1-y In y P material.
  • the lattice strain induction layer 910 may be formed of a quaternary material ((Al x Ga 1-x ) 1-y In y P) of AlGaInP.
  • the indium content that is, the y value may be less than 0.48. That is, in order to act as the lattice strain induction layer 910 or to allow partial segregation of group 3 elements (Al, Ga, In) to occur due to lattice defects, the y value may be less than 0.48. have. More specifically, the y value may be 0.3 to 0.35.
  • the lattice strain in order to act as the lattice strain inducing layer 910 or to allow partial aggregation (segregation) of group 3 elements (Al, Ga, In) to occur due to lattice defects, the lattice strain
  • the thickness of the induction layer 910 may be 10 nm or more. This thickness may be a thickness for relaxation of stress acting on the lattice strain inducing layer 910 .
  • the lattice strain induction layer 910 may be in a state in which stress is relaxed during the growth process.
  • the lattice strain inducing layer 910 may be thicker than the lattice strain inducing layer 410 located in the n-type region.
  • the lattice strain inducing layer 910 itself receives tensile stress. At this time, when the thickness of the lattice strain inducing layer 910 exceeds a critical thickness, the lattice is broken and the stress is released. This state may be referred to as a stress-relaxed state. In this state, a form of defect, that is, aggregation (segregation) of elements may occur.
  • Such segregation 920 and 930 may form a high resistance layer. That is, the segregation 920 and 930 may correspond to partial segregation of group 3 elements (Al, Ga, In). That is, the high resistance layers 920 and 930 may be formed by artificial strain relaxation.
  • the layer in which the segregation 920 and 930 are distributed may be referred to as a high resistance layer.
  • segregation 920 and 930 may be distributed separately from each other. These segregations 920 and 930 may be distributed separately from each other in contact with the lattice strain inducing layer 910 .
  • the lattice strain inducing layer 910 and the high resistance layer in which the segregation layers 920 and 930 are distributed may form the current concentration structure 900 .
  • the p-type contact layer 800 may be formed on the current concentration structure 900 (S70).
  • the p-type contact layer 800 may have a relatively smaller lattice constant than the lattice strain inducing layer 910 .
  • the lattice constant of the p-type contact layer 800 may be smaller than that of the p-type constraint layer 700 .
  • the p-type contact layer 800 may include, for example, a GaP material.
  • the high resistance layers 920 and 930 may be located inside layers adjacent to the active layer 600 .
  • the high resistance layers 920 and 930 may be positioned between the lattice strain inducing layer 910 and the p-contact layer 800 .
  • These high-resistance layers 920 and 930 may act as barriers to the flow of current generated between the n-type semiconductor layers 300 and 500 and the p-type semiconductor layers 700 and 800 . Barriers to these currents can serve to inhibit and induce internal current flow.
  • the current concentrating structure 900 including the high-resistance layers 920 and 930 is capable of horizontal movement and/or vertical movement (injection) of carriers including holes (h + ) and electrons (e - ) inside the semiconductor structure. ) can act as a barrier.
  • the current concentrating structure 900 may have an effect of increasing current density by concentrating current into a region having relatively low resistance at the same applied current.
  • a red semiconductor light emitting device that can be used in a display using a micro LED and a manufacturing method thereof.

Landscapes

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Abstract

본 발명은 디스플레이 장치 관련 기술 분야에 적용 가능하며, 예를 들어 디스플레이 장치에 이용될 수 있는 적색 발광 반도체 발광 소자 및 그 제조 방법에 관한 것이다. 이러한 본 발명은, 기판; 상기 기판 상에 위치하는 버퍼층; 상기 버퍼층 상에 위치하는 제1 전도성 컨택층; 상기 제1 전도성 컨택층 상에 위치하는 제1 전도성 구속층; 상기 제1 전도성 구속층 상에 위치하는 활성층; 상기 활성층 상에 위치하는 제2 전도성 구속층; 상기 제2 전도성 구속층 상에 위치하는 제2 전도성 컨택층; 및 상기 제1 전도성 컨택층과 제1 전도성 구속층 사이 및 상기 제2 전도성 컨택층과 제2 전도성 구속층 사이 중 적어도 일측에 위치하는 전류 집중 구조를 포함하여 구성될 수 있다. 이때, 상기 전류 집중 구조는, 격자변형 유도층; 및 상기 격자변형 유도층에 접촉하여 서로 분리되어 분포하여 전류 장벽을 형성하는 고저항층을 포함할 수 있다.

Description

적색 발광 반도체 발광 소자 및 그 제조 방법
본 발명은 디스플레이 장치 관련 기술 분야에 적용 가능하며, 예를 들어 디스플레이 장치에 이용될 수 있는 적색 발광 반도체 발광 소자 및 그 제조 방법에 관한 것이다.
최근에는 디스플레이 기술 분야에서 박형, 플렉서블 등의 우수한 특성을 가지는 디스플레이 장치가 개발되고 있다. 이에 반해, 현재 상용화된 주요 디스플레이는 LCD(Liquid Crystal Display)와 OLED(Organic Light Emitting Diodes)로 대표되고 있다.
한편, 발광 다이오드(Light Emitting Diode: LED)는 전류를 빛으로 변환시키는 것으로 잘 알려진 반도체 발광 소자로서, 1962년 GaAsP 화합물 반도체를 이용한 적색 LED가 상품화된 것을 시작으로 GaP:N 계열의 녹색 LED와 함께 정보 통신기기를 비롯한 전자장치의 표시 화상용 광원으로 이용되어 왔다.
최근, 이러한 발광 다이오드(LED)는 점차 소형화되어 마이크로미터 크기의 LED로 제작되어 디스플레이 장치의 화소로 이용되고 있다.
이와 같은 마이크로 LED 기술은 다른 디스플레이 소자/패널에 비해 저 전력, 고휘도, 고 신뢰성의 특성을 보이고, 유연 소자에도 적용 가능하다. 따라서, 최근 들어 연구 기관 및 업체에서 활발히 연구 되고 있다.
마이크로 LED는 상대적으로 큰 크기의 발광 소자에 비하여 외부 양자 효율(External Quantum Efficiency)이 저하되는 경향을 보인다.
일반적으로 마이크로 LED는 측면에서의 비발광으로 인하여 발광 효율 저하가 발생할 수 있다. 특히, 구동 초기의 저전류에서 캐리어의 누설이 심하여 소자의 휘도 저하가 발생할 수 있다. 이러한 현상은 특히 적색 발광 소자의 경우에 더 두드러진다.
이러한 저전류에서 선형적이지 않은 크기-전류(L-I) 특성으로 인해 적색 발광 소자가 디스플레이에 이용될 경우, 즉, 이른바, 마이크로 LED 디스플레이에 이용되는 경우에, 디스플레이에서 색을 표현하기 위한 계조가 불균일해질 수 있다.
이와 같은 발광 소자 칩 크기에 따라 외부 양자 효율(EQE)이 저하되는 이유는 아래와 같이 세가지로 정리될 수 있다.
1. 발광 소자 칩의 측면 결함(side wall defect)의 영향으로 발광 소자 칩의 크기가 작아질수록 칩 전체의 면적에서 결함이 많은 측면의 비율이 상대적으로 증가하게 된다. 이에 따라 댕글링 본드(Dangling bond)가 증가하게 될 수 있다.
즉, 전제 체적 대비 표면의 비율(surface to volume ratio)이 증가하게 되면 저전류에서 발광에 필요한 초기에 공급된 캐리어 들이 측면 결함에 캡쳐(capture) 되어 발광에 기여하지 못할 가능성이 커질 수 있다. 이러한 특성은 마이크로 LED와 같은 초소형 칩의 공통적인 특징일 수 있다.
2. 적색 발광 소자의 박막 제작을 위해 사용되는 (Al,Ga,In)P 물질의 경우, 청색/녹색 발광 소자에 사용되는 질화갈륨(GaN, 또는 InGaN) 물질에 비해 표면 재결합 속도(surface recombination velocity; SRV)가 높아 캐리어의 초기 손실량이 많아질 수 있다. 따라서, 적색 발광 소자의 경우, 저전류 EQE 특성이 청색/녹색 발광 소자에 비하여 더 불리할 수 있다.
표면 재결합 속도(SRV)를 청색/녹색 발광 소자에 사용되는 InGaN과 적색 발광 소자에 사용되는 AlGaInP와 비교하면 대략 1x1014㎝ (InGaN) 대비 1x1015㎝ (AlGaInP)로서, 약 1 오더(order) 차이가 발생할 수 있다.
3. 발광 소자 칩의 초소형화 시, 칩을 분리 및 성형하는 다이싱(isolation)을 위해 건식 또는 습식 식각(에칭)을 진행하게 된다. 이때, 발광 소자 칩의 측면에서 손상(damage)을 입는 비율이 커지게 된다. 이를 보완하기 위하여 열처리 또는 부동층(passivation)의 최적화하는 방법이 이용될 수도 있다.
따라서, 이와 같은 초소형 발광 소자 칩에서 외부 양자 효율(EQE)이 저하되는 특성을 개선할 수 있는 방안이 요구된다.
본 발명의 해결하고자 하는 기술적 과제는, 초소형 적색 발광 소자에서 전류 밀도(current density)를 증가시킬 수 있는 적색 발광 반도체 발광 소자 및 그 제조 방법을 제공하고자 한다.
또한, 발광 소자의 측면으로 누설되는 캐리어 흐름의 억제를 통해 초소형 발광 소자 칩에서 두드러지는 표면 재결합율이 감소시킬 수 있는 적색 발광 반도체 발광 소자 및 그 제조 방법을 제공하고자 한다.
또한, 수직방향으로 유도된 내부 캐리어가 저전류 발광재결합에 추가적으로 기여할 수 있어서 저전류 특성이 개선될 수 있는 적색 발광 반도체 발광 소자 및 그 제조 방법을 제공하고자 한다.
상기 목적을 달성하기 위한 제1관점으로서, 본 발명은, 기판; 상기 기판 상에 위치하는 버퍼층; 상기 버퍼층 상에 위치하는 제1 전도성 컨택층; 상기 제1 전도성 컨택층 상에 위치하는 제1 전도성 구속층; 상기 제1 전도성 구속층 상에 위치하는 활성층; 상기 활성층 상에 위치하는 제2 전도성 구속층; 상기 제2 전도성 구속층 상에 위치하는 제2 전도성 컨택층; 및 상기 제1 전도성 컨택층과 제1 전도성 구속층 사이 및 상기 제2 전도성 컨택층과 제2 전도성 구속층 사이 중 적어도 일측에 위치하는 전류 집중 구조를 포함하여 구성될 수 있다.
이때, 상기 전류 집중 구조는, 격자변형 유도층; 및 상기 격자변형 유도층에 접촉하여 서로 분리되어 분포하여 전류 장벽을 형성하는 고저항층을 포함할 수 있다.
또한, 상기 격자변형 유도층은 인장응력을 받는 반도체층을 포함할 수 있다.
또한, 상기 격자변형 유도층은 (AlxGa1-x)1-yInyP 물질을 포함할 수 있다.
또한, 상기 y는 0.48보다 작을 수 있다.
또한, 상기 격자변형 유도층의 두께는 10 nm 이상일 수 있다.
또한, 상기 고저항층은 편석(segregation) 구조를 포함할 수 있다.
또한, 상기 편석은 Al, Ga, In 중 어느 하나를 포함할 수 있다.
또한, 상기 고저항층은 In, Al, 및 Ga 중 적어도 어느 하나가 상기 격자변형 유도층에 접하여 편석된 것일 수 있다.
또한, 상기 편석은 상기 활성층에 인접한 층 내부에 위치할 수 있다.
또한, 상기 고저항층은 인위적인 스트레인 완화에 의하여 형성될 수 있다.
또한, 상기 고저항층은 상기 활성층 내에 더 포함될 수 있다.
또한, 상기 전류 집중 구조는 상기 활성층에 인접하여 위치할 수 있다.
상기 목적을 달성하기 위한 제2관점으로서, 본 발명은, 기판 상에 버퍼층을 형성하는 단계; 상기 버퍼층 상에 제1 전도성 컨택층을 형성하는 단계; 상기 제1 전도성 컨택층 상에 상기 제1 전도성 컨택층과 격자상수가 다른 제1 격자변형 유도층을 형성하는 단계; 상기 제1 격자변형 유도층 상에 상기 제1 격자변형 유도층에 응력을 가하는 격자상수를 가지는 제1 전도성 구속층을 형성하여 상기 제1 격자변형 유도층에 접하는 제1 고저항층을 형성하는 단계; 상기 제1 전도성 구속층 상에 활성층을 형성하는 단계; 상기 활성층 상에 제2 전도성 구속층을 형성하는 단계; 및 상기 제2 전도성 구속층 상에 제2 전도성 컨택층을 형성하는 단계를 포함하여 구성될 수 있다.
또한, 상기 제2 전도성 구속층 상에 제2 격자변형 유도층을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 제2 격자변형 유도층은 격자변형 임계 두께 이상으로 형성하여 상기 제2 격자변형 유도층에 접하는 제2 고저항층이 형성될 수 있다.
또한, 상기 제2 전도성 컨택층은 상기 제2 격자변형 유도층보다 격자상수가 작을 수 있다.
또한, 상기 제2 전도성 구속층과 상기 제2 격자변형 유도층 사이에 전류 확산층을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 제1 격자변형 유도층 및 상기 제2 격자변형 유도층 중 적어도 어느 하나는 인장응력을 받는 반도체층을 포함할 수 있다.
또한, 상기 제1 격자변형 유도층 및 상기 제2 격자변형 유도층 중 적어도 어느 하나는 (AlxGa1-x)1-yInyP 물질을 포함할 수 있다.
또한, 상기 제1 고저항층 및 상기 제2 고저항층 중 적어도 어느 하나는 편석(segregation) 구조를 포함하는 것을 특징으로 하는 적색 발광 반도체 발광 소자의 제조 방법.
본 발명의 일 실시예에 따르면, 다음과 같은 효과가 있다.
먼저, 본 발명의 일 실시예에 의한 전류 집중 구조는 n-형 및 p-형 캐리어(전자와 홀)의 수평이동 및 수직(주입)이동에 대하여 장벽으로 작용하여 박막 내부의 전류 경로(current path)의 억제 및 유도 역할을 할 수 있다.
따라서, 동일 인가 전류에서 상대적으로 저항이 낮은 영역으로 전류가 집중되어 전류 밀도(current density)를 증가시키는 효과를 가져올 수 있다.
특히, 발광 소자의 측면으로 누설되는 캐리어 흐름의 억제를 통해 초소형 발광 소자 칩에서 두드러지는 표면 재결합율이 감소될 수 있다. 또한, 수직방향으로 유도된 내부 캐리어가 저전류 발광재결합에 추가적으로 기여할 수 있어서 저전류 특성이 개선될 수 있다.
또한, 발광 소자의 테두리 측에 위치하는 편석은 캐리어의 상당수가 발광 소자의 표면에 캡쳐되는 현상을 방지할 수 있다.
나아가, 본 발명의 또 다른 일실시예에 따르면, 여기에서 언급하지 않은 추가적인 기술적 효과들도 있다. 당업자는 명세서 및 도면의 전취지를 통해 이해할 수 있다.
도 1은 본 발명의 일 실시예에 의한 적색 반도체 발광 소자를 나타내는 단면 개략도이다.
도 2는 본 발명의 일 실시예에 의한 적색 반도체 발광 소자의 전류 집중 구조를 나타내는 개념도이다.
도 3은 본 발명의 일 실시예에 의한 적색 반도체 발광 소자의 전류 집중 구조를 나타내는 사진이다.
도 4는 일반적인 적색 반도체 발광 소자의 전류 특성을 나타내는 그래프이다.
도 5는 초소형 반도체 발광 소자의 전류 특성을 나타내는 그래프이다.
도 6은 적색 반도체 발광 소자의 칩 크기에 따른 외부 양자 효율을 나타내는 그래프이다.
도 7은 비교예로서 일반적인 적색 반도체 발광 소자를 나타내는 개념도이다.
도 8은 본 발명의 일 실시예에 의한 적색 반도체 발광 소자의 전류 집중 구조의 다른 예를 나타내는 개념도이다.
도 9는 도 7 및 도 8에 의한 발광 소자의 전류 밀도에 따른 외부 양자 효율을 나타내는 그래프이다.
도 10은 본 발명의 다른 실시예에 의한 적색 반도체 발광 소자의 전류 집중 구조를 나타내는 개념도이다.
도 11은 본 발명의 또 다른 실시예에 의한 적색 반도체 발광 소자의 전류 집중 구조를 나타내는 개념도이다.
도 12는 본 발명의 일 실시예에 의한 적색 반도체 발광 소자의 일 구현예를 나타내는 단면도이다.
도 13은 본 발명의 일 실시예에 의한 적색 반도체 발광 소자의 다른 구현예를 나타내는 단면도이다.
도 14는 본 발명의 일 실시예에 의한 적색 반도체 발광 소자의 제조 방법을 나타내는 순서도이다.
도 15 내지 도 19는 본 발명의 일 실시예에 의한 적색 반도체 발광 소자의 제조 방법을 나타내는 단면 개략도이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시예를 설명함에 있어서 관련된 공지기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것으로 해석되어서는 아니 됨을 유의해야 한다.
나아가, 설명의 편의를 위해 각각의 도면에 대해 설명하고 있으나, 당업자가 적어도 2개 이상의 도면을 결합하여 다른 실시예를 구현하는 것도 본 발명의 권리범위에 속한다.
또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 "상(on)"에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 중간 요소가 존재할 수도 있다는 것을 이해할 수 있을 것이다.
본 명세서에서 설명되는 디스플레이 장치는 단위 화소 또는 단위 화소의 집합으로 정보를 표시하는 모든 디스플레이 장치를 포함하는 개념이다. 따라서 완성품에 한정하지 않고 부품에도 적용될 수 있다. 예를 들어 디지털 TV의 일 부품에 해당하는 패널도 독자적으로 본 명세서 상의 디스플레이 장치에 해당한다. 완성품으로는 휴대폰, 스마트 폰(smart phone), 노트북 컴퓨터(laptop computer), 디지털방송용 단말기, PDA(personal digital assistants), PMP(portable multimedia player), 네비게이션, 슬레이트 피씨(Slate PC), Tablet PC, Ultra Book, 디지털 TV, 데스크 탑 컴퓨터 등이 포함될 수 있다.
그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품 형태이라도, 디스플레이가 가능한 장치에는 적용될 수도 있음을 본 기술 분야의 당업자라면 쉽게 알 수 있을 것이다.
또한, 당해 명세서에서 언급된 반도체 발광 소자는 LED, 마이크로 LED 등을 포함하는 개념이며, 혼용되어 사용될 수 있다.
도 1은 본 발명의 일 실시예에 의한 적색 반도체 발광 소자를 나타내는 단면 개략도이다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 적색 반도체 발광 소자는 기판(100) 상에 버퍼층(200), 제1 전도성 반도체층(300, 500), 활성층(600), 그리고 제2 전도성 반도체층(700, 800)이 차례로 위치할 수 있다.
기판(100)은 갈륨비소(GaAs) 기판을 포함할 수 있다. 일례로, 기판(100)은 두꺼운 갈륨비소(GaAs) 기판일 수 있다.
여기서, 일례로, 제1 전도성은 n-형일 수 있고, 제2 전도성은 p-형일 수 있다. 이하, 제1 전도성은 n-형이고 제2 전도성은 p-형인 예를 들어 본 발명의 실시예를 설명한다.
적색 반도체 발광 소자는 3족 원소와 5족 원소의 4원계(quatenary) 물질로 형성될 수 있다. 일례로, 3족 원소는 알루미늄(Al), 갈륨(Ga), 인듐(In)일 수 있고, 5족 원소는 인(P)일 수 있다. 이러한 적색 반도체 발광 소자는 이러한 3족 원소와 5족 원소의 2원계(binary) 또는 3원계(ternary) 물질을 형성할 수도 있다.
일례로, 본 발명의 일 실시예에 의한 적색 반도체 발광 소자는 AlGaInP의 물질이 선택적으로 결합하여 이루어질 수 있다. 즉, 적색 반도체 발광 소자는 AlP, GaP, InP와 같은 2원계 물질, AlGaP, AlInP와 같은 3원계 물질, 그리고 AlGaInP의 4원계 물질을 포함할 수 있다. 한편, 경우에 따라, 인듐(P) 대신에 비소(As)가 이용될 수도 있다.
n-형 반도체층은 n-형 컨택층(300)과 이 n-형 컨택층(300) 상에 위치하는 n-형 구속층(500)을 포함할 수 있다.
일례로, n-형 컨택층(300)은 실리콘(Si) 도펀트로 도핑된 AlGaInP의 4원계 물질을 포함할 수 있다. 이러한 n-형 컨택층(300)은 전류 확산층의 역할을 수행할 수도 있다.
n-형 구속층(500)은 밴드갭 에너지가 상대적으로 큰 n-AlInP의 3원계 물질을 포함할 수 있다. 이러한 n-형 구속층(500)은 실리콘(Si) 도펀트로 도핑될 수 있다.
이러한 n-형 컨택층(300)과 n-형 구속층(500) 사이에는 격자변형 유도층(Strain Induced Layer; SIL; 410)을 포함하는 전류 집중 구조(400)가 위치할 수 있다.
도 2는 본 발명의 일 실시예에 의한 적색 반도체 발광 소자의 전류 집중 구조를 나타내는 개념도이다.
도 2를 참조하면, 전류 집중 구조(400)는, 격자변형 유도층(410) 및 이 격자변형 유도층(410)에 접촉하여 서로 분리되어 분포하여 전류 장벽을 형성하는 고저항층(420, 430)을 포함할 수 있다.
이러한 격자변형 유도층(410)은 인장응력을 받는 반도체층을 포함할 수 있다. 즉, 격자변형 유도층(410)은 상대적으로 작은 격자상수를 가지는 층을 포함할 수 있다.
예를 들어, 격자변형 유도층(410)의 격자상수는 n-형 컨택층(300)보다 작을 수 있다. 그리고 이후 형성되는 n-형 구속층(500)은 격자변형 유도층(410)보다 상대적으로 큰 격자상수를 가질 수 있다. 일례로, n-형 구속층(500)의 격자상수는 n-형 컨택층(300)과 동일하거나 유사할 수 있다.
이 경우, 격자변형 유도층(410) 상부에 형성되는 n-형 구속층(500)이 성장하면서 n-형 컨택층(300), 격자변형 유도층(410), 및 n-형 구속층(500)의 격자 매칭이 이루어기 위해 격자 결함이 발생할 수 있다. 이러한 격자 결함에 의하여 3족 원소(Al, Ga, In)의 부분적인 뭉침(segregation) 현상이 발생할 수 있다.
이러한 격자변형 유도층(410)은 (AlxGa1-x)1-yInyP 물질을 포함할 수 있다. 일례로, 격자변형 유도층(410)은 AlGaInP의 4원계 물질((AlxGa1-x)1-yInyP)로 형성될 수 있다.
이때, 인듐의 함량, 즉, y 값은 0.48보다 작을 수 있다. 즉, 격자변형 유도층(410)으로 작용하기 위하여, 또는 격자 결함에 의하여 3족 원소(Al, Ga, In)의 부분적인 뭉침(segregation) 현상이 발생할 수 있도록 하기 위하여 y 값은 0.48보다 작을 수 있다. 보다 구체적으로, y 값은 0.3 내지 0.35일 수 있다.
또한, 이와 같이, 격자변형 유도층(410)으로 작용하기 위하여, 또는 격자 결함에 의하여 3족 원소(Al, Ga, In)의 부분적인 뭉침(편석; segregation) 현상이 발생할 수 있도록 하기 위하여 격자변형 유도층(410)의 두께는 10 nm 이상일 수 있다. 이러한 두께는 격자변형 유도층(410)에 작용하는 응력이 완화(relaxation)되기 위한 두께일 수 있다.
이와 같이, 격자변형 유도층(410)의 상부 및 하부에 상대적으로 격자가 큰 층들이 존재하므로 격자변형 유도층(410) 자체는 인장 응력(tensile strain)을 받게 된다. 이때, 격자변형 유도층(410)의 두께가 임계 두께(critical thickness)를 넘게 되면 격자가 끊어지면서 응력이 풀리게 된다. 이러한 상태를 응력이 완화(relaxation)된 상태라고 일컬을 수 있다.
이러한 상태가 되면 결함의 형태 즉, 원소들의 뭉침(편석; segregation)이 발생할 수 있다.
이와 같은 편석(420, 430)은 고저항층을 형성할 수 있다. 즉, 편석(420, 430)은 3족 원소(Al, Ga, In)의 부분적인 뭉침(segregation)에 해당할 수 있다. 즉, 고저항층(420, 430)은 인위적인 스트레인 완화에 의하여 형성될 수 있다.
이하, 편석(420, 430)이 분포된 층을 고저항층이라고 칭할 수 있다. 도 2를 참조하면, 편석(420, 430)은 서로 분리되어 분포할 수 있다. 이러한 편석(420, 430)은 격자변형 유도층(410)에 접하여 서로 분리되어 분포할 수 있다.
일례로, 도 2는 격자변형 유도층(410)에 접하여 알루미늄(Al) 편석(420, 430)이 이루어진 상태를 도시하고 있다. 이러한 편석은 발광 소자의 테두리 측에 위치하는 편석(420)과 내부측에 위치하는 편석(430)을 포함할 수 있다.
이러한 편석은 Al, Ga, In 중 어느 하나를 포함할 수 있다. 일례로, 고저항층(420, 430)은 In, Al, 및 Ga 중 적어도 어느 하나가 격자변형 유도층(410)에 접하여 편석된 것일 수 있다.
이와 같이, 고저항층(420, 430), 즉 편석은 활성층(600)에 인접한 층 내부에 위치할 수 있다. 이 경우, 고저항층(420, 430)은 n-형 구속층(500)의 내부에 위치할 수 있다. 다시 말하면, 고저항층(420, 430)은 격자변형 유도층(410)과 활성층(600) 사이에 위치할 수 있다.
이러한 고저항층(420, 430)은 n-형 반도체층(300, 500)과 p-형 반도체층(700, 800) 사이에서 발생하는 전류의 흐름에 대하여 장벽으로 작용할 수 있다. 이러한 전류에 대한 장벽은 내부 전류 흐름의 억제 및 유도 역할을 수행할 수 있다.
즉, 고저항층(420, 430)을 포함하는 전류 집중 구조(400)는 반도체 구조 내부의 홀(h+)과 전자(e-)를 포함하는 캐리어의 수평 이동 및/또는 수직 이동의 (주입) 장벽으로 작용할 수 있다.
이러한 전류 집중 구조(400)는 동일 인가 전류에서 상대적으로 저항이 낮은 영역으로 전류가 집중되어 전류 밀도(current density)를 증가시키는 효과를 가져올 수 있다.
홀(h+)과 전자(e-)를 포함하는 캐리어는 활성층(600)에서 결합하여 빛(photon)을 발광하게 되므로, 반도체 구조의 결정 품질이 특성 저하(광성능/전류누설)에 저하가 없는 한 전류 집중 구조(400)는 활성층(600)에 근접하여 위치하는 것이 유리할 수 있다.
이때, 상대적 포텐셜 장벽 높이(Relative potential barrier height)V(x)는 도 2의 하측에 위치하는 바와 같이, 편석(420, 430)의 위치에 따라서 주기적으로 오르내리는 모습을 보일 수 있다.
즉, 편석(420, 430)이 위치하지 않는 부분, 말하자면, 편석(420, 430) 사이에 위치하는 부분(A)에서 낮은 포텐셜 장벽을 보일 수 있다.
따라서, 전류 또는 캐리어는 이러한 낮은 포텐셜 장벽이 형성되는 편석(420, 430) 사이에 위치하는 부분(A)을 통하여 이동할 수 있다.
한편, 다시 도 1을 참조하면, p-형 반도체층은 p-형 구속층(700)과 이 p-형 구속층(700) 상에 위치하는 p-형 컨택층(800)을 포함할 수 있다.
일례로, p-형 구속층(700)은 밴드갭 에너지가 상대적으로 큰 n-AlInP의 3원계 물질을 포함할 수 있다. 이러한 p-형 구속층(700)은 마그네슘(Mg) 도펀트로 도핑될 수 있다.
일례로, p-형 컨택층(800)은 마그네슘(Mg) 도펀트로 도핑된 AlGaInP의 4원계 물질을 포함할 수 있다. 다른 예로, p-형 컨택층(800)은 마그네슘(Mg) 도펀트로 도핑된 GaP 2원계 물질을 포함할 수 있다.
도 3은 본 발명의 일 실시예에 의한 적색 반도체 발광 소자의 전류 집중 구조를 나타내는 사진이다.
도 3을 참조하면, 격자변형 유도층(Strain Induced Layer; SIL; 410)에 접하여 인듐(In), 갈륨(Ga), 및 알루미늄(Al) 편석이 이루어진 상태를 나타내고 있다.
이러한 인듐(In), 갈륨(Ga), 및 알루미늄(Al) 편석은 각각 InP, GaP, 및 AlP 형태로 존재할 수 있다.
인듐(In), 갈륨(Ga), 및 알루미늄(Al) 편석은 위에서 설명한 고저항층(420, 430)을 이룰 수 있다.
도 3을 참조하면, 이러한 인듐(In), 갈륨(Ga), 및 알루미늄(Al) 편석은 n-AlInP로 이루어진 n-형 구속층(500)의 내부에 위치할 수 있다.
일례로, 도 3의 경우는, n-형 컨택층(300)이 (Al0.6Ga0.4)0.5In0.5P로 형성되고, 격자변형 유도층(SIL; 410)의 인듐 성분이 0.35인 경우의 예를 나타내고 있다. 또한, n-형 구속층(500)이 (Al0.4Ga0.6)0.65In0.35P로 형성될 수 있다.
도 4는 일반적인 적색 반도체 발광 소자의 전류 특성을 나타내는 그래프이다. 도 5는 초소형 반도체 발광 소자의 전류 특성을 나타내는 그래프이다. 또한, 도 6은 적색 반도체 발광 소자의 칩 크기에 따른 외부 양자 효율을 나타내는 그래프이다.
도 5를 참조하면, 직경 또는 장축의 길이가 수 내지 수백 마이크로미터 크기의 반도체 발광 소자(발광 다이오드; LED)(이하, 마이크로 LED)는 도 4와 같은 상대적으로 큰 크기의 발광 소자에 비하여 외부 양자 효율(External Quantum Efficiency)이 저하되는 경향을 보인다. 외부 양자 효율은 일반적으로 주입된 캐리어 대비 발생하는 광자(photon)의 개수를 의미할 수 있다.
일반적으로 마이크로 LED는 측면에서의 비발광으로 인하여 발광 효율 저하가 발생할 수 있다. 특히, 구동 초기의 저전류에서 캐리어의 누설이 심하여 소자의 휘도 저하가 발생할 수 있다. 이러한 현상은 특히 적색 발광 소자의 경우에 더 두드러진다.
이러한 저전류에서 선형적이지 않은 크기-전류(L-I) 특성으로 인해 적색 발광 소자가 디스플레이에 이용될 경우, 즉, 이른바, 마이크로 LED 디스플레이에 이용되는 경우에, 디스플레이에서 색을 표현하기 위한 계조가 불균일해질 수 있다.
도 6을 참조하면, 발광 소자 칩 크기에 따라 외부 양자 효율(External Quantum Efficiency; EQE)이 크게 저하되는 것을 알 수 있다.
이와 같은 발광 소자 칩 크기에 따라 외부 양자 효율(EQE)이 저하되는 이유는 아래와 같이 세가지로 정리될 수 있다.
1. 발광 소자 칩의 측면 결함(side wall defect)의 영향으로 발광 소자 칩의 크기가 작아질수록 칩 전체의 면적에서 결함이 많은 측면의 비율이 상대적으로 증가하게 된다. 이에 따라 댕글링 본드(Dangling bond)가 증가하게 될 수 있다.
즉, 전제 체적 대비 표면의 비율(surface to volume ratio)이 증가하게 되면 저전류에서 발광에 필요한 초기에 공급된 캐리어 들이 측면 결함에 캡쳐(capture) 되어 발광에 기여하지 못할 가능성이 커질 수 있다. 이러한 특성은 마이크로 LED와 같은 초소형 칩의 공통적인 특징일 수 있다.
2. 적색 발광 소자의 박막 제작을 위해 사용되는 (Al,Ga,In)P 물질의 경우, 청색/녹색 발광 소자에 사용되는 질화갈륨(GaN, 또는 InGaN) 물질에 비해 표면 재결합 속도(surface recombination velocity; SRV)가 높아 캐리어의 초기 손실량이 많아질 수 있다. 따라서, 적색 발광 소자의 경우, 저전류 EQE 특성이 청색/녹색 발광 소자에 비하여 더 불리할 수 있다.
표면 재결합 속도(SRV)를 청색/녹색 발광 소자에 사용되는 InGaN과 적색 발광 소자에 사용되는 AlGaInP와 비교하면 대략 1x1014㎝ (InGaN) 대비 1x1015㎝ (AlGaInP)로서, 약 1 오더(order) 차이가 발생할 수 있다.
3. 발광 소자 칩의 초소형화 시, 칩을 분리 및 성형하는 다이싱(isolation)을 위해 건식 또는 습식 식각(에칭)을 진행하게 된다. 이때, 발광 소자 칩의 측면에서 손상(damage)을 입는 비율이 커지게 된다. 이를 보완하기 위하여 열처리 또는 부동층(passivation)의 최적화하는 방법이 이용될 수도 있다.
본 발명의 실시예에 의하면, 위에서 설명한 바와 같은 전류 집중 구조(400)를 이용함으로써 이러한 초소형 발광 소자 칩에서 외부 양자 효율(EQE)이 저하되는 특성을 개선할 수 있다.
도 7은 비교예로서 일반적인 적색 반도체 발광 소자를 나타내는 개념도이다. 도 8은 본 발명의 일 실시예에 의한 적색 반도체 발광 소자의 전류 집중 구조의 다른 예를 나타내는 개념도이다. 또한, 도 9는 도 7 및 도 8에 의한 발광 소자의 전류 밀도에 따른 외부 양자 효율을 나타내는 그래프이다.
도 7을 참조하면, 본 발명의 일 실시예와 같은 전류 집중 구조(400)가 적용되지 않은 일반적인 적색 반도체 발광 소자의 구조를 나타내고 있다.
이러한 일반적인 적색 반도체 발광 소자는 홀(h+)과 전자(e-)를 포함하는 캐리어의 이동이 제한되지 않고 활성층 방향으로 이동하는 것을 알 수 있다.
따라서, 상대적 포텐셜 장벽 높이(Relative potential barrier height) V(x)는 면적에 따라 일정한 양상을 띤다. 그러므로, 캐리어는 특별한 구속을 받지 않고 이동하게 된다. 이들 캐리어의 상당수는 초소형 발광 소자의 표면에 캡쳐될 수 있다. 즉, 위에서 설명한 외부 양자 효율(EQE)이 저하 특성이 그대로 나타날 수 있다.
그러나, 도 8을 참조하면, 전류 집중 구조(400)를 포함하는 적색 반도체 발광 소자의 경우에는 고저항층(420, 430)을 포함하는 전류 집중 구조(400)가 반도체 구조 내부의 홀(h+)과 전자(e-)를 포함하는 캐리어의 수평 이동 및/또는 수직 이동의 (주입) 장벽으로 작용할 수 있다.
도 8을 참조하면 p-영역(p-region)에도 격자변형 유도층(Strain Induced Layer; SIL; 910)이 위치할 수 있음을 나타낼 수 있다. 그 외에는 도 2와 동일한 구조를 가질 수 있다.
이러한 전류 집중 구조(400)는 동일 인가 전류에서 상대적으로 저항이 낮은 영역으로 전류가 집중되어 전류 밀도(current density)를 증가시키는 효과를 가져올 수 있다.
이때, 도 2를 함께 참조하면, 상대적 포텐셜 장벽 높이(Relative potential barrier height) V(x)는 편석(420, 430)의 위치에 따라서 주기적으로 오르내리는 모습을 보일 수 있다.
따라서, 전류 또는 캐리어는 이러한 낮은 포텐셜 장벽이 형성되는 편석(420, 430) 사이에 위치하는 부분(A)을 통하여 이동할 수 있다.
위에서 설명한 바와 같이, 편석은 발광 소자의 테두리 측에 위치하는 편석(420)과 내부측에 위치하는 편석(430)을 포함할 수 있다. 이러한 발광 소자의 테두리 측에 위치하는 편석(420)은 특히 캐리어의 상당수가 발광 소자의 표면에 캡쳐되는 현상을 방지할 수 있다.
이러한 구조를 통해서, 발광 소자에 전류 인가 시 계면(성장면)에 존재하는 고저항층(편석; 420, 430) 영역은 n-형 및 p-형 캐리어(전자와 홀)의 수평이동 및 수직(주입)이동에 대하여 장벽으로 작용하여 박막 내부의 전류 경로(current path)의 억제 및 유도 역할을 할 수 있다.
따라서, 동일 인가 전류에서 상대적으로 저항이 낮은 영역으로 전류가 집중되어 전류 밀도(current density)를 증가시키는 효과를 가져올 수 있다.
특히, 발광 소자의 측면으로 누설되는 캐리어 흐름의 억제를 통해 초소형 발광 소자 칩에서 두드러지는 표면 재결합율이 감소될 수 있다. 또한, 수직방향으로 유도된 내부 캐리어가 저전류 발광재결합에 추가적으로 기여할 수 있어서 저전류 특성이 개선될 수 있다.
이와 같이, 전류 집중 구조(400)는 n-형 반도체층(300, 500)과 p-형 반도체층(700, 800) 사이에서 발생하는 전류의 흐름에 대하여 장벽으로 작용할 수 있다. 이러한 전류에 대한 장벽은 내부 전류 흐름의 억제 및 유도 역할을 수행할 수 있다.
도 10은 본 발명의 다른 실시예에 의한 적색 반도체 발광 소자의 전류 집중 구조를 나타내는 개념도이다.
도 10을 참조하면, n-형 영역(n-region)과 p-형 영역(p-region)에 각각 전류 집중 구조(400, 900)를 포함하는 발광 소자의 실시예를 나타내고 있다. 즉, 본 실시예에 의한 적색 반도체 발광 소자는 p-형 영역(p-region)에도 전류 집중 구조(900)를 포함할 수 있다.
n-형 영역(n-region)에 위치하는 전류 집중 구조(400)는, 격자변형 유도층(410) 및 이 격자변형 유도층(410)에 접촉하여 서로 분리되어 분포하여 전류 장벽을 형성하는 고저항층(420, 430)을 포함할 수 있다.
이러한 n-형 영역(n-region)에 위치하는 전류 집중 구조(400)는 위에서 도 2를 참조하여 설명한 바와 동일하므로 중복되는 설명은 생략한다.
활성층(600) 상에는 p-형 구속층(700)이 위치할 수 있다.
일례로, p-형 구속층(700)은 밴드갭 에너지가 상대적으로 큰 n-AlInP의 3원계 물질을 포함할 수 있다. 이러한 p-형 구속층(700)은 마그네슘(Mg) 도펀트로 도핑될 수 있다.
p-형 영역(p-region)에 위치하는 전류 집중 구조(900)는, 격자변형 유도층(910) 및 이 격자변형 유도층(910)에 접촉하여 서로 분리되어 분포하여 전류 장벽을 형성하는 고저항층(920, 930)을 포함할 수 있다.
이러한 격자변형 유도층(910)은 인장응력을 받는 반도체층을 포함할 수 있다. 즉, 격자변형 유도층(910)은 상대적으로 작은 격자상수를 가지는 층을 포함할 수 있다.
예를 들어, 격자변형 유도층(910)의 격자상수는 p-형 구속층(700)보다 작을 수 있다. 그리고 전류 집중 구조(900) 상에 이후 형성되는 p-형 컨택층(800)은 격자변형 유도층(910)보다 상대적으로 작은 격자상수를 가질 수 있다. 일례로, p-형 컨택층(800)의 격자상수는 p-형 구속층(700)보다 작을 수 있다. 이러한 p-형 컨택층(800)은 일례로, GaP 물질을 포함할 수 있다.
격자변형 유도층(910)의 격자상수는 p-형 구속층(700)보다 작으므로, 격자변형 유도층(910)은 성장하면서 인장 응력(tensile strain)을 받을 수 있다. 즉, 격자변형 유도층(910)은 p-형 구속층(700)과 격자 매칭이 이루어기 위해 격자 결함이 발생할 수 있다. 이러한 격자 결함에 의하여 3족 원소(Al, Ga, In)의 부분적인 뭉침(segregation) 현상이 발생할 수 있다.
이러한 격자변형 유도층(910)은 (AlxGa1-x)1-yInyP 물질을 포함할 수 있다. 일례로, 격자변형 유도층(910)은 AlGaInP의 4원계 물질((AlxGa1-x)1-yInyP)로 형성될 수 있다.
이때, 인듐의 함량, 즉, y 값은 0.48보다 작을 수 있다. 즉, 격자변형 유도층(910)으로 작용하기 위하여, 또는 격자 결함에 의하여 3족 원소(Al, Ga, In)의 부분적인 뭉침(segregation) 현상이 발생할 수 있도록 하기 위하여 y 값은 0.48보다 작을 수 있다. 보다 구체적으로, y 값은 0.3 내지 0.35일 수 있다.
또한, 이와 같이, 격자변형 유도층(910)으로 작용하기 위하여, 또는 격자 결함에 의하여 3족 원소(Al, Ga, In)의 부분적인 뭉침(편석; segregation) 현상이 발생할 수 있도록 하기 위하여 격자변형 유도층(910)의 두께는 10 nm 이상일 수 있다. 이러한 두께는 격자변형 유도층(910)에 작용하는 응력이 완화(relaxation)되기 위한 두께일 수 있다.
이러한 격자변형 유도층(910)은 성장하는 과정에서 응력이 완화(relaxation)된 상태일 수 있다. 일례로, 격자변형 유도층(910)은 n-형 영역에 위치하는 격자변형 유도층(410)보다 두께가 두껍게 형성될 수 있다.
이와 같이, 격자변형 유도층(910)의 하부에 상대적으로 격자가 큰 층들이 존재하므로 격자변형 유도층(910) 자체는 인장 응력(tensile strain)을 받게 된다. 이때, 격자변형 유도층(910)의 두께가 임계 두께(critical thickness)를 넘게 되면 격자가 끊어지면서 응력이 풀리게 된다. 이러한 상태를 응력이 완화(relaxation)된 상태라고 일컬을 수 있다. 이러한 상태가 되면 결함의 형태 즉, 원소들의 뭉침(편석; segregation)이 발생할 수 있다.
이와 같은 편석(920, 930)은 고저항층을 형성할 수 있다. 즉, 편석(920, 930)은 3족 원소(Al, Ga, In)의 부분적인 뭉침(segregation)에 해당할 수 있다. 즉, 고저항층(920, 930)은 인위적인 스트레인 완화에 의하여 형성될 수 있다.
이하, 편석(920, 930)이 분포된 층을 고저항층이라고 칭할 수 있다. 도 10을 참조하면, 편석(920, 930)은 서로 분리되어 분포할 수 있다. 이러한 편석(920, 930)은 격자변형 유도층(910)에 접하여 서로 분리되어 분포할 수 있다.
일례로, 도 10은 격자변형 유도층(910)에 접하여 알루미늄(Al) 편석(920, 930)이 이루어진 상태를 도시하고 있다. 이러한 편석은 발광 소자의 테두리 측에 위치하는 편석(920)과 내부측에 위치하는 편석(930)을 포함할 수 있다. 이러한 테두리 측에 위치하는 편석(920)은 캐리어가 표면에 캡쳐되는 현상을 완화시킬 수 있다.
이러한 편석은 Al, Ga, In 중 어느 하나를 포함할 수 있다. 일례로, 고저항층(920, 930)은 In, Al, 및 Ga 중 적어도 어느 하나가 격자변형 유도층(910)에 접하여 편석된 것일 수 있다.
이와 같이, 고저항층(920, 930), 즉 편석은 활성층(600)에 인접한 층 내부에 위치할 수 있다. 이 경우, 고저항층(920, 930)은 격자변형 유도층(910)과 p-컨택층(800) 사이에 위치할 수 있다.
이러한 고저항층(920, 930)은 n-형 반도체층(300, 500)과 p-형 반도체층(700, 800) 사이에서 발생하는 전류의 흐름에 대하여 장벽으로 작용할 수 있다. 이러한 전류에 대한 장벽은 내부 전류 흐름의 억제 및 유도 역할을 수행할 수 있다.
즉, 고저항층(920, 930)을 포함하는 전류 집중 구조(900)는 반도체 구조 내부의 홀(h+)과 전자(e-)를 포함하는 캐리어의 수평 이동 및/또는 수직 이동의 (주입) 장벽으로 작용할 수 있다.
이러한 전류 집중 구조(900)는 동일 인가 전류에서 상대적으로 저항이 낮은 영역으로 전류가 집중되어 전류 밀도(current density)를 증가시키는 효과를 가져올 수 있다.
홀(h+)과 전자(e-)를 포함하는 캐리어는 활성층(600)에서 결합하여 빛(photon)을 발광하게 되므로, 반도체 구조의 결정 품질이 특성 저하(광성능/전류누설)에 저하가 없는 한 전류 집중 구조(900)는 활성층(600)에 근접하여 위치하는 것이 유리할 수 있다.
이러한 p-형 구속층(700)과 전류 집중 구조(900) 사이에는 p-형 반도체의 특성 향상을 위하여 전류 확산층(710)이 위치할 수 있다(도 19 참조).
p-형 컨택층(800)은 마그네슘(Mg) 도펀트로 도핑된 AlGaInP의 4원계 물질을 포함할 수 있다.
그 외에 설명되지 않은 부분은 도 1 및 도 2를 참조하여 설명한 사항과 동일할 수 있다.
도 11은 본 발명의 또 다른 실시예에 의한 적색 반도체 발광 소자의 전류 집중 구조를 나타내는 개념도이다.
도 11을 참조하면, 위에서 설명한 특성을 가지는 전류 집중 구조(610, 620)는 활성층(600) 내부에 위치할 수 있다.
이러한 전류 집중 구조(610, 620)는 활성층(600) 내부에 위치하는 편석 구조일 수 있다.
이와 같은 전류 집중 구조(610, 620)은 고저항층을 형성할 수 있다. 즉, 전류 집중 구조(610, 620)은 3족 원소(Al, Ga, In)의 부분적인 뭉침(segregation)에 해당할 수 있다.
활성층(600) 내부에 위치하는 전류 집중 구조(610, 620)는 부분적으로 인듐(In), 갈륨(Ga), 및 알루미늄(Al)의 편석을 포함할 수 있다. 이러한 편석은 각각 InP, GaP, 및 AlP 형태로 존재할 수 있다.
일례로, 활성층(600) 내부에 위치하는 전류 집중 구조(610, 620)는 부분적으로 형성된 InP, GaP, 및 AlP 중 적어도 어느 하나의 물질로 구성될 수 있다.
도 12는 본 발명의 일 실시예에 의한 적색 반도체 발광 소자의 일 구현예를 나타내는 단면도이다.
도 12를 참조하면, 위에서 설명한 전류 집중 구조(400)를 포함하여 구현된 수평형 발광 소자를 나타내고 있다. 도 12에서는 n-형 영역에 전류 집중 구조(400)를 포함하는 상태를 나타내고 있으나, 위에서 설명한 바와 같이, p-형 영역 및/또는 활성층(600) 영역에도 전류 집중 구조(900, 610, 620)가 적용될 수 있음은 물론이다.
수평형 발광 소자로 구현된 전류 집중 구조(400)를 포함하는 적색 반도체 발광 소자는 기판(100) 상에 버퍼층(200), n-형 반도체층(300, 500), 활성층(600), 그리고 p-형 반도체층(700, 800)이 차례로 위치할 수 있다.
이때, n-형 반도체층(300, 500)은 n-형 컨택층(300)과 n-형 구속층(500)을 포함할 수 있다. n-형 컨택층(300)과 n-형 구속층(500) 사이에는 전류 집중 구조(400)가 위치할 수 있다.
일례로, n-형 컨택층(300)의 일부와 이 n-형 컨택층(300) 상에 위치하는 구조는 메사 식각될 수 있다. 이때, n-형 컨택층(300)의 일부가 노출될 수 있다. 이러한 n-형 컨택층(300)의 노출된 면에는 n-형 전극(310)이 위치할 수 있다.
또한, p-형 컨택층(800) 상에는 p-형 전극(810)이 위치할 수 있다.
n-형 반도체층(300, 500), 전류 집중 구조(400), 활성층(600), 그리고 p-형 반도체층(700, 800)의 노출된 면에는 패시베이션층(110)이 위치할 수 있다.
도 13은 본 발명의 일 실시예에 의한 적색 반도체 발광 소자의 다른 구현예를 나타내는 단면도이다.
도 13을 참조하면, 위에서 설명한 전류 집중 구조(400)를 포함하여 구현된 수직형 발광 소자를 나타내고 있다. 도 13에서는 n-형 영역에 전류 집중 구조(400)를 포함하는 상태를 나타내고 있으나, 위에서 설명한 바와 같이, p-형 영역 및/또는 활성층(600) 영역에도 전류 집중 구조(900, 610, 620)가 적용될 수 있음은 물론이다.
수직형 발광 소자로 구현된 전류 집중 구조(400)를 포함하는 적색 반도체 발광 소자는 기판(100) 상에 버퍼층(200), n-형 반도체층(300, 500), 활성층(600), 그리고 p-형 반도체층(700, 800)이 차례로 위치할 수 있다.
이때, n-형 반도체층(300, 500)은 n-형 컨택층(300)과 n-형 구속층(500)을 포함할 수 있다. n-형 컨택층(300)과 n-형 구속층(500) 사이에는 전류 집중 구조(400)가 위치할 수 있다.
일례로, n-형 컨택층(300) 및 이 n-형 컨택층(300) 상에 위치하는 구조는 메사 식각될 수 있다. n-형 컨택층(300)과 기판(100) 사이에는 n-형 전극(320)이 위치할 수 있다. 이때, 기판(100)은 성장기판이 아닌 전사기판일 수 있다.
또한, p-형 컨택층(800) 상에는 p-형 전극(820)이 위치할 수 있다.
n-형 반도체층(300, 500), 전류 집중 구조(400), 활성층(600), 그리고 p-형 반도체층(700, 800)의 노출된 면에는 패시베이션층(110)이 위치할 수 있다.
도 14는 본 발명의 일 실시예에 의한 적색 반도체 발광 소자의 제조 방법을 나타내는 순서도이다. 또한, 도 15 내지 도 19는 본 발명의 일 실시예에 의한 적색 반도체 발광 소자의 제조 방법을 나타내는 단면 개략도이다.
이하, 도 14 내지 도 19를 참조하여, 본 발명의 일 실시예에 의한 적색 반도체 발광 소자의 제조 방법을 단계적으로 설명한다. 이때, 위에서 설명한 도 1 내지 도 11의 구조가 함께 참조될 수 있다. 또한, 위에서 설명한 부분과 중복되는 경우에는 본 제조 방법 중 일부를 생략하거나 간략히 설명할 수 있다.
먼저, 도 15 및 도 16에서 도시하는 바와 같이, 기판(100) 상에 버퍼층(200)을 형성할 수 있다(S10). 이때, 기판(100)은 갈륨비소(GaAs) 기판을 포함할 수 있다. 일례로, 기판(100)은 두꺼운 갈륨비소(GaAs) 기판일 수 있다. 또한, 버퍼층(200)은 GaAs 층일 수 있다.
이후, 버퍼층(200) 상에 n-컨택을 위한 n-형 컨택층(300)을 형성할 수 있다(S20).
일례로, n-형 컨택층(300)은 실리콘(Si) 도펀트로 도핑된 AlGaInP의 4원계 물질을 포함할 수 있다. 이러한 n-형 컨택층(300)은 전류 확산층의 역할을 수행할 수도 있다.
도 17을 참조하면, n-형 컨택층(300) 상에는 격자변형 유도층(Strain Induced Layer; SIL; 410)을 형성할 수 있다(S30).
격자변형 유도층(410)은 인장응력을 받는 반도체층을 포함할 수 있다. 즉, 격자변형 유도층(410)은 상대적으로 작은 격자상수를 가지는 층을 포함할 수 있다.
이러한 격자변형 유도층(410)은 (AlxGa1-x)1-yInyP 물질을 포함할 수 있다. 일례로, 격자변형 유도층(410)은 AlGaInP의 4원계 물질((AlxGa1-x)1-yInyP)로 형성될 수 있다.
이때, 인듐의 함량, 즉, y 값은 0.48보다 작을 수 있다. 즉, 격자변형 유도층(410)으로 작용하기 위하여, 또는 격자 결함에 의하여 3족 원소(Al, Ga, In)의 부분적인 뭉침(segregation) 현상이 발생할 수 있도록 하기 위하여 y 값은 0.48보다 작을 수 있다. 보다 구체적으로, y 값은 0.3 내지 0.35일 수 있다.
또한, 이와 같이, 격자변형 유도층(410)으로 작용하기 위하여, 또는 격자 결함에 의하여 3족 원소(Al, Ga, In)의 부분적인 뭉침(편석; segregation) 현상이 발생할 수 있도록 하기 위하여 격자변형 유도층(410)의 두께는 10 nm 이상일 수 있다. 이러한 두께는 격자변형 유도층(410)에 작용하는 응력이 완화(relaxation)되기 위한 두께일 수 있다.
도 18을 참조하면, 격자변형 유도층(410) 상에 n-형 구속층(500)을 형성할 수 있다(S40).
이때, n-형 구속층(500)의 격자상수는 n-형 컨택층(300)과 동일하거나 유사할 수 있다.
이 경우, 격자변형 유도층(410) 상부에 형성되는 n-형 구속층(500)이 성장하면서 n-형 컨택층(300), 격자변형 유도층(410), 및 n-형 구속층(500)의 격자 매칭이 이루어기 위해 격자 결함이 발생할 수 있다. 이러한 격자 결함에 의하여 3족 원소(Al, Ga, In)의 부분적인 뭉침(segregation) 현상이 발생할 수 있다.
이와 같이, 격자변형 유도층(410)의 상부 및 하부에 상대적으로 격자가 큰 층들이 존재하므로 격자변형 유도층(410) 자체는 인장 응력(tensile strain)을 받게 된다. 이때, 격자변형 유도층(410)의 두께가 임계 두께(critical thickness)를 넘게 되면 격자가 끊어지면서 응력이 풀리게 된다. 이러한 상태를 응력이 완화(relaxation)된 상태라고 일컬을 수 있다. 이러한 상태가 되면 결함의 형태 즉, 원소들의 뭉침(편석; segregation)이 발생할 수 있다.
이와 같은 편석(420, 430)은 고저항층을 형성할 수 있다. 즉, 편석(420, 430)은 3족 원소(Al, Ga, In)의 부분적인 뭉침(segregation)에 해당할 수 있다. 즉, 고저항층(420, 430)은 인위적인 스트레인 완화에 의하여 형성될 수 있다.
이하, 편석(420, 430)이 분포된 층을 고저항층이라고 칭할 수 있다. 도 2를 참조하면, 편석(420, 430)은 서로 분리되어 분포할 수 있다. 이러한 편석(420, 430)은 격자변형 유도층(410)에 접하여 서로 분리되어 분포할 수 있다.
이러한 편석은 Al, Ga, In 중 어느 하나를 포함할 수 있다. 일례로, 고저항층(420, 430)은 In, Al, 및 Ga 중 적어도 어느 하나가 격자변형 유도층(410)에 접하여 편석된 것일 수 있다.
도 19를 참조하면, n-형 구속층(500) 상에는 활성층(600)이 형성될 수 있다(S50).
활성층(600)은 적색 파장의 광을 발광하기 위한 다중 양자 우물 구조(multiple quantum well: MQW)를 가질 수 있다. 이러한 활성층(600)은 AlGaInP의 4원계 물질((AlxGa1-x)1-yInyP)로 형성될 수 있다.
이와 같이, 고저항층(420, 430), 즉 편석은 활성층(600)에 인접한 층 내부에 위치할 수 있다. 이 경우, 고저항층(420, 430)은 n-형 구속층(500)의 내부에 위치할 수 있다. 다시 말하면, 고저항층(420, 430)은 격자변형 유도층(410)과 활성층(600) 사이에 위치할 수 있다.
이러한 고저항층(420, 430)은 n-형 구속층(500) 및 n-형 컨택층(300) 사이에서 발생하는 전류의 흐름에 대하여 장벽으로 작용할 수 있다. 이러한 전류에 대한 장벽은 내부 전류 흐름의 억제 및 유도 역할을 수행할 수 있다.
활성층(600) 상에는 p-형 구속층(700)을 형성할 수 있다(S60).
p-형 구속층(700)은 밴드갭 에너지가 상대적으로 큰 n-AlInP의 3원계 물질을 포함할 수 있다. 이러한 p-형 구속층(700)은 마그네슘(Mg) 도펀트로 도핑될 수 있다.
선택적으로, p-형 구속층(700) 상에는 p-형 반도체의 특성 향상을 위하여 전류 확산층(710)이 위치할 수 있다
도 14에는 도시되지 않았으나, 위에서 도 10을 참조하여 설명한 바와 같이, p-형 구속층(700) 상에 격자변형 유도층(910)이 형성될 수 있다.
이러한 격자변형 유도층(910)은 인장응력을 받는 반도체층을 포함할 수 있다. 즉, 격자변형 유도층(910)은 상대적으로 작은 격자상수를 가지는 층을 포함할 수 있다.
예를 들어, 격자변형 유도층(910)의 격자상수는 p-형 구속층(700)보다 작을 수 있다.
격자변형 유도층(910)의 격자상수는 p-형 구속층(700)보다 작으므로, 격자변형 유도층(910)은 성장하면서 인장 응력(tensile strain)을 받을 수 있다. 즉, 격자변형 유도층(910)은 p-형 구속층(700)과 격자 매칭이 이루어기 위해 격자 결함이 발생할 수 있다. 이러한 격자 결함에 의하여 3족 원소(Al, Ga, In)의 부분적인 뭉침(segregation) 현상이 발생할 수 있다.
이러한 격자변형 유도층(910)은 (AlxGa1-x)1-yInyP 물질을 포함할 수 있다. 일례로, 격자변형 유도층(910)은 AlGaInP의 4원계 물질((AlxGa1-x)1-yInyP)로 형성될 수 있다.
이때, 인듐의 함량, 즉, y 값은 0.48보다 작을 수 있다. 즉, 격자변형 유도층(910)으로 작용하기 위하여, 또는 격자 결함에 의하여 3족 원소(Al, Ga, In)의 부분적인 뭉침(segregation) 현상이 발생할 수 있도록 하기 위하여 y 값은 0.48보다 작을 수 있다. 보다 구체적으로, y 값은 0.3 내지 0.35일 수 있다.
또한, 이와 같이, 격자변형 유도층(910)으로 작용하기 위하여, 또는 격자 결함에 의하여 3족 원소(Al, Ga, In)의 부분적인 뭉침(편석; segregation) 현상이 발생할 수 있도록 하기 위하여 격자변형 유도층(910)의 두께는 10 nm 이상일 수 있다. 이러한 두께는 격자변형 유도층(910)에 작용하는 응력이 완화(relaxation)되기 위한 두께일 수 있다.
이러한 격자변형 유도층(910)은 성장하는 과정에서 응력이 완화(relaxation)된 상태일 수 있다. 일례로, 격자변형 유도층(910)은 n-형 영역에 위치하는 격자변형 유도층(410)보다 두께가 두껍게 형성될 수 있다.
이와 같이, 격자변형 유도층(910)의 하부에 상대적으로 격자가 큰 층들이 존재하므로 격자변형 유도층(910) 자체는 인장 응력(tensile strain)을 받게 된다. 이때, 격자변형 유도층(910)의 두께가 임계 두께(critical thickness)를 넘게 되면 격자가 끊어지면서 응력이 풀리게 된다. 이러한 상태를 응력이 완화(relaxation)된 상태라고 일컬을 수 있다. 이러한 상태가 되면 결함의 형태 즉, 원소들의 뭉침(편석; segregation)이 발생할 수 있다.
이와 같은 편석(920, 930)은 고저항층을 형성할 수 있다. 즉, 편석(920, 930)은 3족 원소(Al, Ga, In)의 부분적인 뭉침(segregation)에 해당할 수 있다. 즉, 고저항층(920, 930)은 인위적인 스트레인 완화에 의하여 형성될 수 있다.
이하, 편석(920, 930)이 분포된 층을 고저항층이라고 칭할 수 있다. 도 10을 참조하면, 편석(920, 930)은 서로 분리되어 분포할 수 있다. 이러한 편석(920, 930)은 격자변형 유도층(910)에 접하여 서로 분리되어 분포할 수 있다.
이와 같이, 격자변형 유도층(910)와 편석(920, 930)이 분포된 고저항층은 전류 집중 구조(900)를 이룰 수 있다.
이후, 전류 집중 구조(900) 상에 p-형 컨택층(800)을 형성할 수 있다(S70).
이러한 p-형 컨택층(800)은 격자변형 유도층(910)보다 상대적으로 작은 격자상수를 가질 수 있다. 일례로, p-형 컨택층(800)의 격자상수는 p-형 구속층(700)보다 작을 수 있다. 이러한 p-형 컨택층(800)은 일례로, GaP 물질을 포함할 수 있다.
이와 같이, 고저항층(920, 930), 즉 편석은 활성층(600)에 인접한 층 내부에 위치할 수 있다. 이 경우, 고저항층(920, 930)은 격자변형 유도층(910)과 p-컨택층(800) 사이에 위치할 수 있다.
이러한 고저항층(920, 930)은 n-형 반도체층(300, 500)과 p-형 반도체층(700, 800) 사이에서 발생하는 전류의 흐름에 대하여 장벽으로 작용할 수 있다. 이러한 전류에 대한 장벽은 내부 전류 흐름의 억제 및 유도 역할을 수행할 수 있다.
즉, 고저항층(920, 930)을 포함하는 전류 집중 구조(900)는 반도체 구조 내부의 홀(h+)과 전자(e-)를 포함하는 캐리어의 수평 이동 및/또는 수직 이동의 (주입) 장벽으로 작용할 수 있다.
이러한 전류 집중 구조(900)는 동일 인가 전류에서 상대적으로 저항이 낮은 영역으로 전류가 집중되어 전류 밀도(current density)를 증가시키는 효과를 가져올 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다.
본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
본 발명에 의하면 마이크로 LED를 이용한 디스플레이에 이용될 수 있는 적색 반도체 발광 소자 및 그 제조 방법을 제공할 수 있다.

Claims (20)

  1. 기판;
    상기 기판 상에 위치하는 버퍼층;
    상기 버퍼층 상에 위치하는 제1 전도성 컨택층;
    상기 제1 전도성 컨택층 상에 위치하는 제1 전도성 구속층;
    상기 제1 전도성 구속층 상에 위치하는 활성층;
    상기 활성층 상에 위치하는 제2 전도성 구속층;
    상기 제2 전도성 구속층 상에 위치하는 제2 전도성 컨택층; 및
    상기 제1 전도성 컨택층과 제1 전도성 구속층 사이 및 상기 제2 전도성 컨택층과 제2 전도성 구속층 사이 중 적어도 일측에 위치하는 전류 집중 구조를 포함하고,
    상기 전류 집중 구조는,
    격자변형 유도층; 및
    상기 격자변형 유도층에 접촉하여 서로 분리되어 분포하여 전류 장벽을 형성하는 고저항층을 포함하는 것을 특징으로 하는 적색 발광 반도체 발광 소자.
  2. 제1항에 있어서, 상기 격자변형 유도층은 인장응력을 받는 반도체층을 포함하는 것을 특징으로 하는 적색 발광 반도체 발광 소자.
  3. 제1항에 있어서, 상기 격자변형 유도층은 (AlxGa1-x)1-yInyP 물질을 포함하는 것을 특징으로 하는 적색 발광 반도체 발광 소자.
  4. 제3항에 있어서, 상기 y는 0.48보다 작은 것을 특징으로 하는 적색 발광 반도체 발광 소자.
  5. 제1항에 있어서, 상기 격자변형 유도층의 두께는 10 nm 이상인 것을 특징으로 하는 적색 발광 반도체 발광 소자.
  6. 제1항에 있어서, 상기 고저항층은 편석(segregation) 구조를 포함하는 것을 특징으로 하는 적색 발광 반도체 발광 소자.
  7. 제1항에 있어서, 상기 편석은 Al, Ga, In 중 어느 하나를 포함하는 것을 특징으로 하는 적색 발광 반도체 발광 소자.
  8. 제1항에 있어서, 상기 고저항층은 In, Al, 및 Ga 중 적어도 어느 하나가 상기 격자변형 유도층에 접하여 편석된 것을 특징으로 하는 적색 발광 반도체 발광 소자.
  9. 제1항에 있어서, 상기 편석은 상기 활성층에 인접한 층 내부에 위치하는 것을 특징으로 하는 적색 발광 반도체 발광 소자.
  10. 제1항에 있어서, 상기 고저항층은 인위적인 스트레인 완화에 의하여 형성된 것을 특징으로 하는 적색 발광 반도체 발광 소자.
  11. 제1항에 있어서, 상기 고저항층은 상기 활성층 내에 더 포함된 것을 특징으로 하는 적색 발광 반도체 발광 소자.
  12. 제1항에 있어서, 상기 전류 집중 구조는 상기 활성층에 인접하여 위치하는 것을 특징으로 하는 적색 발광 반도체 발광 소자.
  13. 기판 상에 버퍼층을 형성하는 단계;
    상기 버퍼층 상에 제1 전도성 컨택층을 형성하는 단계;
    상기 제1 전도성 컨택층 상에 상기 제1 전도성 컨택층과 격자상수가 다른 제1 격자변형 유도층을 형성하는 단계;
    상기 제1 격자변형 유도층 상에 상기 제1 격자변형 유도층에 응력을 가하는 격자상수를 가지는 제1 전도성 구속층을 형성하여 상기 제1 격자변형 유도층에 접하는 제1 고저항층을 형성하는 단계;
    상기 제1 전도성 구속층 상에 활성층을 형성하는 단계;
    상기 활성층 상에 제2 전도성 구속층을 형성하는 단계; 및
    상기 제2 전도성 구속층 상에 제2 전도성 컨택층을 형성하는 단계를 포함하는 것을 특징으로 하는 적색 발광 반도체 발광 소자의 제조 방법.
  14. 제13항에 있어서, 상기 제2 전도성 구속층 상에 제2 격자변형 유도층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 적색 발광 반도체 발광 소자의 제조 방법.
  15. 제14항에 있어서, 상기 제2 격자변형 유도층은 격자변형 임계 두께 이상으로 형성하여 상기 제2 격자변형 유도층에 접하는 제2 고저항층이 형성되는 것을 특징으로 하는 적색 발광 반도체 발광 소자의 제조 방법.
  16. 제14항에 있어서, 상기 제2 전도성 컨택층은 상기 제2 격자변형 유도층보다 격자상수가 작은 것을 특징으로 하는 적색 발광 반도체 발광 소자의 제조 방법.
  17. 제14항에 있어서, 상기 제2 전도성 구속층과 상기 제2 격자변형 유도층 사이에 전류 확산층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 적색 발광 반도체 발광 소자의 제조 방법.
  18. 제14항에 있어서, 상기 제1 격자변형 유도층 및 상기 제2 격자변형 유도층 중 적어도 어느 하나는 인장응력을 받는 반도체층을 포함하는 것을 특징으로 하는 적색 발광 반도체 발광 소자의 제조 방법.
  19. 제14항에 있어서, 상기 제1 격자변형 유도층 및 상기 제2 격자변형 유도층 중 적어도 어느 하나는 (AlxGa1-x)1-yInyP 물질을 포함하는 것을 특징으로 하는 적색 발광 반도체 발광 소자의 제조 방법.
  20. 제15항에 있어서, 상기 제1 고저항층 및 상기 제2 고저항층 중 적어도 어느 하나는 편석(segregation) 구조를 포함하는 것을 특징으로 하는 적색 발광 반도체 발광 소자의 제조 방법.
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