KR101725783B1 - 광추출효율 향상을 위한 전극을 구비한 발광 다이오드 소자 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 발광 다이오드 소자는 도전성 기판; 상기 도전성 기판 상에 배치된 금속 반사층; 상기 금속 반사층 상에 배치된 투명 절연층; 상기 투명 절연층에 형성된 복수의 관통홀의 하부에 배치된 n 오믹 콘택 플러그; 상기 관통홀의 상부에 배치된 n형 갈륨 아세나이드(GaAs) 플러그; 상기 투명 절연층 상에 배치된 n 클래딩 층; 상기 n 클래딩 층 상에 배치된 활성층; 상기 활성층 상에 배치된 p 클래딩 층; 상기 p 클래딩 층 상에 배치된 p형 GaP 창문층; 상기 p형 GaP 창문층 상에 배치된 p 오믹 콘택 패턴; 상기 p 오믹 콘택층 상에 배치된 투명 전도성 금속 산화막 패턴; 및 상기 투명 전도성 금속 산화막 상에 배치된 p 전극 패드를 포함한다.

Description

광추출효율 향상을 위한 전극을 구비한 발광 다이오드 소자{Light-Emitting Diode Having Transparent conductive electrodes to improve the light extraction efficiency}
본 발명은 발광다이오드에 관한 것이며, 보다 상세하게는 적색 또는 적외선 발광 다이오드의 광추출 효율 향상을 위한 AlGaInP(Aluminium gallium indium phosphide)에 기반한 발광다이오드(Light-Emitting Diode ; LED)에 관한 것이다.
투명전극 구조 설계에 관한 것이다.
적색 또는 적외선 LED는 일반적으로 에피탁시얼 층(epitaxial-layer)의 밴드갭이 작고, 전극에서의 광흡수량이 많아 광추출 효율이 낮다. 이러한 문제를 해결하기 위해 에피탁시얼 층의 두께를 감소시키거나 전극의 투과도를 높이는 기술들이 사용되었다.
적색 또는 적외선 LED는 크게 p-사이드 업(p-side up)과 n-사이드 업(n-side up )구조로 나뉜다. p-사이드 업(p-side up) 구조는 GaAs(Gallium arsenide) 기판 위에 에피탁시얼 층을 성장했을 때, p-형 에피탁시얼 면이 소자의 최상단부에 오는 구조이다. 그러나 GaAs 기판을 그대로 소자구조에 사용하면, 활성층에서 발생한 빛이 낮은 밴드갭을 가진 상기 GaAs 기판에 대부분 흡수되므로 광출력이 매우 낮다.
이러한 문제를 해결하기 위해 n-사이드 업 구조의 LED가 도입되었다. n-사이드 업 구조는 GaAs 기판에서의 광흡수를 줄이기 위하여 p-사이드 업 구조에서 GaAs 기판 부분을 습식 식각(wet-etching)으로 제거하고, n-형 에피탁시얼 층이 최상단부에 오도록 제작한 구조이다. 이 구조는 습식 식각(wet-etching)을 통해 GaAs 기판을 제거하고, 전체적인 에피탁시얼 층의 두께를 감소시킴으로서 활성층에서 발생한 빛의 흡수가 감소하여 광출력을 높일 수 있다.
그러나 이러한 n-사이드 업 구조의 LED는 발광소자 최상부층에 전류퍼짐층, 윈도우층(GaP, AlGaAs 등)이 존재하지 않는다. 따라서, 수평(lateral) 방향으로의 전류퍼짐 효과가 적어 역시 발광효율 개선에 한계가 있다. 이러한 문제를 해결하기 위해 p-사이드 업 ODR(Omni-Directional Reflectors) LED가 제안되었다. p-사이드 업 ODR LED는 발광소자 최상부층에 전류퍼짐층, 윈도우층이 존재하며, n형 반도체에 ODR이 접목된다. 또한, GaAs 기판 제거 기술이 도입되므로 기판에서의 광흡수 또한 없어 발광소자의 광출력이 높다. 이러한 p-사이드 업 ODR LED 최상부층에는 보통 금(Au) 계열의 금속전극이 도입된다. 그러나, 활성층에서 발생한 빛이 금속전극에 흡수되는 문제가 있다.
기존 적색 LED의 전극 물질은 p-사이드 업, n-사이드 업 구조에 상관없이 금 또는 금 합금(Au-alloy) 계열의 전극을 사용한다. 그러나 금 합금 계열의 전극은 적색 파장(600nm~700nm) 영역에서 85~88%정도의 낮은 반사도를 보이므로 전극에서의 광흡수가 많아 LED 소자의 전체적인 광효율이 낮다. 또한 열처리 과정에서 전극 내 물질 간 확산에 의한 물질혼합(inter-mixing)이 발생함으로서 반사전극의 반사도가 감소하고, LED 소자의 광추출 효율이 감소하는 문제점이 있다.
본 발명의 일 실시예에 따르면, p-사이드 업 ODR LED 최상부층에 오믹 콘택층/투명전극을 도입하여 전체적인 광출력을 향상시킬 수 있다.
본 발명의 해결하고자 하는 일 기술적 과제는 p 사이드 업 구조의 LED 의 상부 전극에 의한 광 손실을 개선하는 것이다.
본 발명의 해결하고자 하는 일 기술적 과제는 전극 패드의 하부에 얇은 오믹 전극 패턴/ 및 투명 전극 패턴을 제공하여 전류 퍼짐(Current spreading) 특성을 향상시킬 수 있다.
본 발명의 일 실시예에 따른 발광 다이오드 소자는 도전성 기판; 상기 도전성 기판 상에 배치된 금속 반사층; 상기 금속 반사층 상에 배치된 투명 절연층; 상기 투명 절연층에 형성된 복수의 관통홀의 하부에 배치된 n 오믹 콘택 플러그; 상기 관통홀의 상부에 배치된 n형 갈륨 아세나이드(GaAs) 플러그; 상기 투명 절연층 상에 배치된 n 클래딩 층; 상기 n 클래딩 층 상에 배치된 활성층; 상기 활성층 상에 배치된 p 클래딩 층; 상기 p 클래딩 층 상에 배치된 p형 GaP 창문층; 상기 p형 GaP 창문층 상에 배치된 p 오믹 콘택 패턴; 상기 p 오믹 콘택층 상에 배치된 투명 전도성 금속 산화막 패턴; 및 상기 투명 전도성 금속 산화막 상에 배치된 p 전극 패드를 포함한다.
본 발명의 일 실시예에 있어서, 상기 p 오믹 콘택 패턴의 두께는 20 nm 이하이고, 상기 p 오믹 콘택 패턴은 Au, AuBe, Ni, NiZn, NiBe, Pd, PdZn, 및 PdBe 중에서 적어도 하나를 포함하고, 상기 투명 전도성 금속 산화막 패턴은 ITO(Indium tin oxide), ZnO, AZO(Al-ZnO), GZO(Gallium-doped Zinc Oxide), 및 IGZO(In-Ga ZnO) 중에서 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 p 오믹 콘택 패턴은 10 nm의 Au이고, 상기 투명 전도성 금속 산화막 패턴은 40 nm의 ITO일 수 있다.
본 발명의 일 실시예에 있어서, 상기 p 오믹 콘택 패턴은 10 nm의 AuBe이고, 상기 투명 전도성 금속 산화막 패턴은 40 nm의 IGZO일 수 있다.
본 발명의 일 실시예에 있어서, 상기 n 클래딩 층은 차례로 적층된 n형 AlGaInP 층과 n형 AlInP층을 포함하고, 상기 p 클래딩 층은 차례로 적층된 p형 AlInP층과 p형 AlGaInP 층을 포함할 수 있다.
본 발명의 일 실시예에 따른 발광 다이오드 소자의 제조 방법은 GaAs 기판 상에 차례로 제1 n-GaAs층, n-GaInP층, 제2 n-GaAs층, n 클래딩층, 활성층, p 클래딩층, 및 p형 GaP 층을 적층하는 단계; 상기 p형 GaP 층 상에 p 오믹 콘택 패턴 및 투명 전도성 금속 산화막 패턴을 형성하는 단계; 상기 투명 전도성 금속 산화막 패턴 상에 p 전극 패드를 형성하는 단계; 상기 p 전극 패드 상에 임시 기판을 결합시킨 후, 상기 GaAs 기판, 상기 제1 n-GaAs층, 및 n-GaInP층을 제거하는 단계; 상기 제2 n-GaAs층을 패터닝하여 n형 갈륨 아세나이드(GaAs) 플러그를 형성하는 단계; 상기 n 클래딩층 및 상기 n형 갈륨 아세나이드(GaAs) 플러그 상에 투명 절연층을 형성하고 상기 투명 절연층을 패터닝하여 상기 n형 갈륨 아세나이드(GaAs) 플러그와 정렬된 n 오믹 콘택 플러그를 형성하는 단계; 상기 투명 절연층 및 상기 n 오믹 콘택 플러그 상에 금속 반사층을 형성하고 상기 금속 반사층 상에 도전성 기판을 부착하는 단계; 및 상기 임시 기판을 제거하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 p 오믹 콘택 패턴 및 투명 전도성 금속 산화막 패턴이 형성된 기판을 섭씨 300도 내지 섭씨 400도에서 열처리하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 p 오믹 콘택 패턴의 두께는 20 nm 이하이고, 상기 p 오믹 콘택 패턴은 Au, AuBe, Ni, NiZn, NiBe, Pd, PdZn, 및 PdBe 중에서 적어도 하나를 포함하고, 상기 투명 전도성 금속 산화막 패턴은 ITO(Indium tin oxide), ZnO, AZO(Al-ZnO), GZO(Gallium-doped Zinc Oxide), 및 IGZO(In-Ga ZnO) 중에서 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 p 오믹 콘택 패턴은 10 nm의 Au이고, 상기 투명 전도성 금속 산화막 패턴은 40 nm의 ITO일 수 있다.
본 발명의 일 실시예에 있어서, 상기 p 오믹 콘택 패턴은 10 nm의 AuBe이고, 상기 투명 전도성 금속 산화막 패턴은 40 nm의 IGZO일 수 있다.
본 발명의 일 실시예에 있어서, 상기 n 클래딩 층은 차례로 적층된 n형 AlGaInP 층과 n형 AlInP층을 포함하고, 상기 p 클래딩 층은 차례로 적층된 p형 AlInP층과 p형 AlGaInP 층을 포함할 수 있다.
본 발명의 일 실시예에 따르면, ITO, IGZO, AZO, GZO 등 적색 및 적외선 파장 영역에서 투과도가 높고, 면저항이 낮은 도전성 금속 산화물을 투명전극으로 적용하여, 금속전극을 사용했을 보다 높은 광추출 효율을 제공할 수 있다. 또한, 일반적인 금속전극보다 전류 퍼짐(current spreading) 특성을 향상시킴으로서 LED의 효율을 향상시킬 수 있다.
도 1a는 본 발명의 일 실시예에 따른 발광 다이오드 소자의 평면도이다.
도 1b는 도 1a의 A-A' 선을 따라 자른 단면도이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 발광 다이오드 소자의 제조 방법을 설명하는 단면도들이다.
도 3은 종래의 p 금속 전극(AuBe/Au)의 전압-전류 특성을 나타낸다.
도 4는 본 발명의 일 실시예에 따른 p 금속 전극(Au(10nm)/ITO(40nm))의 전압-전류 특성 및 파장에 따른 투과도를 나타낸다.
도 5는 본 발명의 일 실시예에 따른 p 금속 전극(AuBe(10nm)/IGZO(40nm))의 전압-전류 특성 및 파장에 따른 투과도를 나타낸다.
이하, 도면을 참조하여 본 발명을 실시하기 위한 구체적인 내용을 실시예에 기초하여 설명하도록 하며, 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다.
본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조, 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다.
또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신, 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는 적절하게 설명된다면 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다.
도 1a는 본 발명의 일 실시예에 따른 발광 다이오드 소자의 평면도이다.
도 1b는 도 1a의 A-A' 선을 따라 자른 단면도이다.
도 1a 및 도 1b를 참조하면, 상기 발광 다이오드 소자(100)는 도전성 기판(176); 상기 도전성 기판(176) 상에 배치된 금속 반사층(174); 상기 금속 반사층(174) 상에 배치된 투명 절연층(170); 상기 투명 절연층에 형성된 복수의 관통홀의 하부에 배치된 n 오믹 콘택 플러그(172); 상기 관통홀의 상부에 배치된 n형 갈륨 아세나이드(GaAs) 플러그(110); 상기 투명 절연층(170) 상에 배치된 n 클래딩 층(121); 상기 n 클래딩 층(121) 상에 배치된 활성층(126); 상기 활성층(126) 상에 배치된 p 클래딩 층(127); 상기 p 클래딩 층(127) 상에 배치된 p형 GaP 창문층(130); 상기 p형 GaP 창문층 상에 배치된 p 오믹 콘택 패턴(142); 상기 p 오믹 콘택층 상에 배치된 투명 전도성 금속 산화막 패턴(144); 및 상기 투명 전도성 금속 산화막 상에 배치된 p 전극 패드(150)를 포함한다.
상기 도전성 기판(176)은 도전성 실리콘 기판 또는 금속 기판일 수 있다. 상기 도전성 기판(176)은 소자의 하부 구조가 완성된 후, 본딩될 수 있다. 웨이퍼 결합층(미도시)은 상기 도전성 기판(176)과 상기 금속 반사층(174) 사이에 배치될 수 있다. 상기 웨이퍼 결합층은 Au/Sn 합금, 또는 Ni/Sn 합금, Sn이 포함된 다양한 합금 등 일 수 있다. 상기 웨이퍼 결합층(미도시)은 섭씨 200도 수준의 저온 열처리에 의하여 상기 도전성 기판과 본딩될 수 있다.
상기 금속 반사층(174)은 활성층에서 방출된 빛을 반사시킬 수 있다. 상기 금속 반사층(174)은 적색 및 적외선 영역에서 반사도가 높은 은(Ag) 또는 은 합금일 수 있다.
상기 투명 절연층(170)과 상기 n 오믹 콘택 플러그(172)는 ODR(Omni-Directional Reflectors) 구조를 제공할 수 있다. 상기 투명 절연층(170)은 실리콘 산화막 또는 불화마그네슘과 같은 저 굴절율을 가진 투명 유전체일 수 있다.
상기 n 오믹 콘택 플러그(172)는 상기 n형 갈륨 아세나이드(GaAs) 플러그(110)와 오믹 콘택을 제공할 수 있다. 또한, 상기 n 오믹 콘택 플러그(172)는 Au, AuGe(Gold Germanium)일 수 있다. 상기 n형 갈륨 아세나이드(GaAs) 플러그(110)는 밴드갭이 작아 활성층(126)에서 발생한 빛을 흡수할 수 있다. 이에 따라, 상기 n 오믹 콘택 플러그(172)는 상기 n형 갈륨 아세나이드(GaAs) 플러그(110)와 수직으로 정렬되어 최소화될 수 있다.
상기 n형 갈륨 아세나이드(GaAs) 플러그(110)는 고농도로 n형 불순물로 도핑될 수 있다. 상기 n형 갈륨 아세나이드(GaAs) 플러그(110)의 높이(또는 두께)는 약 50 nm 수준일 수 있다. 상기 n형 갈륨 아세나이드(GaAs) 플러그(110)의 상부면은 상기 투명 절연층(170)의 상부면과 일치할 수 있다.
상기 n 클래딩 층(121)은 상기 투명 절연층(170) 및 상기 n형 갈륨 아세나이드(GaAs) 플러그(110) 상에 배치될 수 있다. 상기 n 클대딩 층(121), 상기 활성층(126), 상기 p 클래딩 층(127)은 듀얼 헤테로 접합(Dual Hetero-Junction)을 제공할 수 있다. 상기 n 클래딩 층(121)은 차례로 적층된 n형 AlGaInP 층(122)과 n형 AlInP층(124)을 포함할 수 있다. 상기 n형 AlGaInP 층(122)은 상기 n형 갈륨 아세나이드(GaAs) 플러그(110) 상에 배치될 수 있다. 상기 n형 AlGaInP 층 및 상기 n형 AlInP층은 n형 불순물로 도핑될 수 있다. 상기 n형 AlInP층(124)은 상기 n형 AlGaInP 층(122) 상에 배치될 수 있다. 상기 n형 클래딩층(121)은 상기 활성층(126)의 밴드갭보다 큰 반도체층으로 전자나 홀을 구속하는 기능을 수행할 수 있다.
상기 활성층(126)은 상기 n 클래딩 층(121) 상에 배치되고 도핑되지 않은 진성 반도체층일 수 있다. 상기 활성층(126)은 AlGaInP 계열일 수 있다. 상기 활성층(126)은 도핑되지 않은 AlGaInP/AlGaInP의 다중 양자 우물(Multi-Quantum Well; MQW) 구조일 수 있다. 상기 활성층(126)은 적색 또는 적외선 대역의 광을 방출할 수 있다.
상기 p 클래딩 층(127)은 상기 활성층(126) 상에 배치될 수 있다. 상기 p 클래딩 층(127)은 차례로 적층된 p형 AlInP층(128)과 p형 AlGaInP 층(129)을 포함할 수 있다. 상기 p 클래딩 층(127)은 전자 또는 홀의 구속층으로 기능할 수 있다. 상기 p형 AlInP층과 p형 AlGaInP 층은 p형 불순물로 도핑될 수 있다.
상기 p형 GaP 창문층(130)은 상기 p 클래딩 층(127) 상에 배치될 수 있다. 상기 p형 GaP 창문층(130)은 p형 불순물로 도핑된 GaP 층일 수 있다. 상기 p형 GaP 창문층(130)은 차례로 적층된 마그네슘(Mg)으로 도핑된 수 마이크로미터 두께의 저농도 층과 카본으로 도핑된 수백 nm 두께의 고농도 층을 포함할 수 있다. 상기 p형 GaP 창문층(130)은 전류 퍼짐층으로 동작할 수 있다. 상기 p형 GaP 창문층(130)은 하부의 AlGaInP 층(129)과 격자 부정합을 야기할 수 있다. 따라서, 상기 p형 GaP 창문층(130)은 충분한 두께를 유지하여 상기 격자 부정합에 의한 효과를 감쇄시킬 수 있다. 상기 p형 GaP 창문층(130)의 상부면은 충분한 표면 거칠기를 가질 수 있다. 이에 따라, 상기 표면 거칠기는 광추출 효율을 증가시킬 수 있다.
상기 p 오믹 콘택 패턴(142)은 상기 p형 GaP 창문층(130)에 배치될 수 있다. 상기 상기 p 오믹 콘택 패턴(142)은 상기 p형 GaP 창문층(130)과 오믹 접합을 수행할 수 있다. 상기 투명 전도성 금속 산화막 패턴(144)은 상기 p 오믹 콘택 패턴(144)과 수직으로 정렬되고, 상기 p 오믹 콘택 패턴 및 상기 투명 전도성 금속 산화막 패턴은 전류 퍼짐 효과를 제공하고, 낮은 저항과 높은 투과율을 제공하는 전극으로 동작할 수 있다. 상기 p 오믹 콘택 패턴(142)의 두께는 20 nm 이하이고, 상기 p 오믹 콘택 패턴(142)은 Au, AuBe, Ni, NiZn, NiBe, Pd, PdZn, 및 PdBe 중에서 적어도 하나를 포함할 수 있다. 상기 p 오믹 콘택 패턴(142)이 형성된 후, 섭씨 300 도 내지 섭씨 400도의 열처리가 수행될 수 있다. 이러한 열처리는 접촉 저항을 감소시키고 투과도를 증가시킬 수 있다. 이러한 저온 열처리는 도전성 기판의 손상을 최소화할 수 있다. 상기 p 오믹 콘택 패턴(142)은 4.8 eV 이상의 일함수(work function)을 가지는 금속 또는 금속합금일 수 있다.
상기 투명 전도성 금속 산화막 패턴(144)은 ITO(Indium tin oxide), ZnO, AZO(Al-ZnO), GZO(Gallium-doped Zinc Oxide), 및 IGZO(In-Ga ZnO) 중에서 적어도 하나를 포함할 수 있다. 상기 투명 전도성 금속 산화막 패턴(144)의 두께는 10nm 내지 100 nm 일 수 있다. 상기 투명 전도성 금속 산화막 패턴의 굴절률은 상기 p형 GaP 창문층의 굴절률보다 작은 물질로 선정될 수 있다. 이에 따라, 상기 p형 GaP 창문층와 공기 사이의 큰 굴절률 차이를 완화함으로서 전반사(total internal reflection)가 억제될 수 있다. 이를 통해 전체적인 LED의 광추출 효율을 높인다. 상기 투명 전도성 금속 산화막 패턴은 점차적으로 굴절률이 감소하는 다층 구조를 가질 수 있다.
구체적으로, 상기 p 오믹 콘택 패턴(142)은 10 nm의 Au이고, 상기 투명 전도성 금속 산화막 패턴(144)은 40 nm의 ITO일 수 있다. Au(10nm)/ITO(40nm) 전극은 섭씨 400도 ~ 섭씨 500도 온도로 열처리 했을 때, 600nm ~ 650nm 영역(Red light)에서 90% 이상의 투과도를 보인다. 또한 Au(10nm)/ITO(40nm) 전극은 상기 p형 GaP 창문층과 오믹 접합 특성을 보이며, 낮은 접촉저항 특성을 갖는다.
상기 p 오믹 콘택 패턴(142)은 10 nm의 AuBe이고, 상기 투명 전도성 금속 산화막 패턴(144)은 40 nm의 IGZO일 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 p 오믹 콘택 패턴(142) 및 상기 투명 전도성 금속 산화막 패턴(144)은 상기 p형 GaP 창문층(130)의 전 영역을 덮도록 연장될 수 있다.
상기 p 전극 패드(150)는 상기 투명 전도성 금속 산화막 패턴(144) 상에 배치되고, 상기 p 전극 패드(150)는 상기 투명 전도성 금속 산화막 패턴보다 작은 면적을 가지며, 금(Au)으로 형성될 수 있다. 이에 따라, 상기 p 전극 패드의 면적을 최소화하여 상기 p 전극 패드에 의한 광 흡수를 최소화할 수 있다.
본 발명의 일 실시예에 따른 발광 다이오드 소자의 제조 방법은 GaAs 기판(102) 상에 차례로 제1 n-GaAs층(104), n-GaInP층(106), 제2 n-GaAs층(110a), n 클래딩층(121), 활성층(126), p 클래딩층(127), 및 p형 GaP 층(130)을 적층하는 단계; 상기 p형 GaP 층(130) 상에 p 오믹 콘택 패턴(142) 및 투명 전도성 금속 산화막 패턴(144)을 형성하는 단계; 상기 투명 전도성 금속 산화막 패턴 상에 p 전극 패드(150)를 형성하는 단계; 상기 p 전극 패드(150) 상에 임시 기판(160)을 결합시킨 후, 상기 GaAs 기판(102), 상기 제1 n-GaAs층(104), 및 n-GaInP층(106)을 제거하는 단계; 상기 제2 n-GaAs층(110a)을 패터닝하여 n형 갈륨 아세나이드(GaAs) 플러그(110)를 형성하는 단계; 상기 n 클래딩층 및 상기 n형 갈륨 아세나이드(GaAs) 플러그 상에 투명 절연층(170)을 형성하고 상기 투명 절연층을 패터닝하여 상기 n형 갈륨 아세나이드(GaAs) 플러그와 정렬된 n 오믹 콘택 플러그(172)를 형성하는 단계; 상기 투명 절연층 및 상기 n 오믹 콘택 플러그 상에 금속 반사층(174)을 형성하고 상기 금속 반사층 상에 도전성 기판(176)을 부착하는 단계; 및 상기 임시 기판(160)을 제거하는 단계를 포함한다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 발광 다이오드 소자의 제조 방법을 설명하는 단면도들이다.
도 2a를 참조하면, GaAs 기판(102) 상에 차례로 제1 n-GaAs층(104), n-GaInP층(106), 제2 n-GaAs층(110a), n 클래딩층(121), 활성층(126), p 클래딩층(127), 및 p형 GaP 층(130)을 적층한다.
상기 제1 n-GaAs층(104), n-GaInP층(106), 제2 n-GaAs층(110a), n 클래딩층(121), 활성층(126), 및 p 클래딩층(127)은 유기금속 화학기상 증착법(MOCVD)으로 엑피탁시얼 층으로 성장될 수 있다. 상기 n 클래딩층(121)은 차례로 적층된 n형 AlGaInP 층(122)과 n형 AlInP층(124)을 포함할 수 있다. 상기 p 클래딩층(127)은 차례로 적층된 p형 AlInP층(128)과 p형 AlGaInP 층(129)을 포함할 수 있다. 상기 p형 GaP 층(130)은 유기금속 화학기상 증착법(MOCVD)으로 성장될 수 있다. 제2 n-GaAs층(110a)은 n형 불순물로 도핑된 고농도 GaAs층일 수 있다. 상기 활성층(126)은 도핑되지 않은 AlGaInP/AlGaInP의 다중 양자 우물(Multi-Quantum Well; MQW) 구조일 수 있다.
이어서, 상기 p형 GaP 층(130) 상에 p 오믹 콘택 패턴(142) 및 투명 전도성 금속 산화막 패턴(144)을 형성할 수 있다. 상기 p 오믹 콘택 패턴 및 투명 전도성 금속 산화막 패턴은 리프트-오프 공정에 의하여 수행될 수 있다. 구체적으로, 상기 p 오믹 콘택 패턴 및 투명 전도성 금속 산화막 패턴이 형성될 위치에 형성된 개구부를 가진 포토레지스트 마스크가 상기 p형 GaP 층(130) 상에 형성된다. 상기 포토레지스트 마스크 상에 p 오믹 콘택 패턴(142)을 구성하는 Au, AuBe, Ni, NiZn, NiBe, Pd, PdZn, 및 PdBe 중에서 적어도 하나의 물질을 증착한다. 이어서, 투명 전도성 금속 산화막 패턴(144)을 구성하는 ITO(Indium tin oxide), ZnO, AZO(Al-ZnO), GZO(Gallium-doped Zinc Oxide), 및 IGZO(In-Ga ZnO) 중에서 적어도 물질을 증착한다. 이어서, 상기 포토레지스트 마스크를 제거한다.
상기 p 오믹 콘택 패턴(142)의 두께는 20 nm 이하이고, 상기 p 오믹 콘택 패턴은 Au, AuBe, Ni, NiZn, NiBe, Pd, PdZn, 및 PdBe 중에서 적어도 하나를 포함할 수 있다. 상기 투명 전도성 금속 산화막 패턴(144)은 ITO(Indium tin oxide), ZnO, AZO(Al-ZnO), GZO(Gallium-doped Zinc Oxide), 및 IGZO(In-Ga ZnO) 중에서 적어도 하나를 포함할 수 있다. 상기 p 오믹 콘택 패턴(142)은 10 nm의 Au이고, 상기 투명 전도성 금속 산화막 패턴(144)은 40 nm의 ITO일 수 있다. 상기 p 오믹 콘택 패턴(142)은 10 nm의 AuBe이고, 상기 투명 전도성 금속 산화막 패턴(144)은 40 nm의 IGZO일 수 있다.
이어서, 상기 p 오믹 콘택 패턴(142) 및 투명 전도성 금속 산화막 패턴(144)이 형성된 기판을 섭씨 300도 내지 섭씨 400도에서 열처리할 수 있다. 상기 열처리는 접촉 저항을 감소시키고 투과도를 증가시킬 수 있다.
이어서, 리프트 오프 공정을 사용하여 상기 투명 전도성 금속 산화막 패턴(144) 상에 p 전극 패드(150)를 형성한다. 상기 p전극 패드는 금 박막일 수 있다.
이어서, 상기 p 전극 패드(150) 상에 임시 기판(160)을 결합시킨다. 상기 임시 기판(160)을 상기 p전극 패드가 형성된 상기 GaAs 기판 상에 접합한다. 상기 임시 기판은 사파이어 기판일 수 있다. 상기 임시 기판은 상기 GaAs 기판과 접착제에 의하여 본딩될 수 있다.
도 2b를 참조하면, 상기 GaAs 기판(102), 상기 제1 n-GaAs층(104), 및 n-GaInP층(106)을 제거한다. 상기 GaAs 기판, 상기 제1 n-GaAs층, 및 n-GaInP층은 습식 식각에 의하여 제거된다. 상기 n-GaInP층(106)은 식각 저지층으로 동작할 수 있다.
도 2c를 참조하면, 상기 제2 n-GaAs층(110a)을 패터닝하여 n형 갈륨 아세나이드(GaAs) 플러그(110)를 형성한다. 상기 n형 갈륨 아세나이드(GaAs) 플러그는 주기적으로 2차원적으로 배열된 필라(pillar) 구조 또는 아일랜드 형태일 수 있다.
도 2d를 참조하면, 상기 n 클래딩층(121) 및 상기 n형 갈륨 아세나이드(GaAs) 플러그(110) 상에 투명 절연층(170)을 형성하고 상기 투명 절연층(170)을 패터닝하여 상기 n형 갈륨 아세나이드(GaAs) 플러그(110)와 정렬된 n 오믹 콘택 플러그(172)를 형성한다. 구체적으로, 상기 n 클래딩층 및 상기 n형 갈륨 아세나이드(GaAs) 플러그 상에 투명 절연층이 증착된다. 상기 투명 절연층(170)은 저굴절률을 가진 실리콘 산화막 또는 불화 마그네슘막일 수 있다. 상기 투명 절연층 상에 포토 마스크 패턴이 형성될 수 있다. 상기 포토 마스크를 식각 마스크로 하여 상기 투명 절연층을 패터닝하여 상기 n형 갈륨 아세나이드(GaAs) 플러그를 노출시킬 수 있다. 노출된 n형 갈륨 아세나이드(GaAs) 플러그 상에 n 오믹 콘택 플러그 물질을 증착할 수 있다. 상기 n 오믹 콘택 플러그 물질은 금(Au), 또는 AuGe일 수 있다. 이어서, 상기 포토 마스크를 제거하여 상기 n 오믹 콘택 플러그를 형성할 수 있다.
도 2e를 참조하면, 상기 투명 절연층(170) 및 상기 n 오믹 콘택 플러그(172) 상에 금속 반사층(174)을 형성하고 상기 금속 반사층(174) 상에 도전성 기판(176)을 부착할 수 있다. 구체적으로, 상기 n 오믹 콘택 플러그가 형성된 기판 상에 금속 반사막(174)을 형성할 수 있다. 상기 금속 반사막은 은(Ag) 또는 은 합금일 수 있다.
이어서, 웨이퍼 결합층이 증착될 수 있다. 상기 웨이퍼 결합층은 Au/Sn 합금, 또는 Ni/Sn 합금, Sn이 포함된 다양한 합금 등 일 수 있다. 상기 웨이퍼 결합층 상에 도전성 기판이 배치될 수 있다. 섭씨 200도 수준의 열처리는 상기 도전성 기판을 상기 임피 기판(160)과 결합시킬 수 있다.
도 2f를 참조하면, 상기 임시 기판(160)을 제거한다. 상기 임시 기판은 유기 용매에 의하여 제거될 수 있다.
다시, 도 1b를 참조하면, 포토 마스크를 사용하여 p형 GaP 층(130), p 클래딩층(127), 활성층(126), n 클래딩층(121), 및 투명 절연층(170)을 식각하여 소자들을 분리한다. 이어서, p형 GaP 층,(130) p 클래딩층(127), 활성층(126), n 클래딩층(121), 및 투명 절연층(170)의 측벽을 덮도록 보호층(180)을 형성한다.
본 발명의 일 실시예에 따르면, p 사이드 업 구조의 AlGaInP 기반 LED에서 ITO, IGZO, AZO, GZO 등 적색 및/또는 적외선 파장 영역에서 투과도가 높고, 면저항이 낮은 물질을 전극으로 사용할 수 있다. 종래의 금속전극에 비하여, 금속 전극에서 흡수되거나 반사되어 기판에 재흡수되는 빛이 감소함에 따라, 광 추출효율이 증가할 수 있다. 투명전극의 굴절률은 전류 퍼짐층으로 동작하는 GaP 물질보다 굴절률보다 작을 수 있다. 이에 따라, LED와 공기 사이의 큰 굴절률 차이를 완화함으로서, 전반사에 의한 광 손실을 억제하여, LED의 광추출 효율이 상승될 수 있다.
도 3은 종래의 p 금속 전극(AuBe/Au)의 전압-전류 특성을 나타낸다.
도 3을 참조하면, GaP층과 p 금속 전극(AuBe(130nm)/Au(100nm))의 전압-전류 특성을 나타낸다. 높은 저항 특성을 보인다.
이 구조에서, 적색 파장 영역에서 투과도는 영이다.
도 4는 본 발명의 일 실시예에 따른 p 금속 전극(Au(10nm)/ITO(40nm))의 전압-전류 특성 및 파장에 따른 투과도를 나타낸다.
도 4를 참조하면, 낮은 저항 특성을 보인다. 접촉 저항(specific contact resistance)은 열처리 없는 경우 1.2 x 10-3 (Ωcm2)이고, 300도 열처리 한 경우 6.5 x 10-4 (Ωcm2)이고, 400도 열처한 경우 4.4 x 10-4 (Ωcm2)이다. 투과율은 열처리 없는 경우 88.7%이고, 300도 열처리 한 경우 90.3 %이고, 400도 열처한 경우 92.4 %이다.
도 5는 본 발명의 일 실시예에 따른 p 금속 전극(AuBe(10nm)/IGZO(40nm))의 전압-전류 특성 및 파장에 따른 투과도를 나타낸다.
도 5를 참조하면, 낮은 저항 특성을 보인다. 접촉 저항(specific contact resistance)은 열처리 없는 경우 6.0 x 10-4 (Ωcm2)이고, 300도 열처리 한 경우 2.1 x 10-4 (Ωcm2)이고, 400도 열처한 경우 2.2 x 10-4 (Ωcm2)이다. 투과율은 열처리 없는 경우 84.5%이고, 300도 열처리 한 경우 91.6 %이고, 400도 열처한 경우 91.4 %이다.
도전성 금속 산화물과 p형 반도체(GaP) 사이의 높은 접촉저항 문제를 해결하기 위해, Au, AuBe, AuGe, Ni, Pdl 등 p형 반도체와 오믹을 형성하는 금속층을 도전성 금속 산화물과 p형 반도체 사이에 삽입한다. 구체적으로, p-GaP 창문층 상에 Au/ITO 투명전극을 도입했다. Au(약 10nm)/ITO(약 40nm) 전극은 400~500도 온도로 열처리 했을 때, 600~650nm 영역(Red light)에서 90%이상의 투과도를 보인다. 또한 Au/ITO 투명전극은 p-GaP 창문층와 오믹특성을 보이며 낮은 접촉저항 특성을 갖는다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시 예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서 본 발명의 사상은 설명된 실시 예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
100: 발광 다이오드 소자
110: n형 갈륨 아세나이드(GaAs) 플러그
121: n 클래딩 층
126: 활성층
127: p 클래딩 층
130: p형 GaP 창문층
142: p 오믹 콘택 패턴
144:투명 전도성 금속 산화막 패턴
150: p 전극 패드

Claims (11)

  1. 도전성 기판;
    상기 도전성 기판 상에 배치된 금속 반사층;
    상기 금속 반사층 상에 배치된 투명 절연층;
    상기 투명 절연층에 형성된 복수의 관통홀의 하부에 배치된 n 오믹 콘택 플러그;
    상기 관통홀의 상부에 배치된 n형 갈륨 아세나이드(GaAs) 플러그;
    상기 투명 절연층 상에 배치된 n 클래딩 층;
    상기 n 클래딩 층 상에 배치된 활성층;
    상기 활성층 상에 배치된 p 클래딩 층;
    상기 p 클래딩 층 상에 배치된 p형 GaP 창문층;
    상기 p형 GaP 창문층 상에 배치된 p 오믹 콘택 패턴;
    상기 p 오믹 콘택 패턴 상에 배치된 투명 전도성 금속 산화막 패턴; 및
    상기 투명 전도성 금속 산화막 패턴 상에 배치된 p 전극 패드를 포함하는 것을 특징으로 하는 발광다이오드 소자.
  2. 제1 항에 있어서,
    상기 p 오믹 콘택 패턴의 두께는 20 nm 이하이고,
    상기 p 오믹 콘택 패턴은 Au, AuBe, Ni, NiZn, NiBe, Pd, PdZn, 및 PdBe 중에서 적어도 하나를 포함하고,
    상기 투명 전도성 금속 산화막 패턴은 ITO(Indium tin oxide), ZnO, AZO(Al-ZnO), GZO(Gallium-doped Zinc Oxide), 및 IGZO(In-Ga ZnO) 중에서 적어도 하나를 포함하는 것을 특징으로 하는 발광다이오드 소자.
  3. 제1 항에 있어서,
    상기 p 오믹 콘택 패턴은 10 nm의 Au이고,
    상기 투명 전도성 금속 산화막 패턴은 40 nm의 ITO인 것을 특징으로 하는 발광 다이오드 소자.
  4. 제1 항에 있어서,
    상기 p 오믹 콘택 패턴은 10 nm의 AuBe이고,
    상기 투명 전도성 금속 산화막 패턴은 40 nm의 IGZO인 것을 특징으로 하는 발광 다이오드 소자.
  5. 제1 항에 있어서,
    상기 n 클래딩 층은 차례로 적층된 n형 AlGaInP 층과 n형 AlInP층을 포함하고,
    상기 p 클래딩 층은 차례로 적층된 p형 AlInP층과 p형 AlGaInP 층을 포함하는 것을 특징으로 하는 발광 다이오드 소자.
  6. GaAs 기판 상에 차례로 제1 n-GaAs층, n-GaInP층, 제2 n-GaAs층, n 클래딩층, 활성층, p 클래딩층, 및 p형 GaP 층을 적층하는 단계;
    상기 p형 GaP 층 상에 p 오믹 콘택 패턴 및 투명 전도성 금속 산화막 패턴을 형성하는 단계;
    상기 투명 전도성 금속 산화막 패턴 상에 p 전극 패드를 형성하는 단계;
    상기 p 전극 패드 상에 임시 기판을 결합시킨 후, 상기 GaAs 기판, 상기 제1 n-GaAs층, 및 n-GaInP층을 제거하는 단계;
    상기 제2 n-GaAs층을 패터닝하여 n형 갈륨 아세나이드(GaAs) 플러그를 형성하는 단계;
    상기 n 클래딩층 및 상기 n형 갈륨 아세나이드(GaAs) 플러그 상에 투명 절연층을 형성하고 상기 투명 절연층을 패터닝하여 상기 n형 갈륨 아세나이드(GaAs) 플러그와 정렬된 n 오믹 콘택 플러그를 형성하는 단계;
    상기 투명 절연층 및 상기 n 오믹 콘택 플러그 상에 금속 반사층을 형성하고 상기 금속 반사층 상에 도전성 기판을 부착하는 단계; 및
    상기 임시 기판을 제거하는 단계를 포함하는 것을 특징으로 하는 발광 다이오드 소자의 제조 방법.
  7. 제6 항에 있어서,
    상기 p 오믹 콘택 패턴 및 투명 전도성 금속 산화막 패턴이 형성된 기판을 섭씨 300도 내지 섭씨 400도에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 발광 다이오드 소자의 제조 방법.
  8. 제6 항에 있어서,
    상기 p 오믹 콘택 패턴의 두께는 20 nm 이하이고,
    상기 p 오믹 콘택 패턴은 Au, AuBe, Ni, NiZn, NiBe, Pd, PdZn, 및 PdBe 중에서 적어도 하나를 포함하고,
    상기 투명 전도성 금속 산화막 패턴은 ITO(Indium tin oxide), ZnO, AZO(Al-ZnO), GZO(Gallium-doped Zinc Oxide), 및 IGZO(In-Ga ZnO) 중에서 적어도 하나를 포함하는 것을 특징으로 하는 발광 다이오드 소자의 제조 방법.
  9. 제6 항에 있어서,
    상기 p 오믹 콘택 패턴은 10 nm의 Au이고,
    상기 투명 전도성 금속 산화막 패턴은 40 nm의 ITO인 것을 특징으로 하는 발광 다이오드 소자의 제조 방법.
  10. 제6 항에 있어서,
    상기 p 오믹 콘택 패턴은 10 nm의 AuBe이고,
    상기 투명 전도성 금속 산화막 패턴은 40 nm의 IGZO인 것을 특징으로 하는 발광 다이오드 소자의 제조 방법.
  11. 제6 항에 있어서,
    상기 n 클래딩 층은 차례로 적층된 n형 AlGaInP 층과 n형 AlInP층을 포함하고,
    상기 p 클래딩 층은 차례로 적층된 p형 AlInP층과 p형 AlGaInP 층을 포함하는 것을 특징으로 하는 발광 다이오드 소자의 제조 방법.
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