CN111863606A - 一种抗辐射功率晶体管及其制备方法 - Google Patents

一种抗辐射功率晶体管及其制备方法 Download PDF

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Abstract

本发明提供了一种抗辐射功率晶体管及其制备方法。所述制备方法包括:提供衬底,并在所述衬底上形成外延层;向所述外延层内注入碳离子,以在所述外延层底部形成碳离子注入层;在所述外延层顶部两侧形成基区,并向所述基区内多次注入第一杂质粒子,在所述基区内形成具有浓度梯度的杂质注入区。本发明通过碳离子注入层可形成有效的抗辐射隔离区,并形成碳氧/碳碳络合物及碳化硅结构层等,有助于提升晶体管抗辐射能力。同时,通过高浓度区域阻挡载流子被复合掉,低浓度区域保证晶体管自身性能,且浓度梯度的形成会产生势垒,进一步影响载流子的传输过程,减少基区损伤区域,提升晶体管的抗辐射能力,同时又能够保证晶体管本身的性能。

Description

一种抗辐射功率晶体管及其制备方法
技术领域
本发明涉及电子器件技术领域,具体而言,涉及一种抗辐射功率晶体管及其制备方法。
背景技术
与微电子工业广泛采用的金属-氧化物-半导体(Metal Oxide Semiconductor,MOS)晶体管相比,双极晶体管(Bipolar Junction Transistor,BJT)具有良好的电流驱动能力、噪声特性、线性度及优良的匹配特性等优点,在模拟电路、混合集成电路和双极互补金属-氧化物-半导体(Bipolar Complementary MOS,BiCMOS)电路等多种电子电路中有重要的应用。
双极晶体管是微电子系统重要的组成部分,在空间辐射环境作用下,晶体管会产生多种复杂的辐射损伤效应,如电离效应、位移效应、电离/位移协同效应等。如何有效地提高辐射环境中晶体管的抗辐射损伤能力一直备受关注,抗辐射晶体管的技术要求高、结构与工艺优化的难度大,且在提高晶体管抗辐射能力的同时还要确保晶体管自身的高性能,这都使之成为长期难以攻克的技术难题。
发明内容
本发明解决的问题是如何有效提高辐射环境中晶体管的抗辐射能力,且保证晶体管自身的高性能指标。
为解决上述问题中的至少一个方面,本发明提供一种抗辐射功率晶体管的制备方法,包括:
提供衬底,并在所述衬底上形成外延层;
向所述外延层内注入碳离子,以在所述外延层底部形成碳离子注入层;
在所述外延层顶部两侧形成基区,并向所述基区内多次注入第一杂质粒子,在所述基区内形成具有浓度梯度的杂质注入区。
较佳地,所述第一杂质粒子的注入浓度与注入深度之间的关系为负相关。
较佳地,所述碳离子的注入能量为8MeV-108MeV,注入剂量为1e18cm-2-1e20 cm-2
较佳地,向所述基区内注入所述第一杂质粒子的次数为2次。
较佳地,第一次向所述基区中注入所述一次杂质粒子的注入深度为0.1μm-1μm,注入浓度为1e18cm-3-1e19cm-3,第二次向所述基区中注入所述第一杂质粒子的注入深度为0.001μm-0.08μm,注入浓度为1e19cm-3-1e20cm-3
较佳地,第一次向所述基区中注入所述一次杂质粒子的注入深度为0.01μm-4μm,注入浓度为1e18cm-3-1e20cm-3,第二次向所述基区中注入所述第一杂质粒子的注入深度为0.001μm-1μm,注入浓度为1e18cm-3-1e20cm-3
较佳地,还包括:在所述外延层顶部中间位置形成发射区,并向所述发射区内注入第二杂质粒子。
较佳地,所述第一杂质粒子的类型为N型杂质粒子和P型杂质粒子中的一种,所述第二杂质粒子的类型为所述N型杂质粒子和所述P型杂质粒子中的另外一种,所述N型杂质粒子包括氮、磷、砷和锑中的一种,所述P型杂质粒子包括硼、铝、镓和铟中的一种。
较佳地,向所述发射区内注入所述第二杂质粒子的注入深度为0.1μm-2μm,注入浓度为1e18cm-3-1e20cm-3;或者向所述发射区内注入所述第二杂质粒子的注入深度为0.01μm-1μm,注入浓度为1e18cm-3-1e20cm-3
本发明提供的抗辐射功率晶体管的制备方法相比现有技术具有的有益效果如下:
本发明向硅衬底外延层内注入碳离子,在外延层底部形成一层碳离子注入层,以及向基区内多次注入第一杂质粒子,在基区内形成具有浓度梯度的杂质注入区,通过碳离子注入层可以形成有效的抗辐射隔离区,且碳离子与硅外延层中的含有的杂质氧、碳等形成碳氧络合物、碳碳络合物,并形成碳化硅结构层,有助于提升晶体管抗辐射能力,同时,通过高浓度区域阻挡载流子被复合掉,低浓度区域保证晶体管自身性能,且浓度梯度的形成会产生势垒,进一步影响载流子的传输过程,降低其被复合掉的几率,从而有效地减缓了辐射环境下复合电流的增加,减少基区损伤区域,提升晶体管的抗辐射能力,达到减缓晶体管辐射损伤的目的,同时又能够保证晶体管本身的性能。
本发明还提供一种抗辐射功率晶体管,采用如上所述的抗辐射功率晶体管的制备方法制成。
本发明提供的抗辐射功率晶体管相比现有技术具有的有益效果与抗辐射功率晶体管的制备方法相同,在此不再赘述。
附图说明
图1为本发明实施例中抗辐射大功率晶体管制备时的衬底及外延层截面结构示意图;
图2为本发明实施例中抗辐射大功率晶体管制备时进行碳离子注入层的截面结构示意图;
图3为本发明实施例中抗辐射大功率晶体管制备时进行一次氧化处理的截面结构示意图;
图4为本发明实施例中抗辐射大功率晶体管制备时进行一次光刻处理的截面结构示意图;
图5为本发明实施例中抗辐射大功率晶体管制备时向基区内进行一次第一杂质粒子注入的截面结构示意图;
图6为本发明实施例中抗辐射大功率晶体管制备时进行二次氧化处理的截面结构示意图;
图7为本发明实施例中抗辐射大功率晶体管制备时进行二次光刻处理的截面结构示意图;
图8为本发明实施例中抗辐射大功率晶体管制备时向基区内进行二次第一杂质粒子注入的截面结构示意图;
图9为本发明实施例中抗辐射大功率晶体管制备时进行三次氧化处理的截面结构示意图;
图10为本发明实施例中抗辐射大功率晶体管制备时进行三次光刻处理的截面结构示意图;
图11为本发明实施例中抗辐射大功率晶体管制备时向发射区内进行第二杂质粒子注入的截面结构示意图;
图12为本发明实施例中抗辐射大功率晶体管制备时进行四次氧化处理的截面结构示意图;
图13为本发明实施例中抗辐射大功率晶体管制备时进行四次光刻处理的截面结构示意图;
图14为本发明实施例中抗辐射大功率晶体管制备时形成基极、发射极和集电极的截面结构示意图;
图15为本发明实施例1与对比例1制得的晶体管的电流增益倒数的变化量随辐照剂量的变化曲线。
具体实施方式
为使本发明的上述目的、特征和优点能够更为明显易懂,下面结合附图对本发明的具体实施例做详细的说明。
本发明实施例提供一种抗辐射功率晶体管的制备方法,包括:
步骤1,提供衬底,并在衬底上形成外延层;
步骤2,向外延层内注入碳离子,以在外延层底部形成碳离子注入层;
步骤3,在外延层上形成基区,并向基区内多次注入第一杂质粒子,在基区内形成具有浓度梯度的杂质注入区。
其中,第一杂质粒子可以为N型五族杂质粒子,也可以为P型三族杂质粒子。N型五族杂质粒子包括氮、磷、砷和锑等中的一种,P型三族杂质粒子包括硼、铝、镓和铟等中的一种。应当理解的是,每次注入第一杂质粒子之前均需暴露出基区后再进行第一杂质粒子的注入。
基区的形成可以采用光刻的方式或者扩散的方式。其中一种实施方式中,对外延层远离衬底的表面进行氧化处理和光刻处理,在外延层顶部两侧刻蚀出基区位置,每次注入第一杂质粒子前均进行氧化处理及光刻处理,刻蚀出基区位置后再进行第一杂质粒子的注入。另外一种实施方式中,采用扩散方式形成基区,扩散气氛为氮气,扩散温度为600℃-1000℃,扩散时间为5min-50min。
在辐射环境作用下,晶体管会产生多种复杂的辐射损失效应,造成晶体管性能损伤和退化。晶体管的性能退化主要源于基区损伤,尤其是基区的基极电流的增加导致其性能退化严重。基极电流主要包括载流子在发射结耗尽区产生的复合电流IB1、从基区至发射区的反注入载流子产生的电流IB2以及中性基区产生的复合电流IB3。对于未被辐照的晶体管而言,基极电流主要由IB2组成,而在辐射条件下,晶体管基极电流中的IB1和IB3增加,即载流子被不断复合掉,复合电流增加,从而造成电流增益的减小。
本实施例中,通过向基区注入第一杂质粒子,且是多次注入,由此在基区内形成具有浓度梯度的杂质注入区,即形成具有浓度差的多个区域。浓度梯度的形成,一方面高浓度区域可以阻挡载流子被复合掉,且高浓度区域即使对晶体管性能产生不良影响,也仅是在某些区域,而低浓度区域能够保证晶体管自身性能。另一方面,各区域间具的浓度差会产生一定的势垒,势垒的产生进一步影响载流子的传输过程,降低其被复合掉的几率。由此,通过向基区中多次注入第一杂质粒子,有效地减缓了辐射环境下复合电流的增加,即减缓IB1和IB3的增加,有效减少基区损伤区域,从而提升晶体管的抗辐射能力,达到减缓晶体管辐射损伤的目的,同时又能够保证晶体管本身的性能。
另外,由于目前在空间环境和核辐射中应用的双极晶体管主要还是基于硅基技术,本发明的发明人在试验中发现,在形成基区及向基区内注入杂质粒子之前,向硅衬底外延层内注入碳离子,在外延层底部形成一层碳离子注入层,对提升晶体管的抗辐射能力具有显著效果。分析原因可能是,一方面,碳离子注入层可以形成有效的抗辐射隔离区,增大晶体管的使用电压;另一方面,碳离子可能会与硅外延层中的含有的杂质氧、碳等形成碳氧络合物、碳碳络合物,从而提高晶体管的抗辐射能力;再一方面还可能会形成具有平衡电荷、抗辐射加固和导热功能的碳化硅结构层;另外,由于碳本结构的特殊性,在合适的高能粒子辐照下,可能会被辐照成碳纳米管材料的半导体,这些都对提高晶体管抗辐射能力具有积极作用。
需要说明的是,杂质注入区内第一杂质粒子浓度自靠近衬底一侧向远离衬底一侧可以为梯度下降,也可以为梯度上升,这主要与后一次注入相对于前一次注入的第一杂质粒子的位置和浓度有关。
优选地,向基区中注入第一杂质粒子时,注入第一杂质粒子的浓度与深度的关系为负相关。即向基区中注入的第一杂质粒子,其注入浓度较大时,注入深度较小,而注入浓度较小时,注入深度较大,也即高浓度第一杂质粒子注入的区域较薄,低浓度第一杂质粒子注入的区域较厚。如此,高浓度第一杂质粒子阻挡载流子复合,且其所在区域的深度较小,对晶体管的性能影响也较小。需要说明的是,这里所谓的浓度高、低以及注入区域的厚薄是相对而言的。
优选地,本实施例中第一杂质粒子注入次数为2次,一方面两次注入能够实现降低复合电流的作用,且与两次以上注入相比效果上相差不大,另一方面考虑到成本及工艺复杂性,两次注入工艺简单、成本低。
进一步地,抗辐射功率晶体管的制备方法还包括:
步骤4,在外延层上形成发射区,发射区的形成方式为:对外延层远离衬底的表面进行氧化处理和光刻处理,在外延层顶部中间位置刻蚀出发射区位置;或者通过扩散方式形成发射区,扩散气氛为氮气,扩散温度为600℃-1000℃,扩散时间为5min-50min;或者通过多晶硅淀积方式形成发射区,淀积厚度为10nm-1000nm,发射区的具体形成方式均为现有技术,在此不再赘述。
步骤5,向发射区中注入第二杂质粒子,应当理解的是,第二杂质粒子的类型与第一杂质粒子不同,即,当第一杂质粒子为N型时,第二杂质粒子为P型,当第一杂质粒子为P型时,第二杂质粒子为N型。
步骤6,对外延层远离衬底的表面进行氧化处理和光刻处理,刻蚀出发射区引线孔和基区引线孔;
步骤7,制备电极,分别制备出基极、发射极和集电极。电极制备方式可以是物理气相淀积、化学气相淀积、金金属化、铝金属化和铜金属化等中的一种,其为现有技术,此处不再赘述。
进一步地,衬底可以为P型或N型,应当理解的是,当衬底为N型半导体时,多次注入的第一杂质粒子类型为P型五族杂质粒子,第二杂质粒子类型为N型三族杂质粒子。当衬底为P型半导体时,多次注入的第一杂质粒子类型为N型五族杂质粒子,第二杂质粒子类型为P型三族杂质粒子。
本实施例制备的功率晶体管可以为高频、大功率晶体管,也可为高频、小功率晶体管。一般将fT大于30MHz、功率大于1.5W的晶体管定义为高频、大功率晶体管,将fT大于30MHz、功率小于0.3W的晶体管定义为高频、小功率晶体管,下面以制备高频大功率晶体管为例对其制备方法进行说明。
选择高掺杂浓度N型半导体材料制备成衬底,衬底的厚度t1为10μm-100μm,电阻率为0.00001Ω﹒cm-0.1Ω﹒cm,或衬底的掺杂浓度大于1e18 cm-3
在衬底上进行外延,形成外延层,其中,外延温度为800℃-1300℃,外延时间为5min-50min,外延厚度为10μm-100μm。
进行碳离子注入,将碳离子注入外延层底部,并控制碳离子的注入能量和注入剂量,在外延层底部形成碳离子注入层,其中注入能量为8MeV-108MeV,注入剂量为1e18 cm-2-1e20 cm-2
在外延层远离衬底的表面上进行一次氧化处理得到氧化层,氧化层厚度为0.1μm-3μm,氧化气氛为N2、O2和H2中的至少一种,氧化层生长方式包括干氧、湿氧和干/湿氧混合等中的一种。氧化处理也可以采用淀积等方式,氧化层可以为氮化硅、氧化铝、氧化铪、氧化锆、磷硅玻璃或砷硅玻璃等介电材料。
在氧化层表面进行一次光刻处理,刻蚀出基区位置,露出基区接触区,刻蚀方式可以是干法刻蚀、等离子体刻蚀或湿法刻蚀。
向基区中进行一次P型杂质粒子注入,注入深度为0.1μm-1μm,注入浓度为1e18cm-3-1e19cm-3,注入的粒子类型为三族硼、铝、镓或铟。
在外延层远离衬底的表面上进行二次氧化处理得到氧化层,氧化方式及氧化层厚度与一次氧化处理相同。
在氧化层表面进行二次光刻处理,刻蚀出整个基区位置,刻蚀方式可以是干法刻蚀、等离子体刻蚀或湿法刻蚀。
向基区中进行二次P型杂质粒子注入,针对整个基区进行二次P型杂质注入,注入深度为0.001μm-0.08μm,注入浓度为1e19cm-3-1e20cm-3,注入的粒子类型为三族硼、铝、镓或铟,优选为与一次注入的粒子类型相同。
在外延层远离衬底的表面上进行三次氧化处理得到氧化层,氧化方式及氧化层厚度与一次氧化处理相同。
在氧化层表面进行三次光刻处理,刻蚀出发射区位置,刻蚀方式可以是干法刻蚀、等离子体刻蚀或湿法刻蚀。
对发射区进行N型杂质粒子注入,注入深度为0.1μm-2μm,注入浓度为1e18cm-3-1e20cm-3,注入的粒子类型为五族氮、磷、砷或锑。
在外延层远离衬底的表面上进行四次氧化处理得到氧化层,氧化层厚度为0.05μm-1μm,氧化方式与一次氧化处理相同。
在氧化层表面进行四次光刻处理,刻蚀出发射区引线孔和基区引线孔,刻蚀方式可以是干法刻蚀、等离子体刻蚀或湿法刻蚀。
制备出基极、发射极和集电极,电极制备方式为物理气相淀积、化学气相淀积、金金属化、铝金属化或铜金属化等。
小功率晶体管与大功率晶体管在制备工艺上基本相同,不同之处主要体现在各参数的设置上,如,制备小功率晶体管时,向基区内注入杂质粒子的次数为两次,第一次向基区中注入一次杂质粒子的注入深度为0.01μm-4μm,注入浓度为1e18cm-3-1e20cm-3,第二次向基区中注入第一杂质粒子的注入深度为0.001μm-1μm,注入浓度为1e18cm-3-1e20cm-3
本实施例基于外延层内碳离子注入和基区内杂质粒子多次注入制备功率晶体管,改善半导体性质,有效减少基区损伤区域,提升晶体管的抗辐射损伤能力,且保证晶体管自身性能。
下面通过具体实施例对本发明进行详细说明。
实施例1
本实施例提供一种抗辐射大功率晶体管的制备方法,包括步骤:
如图1所示,选择高掺杂浓度N型半导体材料制备成衬底,衬底的厚度t1为20μm,掺杂浓度大于1e18 cm-3。在衬底基础上进行外延,形成外延层,外延温度为1200℃,外延时间为5min,外延厚度为9μm;
如图2所示,向外延层内注入碳离子,注入能量为9MeV,注入剂量为1e19 cm-2
如图3所示,在外延层远离衬底的表面上采用干/湿氧混合方式进行一次氧化处理生长一层氧化层,氧化层厚度为1μm;
如图4所示,在氧化层表面进行采用干法刻蚀方式刻蚀出基区位置;
如图5所示,对基区进行一次P型杂质注入,注入深度为1μm,注入浓度为1e19cm-3,注入粒子为硼。
如图6所示,在外延层远离衬底的表面上采用干/湿氧混合方式进行二次氧化处理生长一层氧化层,氧化物层厚度2μm;
如图7所示,在氧化层表面进行采用干法刻蚀方式刻蚀出整个基区位置;
如图8所示,对基区进行二次P型杂质注入,注入深度为0.05μm,注入浓度为1e20cm-3,注入粒子为硼;
如图9所示,在外延层远离衬底的表面上采用干氧方式进行三次氧化处理生长一层氧化层,氧化物层厚度为0.2μm;
如图10所示,在氧化层表面进行采用干法刻蚀方式刻蚀出发射区位置;
如图11所示,向发射区中注入N型杂质粒子,注入深度为1μm,注入浓度为1e20cm-3,注入粒子为磷。
如图12所示,在外延层远离衬底的表面上采用干/湿氧混合方式进行四次氧化处理生长一层氧化层,氧化物层厚度为1μm;
如图13所示,在氧化层表面进行采用干法刻蚀方式刻蚀出发射区引线孔和基区引线孔;
如图14所示,采用铝金属化方式分别制备出基极、发射极和集电极,得到碳离子注入的NPN晶体管。
对比例1
本对比例与实施例1的区别在于,未向外延层内注入碳离子,其余步骤相同,得到未进行碳离子注入的NPN晶体管。
在辐照作用下,分别考察比例1与实施例1制得的晶体管的电流增益的情况,辐照条件为:放射性同位素钴60(60Co)产生γ射线,以100rad/s的速度辐射晶体管,结果如图15所示,图15中横坐标中Dose为辐射吸收剂量,单位为krad,纵坐标中Δ(1/β)为电流增益倒数的变化量。由图15可知,相同辐照条件下,经碳离子注入制得的晶体管电流增益较大,因此电流增益倒数的变化量低于未经碳离子注入制得的晶体管,进一步说明实施例1制得的晶体管具有较高的抗辐射能力。
虽然本公开披露如上,但本公开的保护范围并非仅限于此。本领域技术人员在不脱离本公开的精神和范围的前提下,可进行各种变更与修改,这些变更与修改均将落入本发明的保护范围。

Claims (10)

1.一种抗辐射功率晶体管的制备方法,其特征在于,包括:
提供衬底,并在所述衬底上形成外延层;
向所述外延层内注入碳离子,以在所述外延层底部形成碳离子注入层;
在所述外延层顶部两侧形成基区,并向所述基区内多次注入第一杂质粒子,在所述基区内形成具有浓度梯度的杂质注入区。
2.根据权利要求1所述的抗辐射功率晶体管的制备方法,其特征在于,所述第一杂质粒子的注入浓度与注入深度之间的关系为负相关。
3.根据权利要求1所述的抗辐射功率晶体管的制备方法,其特征在于,所述碳离子的注入能量为8MeV-108MeV,注入剂量为1e18cm-2-1e20cm-2
4.根据权利要求1-3任一项所述的抗辐射功率晶体管的制备方法,其特征在于,向所述基区内注入所述第一杂质粒子的次数为2次。
5.根据权利要求4所述的抗辐射功率晶体管的制备方法,其特征在于,第一次向所述基区中注入所述一次杂质粒子的注入深度为0.1μm-1μm,注入浓度为1e18cm-3-1e19cm-3,第二次向所述基区中注入所述第一杂质粒子的注入深度为0.001μm-0.08μm,注入浓度为1e19cm-3-1e20cm-3
6.根据权利要求4所述的抗辐射功率晶体管的制备方法,其特征在于,第一次向所述基区中注入所述一次杂质粒子的注入深度为0.01μm-4μm,注入浓度为1e18cm-3-1e20cm-3,第二次向所述基区中注入所述第一杂质粒子的注入深度为0.001μm-1μm,注入浓度为1e18cm-3-1e20cm-3
7.根据权利要求1-3任一项所述的抗辐射功率晶体管的制备方法,其特征在于,还包括:在所述外延层顶部中间位置形成发射区,并向所述发射区内注入第二杂质粒子。
8.根据权利要求7所述的抗辐射功率晶体管的制备方法,其特征在于,所述第一杂质粒子的类型为N型杂质粒子和P型杂质粒子中的一种,所述第二杂质粒子的类型为所述N型杂质粒子和所述P型杂质粒子中的另外一种,所述N型杂质粒子包括氮、磷、砷和锑中的一种,所述P型杂质粒子包括硼、铝、镓和铟中的一种。
9.根据权利要求7所述的抗辐射功率晶体管的制备方法,其特征在于,向所述发射区内注入所述第二杂质粒子的注入深度为0.1μm-2μm,注入浓度为1e18cm-3-1e20cm-3;或者向所述发射区内注入所述第二杂质粒子的注入深度为0.01μm-1μm,注入浓度为1e18cm-3-1e20cm-3
10.一种抗辐射功率晶体管,其特征在于,采用如权利要求1-9任一项所述的抗辐射功率晶体管的制备方法制成。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112864230A (zh) * 2021-03-12 2021-05-28 深圳市昭矽微电子科技有限公司 双极晶体管及其制作方法
CN113421828A (zh) * 2021-07-26 2021-09-21 弘大芯源(深圳)半导体有限公司 一种采用辐照技术制造半导体器件的方法
CN113436966A (zh) * 2021-06-24 2021-09-24 弘大芯源(深圳)半导体有限公司 一种具有增强的抗辐射性能的模拟集成电路加工方法

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040010405A (ko) * 2002-07-25 2004-01-31 엘피다 메모리 가부시키가이샤 반도체 메모리 장치 및 그 제조 방법
US20040147080A1 (en) * 2003-01-27 2004-07-29 Full Circle Research, Inc. Technique for suppression of latchup in integrated circuits (ics)
US20070187736A1 (en) * 2004-04-02 2007-08-16 Satoru Akiyama Semiconductor memory device
CN101740514A (zh) * 2008-11-18 2010-06-16 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其制作方法
US20110018608A1 (en) * 2009-07-24 2011-01-27 Semiconductor Manufacturing International (Shanghai) Corporation Bipolar Transistor, Band-Gap Reference Circuit and Virtual Ground Reference Circuit
US20130181280A1 (en) * 2012-01-16 2013-07-18 Microsemi Corporation Pseudo self aligned radhard mosfet and process of manufacture
US20150034973A1 (en) * 2013-08-01 2015-02-05 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
CN109411348A (zh) * 2018-11-21 2019-03-01 山东农业工程学院 一种大功率抗辐射晶体管芯片设计的方法及芯片
CN109712873A (zh) * 2019-02-11 2019-05-03 哈尔滨工业大学 基于深层离子注入方式的mos场效应管抗位移辐照加固方法
US20190165150A1 (en) * 2017-11-30 2019-05-30 International Business Machines Corporation Lateral bipolar junction transistor with dual base region
CN110310983A (zh) * 2019-07-31 2019-10-08 电子科技大学 一种超结vdmos器件
CN110828560A (zh) * 2019-11-14 2020-02-21 西安微电子技术研究所 一种基区环掺杂抗辐射横向pnp晶体管及制备方法

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040010405A (ko) * 2002-07-25 2004-01-31 엘피다 메모리 가부시키가이샤 반도체 메모리 장치 및 그 제조 방법
US20040147080A1 (en) * 2003-01-27 2004-07-29 Full Circle Research, Inc. Technique for suppression of latchup in integrated circuits (ics)
US20070187736A1 (en) * 2004-04-02 2007-08-16 Satoru Akiyama Semiconductor memory device
CN101740514A (zh) * 2008-11-18 2010-06-16 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其制作方法
US20110018608A1 (en) * 2009-07-24 2011-01-27 Semiconductor Manufacturing International (Shanghai) Corporation Bipolar Transistor, Band-Gap Reference Circuit and Virtual Ground Reference Circuit
US20130181280A1 (en) * 2012-01-16 2013-07-18 Microsemi Corporation Pseudo self aligned radhard mosfet and process of manufacture
US20150034973A1 (en) * 2013-08-01 2015-02-05 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US20190165150A1 (en) * 2017-11-30 2019-05-30 International Business Machines Corporation Lateral bipolar junction transistor with dual base region
CN109411348A (zh) * 2018-11-21 2019-03-01 山东农业工程学院 一种大功率抗辐射晶体管芯片设计的方法及芯片
CN109712873A (zh) * 2019-02-11 2019-05-03 哈尔滨工业大学 基于深层离子注入方式的mos场效应管抗位移辐照加固方法
CN110310983A (zh) * 2019-07-31 2019-10-08 电子科技大学 一种超结vdmos器件
CN110828560A (zh) * 2019-11-14 2020-02-21 西安微电子技术研究所 一种基区环掺杂抗辐射横向pnp晶体管及制备方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
吕曼;张小玲;张彦秀;谢雪松;孙江超;陈成菊;吕长志;: "不同发射结深LPNP晶体管的抗辐照性能研究", 微电子学 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112864230A (zh) * 2021-03-12 2021-05-28 深圳市昭矽微电子科技有限公司 双极晶体管及其制作方法
CN113436966A (zh) * 2021-06-24 2021-09-24 弘大芯源(深圳)半导体有限公司 一种具有增强的抗辐射性能的模拟集成电路加工方法
CN113436966B (zh) * 2021-06-24 2023-02-17 弘大芯源(深圳)半导体有限公司 一种具有增强的抗辐射性能的模拟集成电路加工方法
CN113421828A (zh) * 2021-07-26 2021-09-21 弘大芯源(深圳)半导体有限公司 一种采用辐照技术制造半导体器件的方法

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