CN107910361B - 半导体器件的超结结构及其制作方法 - Google Patents

半导体器件的超结结构及其制作方法 Download PDF

Info

Publication number
CN107910361B
CN107910361B CN201711354015.8A CN201711354015A CN107910361B CN 107910361 B CN107910361 B CN 107910361B CN 201711354015 A CN201711354015 A CN 201711354015A CN 107910361 B CN107910361 B CN 107910361B
Authority
CN
China
Prior art keywords
type epitaxy
type
epitaxy
thickness
sum
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201711354015.8A
Other languages
English (en)
Other versions
CN107910361A (zh
Inventor
不公告发明人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen gelaite Communication Technology Co.,Ltd.
Original Assignee
Shenzhen Gretel Photoelectric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Gretel Photoelectric Co Ltd filed Critical Shenzhen Gretel Photoelectric Co Ltd
Priority to CN201711354015.8A priority Critical patent/CN107910361B/zh
Publication of CN107910361A publication Critical patent/CN107910361A/zh
Application granted granted Critical
Publication of CN107910361B publication Critical patent/CN107910361B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Photovoltaic Devices (AREA)

Abstract

本发明提供一种半导体器件的超结结构及其制作方法。所述超结结构包括N型衬底、依序形成于N型衬底上的第一P型外延、第一N型外延、第二P型外延及第二N型外延、贯穿所述第二N型外延、所述第二P型外延、所述第一N型外延及所述第一P型外延的沟槽、在所述沟槽中的N型衬底上填充的第三N型外延、在所述第三N型外延上形成的第三P型外延、在所述第三P型外延上形成第四P型外延、P型体区与栅极多晶硅结构。

Description

半导体器件的超结结构及其制作方法
【技术领域】
本发明涉及半导体器件技术领域，特别地，涉及一种半导体器件的超结结构及其制作方法。
【背景技术】
为了节约能量，减少例如在直流到直流转换器中所使用的晶体管中的功率损耗尤为重要，在半导体器件如MOSFET中，能够通过减小器件的导通电阻来减小功率损耗。
而由于击穿电压与导通电阻成反比关系，所以当导通电阻减小时，会产生对击穿电压不利的影响。为了解决这一问题，引入了超结型功率器件如MOSFET，其包括位于器件有源区一下的交替的P型区和N型区。超结功率半导体器件如MOSFET中交替的P型区和N型区理想的处于电荷平衡状态，从而这些区在反向电压条件下相互耗尽，能够更好的耐击穿。
超结半导体器件通过P型柱和N型柱的缓冲层存在来实现一个更好的耐击穿，对于N沟道超结器件来说，目前P型柱的制作方法主要有以下三种。
1．深槽外延技术。
此种技术的缺点在于需使用外延设备以及外延之后的CMP（化学机械抛光）设备，成本较高。而且一般的芯片生产厂家不会配备外延设备，量产较难。同时器件反偏时，P型柱只能和左右两侧的N型外延层发生耗尽，电荷极易不平衡，造成器件漏电，严重时甚至导致器件失效。
2．侧壁倾斜注入。
此种方式的缺点是，由于采用注入方式形成P柱，注入以及后续扩散会造成杂志的高斯分布，沿注入方向杂质浓度不均匀，这样会造成P型柱N型柱的缓冲层电荷不平衡，器件电特性下降。
3．多步外延并光刻注入。
光刻注入后再做N型外延，光刻注入后再做N型外延，通过热过程将P型注入区连到一起，形成P柱。此种方法工艺繁琐，成本较高，同时受光刻对准精度影响太大。
然而，如何提高半导体器件的超结结构的器件性能是业界的一个重要课题。
【发明内容】
本发明的其中一个目的在于为解决上述问题而提供一种半导体器件的超结结构及其制作方法。
一种半导体器件的超结结构，其包括N型衬底、依序形成于N型衬底上的第一P型外延、第一N型外延、第二P型外延及第二N型外延、贯穿所述第二N型外延、所述第二P型外延、所述第一N型外延及所述第一P型外延的沟槽、在所述沟槽中的N型衬底上填充的第三N型外延、在所述第三N型外延上形成的第三P型外延、在所述第三P型外延上形成第四N型外延、P型体区与栅极多晶硅结构，所述第三N型外延的厚度大于所述第一P型外延的厚度但是小于所述第一P型外延与所述第一N型外延的厚度之和，所述第三P型外延与所述第三N型外延的厚度之和小于所述第一P型外延与第一N型外延的厚度之和，所述第三N型外延、第三P型外延及第四N型外延的第一部分的厚度之和小于所述第一P型外延、第一N型外延、第二P型外延及第二N型外延的厚度之和，所述第四N型外延上表面与第二N型外延上表面齐平，所述P型体区形成于所述第二P型外延上及所述第四N型外延表面。
在一种实施方式中，所述第三N型外延的厚度小于所述第一P型外延的厚度与所述第一N型外延的一半厚度的和。
在一种实施方式中，所述第三P型外延的厚度小于所述第三N型外延的一半厚度。
在一种实施方式中，所述第三P型外延与所述第三N型外延的厚度之和大于所述第一P型外延的厚度与所述第一N型外延的一半的厚度之和。
一种半导体器件的超结结构的制作方法，其包括以下步骤：
提供N型衬底，在所述N型衬底上依序形成第一P型外延、第一N型外延、第二P型外延及第二N型外延；
形成贯穿所述第二N型外延、所述第二P型外延、所述第一N型外延及所述第一P型外延的沟槽；
在所述沟槽中的N型衬底上填充第三N型外延，所述第三N型外延的厚度大于所述第一P型外延的厚度但是小于所述第一P型外延与所述第一N型外延的厚度之和；
在所述第三N型外延上形成第三P型外延，所述第三P型外延与所述第三N型外延的厚度之和小于所述第一P型外延与第一N型外延的厚度之和；
在所述第三P型外延上形成第四N型外延的第一部分，所述第三N型外延、第三P型外延及第四N型外延的第一部分的厚度之和小于所述第一P型外延、第一N型外延、第二P型外延及第二N型外延的厚度之和；
在所述第四N型外延的第一部分上形成第四N型外延的第二部分，进行平坦化工艺使得所述第四N型外延上表面与第二N型外延上表面齐平；及
形成P型体区与栅极多晶硅，所述P型体区形成于所述第二P型外延上及所述第四N型外延表面。
在一种实施方式中，在所述第三P型外延上形成第四N型外延的第一部分的步骤包括：向所述沟槽中、第三P型外延上填充所述第四N型外延的第一部分的材料，将所述沟槽填满后通过第一次回刻或化学机械抛光工艺进行平坦化。
在一种实施方式中，在第四N型外延的第一部分上形成第四N型外延的第二部分的步骤包括：向所述沟槽中、第四N型外延的第一部分上填充所述第四N型外延的第二部分的材料，将所述沟槽填满后通过第二次回刻或化学机械抛光工艺进行平坦化。
在一种实施方式中，所述第三N型外延的厚度小于所述第一P型外延的厚度与所述第一N型外延的一半厚度的和。
在一种实施方式中，所述第三P型外延的厚度小于所述第三N型外延的一半厚度。
在一种实施方式中，所述第三P型外延与所述第三N型外延的厚度之和大于所述第一P型外延的厚度与所述第一N型外延的一半的厚度之和。
相较于现有技术，本发明半导体器件的超结结构及其制作方法中，每一个N型外延或P型外延四周均有不同的异质材料包覆，大大增加了电荷平衡能力，降低器件漏电，提升器件性能。
【附图说明】
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：
图1为本发明一较佳实施方式的半导体功率器件的超结结构的剖面结构示意图。
图2-图7为图1所示半导体功率器件的超结结构的制作方法的各步骤的剖面结构示意图。
【具体实施方式】
下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参阅图1，图1为本发明一较佳实施方式的半导体功率器件的超结结构的剖面结构示意图。所述半导体器件可以为MOSFET，所述超结结构包括N型衬底、依序形成于N型衬底上的第一P型外延、第一N型外延、第二P型外延及第二N型外延、贯穿所述第二N型外延、所述第二P型外延、所述第一N型外延及所述第一P型外延的沟槽、在所述沟槽中的N型衬底上填充的第三N型外延、在所述第三N型外延上形成的第三P型外延、在所述第三P型外延上形成第四N型外延、P型体区与栅极多晶硅结构，所述第三N型外延的厚度大于所述第一P型外延的厚度但是小于所述第一P型外延与所述第一N型外延的厚度之和，所述第三P型外延与所述第三N型外延的厚度之和小于所述第一P型外延与第一N型外延的厚度之和，所述第三N型外延、第三P型外延及第四N型外延的第一部分的厚度之和小于所述第一P型外延、第一N型外延、第二P型外延及第二N型外延的厚度之和，所述第四N型外延上表面与第二N型外延上表面齐平，所述P型体区形成于所述第二P型外延上及所述第四N型外延表面。
进一步地，所述第三N型外延的厚度小于所述第一P型外延的厚度与所述第一N型外延的一半厚度的和。所述第三P型外延的厚度小于所述第三N型外延的一半厚度。所述第三P型外延与所述第三N型外延的厚度之和大于所述第一P型外延的厚度与所述第一N型外延的一半的厚度之和。
请参阅图2-图7，图2-图7为图1所示半导体功率器件的超结结构的制作方法的各步骤的剖面结构示意图。所述制作方法包括以下步骤S1-S7。
步骤S1，请参阅图2，提供N型衬底，在所述N型衬底上依序形成第一P型外延、第一N型外延、第二P型外延及第二N型外延。
步骤S2，请参阅图3，形成贯穿所述第二N型外延、所述第二P型外延、所述第一N型外延及所述第一P型外延的沟槽。
步骤S3，请参阅图4，在所述沟槽中的N型衬底上填充第三N型外延，所述第三N型外延的厚度大于所述第一P型外延的厚度但是小于所述第一P型外延与所述第一N型外延的厚度之和。
步骤S4，请参阅图5，在所述第三N型外延上形成第三P型外延，所述第三P型外延与所述第三N型外延的厚度之和小于所述第一P型外延与第一N型外延的厚度之和。
步骤S5，请参阅图6，在所述第三P型外延上形成第四N型外延的第一部分，所述第三N型外延、第三P型外延及第四N型外延的第一部分的厚度之和小于所述第一P型外延、第一N型外延、第二P型外延及第二N型外延的厚度之和。
步骤S6，请参阅图7，在所述第四N型外延的第一部分上形成第四N型外延的第二部分，进行平坦化工艺使得所述第四N型外延上表面与第二N型外延上表面齐平。
步骤S7，请参阅图1，形成P型体区与栅极多晶硅，所述P型体区形成于所述第二P型外延上及所述第四N型外延表面。
在一种实施方式中，步骤S5中，在所述第三P型外延上形成第四N型外延的第一部分的步骤包括：向所述沟槽中、第三P型外延上填充所述第四N型外延的第一部分的材料，将所述沟槽填满后通过第一次回刻或化学机械抛光工艺进行平坦化。
在一种实施方式中，步骤S6中，在第四N型外延的第一部分上形成第四N型外延的第二部分的步骤包括：向所述沟槽中、第四N型外延的第一部分上填充所述第四N型外延的第二部分的材料，将所述沟槽填满后通过第二次回刻或化学机械抛光工艺进行平坦化。
相较于现有技术，本发明半导体器件的超结结构及其制作方法中，每一个N型外延或P型外延四周均有不同的异质材料包覆，大大增加了电荷平衡能力，降低器件漏电，提升器件性能。
以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。

Claims (10)

1.一种半导体器件的超结结构，其特征在于：所述超结结构包括N型衬底、依序形成于N型衬底上的第一P型外延、第一N型外延、第二P型外延及第二N型外延、贯穿所述第二N型外延、所述第二P型外延、所述第一N型外延及所述第一P型外延的沟槽、在所述沟槽中的N型衬底上填充的第三N型外延、在所述第三N型外延上形成的第三P型外延、在所述第三P型外延上形成第四N型外延、P型体区与栅极多晶硅结构，所述第三N型外延的厚度大于所述第一P型外延的厚度但是小于所述第一P型外延与所述第一N型外延的厚度之和，所述第三P型外延与所述第三N型外延的厚度之和小于所述第一P型外延与第一N型外延的厚度之和，所述第三N型外延、第三P型外延及第四N型外延的第一部分的厚度之和小于所述第一P型外延、第一N型外延、第二P型外延及第二N型外延的厚度之和，所述第四N型外延上表面与第二N型外延上表面齐平，所述P型体区形成于所述第二P型外延上及所述第四N型外延表面。
2.如权利要求1所述的半导体器件的超结结构，其特征在于：所述第三N型外延的厚度小于所述第一P型外延的厚度与所述第一N型外延的一半厚度的和。
3.如权利要求1所述的半导体器件的超结结构，其特征在于：所述第三P型外延的厚度小于所述第三N型外延的一半厚度。
4.如权利要求1所述的半导体器件的超结结构，其特征在于：所述第三P型外延与所述第三N型外延的厚度之和大于所述第一P型外延的厚度与所述第一N型外延的一半的厚度之和。
5.一种半导体器件的超结结构的制作方法，其特征在于：所述制作方法包括以下步骤：
提供N型衬底，在所述N型衬底上依序形成第一P型外延、第一N型外延、第二P型外延及第二N型外延；
形成贯穿所述第二N型外延、所述第二P型外延、所述第一N型外延及所述第一P型外延的沟槽；
在所述沟槽中的N型衬底上填充第三N型外延，所述第三N型外延的厚度大于所述第一P型外延的厚度但是小于所述第一P型外延与所述第一N型外延的厚度之和；
在所述第三N型外延上形成第三P型外延，所述第三P型外延与所述第三N型外延的厚度之和小于所述第一P型外延与第一N型外延的厚度之和；
在所述第三P型外延上形成第四N型外延的第一部分，所述第三N型外延、第三P型外延及第四N型外延的第一部分的厚度之和小于所述第一P型外延、第一N型外延、第二P型外延及第二N型外延的厚度之和；
在所述第四N型外延的第一部分上形成第四N型外延的第二部分，进行平坦化工艺使得所述第四N型外延上表面与第二N型外延上表面齐平；及
形成P型体区与栅极多晶硅，所述P型体区形成于所述第二P型外延上及所述第四N型外延表面。
6.如权利要求5所述的半导体器件的超结结构的制作方法，其特征在于：在所述第三P型外延上形成第四N型外延的第一部分的步骤包括：向所述沟槽中、第三P型外延上填充所述第四N型外延的第一部分的材料，将所述沟槽填满后通过第一次回刻或化学机械抛光工艺进行平坦化。
7.如权利要求6所述的半导体器件的超结结构的制作方法，其特征在于：在第四N型外延的第一部分上形成第四N型外延的第二部分的步骤包括：向所述沟槽中、第四N型外延的第一部分上填充所述第四N型外延的第二部分的材料，将所述沟槽填满后通过第二次回刻或化学机械抛光工艺进行平坦化。
8.如权利要求5所述的半导体器件的超结结构的制作方法，其特征在于：所述第三N型外延的厚度小于所述第一P型外延的厚度与所述第一N型外延的一半厚度的和。
9.如权利要求5所述的半导体器件的超结结构的制作方法，其特征在于：所述第三P型外延的厚度小于所述第三N型外延的一半厚度。
10.如权利要求5所述的半导体器件的超结结构的制作方法，其特征在于：所述第三P型外延与所述第三N型外延的厚度之和大于所述第一P型外延的厚度与所述第一N型外延的一半的厚度之和。
CN201711354015.8A 2017-12-15 2017-12-15 半导体器件的超结结构及其制作方法 Active CN107910361B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201711354015.8A CN107910361B (zh) 2017-12-15 2017-12-15 半导体器件的超结结构及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201711354015.8A CN107910361B (zh) 2017-12-15 2017-12-15 半导体器件的超结结构及其制作方法

Publications (2)

Publication Number Publication Date
CN107910361A CN107910361A (zh) 2018-04-13
CN107910361B true CN107910361B (zh) 2020-02-18

Family

ID=61869041

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711354015.8A Active CN107910361B (zh) 2017-12-15 2017-12-15 半导体器件的超结结构及其制作方法

Country Status (1)

Country Link
CN (1) CN107910361B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110137245B (zh) * 2019-04-30 2022-09-23 上海功成半导体科技有限公司 超结器件结构及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10239868A1 (de) * 2002-08-29 2004-03-18 Infineon Technologies Ag Verfahren zur Erzeugung von tiefen dotierten Säulenstrukturen in Halbleiterwafern
CN103531481A (zh) * 2013-09-30 2014-01-22 桂林斯壮微电子有限责任公司 基于沟槽方式的通道分压场效应管及生产方法
CN106328488A (zh) * 2015-06-25 2017-01-11 北大方正集团有限公司 超结功率器件的制备方法和超结功率器件

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7355224B2 (en) * 2006-06-16 2008-04-08 Fairchild Semiconductor Corporation High voltage LDMOS

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10239868A1 (de) * 2002-08-29 2004-03-18 Infineon Technologies Ag Verfahren zur Erzeugung von tiefen dotierten Säulenstrukturen in Halbleiterwafern
CN103531481A (zh) * 2013-09-30 2014-01-22 桂林斯壮微电子有限责任公司 基于沟槽方式的通道分压场效应管及生产方法
CN106328488A (zh) * 2015-06-25 2017-01-11 北大方正集团有限公司 超结功率器件的制备方法和超结功率器件

Also Published As

Publication number Publication date
CN107910361A (zh) 2018-04-13

Similar Documents

Publication Publication Date Title
US9418993B2 (en) Device and method for a LDMOS design for a FinFET integrated circuit
US9673314B2 (en) Semiconductor device with non-uniform trench oxide layer
KR101876573B1 (ko) 반도체 소자 및 그 제조 방법
CN107316899B (zh) 半超结器件及其制造方法
US20120306009A1 (en) Integration of superjunction mosfet and diode
CN105609409B (zh) 在底部分上选择性地具有厚电介质的沟槽
US9129989B1 (en) Semiconductor device and method for manufacturing the same
JP5902116B2 (ja) 半導体装置
KR20080044127A (ko) 고전압 반도체 소자 및 그 제조 방법
CN101872724A (zh) 超级结mosfet的制作方法
CN105632931B (zh) 半导体器件的制造方法及半导体器件
CN107611167B (zh) 一种具有多个浓度中心的超结半导体器件及其制造方法
US20130082326A1 (en) Superjunction ldmos and manufacturing method of the same
CN107170688B (zh) 一种沟槽型功率器件及其制作方法
JP2013069852A (ja) 半導体装置
US8076722B2 (en) PN junction and MOS capacitor hybrid resurf transistor
CN108074963B (zh) 超结器件及其制造方法
US8723256B1 (en) Semiconductor device and fabricating method thereof
CN107910361B (zh) 半导体器件的超结结构及其制作方法
US9231101B2 (en) Semiconductor device and method of manufacturing the same
US20150372132A1 (en) Semiconductor device with composite trench and implant columns
CN108063159B (zh) 半导体功率器件的终端结构、半导体功率器件及其制作方法
KR101403061B1 (ko) 전력 반도체 디바이스
TW201448210A (zh) 具有汲極在頂部的功率電晶體及其形成方法
CN108258052B (zh) 超级结器件的工艺方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20200115

Address after: 518000 floor 5, building 3, Chaohui building, NO.119, Huating Road, Dalang street, Longhua District, Shenzhen City, Guangdong Province

Applicant after: Shenzhen Gretel photoelectric Co.,Ltd.

Address before: 518000 Guangdong city of Shenzhen province Baoan District Fuyong Street Peace community Junfeng Industrial Zone A3 building the first floor

Applicant before: SHENZHEN JINGTE SMART MANUFACTURING TECHNOLOGY Co.,Ltd.

GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: 518000 5th floor, building 3, chaohuilou Science Park, No. 119, Huating Road, Dalang street, Longhua District, Shenzhen, Guangdong Province

Patentee after: Shenzhen gelaite Communication Technology Co.,Ltd.

Address before: 518000 5th floor, building 3, chaohuilou Science Park, No. 119, Huating Road, Dalang street, Longhua District, Shenzhen, Guangdong Province

Patentee before: Shenzhen Gretel photoelectric Co.,Ltd.