CN107546176A - SiGeC应力引入的直接带隙Ge沟道CMOS集成器件及其制备方法 - Google Patents
SiGeC应力引入的直接带隙Ge沟道CMOS集成器件及其制备方法 Download PDFInfo
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Abstract
本发明涉及一种SiGeC应力引入的直接带隙Ge沟道CMOS集成器件及其制备方法。该制备方法包括：选取单晶Si衬底；在第一温度下生长第一Ge层；在第二温度下生长第二Ge层；连续生长栅介质层和栅极层，选择性刻蚀工艺刻蚀栅介质层和栅极层形成栅极；在栅极表面形成栅极保护层；刻蚀第二Ge层在PMOS和NMOS栅极位置处形成Ge台阶；采用外延工艺在第二Ge层表面生长Si0.24Ge0.73C0.03层；去除栅极保护层，利用离子注入工艺形成源漏极，最终形成CMOS器件。本发明将直接带隙Ge材料作为CMOS器件的沟道可以显著提升CMOS器件沟道载流子迁移率，提升电流驱动能力，使CMOS器件具有工作速度高、频率特性好的优点。同时，本发明所提出的直接带隙Ge CMOS还具有单片光电集成的优势。
Description
技术领域
本发明涉及集成电路技术领域，特别涉及一种SiGeC应力引入的直接带隙Ge沟道CMOS集成器件及其制备方法。
背景技术
从第一个晶体管的发明到超大规模集成电路出现，Si基半导体工艺取得了一系列重大突破。Si材料为主体，以集成密度高、静态功耗低、速度快的CMOS(Complementary Metal-Oxide-Semiconductor Transistor)已成为集成电路的主流技术。工艺和技术的发展使器件的特征尺寸不断的减小，器件特征尺寸的减小既能提高集成电路的性能，又能降低芯片成本。然而，随着器件特征尺寸的不断缩小，所面临的技术挑战也越来越多。事实上，随着器件特征尺寸缩小到纳米尺度后，集成电路的发展速度已经减缓，物理问题变得十分突出。一是器件内部电场增强引起的一系列问题，如薄栅氧化层的可靠性、量子效应的影响以及迁移率退化等问题；二是由于一些参数不能随器件尺寸一起等比例缩小，从而对CMOS器件性能带来影响，如沟道区杂质的随机涨落、源/漏区串联电阻的影响以及阈值电压的设计问题。集成电路如果继续沿着摩尔定律的预测发展下去，那么这些物理限制必须得到克服。
为弥补沟道高掺杂所引起的库伦散射作用以及栅介质变薄引起有效电场强度提高和界面散射增强等因素带来的迁移率退化等问题。新沟道材料、新工艺技术和新集成方式不断涌现。其中一个重要的方法就是采用高迁移率材料作为CMOS器件的沟道材料。
Ge材料因其较高的载流子迁移率而备受关注。其中Ge材料的空穴迁移率为1900cm2/V·s约为Si材料的4倍，电子迁移率为3900cm2/V·s约为Si材料的2.5倍，并且与Si基CMOS工艺相兼容，被认为是高性能CMOS器件极具潜力的候选材料，也成为近年来国际前沿研究的热点之一。而值得注意的是，Ge为间接带隙半导体，通过改性技术(如应变技术)，其可由间接带隙半导体变为直接带隙半导体。一方面，直接带隙Ge半导体价带轻、重空穴带发生分裂，空穴有效质量降低，其空穴迁移率相较Ge半导体空穴迁移率显著增强；另一方面，直接带隙Ge半导体导带带底能谷处于Γ能谷，其电子有效质量相较Ge半导体电子有效质量减小，电子迁移率相较Ge半导体电子迁移率也会明显增强。因此，若采用直接带隙Ge半导体替换Si半导体作为CMOS器件沟道材料，CMOS器件沟道电流驱动能力大大提高，工作速度高、频率特性好，器件性能将获显著提升。同时，直接带隙Ge载流子复合效率高，涉及光电集成的各重要元件(光源、光调制器、光探测器、电子器件)，甚至均可在同一有源层集成于同一芯片上。因此，直接带隙Ge CMOS还具有单片光电集成的潜在应用优势。
要实现直接带隙Ge CMOS集成器件的设计与制造，首先需要解决直接带隙Ge材料的问题。目前，国内外直接带隙Ge改性实现方法主要有施加高强度张应力和采用合金化的手段(典型的如GeSn合金)。然而，若单纯施加应力作用时所需强度过大，目前常见工艺实现难度较大；同样，若单纯采用如GeSn合金化方法，硅基GeSn合金的材料生长存在着许多困难，例如:Sn非常不稳定、Sn非常容易发生分凝、GeSn与Si之间的晶格失配较大。若要实现直接带隙Ge的制备，需要多种发放的配合。同时，形成直接带隙Ge材料后还面临如何基于直接带隙Ge形成CMOS器件的问题。
发明内容
因此，为解决现有技术存在的技术缺陷和不足，本发明提出一种SiGeC应力引入的直接带隙Ge沟道CMOS集成器件及其制备方法。
具体地，本发明一个实施例提出的一种SiGeC应力引入的直接带隙Ge沟道CMOS集成器件的制备方法，包括：
S101、选取单晶(001)Si衬底；
S102、在275℃～325℃下在所述单晶Si衬底上外延生长厚度为50nm第一Ge层，以避免晶体质量损失；
S103、在500℃～600℃下，在所述第一Ge层上生长厚度为900～950nm的第二Ge层；
S104、在750℃～850℃下，在H2气氛中退火10～15分钟；
S105、在75℃的H2O2溶液中，浸入时间为10分钟，在所述第二Ge层表面形成GeO2钝化层；
S106、利用CVD工艺在GeO2钝化层淀积一层厚度为200nm的Si3N4材料；
S106、光刻浅槽隔离区，利用干法刻蚀工艺，在所述Si3N4材料、所述GeO2钝化层及所述第二Ge层内刻蚀出深度为300～500nm的浅槽；
S107、在750～850℃下，利用CVD工艺在所述浅槽内淀积SiO2材料并填满所述浅槽；
S108、利用CMP工艺对所述浅槽外的SiO2材料进行平坦化处理；
S109、在180℃下采用热磷酸湿法刻蚀工艺去除Si3N4材料；
S110、利用离子注入工艺在所述GeO2钝化层表面特定区域注入B离子，形成P型区域从而形成NMOS有源区；
S111、利用原子层淀积工艺在所述GeO2钝化层表面生长厚度为2～4nm的HfO2材料作为栅介质层；
S112、利用CVD工艺，在750℃～850℃下生长厚度为100～110nm TaN材料作为栅极层；
S113、利用选择性刻蚀工艺刻蚀指定区域的所述TaN材料、所述HfO2材料及所述GeO2钝化层形成PMOS栅极和NMOS栅极；
S114、在所述第二Ge层和所述NMOS栅极和所述PMOS栅极表面淀积厚度为10～20nm的SiO2材料；
S115、利用CVD工艺在所述SiO2材料表面淀积厚度为20～30nm的Si3N4材料；
S116、采用选择性刻蚀工艺刻蚀除所述NMOS栅极和所述PMOS栅极顶部及侧墙处所以外的SiO2材料和Si3N4材料，在所述NMOS栅极表面和所述PMOS栅极表面形成栅极保护层；
S117、在整个衬底表面涂抹光刻胶，利用光刻工艺曝光光刻胶，保留所述NMOS栅极表面和所述PMOS栅极表面的光刻胶；
S118、利用感应耦合等离子体刻蚀工艺刻蚀所述整个衬底表面的所述第二Ge层，形成Ge台阶；
S119、去除表面光刻胶；
S120、在500℃～600℃下，以硅烷、锗烷为气源，在所述Ge台阶周围淀积一层厚度为20nm的Si0.24Ge0.73C0.03材料；
S121、利用湿法刻蚀工艺去除所述SiO2材料和所述Si3N4材料形成的所述栅极保护层；
S122、在所述第二Ge层表面涂抹光刻胶，利用自对准工艺进行B离子注入形成PMOS源漏极，去除光刻胶；
S123、在所述第二Ge层表面涂抹光刻胶，利用自对准工艺进行P离子注入形成NMOS源漏极，去除光刻胶；
S124、利用CVD工艺淀积厚度为20～30nm的BPSG以形成介质层；
S125、采用硝酸和氢氟酸刻蚀所述介质层形成PMOS源漏接触孔和NMOS源漏接触孔；
S126、利用电子束蒸发工艺淀积厚度为10～20nm金属W，形成PMOS源漏接触和NMOS源漏接触；
S127、利用选择性刻蚀工艺刻蚀掉指定区域的金属W，形成源漏区电极；
S128、采用CVD工艺淀积20～30nm的SiN材料，最终形成所述SiGeC应力引入的直接带隙Ge沟道CMOS集成器件。
本发明另一个实施例提出的一种SiGeC应力引入的直接带隙Ge沟道CMOS集成器件，包括：单晶Si衬底层、第一Ge层、第二Ge层及Si0.24Ge0.73C0.03层、GeO2钝化层、HfO2栅介质层、TaN栅极层；其中，所述SiGeC应力引入的直接带隙Ge沟道CMOS集成器件由上述实施例所述的方法制备形成。
本发明另一个实施例提出的一种SiGeC应力引入的直接带隙Ge沟道CMOS集成器件的制备方法，包括：
选取单晶Si衬底；
在第一温度下，在所述单晶Si衬底表面生长第一Ge层；
在第二温度下，在所述第一Ge层表面生长第二Ge层；
在所述第二Ge层表面连续生长栅介质层和栅极层，选择性刻蚀工艺刻蚀所述栅介质层和所述栅极层形成PMOS栅极和NMOS栅极；
在所述PMOS栅极和所述NMOS栅极表面形成栅极保护层；
刻蚀所述第二Ge层在所述PMOS栅极和所述NMOS栅极位置处形成Ge台阶；
采用外延工艺在所述第二Ge层表面生长Si0.24Ge0.73C0.03层；
去除所述栅极保护层，利用离子注入工艺形成PMOS源漏极和NMOS源漏极；
在所述PMOS源漏极和所述NMOS源漏极表面淀积金属形成接触区，以最终形成所述SiGeC应力引入的直接带隙Ge沟道CMOS集成器件。
在发明的一个实施例中，所述第一温度的范围为275℃～325℃；所述第二温度的范围为500℃～600℃。
在本发明的一个实施例中，在所述第二Ge层表面连续生长栅介质层和栅极层，选择性刻蚀工艺刻蚀所述栅介质层和所述栅极层形成PMOS栅极和NMOS栅极，包括：
将所述第二Ge层表面浸入H2O2溶液中形成GeO2钝化层；
利用原子层淀积工艺生长HfO2材料作为栅介质层；
采用反应溅射系统工艺生长TaN材料作为栅极层；
利用选择性刻蚀工艺刻蚀指定区域的所述TaN材料、所述HfO2材料及所述GeO2钝化层形成所述PMOS栅极和所述NMOS栅极。
在本发明的一个实施例中，在所述PMOS栅极和所述NMOS栅极表面形成栅极保护层，包括：
在所述第二Ge层、所述PMOS栅极及所述NMOS栅极表面淀积SiO2材料；
利用CVD工艺在所述SiO2材料表面淀积Si3N4材料；
采用选择性刻蚀工艺刻蚀除所述PMOS栅极和所述NMOS栅极顶部及侧墙处以外的所述SiO2材料和所述Si3N4材料，在所述PMOS栅极和所述NMOS栅极表面形成栅极保护层。
在本发明的一个实施例中，刻蚀所述第二Ge层在所述PMOS栅极和所述NMOS栅极位置处形成Ge台阶，包括：
在整个衬底表面涂抹光刻胶，利用光刻工艺曝光光刻胶，保留所述PMOS栅极和所述NMOS栅极表面的光刻胶；
利用感应耦合等离子体刻蚀工艺刻蚀所述整个衬底表面的所述第二Ge层，形成所述Ge台阶；
去除表面光刻胶。
在本发明的一个实施例中，采用外延工艺在所述第二Ge层表面生长Si0.24Ge0.73C0.03层，包括：
在500℃～600℃下，以硅烷、锗烷、乙烯为气源，氢气作为载气，在所述Ge台阶周围淀积厚度为20nm的Si0.24Ge0.73C0.03材料。
在本发明的一个实施例中，在所述PMOS源漏极和所述NMOS源漏极表面淀积金属形成接触区之前，还包括：
利用CVD工艺淀积BPSG以形成介质层；
采用硝酸和氢氟酸刻蚀所述介质层形成PMOS源漏接触孔和NMOS源漏接触孔。
本发明另一个实施例提出的一种SiGeC应力引入的直接带隙Ge沟道CMOS集成器件，包括：单晶Si衬底层、第一Ge层、第二Ge层及Si0.24Ge0.73C0.03层、GeO2钝化层、HfO2栅介质层、TaN栅极层；其中，所述SiGeC应力引入的直接带隙Ge沟道CMOS集成器件由上述实施例所述的方法制备形成。
上述实施例，将直接带隙Ge材料作为CMOS器件的沟道可以显著提升CMOS器件沟道载流子迁移率，提升电流驱动能力，使CMOS器件具有工作速度高、频率特性好的优点。同时，直接带隙Ge CMOS器件载流子复合效率高，能够应用于光子器件，因此本发明所提出的直接带隙Ge CMOS还具有单片光电集成的优势。具体优点如下：
1、本发明CMOS的沟道材料为直接带隙Ge材料，相对于传统Ge材料载流子迁移率有了很大提升，从而提高了CMOS器件的电流驱动与频率特性，有利于提升电路的速度和集成度；
2、本发明直接带隙Ge材料可应用于光子器件(光源、光调制器、光探测器、电子器件)有源层，载流子复合效率高，因此，本发明所提出的直接带隙Ge沟道CMOS还具有单片光电集成的优势；
3、本发明基于低温-高温两步生长法制备Ge材料，并利用选择性外延SiGeC引入张应力，制备的直接带隙Ge晶体质量高，从而进一步提升CMOS器件性能。
通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。
附图说明
下面将结合附图，对本发明的具体实施方式进行详细的说明。
图1为本发明实施例提供的一种SiGeC应力引入的直接带隙Ge沟道CMOS集成器件的工艺流程图；
图2为本发明实施例提供的一种选择性外延的SiGeC截面示意图；
图3a-图3z为本发明实施例提供的一种SiGeC应力引入的直接带隙Ge沟道CMOS集成器件的工艺示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
实施例一
请参见图1，图1为本发明实施例提供的一种SiGeC应力引入的直接带隙Ge沟道CMOS集成器件的工艺流程图。该方法包括如下步骤：
步骤a、选取单晶Si衬底；
步骤b、在第一温度下，在所述Ge衬底表面生长第一Ge层；
步骤c、在第二温度下，在所述第一Ge层表面生长第二Ge层；
步骤d、在所述第二Ge层表面连续生长栅介质层和栅极层，选择性刻蚀工艺刻蚀所述栅介质层和所述栅极层形成PMOS栅极和NMOS栅极；
步骤e、在所述PMOS栅极和所述NMOS栅极表面形成栅极保护层；
步骤f、刻蚀所述第二Ge层在所述PMOS栅极和所述NMOS栅极位置处形成Ge台阶；
步骤g、采用外延工艺在所述第二Ge层表面生长Si0.24Ge0.73C0.03层；
步骤h、去除所述栅极保护层，利用离子注入工艺形成PMOS源漏极和NMOS源漏极；
步骤i、在所述PMOS源漏极和所述NMOS源漏极表面淀积金属形成接触区，以最终形成所述SiGeC应力引入的直接带隙Ge沟道CMOS集成器件。
其中，步骤b和步骤c中，所述第一温度的范围为275℃～325℃；所述第二温度的范围为500℃～600℃。
可选地，步骤d具体可以包括：
步骤d1、将所述第二Ge层表面浸入H2O2溶液中形成GeO2钝化层；
步骤d2、利用原子层淀积工艺生长HfO2材料作为栅介质层；
步骤d3、采用反应溅射系统工艺生长TaN材料作为栅极层；
步骤d4、利用选择性刻蚀工艺刻蚀指定区域的所述TaN材料、所述HfO2材料及所述GeO2钝化层形成所述PMOS栅极和所述NMOS栅极。
可选地，步骤e具体包括：
步骤e1、在所述第二Ge层、所述PMOS栅极及所述NMOS栅极表面淀积SiO2材料；
步骤e2、利用CVD工艺在所述SiO2材料表面淀积Si3N4材料；
步骤e3、采用选择性刻蚀工艺刻蚀除所述PMOS栅极和所述NMOS栅极顶部及侧墙处以外的所述SiO2材料和所述Si3N4材料，在所述PMOS栅极和所述NMOS栅极表面形成栅极保护层。
可选地，步骤f，包括：
步骤f1、在整个衬底表面涂抹光刻胶，利用光刻工艺曝光光刻胶，保留所述PMOS栅极和所述NMOS栅极表面的光刻胶；
步骤f2、利用感应耦合等离子体刻蚀工艺刻蚀所述整个衬底表面的所述第二Ge层，形成所述Ge台阶；
步骤f3、去除表面光刻胶。
可选地，步骤g包括：
在500℃～600℃下，以硅烷、锗烷、乙烯为气源，氢气作为载气，在所述Ge台阶周围淀积一层厚度为20nm的Si0.24Ge0.73C0.03材料。
可选地，在步骤i之前，还包括：
步骤x1、利用CVD工艺淀积BPSG以形成介质层；
步骤x2、采用硝酸和氢氟酸刻蚀所述介质层形成PMOS源漏接触孔和NMOS源漏接触孔。
本发明的工作原理具体为：
请参见图2，图2为本发明实施例提供的一种选择性外延的SiGeC截面示意图。本发明利用Ge周围选择性外延SiGeC引入张应力，将获得较高质量的直接带隙Ge材料。具体原理是由于Ge的晶格常数比SiGeC材料要大，在源漏区域下方的SiGeC材料将被迫适应Ge材料的晶格常数，因此SiGeC横向晶格将受到张应力；而在源漏区域上方的SiGeC材料由于厚度较厚，已经达到弛豫状态。由于器件总长度保持不变，随着SiGeC横向晶格的缩小，导致中心区域的Ge材料将受到张应力。
通过上述方法形成直接带隙Ge材料，然后在该结构的基础上形成CMOS源、漏及栅极。其中，Ge外延层使用低温-高温两步生长法制备。与传统渐变缓冲层生长方法相比，该方法减小了渐变层厚度，并且使得Ge外延层表面粗糙度显著降低。本发明将直接带隙Ge材料作为CMOS器件的沟道可以显著提升CMOS器件沟道载流子迁移率，提升电流驱动能力，使CMOS器件具有工作速度高、频率特性好的优点。同时，直接带隙Ge CMOS器件载流子复合效率高，能够应用于光子器件，因此本发明所提出的直接带隙Ge CMOS还具有单片光电集成的优势。
实施例二
请参见图3a-图3z，图3a-图3z为本发明实施例提供的一种SiGeC应力引入的直接带隙Ge沟道CMOS集成器件的工艺示意图，在上述实施例的基础上，本实施例将较为详细地对本发明的工艺流程进行介绍。该方法包括：
S101、衬底选取。如图3a所示，选取厚度为2μm的单晶硅(001)为衬底001，初始掺杂类型为n型，并进行表面清洗，以去除保护层和杂质。
S102、两步法生长锗外延层：
S1021、利用CVD的方法，在衬底上，以低、高温两部法生长n型Ge(001)薄膜，掺杂浓度为1×1016～5×1016cm-3；
S1022、如图3b所示,在275～325℃下生长一层50nm厚的“低温”Ge((LT-Ge)薄膜002。大部分弹性应力的弛豫发生在小于10纳米的低温Ge层，但为避免晶体质量损失需要厚度较大(大于27纳米)的低温Ge层。因此本发明将LT-Ge层设定为50nm。低的生长温度同时抑制了三维Ge岛的形成和位错形成的弛豫应力；
S1023、如图3c所示，在500～600℃的生长温度下，并对外延层以AsH3作为n型杂质进行，淀积900-950nm的Ge层003；
S1024、为提高晶格质量，在H2气氛中750℃～850℃退火(在一个固定的温度或循环)不超过10–15分钟。
S1025、为了在Ge沟道与MOS氧化层界面处获得良好的电学特性和稳定性，需要在Ge表面形成一层GeO2钝化层。方法是将衬底放在75℃的H2O2溶液中，浸入时间为10分钟，在Ge表面将形成一层很薄的GeO2钝化层004，如图3d所示。
S103、浅槽隔离技术：
S1031图3e所示，利用CVD的方法，淀积一层厚度约为200nm的Si3N4 005作为化学机械抛光的停止层；
S1032图3f所示，光刻浅槽隔离区，利用干法刻蚀工艺，NMOS和PMOS器件隔离区刻蚀出深度为300～500nm的浅槽；利用CVD的方法，在750～850℃下，在晶圆表面淀积二氧化硅(SiO2)006，填满浅槽；
S1033图3g所示，用化学机械抛光的方法去除表面的氧化层，并在180℃条件下用热磷酸湿法刻蚀除去Si3N4。
S104、形成P阱：如图3h所示，光刻胶007成型以阻挡离子注入，再进行硼离子注入，形成局部p型区域，用于制造NMOS管。
S105、形成CMOS栅极：
S1051、如图3i所示，采用原子层淀积(ALD)的方法，在250～300℃下，淀积2～3nm厚的氧化铪(HfO2)层008；
S1052、如图3j所示，利用化学气相淀积(CVD)的方法在750～850℃下，表面淀积一层110nm厚的氮化钽(TaN)009；
S1053、如图3k所示，使用氯基等离子体通过光刻和蚀刻其他区域的HfO2和TaN形成栅极区。
S106、保护栅极。栅极在进行源漏刻蚀以及选择性锗硅碳外延生长的过程中必须得到保护。
S1061、如图3l所示，在栅极表面淀积一层薄的SiO2层010，厚度约为10nm；
S1062、如图3m所示，用化学气相沉积法淀积厚度为20～30nm的Si3N4层011作为牺牲保护层，其作用是在源漏区域刻蚀和选择性锗硅碳外延生长过程中保护栅极不受损害，另外不影响源漏离子注入的自对准工艺；
S1063、如图3n所示，刻蚀除栅极之外的SiO2和SiN层。
S107、选择性外延SiGeC材料。
S1071、光刻，涂胶并选择区域曝光。如图3o所示，在中心保留区域的光刻胶012，四周的光刻胶被刻蚀掉；
S1072、刻蚀Ge材料。如图3p所示，在CF4和SF6气体环境中，采用感应耦合等离子体(ICP)方法刻蚀。中心区域由于光刻胶的抗刻蚀性，中心的Ge材料得以保留；刻蚀栅极的四周区域；
S1073、在500～600℃下，以硅烷、锗烷为气源，采用CVD技术在暴露出的Ge衬底上生长一层20nm厚的Si0.24Ge0.73C0.03层013，其中，SiH4体积流量为5mL/min,GeH4体积流量为2mL/min，生长时间为1h，图3q是俯视图，主视图如图3r所示，掺杂区域为图中014；
S1074、如图3s示，采用湿法刻蚀方式去除栅极覆盖的Si3N4和SiO2。
S108、形成CMOS源漏区域：
S1081、离子注入形成PMOS源漏区。如图3t所示，在NMOS器件指定区域涂胶015，采用自对准工艺，对PMOS的源漏区进行硼(B)注入，形成源漏区，之后在250～300℃氮气环境下快速热退火(RTA)30s，形成源漏极；
S1082、离子注入形成NMOS源漏区。如图3u所示，在PMOS器件指定区域涂胶016，采用自对准工艺，对NMOS的源漏区进行磷(P)注入，形成源漏区，之后在250～300℃氮气环境下快速热退火(RTA)30s，形成源漏极。
S109、淀积CMOS电极：
S1091、淀积介质层。如图3v所示，采用化学气象淀积(CVD)淀积20～30nm的BPSG，形成介质层(PMD)017，掺BPSG能俘获移动离子，以防止它们扩散到栅极而损害器件性能；
S1092、刻蚀接触孔。如图3w所示，用硝酸和氢氟酸刻蚀BPSG形成源漏接触孔；
S1093、淀积金属。如图3x所示，利用电子束蒸发淀积10～20nm厚的钨(W)018，形成源漏接触；
S1094、刻蚀金属。如图3y所示，利用刻蚀工艺刻选择性蚀掉指定区域的金属W，采用化学机械抛光(CMP)进行平坦化处理；
S1095、钝化。如图3z所示，采用化学气象淀积(CVD)淀积20～30nm的氮化硅019，用于钝化电介质。
实施例三
请参见图3z，本发明实施例提供的一种直接带隙Ge沟道CMOS集成器件，包括：单晶Si衬底层、第一Ge层、第二Ge层及Si0.24Ge0.73C0.03层、GeO2钝化层、HfO2栅介质层、TaN栅极层；其中，所述SiGeC应力引入的直接带隙Ge沟道CMOS集成器件由上述实施例所述的方法制备形成。
综上所述，本文中应用了具体个例对本发明SiGeC应力引入的直接带隙Ge沟道CMOS集成器件的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。
Claims (10)
1.一种SiGeC应力引入的直接带隙Ge沟道CMOS集成器件的制备方法，其特征在于，包括：
S101、选取单晶(001)Si衬底；
S102、在275℃～325℃下在所述单晶Si衬底上外延生长厚度为50nm第一Ge层，以避免晶体质量损失；
S103、在500℃～600℃下，在所述第一Ge层上生长厚度为900～950nm的第二Ge层；
S104、在750℃～850℃下，在H2气氛中退火10～15分钟；
S105、在75℃的H2O2溶液中，浸入时间为10分钟，在所述第二Ge层表面形成GeO2钝化层；
S106、利用CVD工艺在GeO2钝化层淀积一层厚度为200nm的Si3N4材料；
S106、光刻浅槽隔离区，利用干法刻蚀工艺，在所述Si3N4材料、所述GeO2钝化层及所述第二Ge层内刻蚀出深度为300～500nm的浅槽；
S107、在750～850℃下，利用CVD工艺在所述浅槽内淀积SiO2材料并填满所述浅槽；
S108、利用CMP工艺对所述浅槽外的SiO2材料进行平坦化处理；
S109、在180℃下采用热磷酸湿法刻蚀工艺去除Si3N4材料；
S110、利用离子注入工艺在所述GeO2钝化层表面特定区域注入B离子，形成P型区域从而形成NMOS有源区；
S111、利用原子层淀积工艺在所述GeO2钝化层表面生长厚度为2～4nm的HfO2材料作为栅介质层；
S112、利用CVD工艺，在750℃～850℃下生长厚度为100～110nm TaN材料作为栅极层；
S113、利用选择性刻蚀工艺刻蚀指定区域的所述TaN材料、所述HfO2材料及所述GeO2钝化层形成PMOS栅极和NMOS栅极；
S114、在所述第二Ge层和所述NMOS栅极和所述PMOS栅极表面淀积厚度为10～20nm的SiO2材料；
S115、利用CVD工艺在所述SiO2材料表面淀积厚度为20～30nm的Si3N4材料；
S116、采用选择性刻蚀工艺刻蚀除所述NMOS栅极和所述PMOS栅极顶部及侧墙处所以外的SiO2材料和Si3N4材料，在所述NMOS栅极表面和所述PMOS栅极表面形成栅极保护层；
S117、在整个衬底表面涂抹光刻胶，利用光刻工艺曝光光刻胶，保留所述NMOS栅极表面和所述PMOS栅极表面的光刻胶；
S118、利用感应耦合等离子体刻蚀工艺刻蚀所述整个衬底表面的所述第二Ge层，形成Ge台阶；
S119、去除表面光刻胶；
S120、在500℃～600℃下，以硅烷、锗烷为气源，在所述Ge台阶周围淀积一层厚度为20nm的Si0.24Ge0.73C0.03材料；
S121、利用湿法刻蚀工艺去除所述SiO2材料和所述Si3N4材料形成的所述栅极保护层；
S122、在所述第二Ge层表面涂抹光刻胶，利用自对准工艺进行B离子注入形成PMOS源漏极，去除光刻胶；
S123、在所述第二Ge层表面涂抹光刻胶，利用自对准工艺进行P离子注入形成NMOS源漏极，去除光刻胶；
S124、利用CVD工艺淀积厚度为20～30nm的BPSG以形成介质层；
S125、采用硝酸和氢氟酸刻蚀所述介质层形成PMOS源漏接触孔和NMOS源漏接触孔；
S126、利用电子束蒸发工艺淀积厚度为10～20nm金属W，形成PMOS源漏接触和NMOS源漏接触；
S127、利用选择性刻蚀工艺刻蚀掉指定区域的金属W，形成源漏区电极；
S128、采用CVD工艺淀积20～30nm的SiN材料，最终形成所述SiGeC应力引入的直接带隙Ge沟道CMOS集成器件。
2.一种SiGeC应力引入的直接带隙Ge沟道CMOS集成器件，其特征在于，包括：单晶Si衬底层、第一Ge层、第二Ge层及Si0.24Ge0.73C0.03层、GeO2钝化层、HfO2栅介质层、TaN栅极层；其中，所述SiGeC应力引入的直接带隙Ge沟道CMOS集成器件由权利要求1所述的方法制备形成。
3.一种SiGeC应力引入的直接带隙Ge沟道CMOS集成器件的制备方法，其特征在于，包括：
选取单晶Si衬底；
在第一温度下，在所述单晶Si衬底表面生长第一Ge层；
在第二温度下，在所述第一Ge层表面生长第二Ge层；
在所述第二Ge层表面连续生长栅介质层和栅极层，选择性刻蚀工艺刻蚀所述栅介质层和所述栅极层形成PMOS栅极和NMOS栅极；
在所述PMOS栅极和所述NMOS栅极表面形成栅极保护层；
刻蚀所述第二Ge层在所述PMOS栅极和所述NMOS栅极位置处形成Ge台阶；
采用外延工艺在所述第二Ge层表面生长Si0.24Ge0.73C0.03层；
去除所述栅极保护层，利用离子注入工艺形成PMOS源漏极和NMOS源漏极；
在所述PMOS源漏极和所述NMOS源漏极表面淀积金属形成接触区，以最终形成所述SiGeC应力引入的直接带隙Ge沟道CMOS集成器件。
4.如权利要求3所述的方法，其特征在于，所述第一温度的范围为275℃～325℃；所述第二温度的范围为500℃～600℃。
5.如权利要求3所述的方法，其特征在于，在所述第二Ge层表面连续生长栅介质层和栅极层，选择性刻蚀工艺刻蚀所述栅介质层和所述栅极层形成PMOS栅极和NMOS栅极，包括：
将所述第二Ge层表面浸入H2O2溶液中形成GeO2钝化层；
利用原子层淀积工艺生长HfO2材料作为栅介质层；
采用反应溅射系统工艺生长TaN材料作为栅极层；
利用选择性刻蚀工艺刻蚀指定区域的所述TaN材料、所述HfO2材料及所述GeO2钝化层形成所述PMOS栅极和所述NMOS栅极。
6.如权利要求3所述的方法，其特征在于，在所述PMOS栅极和所述NMOS栅极表面形成栅极保护层，包括：
在所述第二Ge层、所述PMOS栅极及所述NMOS栅极表面淀积SiO2材料；
利用CVD工艺在所述SiO2材料表面淀积Si3N4材料；
采用选择性刻蚀工艺刻蚀除所述PMOS栅极和所述NMOS栅极顶部及侧墙处以外的所述SiO2材料和所述Si3N4材料，在所述PMOS栅极和所述NMOS栅极表面形成栅极保护层。
7.如权利要求3所述的方法，其特征在于，刻蚀所述第二Ge层在所述PMOS栅极和所述NMOS栅极位置处形成Ge台阶，包括：
在整个衬底表面涂抹光刻胶，利用光刻工艺曝光光刻胶，保留所述PMOS栅极和所述NMOS栅极表面的光刻胶；
利用感应耦合等离子体刻蚀工艺刻蚀所述整个衬底表面的所述第二Ge层，形成所述Ge台阶；
去除表面光刻胶。
8.如权利要求3所述的方法，其特征在于，采用外延工艺在所述第二Ge层表面生长Si0.24Ge0.73C0.03层，包括：
在500℃～600℃下，以硅烷、锗烷、乙烯为气源，氢气作为载气，在所述Ge台阶周围淀积一层厚度为20nm的Si0.24Ge0.73C0.03材料。
9.如权利要求3所述的方法，其特征在于，在所述PMOS源漏极和所述NMOS源漏极表面淀积金属形成接触区之前，还包括：
利用CVD工艺淀积BPSG以形成介质层；
采用硝酸和氢氟酸刻蚀所述介质层形成PMOS源漏接触孔和NMOS源漏接触孔。
10.一种SiGeC应力引入的直接带隙Ge沟道CMOS集成器件，其特征在于，包括：单晶Si衬底层、第一Ge层、第二Ge层及Si0.24Ge0.73C0.03层、GeO2钝化层、HfO2栅介质层、TaN栅极层；其中，所述SiGeC应力引入的直接带隙Ge沟道CMOS集成器件由权利要求3～9任一项所述的方法制备形成。
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| US20140110793A1 (en) * | 2012-10-22 | 2014-04-24 | Semiconductor Manufacturing International Corp. | Cmos transistor and fabrication method |
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