CN105845720B - Jfet及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 230000005516 deep trap Effects 0.000 claims description 34
- 238000000034 method Methods 0.000 claims description 27
- 239000000758 substrate Substances 0.000 claims description 23
- 239000000725 suspension Substances 0.000 claims description 15
- 238000000137 annealing Methods 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 8
- 238000000407 epitaxy Methods 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims description 6
- 239000000203 mixture Substances 0.000 claims description 6
- 239000007943 implant Substances 0.000 claims description 3
- 238000002513 implantation Methods 0.000 claims description 3
- 230000003071 parasitic effect Effects 0.000 claims description 2
- 108091006146 Channels Proteins 0.000 description 75
- 239000010410 layer Substances 0.000 description 28
- 239000002184 metal Substances 0.000 description 14
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 11
- 229910052760 oxygen Inorganic materials 0.000 description 11
- 239000001301 oxygen Substances 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 102100035767 Adrenocortical dysplasia protein homolog Human genes 0.000 description 4
- 101100433963 Homo sapiens ACD gene Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- INQLNSVYIFCUML-QZTLEVGFSA-N [[(2r,3s,4r,5r)-5-(6-aminopurin-9-yl)-3,4-dihydroxyoxolan-2-yl]methoxy-hydroxyphosphoryl] [(2r,3s,4r,5r)-5-(4-carbamoyl-1,3-thiazol-2-yl)-3,4-dihydroxyoxolan-2-yl]methyl hydrogen phosphate Chemical class NC(=O)C1=CSC([C@H]2[C@@H]([C@H](O)[C@@H](COP(O)(=O)OP(O)(=O)OC[C@@H]3[C@H]([C@@H](O)[C@@H](O3)N3C4=NC=NC(N)=C4N=C3)O)O2)O)=N1 INQLNSVYIFCUML-QZTLEVGFSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000024241 parasitism Effects 0.000 description 1
- 230000035755 proliferation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
本发明公开了一种JFET，JFET集成于LDMOS中，JFET的栅极区埋在JFET的漂移区中；由横向位置和JFET的栅极区相同的JFET的漂移区组成JFET的沟道区，JFET的栅极区在沟道区中呈悬浮式结构，JFET的沟道区在纵向上被栅极区隔开成上沟道区和下沟道区，JFET的沟道区的宽度为上下沟道区的宽度和。本发明能在栅极区的结深发生改变时，使沟道区的宽度保持不变，从而能使器件的夹断电压和导通电流保持不变，提高器件的性能的均匀性。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种结型场效应晶体管(JFET)。本发明还涉及一种JFET的制造方法。
背景技术
JFET是采用PN结作为器件的栅控制沟道的开通和截止，当栅上加PN结负偏压，PN结两边耗尽，当沟道被完全耗尽，器件处于沟道夹断状态，器件截止。反之，器件导通。
超高压结型场效应晶体管需要漏端能承受高压，通常利用高压横向扩散场效应晶体管(LDMOS)的漂移区作为JFET的漂移区承受高压，高压LDMOS的沟道作为JFET的栅，这样既能制作出超高压JFET，又能与高压LDMOS共享光刻版，节约工艺成本。
以N型JFET为例，JFET的栅极区通常为LDMOS的由P阱组成的沟道区，JFET的沟道区为P阱和P型衬底之间的N型漂移区。JFET在沟道夹断时，需要在源极加正电压或者在栅极加负电压，使得N型沟道区域全部耗尽，以阻止源漏间的开启，使沟道夹断。当P阱的深度发生变化，其下面的N型JFET沟道宽度就随之变化，并造成器件的夹断电压和导通电流发生波动。
发明内容
本发明所要解决的技术问题是提供一种JFET，能在栅极区的结深发生改变时，使器件的夹断电压和导通电流保持不变，提高器件的性能的均匀性。为此，本发明还提供一种JFET的制造方法。
为解决上述技术问题，本发明提供的JFET集成于LDMOS中，所述JFET的漂移区为第一导电类型掺杂且形成于第二导电类型衬底中，所述JFET的栅极区为第二导电类型掺杂，所述JFET的栅极区埋在所述JFET的漂移区中。
所述JFET的漏区由形成于所述栅极区第一侧外的所述JFET的漂移区表面的第一导电类型重掺杂区组成，所述JFET的源区由形成于所述栅极区第二侧外的所述JFET的漂移区表面的第一导电类型重掺杂区组成；所述LDMOS的漂移区和所述栅极区第一侧外的所述JFET的漂移区共用，所述LDMOS的漏区和所述JFET的漏区共用。
由横向位置和所述JFET的栅极区相同的所述JFET的漂移区组成所述JFET的沟道区，所述JFET的栅极区在所述JFET的沟道区中呈悬浮式结构，所述JFET的沟道区在纵向上被所述JFEFT的栅极区隔开成上沟道区和下沟道区，所述JFET的沟道区的宽度为所述上沟道区和所述下沟道区的宽度和。
所述JFET的栅极区的悬浮区域深度发生变化时，所述上沟道区和所述下沟道区的宽度变化正好抵消使所述JFET的沟道区的宽度保持不变，用以提高所述JFET的性能的均匀性。
进一步的改进是，所述JFET的夹断电压通过所述JFET的栅极区的杂质浓度和所述JFET的沟道区的杂质浓度调节。
进一步的改进是，所述JFET的漂移区由第一导电类型深阱组成。
进一步的改进是，所述JFET的栅极区由第二导电类型深阱组成。
进一步的改进是，所述JFET的栅极区的深阱采用离子注入且不经过热退火推阱形成。
进一步的改进是，所述JFET的漂移区由第一导电类型外延层组成。
进一步的改进是，所述JFET的栅极区由第二导电类型深阱组成。
进一步的改进是，所述JFET的漂移区的外延层通过两次外延形成，所述JFET的栅极区通过在第一次外延之后进行离子注入形成，之后再进行第二次外延。
进一步的改进是，所述JFET的栅极区由多级栅极子区组成，各级所述栅极子区在纵向上相互隔离且都呈悬浮结构。
进一步的改进是，在保证所述JFET的栅极区的掺杂浓度不变的情况下，通过调节所述栅极子区的级数调节所述JFET的夹断电压。
进一步的改进是，所述上沟道区的宽度大于所述下沟道区的宽度，用以减少所述第二导电类型衬底的电阻率波动对所述JFET的夹断电压的影响。
进一步的改进是，所述JFET的栅极区的掺杂区延伸到所述JFET的外围并在所述JFET的外围引出和所述JFET的栅极区相连的栅极；或者，所述JFET的栅极区为不和电极连接的悬空结构。
进一步的改进是，通过减少所述JFET的栅极区横向尺寸减小所述JFET的栅极区和沟道区的寄生电容。
进一步的改进是，所述JFET为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述JFET为P型器件，第一导电类型为P型，第二导电类型为N型。
为解决上述技术问题，本发明提供的JFET的制造方法中JFET集成于LDMOS中，包括如下步骤：
步骤一、在第二导电类型半导体衬底中形成所述JFET的第一导电类型掺杂的漂移区。
步骤二、形成所述JFET的栅极区，所述JFET的栅极区为第二导电类型掺杂，所述JFET的栅极区埋在所述JFET的漂移区中，所述JFET的栅极区的横向位置通过光刻定义。
由横向位置和所述JFET的栅极区相同的所述JFET的漂移区组成所述JFET的沟道区，所述JFET的栅极区在所述JFET的沟道区中呈悬浮式结构，所述JFET的沟道区在纵向上被所述JFEFT的栅极区隔开成上沟道区和下沟道区，所述JFET的沟道区的宽度为所述上沟道区和所述下沟道区的宽度和。
所述JFET的栅极区的悬浮区域深度发生变化时，所述上沟道区和所述下沟道区的宽度变化正好抵消使所述JFET的沟道区的宽度保持不变，用以提高所述JFET的性能的均匀性。
步骤三、进行第一导电类型重掺杂注入形成所述JFET的源区和漏区。
所述JFET的漏区形成于所述栅极区第一侧外的所述JFET的漂移区表面，所述JFET的源区形成于所述栅极区第二侧外的所述JFET的漂移区表面；所述LDMOS的漂移区和所述栅极区第一侧外的所述JFET的漂移区共用，所述LDMOS的漏区和所述JFET的漏区共用。
进一步的改进是，步骤一中的所述JFET的漂移区采用第一导电类型深阱工艺形成。
进一步的改进是，步骤二中所述JFET的栅极区采用第二导电类型深阱工艺形成。
进一步的改进是，所述JFET的栅极区的深阱采用离子注入且不经过热退火推阱形成。
进一步的改进是，步骤一中的所述JFET的漂移区采用第一导电类型外延工艺生长形成。
进一步的改进是，所述JFET的栅极区采用第二导电类型深阱工艺形成。
进一步的改进是，所述JFET的漂移区的外延层通过两次外延形成，所述JFET的栅极区通过在第一次外延之后进行离子注入形成，之后再进行第二次外延。
进一步的改进是，所述JFET的栅极区由多级栅极子区组成，各级所述栅极子区在纵向上相互隔离且都呈悬浮结构，所述JFET的栅极区的各级所述栅极子区采用注入能量不同的离子注入且不经过热退火推阱形成。
进一步的改进是，所述JFET的栅极区由多级栅极子区组成，各级所述栅极子区在纵向上相互隔离且都呈悬浮结构；所述JFET的漂移区的外延层通过多次外延形成，所述JFET的栅极区的各级所述栅极子区通过在每次外延之后进行离子注入形成，之后再进行下一次外延。
本发明通过将JFET的栅极区设置为悬浮式结构，使得JFET的栅极区的上下漂移区都为沟道区的组成部分，只有当JFET的栅极区的上下方沟道区都耗尽时沟道才被夹断，本发明这种结构使得：当JFET的栅极区的结深变化时，仅为JFET的栅极区在沟道区的中悬浮位置发生变化，并不影响到由上下沟道区的宽度总和，故本发明能够实现使JFET的沟道区的宽度保持不变；而JFET的沟道区的宽度保持不变能够使JFET的夹断电压和导通电流也不变，从而能提高JFET的性能的均匀性。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有JFET的结构示意图；
图2是本发明实施例JFET的结构示意图。
具体实施方式
如图1所示，是现有JFET的结构示意图；JFET集成在LDMOS中，以N型器件为例，在P型半导体衬底如P型硅衬底101中形成有N型深阱102，在形成有N型深阱102的P型硅衬底101表面形成有场氧化层103。P型阱区104形成有N型深阱102中，P型阱区104同时作为LDMOS的沟道区和JFET的栅极区；在场氧化层103的底部的N型深阱102的表面形成有PTOP层105。JFET和LDMOS共用的N+掺杂的漏区108形成于N型深阱102的表面，JFET和LDMOS共用的漂移区由漏区108和P型阱区104之间的N型深阱102组成，其中PTOP层105用于降低LDMOS的漂移区的表面电场。P型阱区104正下方的N型深阱102组成JFET的沟道区，如虚线框106所示。
JFET的源区111由形成于N型深阱102的表面的N+区组成；栅介质层如栅氧化层和多晶硅栅107形成于P型阱区104的表面并延伸到场氧化层103的表面上。LDMOS的源区109由形成于P型阱区104表面的N+区组成，沟道引出区110由形成于P型阱区104表面的P+区组成；在N型深阱102外的P型硅衬底101表面形成有由P+区组成的衬底引出区112。
层间膜覆盖在器件的正面，在接触孔113穿过层间膜实现底部掺杂区和正面金属层114的连接，正面金属层114图形化后形成电极结构。其中，漏区108通过接触孔113引出JFET和LDMOS共用的漏极，同时，形成于场氧化层103表面的多晶硅场板107a也通过接触孔113连接到漏极；多晶硅栅107通过接触孔113连接到LDMOS的栅极；LDMOS的源区109和沟道引出区110分别通过接触孔113连接到LDMOS的源极，LDMOS的源极同时作为JFET的栅极；JFET的源区111通过接触孔113连接到JFET的源极；衬底引出区112通过接触孔113连接到衬底电极。
图1所示的结构中，P型阱区104的形成工艺中采用了离子注入和高温推阱工艺，P型阱区104的结深并不稳定，同一P型半导体衬底101的不同位置处的P型阱区104的结深会有差异，不同P型半导体衬底101之间采用相同工艺条件形成的P型阱区104的结深根据会有差异；图1中的标记104a表示的P型阱区的结深大于P型阱区104，可知，P型阱区104a底部的沟道区的宽度要小于P型阱区104底部的沟道区的宽度，所以现有JFET的沟道区的宽度会随着P型阱区104的结深而变化，而JFET的沟道区的宽度不同时器件的夹断电压和导通电流也会不同，所以现有结构容易造成JFET的夹断电压和导通电流发生波动，也即采用相同的工艺形成于同一或不同P型半导体衬底101上的不同JFET之间的夹断电压和导通电流会有差异，JFET的性能的均匀性较差。
如图2所示，是本发明实施例JFET的结构示意图，本发明实施例以N型JFET为例进行说明，第一导电类型为N型，第二导电类型为P型，本发明实施例JFET集成于LDMOS中，所述JFET的漂移区2为N型掺杂且形成于P型衬底如硅衬底1中，所述JFET的栅极区4为P型掺杂，所述JFET的栅极区4埋在所述JFET的漂移区2中。
所述JFET的漏区7由形成于所述栅极区4第一侧外的所述JFET的漂移区2表面的N型重掺杂区即N+区组成，所述JFET的源区8由形成于所述栅极区4第二侧外的所述JFET的漂移区2表面的N型重掺杂区组成；所述LDMOS的漂移区和所述栅极区4第一侧外的所述JFET的漂移区2共用，所述LDMOS的漏区7和所述JFET的漏区7共用。本发明实施例中，在所述栅极区4第一侧外的所述JFET的漂移区2表面还形成场氧3，在场氧3底部的漂移区2的表面形成有用于降低表面电场的P型表面层即PTOP层5；场氧3能为浅沟槽场氧或局部场氧；在场氧3的顶部表面形成有多晶硅场板10。
由横向位置和所述JFET的栅极区4相同的所述JFET的漂移区2组成所述JFET的沟道区，所述JFET的栅极区4在所述JFET的沟道区中呈悬浮式结构，所述JFET的沟道区在纵向上被所述JFEFT的栅极区4隔开成上沟道区和下沟道区，所述JFET的沟道区的宽度为所述上沟道区和所述下沟道区的宽度和，其中上沟道区如虚线框6a所示，下沟道区如虚线款6b所示。
所述JFET的栅极区4的悬浮区域深度发生变化时，所述上沟道区和所述下沟道区的宽度变化正好抵消使所述JFET的沟道区的宽度保持不变，这样能使JFET的夹断电压和导通电流保持不变，用以提高所述JFET的性能的均匀性。
所述JFET的夹断电压通过所述JFET的栅极区4的杂质浓度和所述JFET的沟道区的杂质浓度调节。
本发明实施例中，所述JFET的漂移区2由N型深阱组成。所述JFET的栅极区4由P型深阱组成。所述JFET的栅极区4的深阱采用离子注入且不经过热退火推阱形成。这样，当所述JFET的栅极区4的深阱的离子注入工艺出现偏差而使所述JFET的栅极区4的结深出现变化时，并不会影响到沟道区的宽度变化，从而能提高JFET的性能的均匀性，均匀性是指采用相同的工艺在不同硅衬底1上或同一硅衬底1的不同区域上形成的JFET的性能较为一致，不会因为工艺偏差而使JFET的性能如夹断电压或导通电流产生较大变化；其中工艺偏差是客观存在的问题，即当采用相同的工艺时，在不同硅衬底1上或同一硅衬底1的不同区域上形成的结构会由一定的差别。
根据实验结果，本发明实施例JFET的夹断电压的均匀性比常规器件提高3倍。
根据TCAD模拟结果，当栅极离子注入能量提高或减小100keV时，夹断电压只改变0.3V，而常规器件的夹断电压改变4V。
在其它实施例中，也能为：所述JFET的漂移区2由N型外延层组成；所述JFET的栅极区4由P型深阱组成；所述JFET的漂移区2的外延层通过两次外延形成，所述JFET的栅极区4通过在第一次外延之后进行离子注入形成，之后再进行第二次外延。
较佳选择为，所述上沟道区的宽度大于所述下沟道区的宽度，用以减少所述P型衬底1的电阻率波动对所述JFET的夹断电压的影响。
通过减少所述JFET的栅极区4横向尺寸减小所述JFET的栅极区4和沟道区的寄生电容。
在器件的表面形成有层间膜，在层间膜中形成有接触孔11，在层间膜表面形成有正面金属层12，正面金属层12图形化后形成器件的电极：
其中所述漏区7通过接触孔11连接到由正面金属层12形成的所述LDMOS和所述JFET共用的漏极。
所述JFET的源区8通过接触孔11连接到由正面金属层12形成的所述JFET的源极。
所述多晶硅场板10也通过接触孔11连接到由正面金属层12形成的漏极。
本发明实施例中，所述JFET的栅极区4的掺杂区延伸到所述JFET的外围并在所述JFET的外围并通过接触孔11和正面金属层12引出和所述JFET的栅极区4相连的栅极。在其它实施例中也能为：所述JFET的栅极区4为不和电极连接的悬空结构，所述JFET的栅极区4为不接电极的悬空结构时会增加器件的延迟，效果没有连接栅极的好。
本发明实施例中，所述JFET的栅极区4仅为一个整体的悬浮区，在其它实施例中也能为：所述JFET的栅极区4由多级栅极子区组成，各级所述栅极子区在纵向上相互隔离且都呈悬浮结构。在保证所述JFET的栅极区4的掺杂浓度不变的情况下，通过调节所述栅极子区的级数调节所述JFET的夹断电压。其中，多级栅极子区能够采用多次不同注入能量的离子注入实现；也能当所述JFET的漂移区2采用外延工艺形成时，通过多次外延实现JFET的漂移区2，所述JFET的栅极区4的各级所述栅极子区通过在每次外延之后进行离子注入形成，之后再进行下一次外延。
本发明实施例中以N型器件为例进行说明，将第一导电类型换为P型，第二导电类型换为N型就得到P型JFET所对应的实施例，本文中对P型器件不再做详细的说明。
本发明实施例JFET的制造方法中JFET集成于LDMOS中，包括如下步骤：
步骤一、在P型半导体衬底1中形成所述JFET的N型掺杂的漂移区2。
本发明实施例中，所述JFET的漂移区2采用N型深阱工艺形成；在其它实施例中也能为：所述JFET的漂移区2采用N型外延工艺生长形成。
之后，在靠近漏区7的所述JFET的漂移区2表面形成场氧3，所述场氧3采用浅沟槽隔离工艺或局部场氧工艺形成。在场氧3底部的漂移区2的表面形成用于降低表面电场的P型表面层即PTOP层5。
步骤二、形成所述JFET的栅极区4，所述JFET的栅极区4为P型掺杂，所述JFET的栅极区4埋在所述JFET的漂移区2中，所述JFET的栅极区4的横向位置通过光刻定义。
本发明实施例中，所述JFET的栅极区4采用P型深阱工艺形成。所述JFET的栅极区4的深阱采用离子注入且不经过热退火推阱形成。在其它实施例中，当所述JFET的漂移区2采用N型外延工艺生长形成时，所述JFET的栅极区4采用P型深阱工艺形成，且所述JFET的漂移区2的外延层通过两次外延形成，所述JFET的栅极区4通过在第一次外延之后进行离子注入形成，之后再进行第二次外延。
由横向位置和所述JFET的栅极区4相同的所述JFET的漂移区2组成所述JFET的沟道区，所述JFET的栅极区4在所述JFET的沟道区中呈悬浮式结构，所述JFET的沟道区在纵向上被所述JFEFT的栅极区4隔开成上沟道区和下沟道区，所述JFET的沟道区的宽度为所述上沟道区和所述下沟道区的宽度和。
所述JFET的栅极区4的悬浮区域深度发生变化时，所述上沟道区和所述下沟道区的宽度变化正好抵消使所述JFET的沟道区的宽度保持不变，用以提高所述JFET的性能的均匀性。
步骤三、进行N型重掺杂注入形成所述JFET的源区8和漏区7。
所述JFET的漏区7形成于所述栅极区4第一侧外的所述JFET的漂移区2表面，所述JFET的源区8形成于所述栅极区4第二侧外的所述JFET的漂移区2表面；所述LDMOS的漂移区和所述栅极区4第一侧外的所述JFET的漂移区2共用，所述LDMOS的漏区7和所述JFET的漏区7共用。
还包括步骤：
在所述场氧3靠漏区7的一侧的表面形成多晶硅场板10。
在器件的表面形成有层间膜，在层间膜中形成接触孔11，在层间膜表面形成有正面金属层12，对正面金属层12图形化形成器件的电极。具体包括：
其中所述漏区7通过接触孔11连接到由正面金属层12形成的所述LDMOS和所述JFET共用的漏极。
所述JFET的源区8通过接触孔11连接到由正面金属层12形成的所述JFET的源极。
所述多晶硅场板10也通过接触孔11连接到由正面金属层12形成的漏极。
本发明实施例中，所述JFET的栅极区4的掺杂区延伸到所述JFET的外围并在所述JFET的外围并通过接触孔11和正面金属层12引出和所述JFET的栅极区4相连的栅极。在其它实施例中也能为：所述JFET的栅极区4为不和电极连接的悬空结构，所述JFET的栅极区4为不接电极的悬空结构时会增加器件的延迟，效果没有连接栅极的好。
本发明实施例中，所述JFET的栅极区4仅为一个整体的悬浮区，在其它实施例中也能为：所述JFET的栅极区4由多级栅极子区组成，各级所述栅极子区在纵向上相互隔离且都呈悬浮结构。在保证所述JFET的栅极区4的掺杂浓度不变的情况下，通过调节所述栅极子区的级数调节所述JFET的夹断电压。其中，多级栅极子区能够在步骤二中采用多次不同注入能量的离子注入实现；也能当所述JFET的漂移区2采用外延工艺形成时，通过多次外延实现JFET的漂移区2，所述JFET的栅极区4的各级所述栅极子区通过在每次外延之后进行离子注入形成，之后再进行下一次外延。
本发明实施例方法中以N型器件为例进行说明，将第一导电类型换为P型，第二导电类型换为N型就得到P型JFET所对应的实施例方法，本文中对P型器件的制造方法不再做详细的说明。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (23)
1.一种JFET，其特征在于：JFET集成于LDMOS中，所述JFET的漂移区为第一导电类型掺杂且形成于第二导电类型衬底中，所述JFET的栅极区为第二导电类型掺杂，所述JFET的栅极区埋在所述JFET的漂移区中；
所述JFET的漏区由形成于所述栅极区第一侧外的所述JFET的漂移区表面的第一导电类型重掺杂区组成，所述JFET的源区由形成于所述栅极区第二侧外的所述JFET的漂移区表面的第一导电类型重掺杂区组成；所述LDMOS的漂移区和所述栅极区第一侧外的所述JFET的漂移区共用，所述LDMOS的漏区和所述JFET的漏区共用；
由横向位置和所述JFET的栅极区相同的所述JFET的漂移区组成所述JFET的沟道区，所述JFET的栅极区在所述JFET的沟道区中呈悬浮式结构，所述JFET的沟道区在纵向上被所述JFET的栅极区隔开成上沟道区和下沟道区，所述JFET的沟道区的宽度为所述上沟道区和所述下沟道区的宽度和；
所述JFET的栅极区的悬浮区域深度发生变化时，所述上沟道区和所述下沟道区的宽度变化正好抵消使所述JFET的沟道区的宽度保持不变，用以提高所述JFET的性能的均匀性。
2.如权利要求1所述的JFET，其特征在于：所述JFET的夹断电压通过所述JFET的栅极区的杂质浓度和所述JFET的沟道区的杂质浓度调节。
3.如权利要求1所述的JFET，其特征在于：所述JFET的漂移区由第一导电类型深阱组成。
4.如权利要求3所述的JFET，其特征在于：所述JFET的栅极区由第二导电类型深阱组成。
5.如权利要求4所述的JFET，其特征在于：所述JFET的栅极区的深阱采用离子注入且不经过热退火推阱形成。
6.如权利要求1所述的JFET，其特征在于：所述JFET的漂移区由第一导电类型外延层组成。
7.如权利要求6所述的JFET，其特征在于：所述JFET的栅极区由第二导电类型深阱组成。
8.如权利要求7所述的JFET，其特征在于：所述JFET的漂移区的外延层通过两次外延形成，所述JFET的栅极区通过在第一次外延之后进行离子注入形成，之后再进行第二次外延。
9.如权利要求1所述的JFET，其特征在于：所述JFET的栅极区由多级栅极子区组成，各级所述栅极子区在纵向上相互隔离且都呈悬浮结构。
10.如权利要求9所述的JFET，其特征在于：在保证所述JFET的栅极区的掺杂浓度不变的情况下，通过调节所述栅极子区的级数调节所述JFET的夹断电压。
11.如权利要求1所述的JFET，其特征在于：所述上沟道区的宽度大于所述下沟道区的宽度，用以减少所述第二导电类型衬底的电阻率波动对所述JFET的夹断电压的影响。
12.如权利要求1所述的JFET，其特征在于：所述JFET的栅极区的掺杂区延伸到所述JFET的外围并在所述JFET的外围引出和所述JFET的栅极区相连的栅极；或者，所述JFET的栅极区为不和电极连接的悬空结构。
13.如权利要求1所述的JFET，其特征在于：通过减少所述JFET的栅极区横向尺寸减小所述JFET的栅极区和沟道区的寄生电容。
14.如权利要求1所述的JFET，其特征在于：所述JFET为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述JFET为P型器件，第一导电类型为P型，第二导电类型为N型。
15.一种JFET的制造方法，其特征在于，JFET集成于LDMOS中，包括如下步骤：
步骤一、在第二导电类型半导体衬底中形成所述JFET的第一导电类型掺杂的漂移区；
步骤二、形成所述JFET的栅极区，所述JFET的栅极区为第二导电类型掺杂，所述JFET的栅极区埋在所述JFET的漂移区中，所述JFET的栅极区的横向位置通过光刻定义；
由横向位置和所述JFET的栅极区相同的所述JFET的漂移区组成所述JFET的沟道区，所述JFET的栅极区在所述JFET的沟道区中呈悬浮式结构，所述JFET的沟道区在纵向上被所述JFET的栅极区隔开成上沟道区和下沟道区，所述JFET的沟道区的宽度为所述上沟道区和所述下沟道区的宽度和；
所述JFET的栅极区的悬浮区域深度发生变化时，所述上沟道区和所述下沟道区的宽度变化正好抵消使所述JFET的沟道区的宽度保持不变，用以提高所述JFET的性能的均匀性；
步骤三、进行第一导电类型重掺杂注入形成所述JFET的源区和漏区；
所述JFET的漏区形成于所述栅极区第一侧外的所述JFET的漂移区表面，所述JFET的源区形成于所述栅极区第二侧外的所述JFET的漂移区表面；所述LDMOS的漂移区和所述栅极区第一侧外的所述JFET的漂移区共用，所述LDMOS的漏区和所述JFET的漏区共用。
16.如权利要求15所述的JFET的制造方法，其特征在于：步骤一中的所述JFET的漂移区采用第一导电类型深阱工艺形成。
17.如权利要求16所述的JFET的制造方法，其特征在于：步骤二中所述JFET的栅极区采用第二导电类型深阱工艺形成。
18.如权利要求17所述的JFET的制造方法，其特征在于：所述JFET的栅极区的深阱采用离子注入且不经过热退火推阱形成。
19.如权利要求15所述的JFET的制造方法，其特征在于：步骤一中的所述JFET的漂移区采用第一导电类型外延工艺生长形成。
20.如权利要求19所述的JFET的制造方法，其特征在于：所述JFET的栅极区采用第二导电类型深阱工艺形成。
21.如权利要求20所述的JFET的制造方法，其特征在于：所述JFET的漂移区的外延层通过两次外延形成，所述JFET的栅极区通过在第一次外延之后进行离子注入形成，之后再进行第二次外延。
22.如权利要求16所述的JFET的制造方法，其特征在于：所述JFET的栅极区由多级栅极子区组成，各级所述栅极子区在纵向上相互隔离且都呈悬浮结构，所述JFET的栅极区的各级所述栅极子区采用注入能量不同的离子注入且不经过热退火推阱形成。
23.如权利要求19所述的JFET的制造方法，其特征在于：所述JFET的栅极区由多级栅极子区组成，各级所述栅极子区在纵向上相互隔离且都呈悬浮结构；
所述JFET的漂移区的外延层通过多次外延形成，所述JFET的栅极区的各级所述栅极子区通过在每次外延之后进行离子注入形成，之后再进行下一次外延。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610194142.5A CN105845720B (zh) | 2016-03-30 | 2016-03-30 | Jfet及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610194142.5A CN105845720B (zh) | 2016-03-30 | 2016-03-30 | Jfet及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105845720A CN105845720A (zh) | 2016-08-10 |
| CN105845720B true CN105845720B (zh) | 2019-02-05 |
Family
ID=56596392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610194142.5A Active CN105845720B (zh) | 2016-03-30 | 2016-03-30 | Jfet及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105845720B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110739349A (zh) * | 2019-10-22 | 2020-01-31 | 深圳第三代半导体研究院 | 一种碳化硅横向jfet器件及其制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4848591B2 (ja) * | 2001-03-30 | 2011-12-28 | 株式会社デンソー | 炭化珪素半導体装置及びその製造方法 |
| CN103094319A (zh) * | 2011-11-04 | 2013-05-08 | 上海华虹Nec电子有限公司 | 双通道高压结型场效应管降低夹断电压的结构及制造方法 |
| CN104183645A (zh) * | 2013-05-27 | 2014-12-03 | 瑞萨电子株式会社 | 垂直沟道式结型SiC功率FET及其制造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8598637B2 (en) * | 2009-09-18 | 2013-12-03 | Monolithic Power Systems, Inc. | High voltage junction field effect transistor with spiral field plate |
| US9882012B2 (en) * | 2013-05-13 | 2018-01-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Junction gate field-effect transistor (JFET) having source/drain and gate isolation regions |
| JP2015125997A (ja) * | 2013-12-25 | 2015-07-06 | キヤノン株式会社 | 撮像装置、撮像システム、および、撮像装置の製造方法。 |
-
2016
- 2016-03-30 CN CN201610194142.5A patent/CN105845720B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4848591B2 (ja) * | 2001-03-30 | 2011-12-28 | 株式会社デンソー | 炭化珪素半導体装置及びその製造方法 |
| CN103094319A (zh) * | 2011-11-04 | 2013-05-08 | 上海华虹Nec电子有限公司 | 双通道高压结型场效应管降低夹断电压的结构及制造方法 |
| CN104183645A (zh) * | 2013-05-27 | 2014-12-03 | 瑞萨电子株式会社 | 垂直沟道式结型SiC功率FET及其制造方法 |
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| Publication number | Publication date |
|---|---|
| CN105845720A (zh) | 2016-08-10 |
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |