CN114141860A - 屏蔽栅结构沟槽型功率半导体器件及其制备方法 - Google Patents
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Abstract
本申请是关于一种屏蔽栅结构沟槽型功率半导体器件，包括：衬底区、漂移区、基体区、源区、沟槽区、源极、漏极以及P型注入区；漂移区与衬底区相接，以衬底区指向漂移区的方向为上方，基体区和源区依次设置在漂移区上方；沟槽区设置在基体区侧方，并分别与漂移区、基体区和源区相接；沟槽区下方与漂移区之间相接有P型注入区；沟槽区包括屏蔽栅、控制栅、绝缘层和金属栅极；控制栅和屏蔽栅由上至下依次设置在沟槽区内，且经绝缘层分隔；控制栅通过绝缘层分别与基体区和源区相接，屏蔽栅通过绝缘层与漂移区相接；源极设置在源区上方；漏极设置在衬底区下方；金属栅极设在控制栅上方。本申请提供的方案，能够提高器件的雪崩能力和击穿电压。
Description
技术领域
本申请涉及半导体技术领域，尤其涉及屏蔽栅结构沟槽型功率半导体器件及其制备方法。
背景技术
屏蔽栅沟槽型场效应晶体管SGT已被广泛地应用于电源管理等重要的低压领域。这是因为SGT的沟道密度高，同时具备较好的电荷补偿效果。此外，其屏蔽栅结构因有效地隔离了金属栅极与漏极之间的耦合，从而显著地降低了传输电容。这使得SGT拥有更低的比导通电阻、更小的导通和开关损耗、更高的工作频率。
然而，限制多子导电的功率器件性能提升的一个重要因素在于击穿电压和比导通电阻之间的矛盾关系。其中，击穿电压的主要限制来源于耐压区中电场分布的不均匀性，在SGT中极为重要的限制是屏蔽栅拐角处的电场集中效应(E-field crowding effect)。由于传统SGT其屏蔽栅结构所固有的多晶硅采用重掺杂，当器件处于正向阻断时必然会引起耐压区中电离施主电荷电通量过渡集中于该拐角处，从而引起了较大的峰值电场，导致击穿电压的降低，器件的雪崩能力较弱。
发明内容
为克服相关技术中存在的问题，本申请提供一种屏蔽栅结构沟槽型功率半导体器件及其制备方法，能够在功率半导体器件工作于雪崩状态时，延缓寄生晶体管的开启，提高器件的雪崩能力。
本申请第一方面提供一种屏蔽栅结构沟槽型功率半导体器件，包括：
衬底区1、漂移区2、基体区3、源区4、沟槽区5、源极6、漏极7以及P型注入区8；
所述漂移区2与所述衬底区1相接，以所述衬底区指向所述漂移区的方向为上方，所述基体区3和所述源区4依次设置在所述漂移区2上方；所述沟槽区5设置在所述基体区3侧方，并分别与所述漂移区2、所述基体区3和所述源区4相接；所述沟槽区5下方与所述漂移区2之间相接有所述P型注入区8；所述沟槽区5包括屏蔽栅51、控制栅52、绝缘层53和金属栅极54；所述控制栅52和所述屏蔽栅51由上至下依次设置在所述沟槽区5内，且经所述绝缘层53分隔；所述控制栅52通过所述绝缘层53分别与所述基体区3和所述源区4相接，所述屏蔽栅51通过所述绝缘层53与所述漂移区2相接；
所述源极6设置在所述源区4上方；所述漏极7设置在所述衬底区1下方；所述金属栅极54设在所述控制栅52上方。
在一种实施方式中，所述P型注入区8的纵截面为L型，其L型直角处与所述沟槽区下方的拐角相贴合，使得所述沟槽区下方的拐角被所述P型注入区8包裹。
在一种实施方式中，以所述基体区3指向所述沟槽区5的方向为功率半导体器件的长度方向；
所述源区4包括：P型源区41和N型源区42；所述P型源区41和N型源区42沿所述长度方向依次排列设置在所述基体区3上方。
在一种实施方式中，所述P型源区41和所述N型源区42的掺杂浓度均为重掺杂浓度。
在一种实施方式中，所述P型注入区8的掺杂浓度为中掺杂浓度或重掺杂浓度。
在一种实施方式中，所述屏蔽栅51的掺杂类型为P型掺杂。
在一种实施方式中，所述屏蔽栅51的掺杂类型的掺杂浓度为重掺杂浓度或中掺杂浓度。
在一种实施方式中，所述衬底区1的掺杂类型为N型掺杂，且所述衬底区1的掺杂浓度为重掺杂浓度；
所述漂移区2的掺杂类型为N型掺杂，且所述漂移区2的掺杂浓度为轻掺杂浓度；
所述基体区3的掺杂类型为P型掺杂，且所述基体区3的掺杂浓度为中掺杂浓度；
所述源区4的掺杂浓度为重掺杂浓度；所述控制栅52的掺杂浓度为重掺杂浓度且所述控制栅52的掺杂类型为P型掺杂。
本申请第二方面提供一种屏蔽栅结构沟槽型功率半导体器件的制备方法，用于制备如上任一项所述的屏蔽栅结构沟槽型功率半导体器件，包括：
以半导体材料制备衬底区；
在所述衬底区上外延形成漂移区；
在所述漂移区上以离子注入或扩散方式形成基体区；
在所述漂移区的一侧刻蚀沟槽；
在所述沟槽内依次沉积P型掺杂半导体材料、多晶硅、氧化物和多晶硅，形成P型注入区、屏蔽栅、绝缘层和控制栅；
在所述基体区上掺杂形成源区；
在源区上方形成源极；
在所述沟槽上方形成金属栅极；
在衬底区下方制作漏极。
在一种实施方式中，所述在所述基体区上掺杂形成源区，包括：
在所述基体区上，分别用P型掺杂半导体材料和N型掺杂半导体材料形成P型源区和N型源区，使得所述P型源区和所述N型源区相接。
本申请提供的技术方案可以包括以下有益效果：
本申请提供了一种屏蔽栅结构沟槽型功率半导体器件，其屏蔽栅底部设置了一个P型注入区，通过该P型注入区能够分流屏蔽栅中产生的空穴，从而分流屏蔽栅中因空穴产生的空穴电流，从而使得屏蔽栅中的电势接近于零，可视作接地，当功率半导体器件工作于雪崩状态时，漂移区处于正向阻断状态，漂移区充当反偏耐压区，而反偏耐压区中因碰撞电离产生的空穴电流可分流至屏蔽栅底面的P型注入区，有效地控制控制栅顶部金属栅极与漏极之间的电荷耦合，缓解了寄生三极管收集空穴的压力，延缓寄生晶体管的开启，使得功率半导体器件具有较强的雪崩能力；
另外，P型注入区的引入能够调节屏蔽栅拐角处的电场分布，从而使得有效地抑制了峰值电场，从而提高功率半导体器件的击穿电压。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。
附图说明
通过结合附图对本申请示例性实施方式进行更详细的描述，本申请的上述以及其它目的、特征和优势将变得更加明显，其中，在本申请示例性实施方式中，相同的参考标号通常代表相同部件。
图1是本申请实施例示出的屏蔽栅结构沟槽型功率半导体器件的结构示意图；
图2是本申请实施例示出的屏蔽栅结构沟槽型功率半导体器件的另一结构示意图；
图3是本申请实施例示出的屏蔽栅结构沟槽型功率半导体器件的制备方法的流程示意图；
图4是本申请实施例示出的屏蔽栅结构沟槽型功率半导体器件的制备方法的另一流程示意图。
具体实施方式
下面将参照附图更详细地描述本申请的优选实施方式。虽然附图中显示了本申请的优选实施方式，然而应该理解，可以以各种形式实现本申请而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了使本申请更加透彻和完整，并且能够将本申请的范围完整地传达给本领域的技术人员。
在本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。在本申请和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
应当理解，尽管在本申请可能采用术语“第一”、“第二”、“第三”等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本申请范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
实施例一
传统SGT其屏蔽栅结构所固有的多晶硅重掺杂，当器件处于正向阻断时必然会引起耐压区中电离施主电荷电通量过渡集中于该拐角处，从而引起了较大的峰值电场，导致击穿电压的降低，器件的雪崩能力较弱。
针对上述问题，本申请实施例提供一种屏蔽栅结构沟槽型功率半导体器件，能够提高功率半导体器件的击穿电压。
以下结合附图详细描述本申请实施例的技术方案。
图1是本申请实施例示出的屏蔽栅结构沟槽型功率半导体器件的结构示意图。
参见图1，所述屏蔽栅结构沟槽型功率半导体器件，包括：
衬底区1、漂移区2、基体区3、源区4、沟槽区5、源极6、漏极7以及P型注入区8；
其中，所述漂移区2与所述衬底区1相接，以所述衬底区指向所述漂移区的方向为上方，所述基体区3和所述源区4依次设置在所述漂移区2上方；
所述沟槽区5设置在所述基体区3侧方，并分别与所述漂移区2、所述基体区3和所述源区4相接；所述沟槽区5下方与所述漂移区2之间相接有所述P型注入区8；
所述沟槽区5包括屏蔽栅51、控制栅52、绝缘层53和金属栅极54；所述控制栅52和所述屏蔽栅51由上至下依次设置在所述沟槽区5内，且经所述绝缘层53分隔；所述控制栅52通过所述绝缘层53分别与所述基体区3和所述源区4相接，所述屏蔽栅51通过所述绝缘层53与所述漂移区2相接；
所述源极6设置在所述源区4上方；所述漏极7设置在所述衬底区1下方；所述金属栅极54设在所述控制栅52上方。
在本申请实施例中，所述衬底区的掺杂类型为N型掺杂，且所述衬底区的掺杂浓度为重掺杂浓度；所述漂移区的掺杂类型为N型掺杂，且所述漂移区的掺杂浓度为轻掺杂浓度；所述基体区的掺杂类型为P型掺杂，且所述基体区的掺杂浓度为中掺杂浓度；所述源区的掺杂浓度为重掺杂浓度；所述控制栅的掺杂浓度为重掺杂浓度且所述控制栅的掺杂类型为P型掺杂。
本申请实施例中，轻掺杂浓度的取值范围为1×1015cm-3至5×1016cm-3；中掺杂浓度的取值范围为1×1017cm-3至5×1018cm-3；重掺杂浓度的取值范围为1×1019cm-3至5×1020cm-3。
在本申请实施例中，所述屏蔽栅的掺杂类型为P型掺杂，所述P型注入区的掺杂类型为P型掺杂，且所述P型注入区的掺杂浓度为中掺杂浓度或重掺杂浓度。
进一步地，所述屏蔽栅的掺杂类型的掺杂浓度可以为重掺杂浓度或中掺杂浓度。
当功率半导体器件工作于雪崩状态时，漂移区处于正向阻断状态，漂移区充当反偏耐压区，而反偏耐压区中因碰撞电离将会产生空穴电流，在传统的屏蔽栅结构沟槽型晶体管中，碰撞电离产生的空穴由屏蔽栅接收，即空穴电流流经屏蔽栅结构，使得屏蔽栅电势增加，而当屏蔽栅所在沟槽区的下方引入一个P型掺杂的P型注入区后，该P型注入区能够分流屏蔽栅中产生的空穴，从而使得屏蔽栅中的电势接近于零，相当于器件中屏蔽栅接地，从而将金属栅极和漏极之间的电荷耦合，维持了屏蔽栅结构沟槽型功率半导体器件本身具有的较小栅电荷的性能。
优选地，本申请实施例中，将P型注入区和屏蔽栅均设置为相同的掺杂浓度。例如均为中掺杂浓度或均为重掺杂浓度，从而使得P型注入区能够更容易接收屏蔽栅中的空穴，实现更好的分流效果。
在本申请实施例中，在实验阶段，基于上述结构特征提供了一组仿真示例，如下：
设置对照组为传统屏蔽栅沟槽型场效应晶体管，设置元胞台面宽度为1.6μm，沟槽的宽度为2μm，漂移区厚度为7.6μm，漂移区掺杂浓度为2.1×1016cm-3，得到的器件的击穿电压为122V，比导通电阻为0.32mΩ·cm2；此外其雪崩能量为1126mJ/cm2。
设置实验组为本申请实施例所提出的屏蔽栅结构沟槽型功率半导体器件，在其他结构参数不变的情况下，在器件沟槽区底部设置P型掺杂的P型注入区，其掺杂浓度设置为1.7×1019cm-3，得到的器件的击穿电压为141V，比导通电阻为0.26mΩ·cm2，雪崩能量为1335mJ/cm2。
可知，采用本申请实施例所示的屏蔽栅结构后，屏蔽栅结构沟槽型功率半导体器件的比导通电阻及雪崩能量均得到明显的改善。
本申请实施例提供了一种屏蔽栅结构沟槽型功率半导体器件，其屏蔽栅底部设置了一个P型注入区，通过该P型注入区能够分流屏蔽栅中产生的空穴，从而分流屏蔽栅中因空穴产生的空穴电流，从而使得屏蔽栅中的电势接近于零，可视作接地，当功率半导体器件工作于雪崩状态时，漂移区处于正向阻断状态，漂移区充当反偏耐压区，而反偏耐压区中因碰撞电离产生的空穴电流可分流至屏蔽栅底面的P型注入区，有效地控制控制栅顶部金属栅极与漏极之间的电荷耦合，缓解了寄生三极管收集空穴的压力，延缓寄生晶体管的开启，使得功率半导体器件具有较强的雪崩能力；
另外，P型注入区的引入能够调节屏蔽栅拐角处的电场分布，从而使得有效地抑制了峰值电场，从而提高功率半导体器件的击穿电压。
实施例二
基于上述实施例一，本申请实施例提供了另一种屏蔽栅结构沟槽型功率半导体器件，能够实现SGT中拐角处电场集中效应的削弱或消除。
以下结合附图详细描述本申请实施例的技术方案。
图2是本申请实施例示出的屏蔽栅结构沟槽型功率半导体器件的结构示意图。
参见图2，所述屏蔽栅结构沟槽型功率半导体器件，包括：
衬底区1、漂移区2、基体区3、源区4、沟槽区5、源极6、漏极7以及P型注入区8；
其中，漂移区2与衬底区1相接，以衬底区指向漂移区的方向为上方，基体区和源区依次设置在漂移区上方；
沟槽区5设置在基体区3侧方，并分别与漂移区2、基体区3和源区4相接；以所述基体区指向所述沟槽区的方向为功率半导体器件的长度方向；所述源区4包括：P型源区41和N型源区42；所述P型源区41和N型源区42沿所述长度方向依次排列设置在所述基体区3上方；
沟槽区5下方与漂移区2之间相接有P型注入区8；所述P型注入区8的纵截面为L型，其L型直角处与所述沟槽区5下方的拐角相贴合，使得所述沟槽区5下方的拐角被所述P型注入区8包裹；
沟槽区5包括屏蔽栅51、控制栅52、绝缘层53和金属栅极54；控制栅52和屏蔽栅51由上至下依次设置在沟槽区5内，且经绝缘层53分隔；控制栅52通过绝缘层53分别与基体区3和源区4相接，屏蔽栅51通过绝缘层53与漂移区2相接；
源极6设置在源区4上方；漏极7设置在衬底区1下方；金属栅极54设在控制栅52上方。
在本申请实施例中，P型注入区8的纵截面呈L型，使得SGT中的屏蔽栅拐角处被P型注入区包裹，通过P型注入区包裹拐角，使得拐角处的电场分布趋于均匀，从而抑制了拐角处的电场集中效应(E-field crowding effect)，有效地抑制了峰值电场，从而提高击穿电压。
在本申请实施例中，所述P型源区和所述N型源区的掺杂浓度均为重掺杂浓度。
另外，在本申请实施例中，功率半导体器件的源区4分为P型源区41和N型源区42，基于上述源区结构，基体区3通过P型源区41与连接沟槽区的N型源区42相短接，抑制了功率半导体器件的衬底浮动效应，保证了器件性能的稳定。
由于P型源区和N型源区的掺杂浓度均为重掺杂浓度，形成欧姆接触，使得二者接触面的电阻值远小于半导体本身的电阻，进而大部分的电压降在活动区而不在接触面，即欧姆接触令器件中不会产生明显的附加阻抗，也不会使得器件内部的平衡载流子浓度发生显著的改变，有利于维持器件的性能。
实施例三
与前述屏蔽栅结构沟槽型功率半导体器件结构及其实施例相对应，本申请还提供了一种屏蔽栅结构沟槽型功率半导体器件的制备方法及相应的实施例。
图3是本申请实施例示出的屏蔽栅结构沟槽型功率半导体器件的制备方法的流程示意图。
参见图3，所述屏蔽栅结构沟槽型功率半导体器件的制备方法，包括：
301、以半导体材料制备衬底区；
在本申请实施例中，以N型重掺杂半导体材料制备衬底区，即衬底区的掺杂类型为N型掺杂，且衬底区的掺杂浓度为重掺杂浓度。
在本申请实施例中，所述半导体材料为硅材料或者碳化硅材料。
302、在所述衬底区上外延形成漂移区；
在本申请实施例中，可以根据实际需求采用不同的外延工艺，包括但不限于：气相外延(Vapour Phase Epitaxy，VPE)或化学气相沉积(Chemical Vapor Deposition，CVD)。
303、在所述漂移区上以离子注入或扩散方式形成基体区；
离子注入工艺是对硅材料进行掺杂的过程，在实际应用过程中，将功率器件产品放在离子注入机的一端，掺杂离子源设置在离子注入机另一端。在掺杂离子源一端，掺杂体原子被离子化，从而带有一定的电荷，被电场加到超高速，穿过产品表层，利用原子的动量将掺杂原子注入功率器件，形成掺杂区。
扩散工艺是在硅材料表面掺入纯杂质原子的过程，在实际应用过程中，通常使用乙硼烷或磷烷作为离子源，采用间歇式扩散或替位式扩散的方式，将纯杂质原子掺入硅材料表面。
需要说明的是，本申请实施例对于基体区所采用的制备方式并没有严格的限定，在实际过程中，可以根据实际需求选用上述不同工艺完成基体区的制备。
304、在所述漂移区的一侧刻蚀沟槽；
在本申请实施例中，通过光刻工艺在所述漂移区的一侧刻蚀出沟槽，并通过湿法腐蚀或干法腐蚀对残留的光刻胶进行去除。
305、在所述沟槽内依次沉积P型掺杂半导体材料、多晶硅、氧化物和多晶硅，形成P型注入区、屏蔽栅、绝缘层和控制栅；
优选地，本申请实施例中，在所述沟槽内依次沉积P型中掺杂半导体材料、P型中掺杂多晶硅、氧化物和重掺杂多晶硅，形成所述P型注入区、屏蔽栅、绝缘层和控制栅。
306、在所述基体区上掺杂形成源区；
在本申请实施例中，可以通过离子注入或扩散方式在所述基体区上掺杂形成源区，具体的实施方式可以根据实际情况进行选择，此处不作限定。
307、在源区上方形成源极；
308、在所述沟槽上方形成金属栅极；
309、在衬底区下方制作漏极。
本申请实施例提供了一种屏蔽栅结构沟槽型功率半导体器件的制备方法，在漂移区刻蚀出沟槽后，依次沉积P型掺杂半导体材料、多晶硅、氧化物和多晶硅，即可在传统的屏蔽栅沟槽型场效应晶体管中，在屏蔽栅的下方设置P型注入区，与传统的屏蔽栅沟槽型场效应晶体管的制备过程相比，制备过程的工序没有增加，但通过设置的P型注入区分流屏蔽栅中因空穴产生的空穴电流，从而使得屏蔽栅中的电势接近于零，可视作接地，当功率半导体器件工作于雪崩状态时，漂移区处于正向阻断状态，漂移区充当反偏耐压区，而反偏耐压区中因碰撞电离产生的空穴电流可分流至屏蔽栅底面的P型注入区，有效地控制控制栅顶部金属栅极与漏极之间的电荷耦合，缓解了寄生三极管收集空穴的压力，延缓寄生晶体管的开启，使得功率半导体器件具有较强的雪崩能力；
同时，P型注入区的引入能够调节屏蔽栅拐角处的电场分布，从而使得有效地抑制了峰值电场，从而提高功率半导体器件的击穿电压。
实施例四
基于上述实施例三所示的屏蔽栅结构沟槽型功率半导体器件的制备方法，本申请实施例提供了一种基体区与N型源区相短接的屏蔽栅结构沟槽型功率半导体器件的制备方法。
以下结合附图详细描述本申请实施例的技术方案。
图4是本申请实施例示出的屏蔽栅结构沟槽型功率半导体器件的制备方法的另一流程示意图。
参见图4，所述屏蔽栅结构沟槽型功率半导体器件的制备方法，包括：
401、以半导体材料制备衬底区；
402、在所述衬底区上外延形成漂移区；
404、在所述漂移区上以离子注入或扩散方式形成基体区；
404、在所述漂移区的一侧刻蚀沟槽；
405、在所述沟槽内依次沉积P型掺杂半导体材料、多晶硅、氧化物和多晶硅，形成P型注入区、屏蔽栅、绝缘层和控制栅；
在本申请实施例中，上述步骤401至步骤405与实施例三中的步骤301至步骤305的内容一致，此处不再赘述。
406、在所述基体区上，分别用P型掺杂半导体材料和N型掺杂半导体材料形成P型源区和N型源区；
在本申请实施例中，所述P型源区和所述N型源区相接；
在本申请实施例中，利用P型掺杂半导体材料和N型掺杂半导体材料在基体区上掺杂形成P型源区和N型源区，通过P型源区，将基体区与连接沟槽区的N型源区相短接，抑制了功率半导体器件的衬底浮动效应，保证了器件性能的稳定。
在本申请实施例中，优选的，上述P型掺杂半导体材料和N型掺杂半导体材料的掺杂浓度均为重掺杂浓度，形成欧姆接触，从而保证器件中不会产生明显的附加阻抗。
407、在源区上方形成源极；
408、在所述沟槽上方形成金属栅极；
409、在衬底区下方制作漏极。
本申请实施例提供了一种屏蔽栅结构沟槽型功率半导体器件的制备方法，在基体区上，分别用P型掺杂半导体材料和N型掺杂半导体材料形成P型源区和N型源区，使得基体区通过P型源区与连接沟槽区的N型源区相短接，与传统的屏蔽栅沟槽型场效应晶体管的制备过程相比，利用两种掺杂类型的半导体材料制备器件的源区，能够抑制功率半导体器件的衬底浮动效应，保证器件性能的稳定。
上文中已经参考附图详细描述了本申请的方案。在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详细描述的部分，可以参见其他实施例的相关描述。本领域技术人员也应该知悉，说明书中所涉及的动作和模块并不一定是本申请所必须的。另外，可以理解，本申请实施例方法中的步骤可以根据实际需要进行顺序调整、合并和删减，本申请实施例装置中的模块可以根据实际需要进行合并、划分和删减。
附图中的流程图和框图显示了根据本申请的多个实施例的系统和方法的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现中，方框中所标记的功能也可以以不同于附图中所标记的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或操作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。
以上已经描述了本申请的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术的改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。
Claims (10)
1.一种屏蔽栅结构沟槽型功率半导体器件，其特征在于，包括：
衬底区(1)、漂移区(2)、基体区(3)、源区(4)、沟槽区(5)、源极(6)、漏极(7)以及P型注入区(8)；
所述漂移区(2)与所述衬底区(1)相接，以所述衬底区指向所述漂移区的方向为上方，所述基体区(3)和所述源区(4)依次设置在所述漂移区(2)上方；所述沟槽区(5)设置在所述基体区(3)侧方，并分别与所述漂移区(2)、所述基体区(3)和所述源区(4)相接；所述沟槽区(5)下方与所述漂移区(2)之间相接有所述P型注入区(8)；所述沟槽区(5)包括屏蔽栅(51)、控制栅(52)、绝缘层(53)和金属栅极(54)；所述控制栅(52)和所述屏蔽栅(51)由上至下依次设置在所述沟槽区(5)内，且经所述绝缘层(53)分隔；所述控制栅(52)通过所述绝缘层(53)分别与所述基体区(3)和所述源区(4)相接，所述屏蔽栅(51)通过所述绝缘层(53)与所述漂移区(2)相接；
所述源极(6)设置在所述源区(4)上方；所述漏极(7)设置在所述衬底区(1)下方；所述金属栅极(54)设在所述控制栅(52)上方。
2.根据权利要求1所述的屏蔽栅结构沟槽型功率半导体器件，其特征在于，
所述P型注入区(8)的纵截面为L型，其L型直角处与所述沟槽区下方的拐角相贴合，使得所述沟槽区下方的拐角被所述P型注入区包裹。
3.根据权利要求1所述的屏蔽栅结构沟槽型功率半导体器件，其特征在于，
以所述基体区指向所述沟槽区的方向为功率半导体器件的长度方向；
所述源区(4)包括：P型源区(41)和N型源区(42)；所述P型源区(41)和N型源区(42)沿所述长度方向依次排列设置在所述基体区(3)上方。
4.根据权利要求3所述的屏蔽栅结构沟槽型功率半导体器件，其特征在于，
所述P型源区(41)和所述N型源区(42)的掺杂浓度均为重掺杂浓度。
5.根据权利要求1所述的屏蔽栅结构沟槽型功率半导体器件，其特征在于，
所述P型注入区(8)的掺杂浓度为中掺杂浓度或重掺杂浓度。
6.根据权利要求5所述的屏蔽栅结构沟槽型功率半导体器件，其特征在于，
所述屏蔽栅(51)的掺杂类型为P型掺杂。
7.根据权利要求6所述的屏蔽栅结构沟槽型功率半导体器件，其特征在于，
所述屏蔽栅(51)的掺杂类型的掺杂浓度为重掺杂浓度或中掺杂浓度。
8.根据权利要求1所述的屏蔽栅结构沟槽型功率半导体器件，其特征在于，
所述衬底区(1)的掺杂类型为N型掺杂，且所述衬底区(1)的掺杂浓度为重掺杂浓度；
所述漂移区(2)的掺杂类型为N型掺杂，且所述漂移区(2)的掺杂浓度为轻掺杂浓度；
所述基体区(3)的掺杂类型为P型掺杂，且所述基体区(3)的掺杂浓度为中掺杂浓度；
所述源区(4)的掺杂浓度为重掺杂浓度；所述控制栅(52)的掺杂浓度为重掺杂浓度且所述控制栅(52)的掺杂类型为P型掺杂。
9.一种屏蔽栅结构沟槽型功率半导体器件的制备方法，其特征在于，用于制备如权利要求1-8任一项所述的屏蔽栅结构沟槽型功率半导体器件，包括：
以半导体材料制备衬底区；
在所述衬底区上外延形成漂移区；
在所述漂移区上以离子注入或扩散方式形成基体区；
在所述漂移区的一侧刻蚀沟槽；
在所述沟槽内依次沉积P型掺杂半导体材料、多晶硅、氧化物和多晶硅，形成P型注入区、屏蔽栅、绝缘层和控制栅；
在所述基体区上掺杂形成源区；
在源区上方形成源极；
在所述沟槽上方形成金属栅极；
在衬底区下方制作漏极。
10.根据权利要求9所述的屏蔽栅结构沟槽型功率半导体器件的制备方法，其特征在于，所述在所述基体区上掺杂形成源区，包括：
在所述基体区上，分别用P型掺杂半导体材料和N型掺杂半导体材料形成P型源区和N型源区，使得所述P型源区和所述N型源区相接。
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|---|---|---|---|---|
| CN114582966A (zh) * | 2022-05-09 | 2022-06-03 | 南京微盟电子有限公司 | 一种可调安全工作区的功率器件及其制作方法 |
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