CN102593069A - 接合垫结构以及集成电路芯片 - Google Patents
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Abstract
本发明提供一种接合垫结构以及一种集成电路芯片。所述接合垫结构包括第一金属层、位于所述第一金属层上方的第二金属层、位于所述第一金属层以及所述第二金属层之间的介电层以及介层孔图案。所述介层孔图案设置于所述介电层中且电性连接于所述第一金属层以及所述第二金属层。所述介层孔图案包括至少一第一介层孔组以及与其相邻的至少一第二介层孔组。所述第一介层孔组具有H型的轮廓，且所述第二介层孔组也具有H型的轮廓，其方向异于所述第一介层孔组的所述H型的轮廓。
Description
技术领域
本发明涉及一种用于集成电路的接合垫结构，特别涉及一种用于接合垫结构的介层孔图案。
背景技术
在半导体芯片中，接合垫(bond pad)为集成电路和芯片封装之间的界面。在芯片元件中，会使用大量的接合垫来传递电源/接地信号与输入/输出信号。因此，需要足够的可靠度来确保高良率的接合垫是相当重要的。一般而言，接合垫包括被金属层间介电层(intermetal dielectric，IMD)所分隔的金属层以及穿过金属层间介电层并电性连接至金属层的金属介层孔。
在封装过程中，当接合线(wire bond)要接合到接合垫时，接合垫会承受到较大的接合力(bonding force)，其容易造成金属层间介电层产生碎裂。对半导体芯片而言，金属层间介电层碎裂是很严重的失效类型。一旦小裂缝开始沿着金属层间介电层延伸，接合垫在后续的工艺期间中所承受的应力将大幅增长。
此外，对可减少晶粒面积的接合垫下电路(circuit under pad，CUP)结构而言，打线时接合力所产生的应力不仅会造成顶层金属层间介电层产生碎裂，更会往下层的金属层继续挤压而造成电路结构中的金属层产生短路现象，而影响良率。
因此，需要一种接合垫结构来分散打线时的接合力，以降低对金属层间介电层及其下方的电路结构的破坏，进而提高量产良率。
发明内容
本发明提供一种接合垫结构以及一种集成电路芯片。本发明提供的一种接合垫结构包括：第一金属层；第二金属层，位于所述第一金属层上方；介电层，位于所述第一金属层以及所述第二金属层之间；以及介层孔图案。所述介层孔图案设置于所述介电层中且电性连接于所述第一金属层以及所述第二金属层，包括至少一第一介层孔组以及与其相邻的至少一第二介层孔组。所述第一介层孔组具有H型的轮廓，且所述第二介层孔组也具有H型的轮廓，其方向异于所述第一介层孔组的所述H型的轮廓。
再者，本发明提供一种集成电路芯片。所述集成电路芯片包括：半导体基底；以及接合垫结构。所述接合垫结构包括：第一金属层，位于所述半导体基底上方；第二金属层，位于所述第一金属层上方；介电层，位于所述第一金属层以及所述第二金属层之间；以及介层孔图案。所述介层孔图案设置于所述介电层中且电性连接于所述第一金属层以及所述第二金属层，包括依矩阵阵列排列的多个第一介层孔组以及多个第二介层孔组。所述第一介层孔组具有H型的轮廓，且所述H型的轮廓具有一中心点。所述第二介层孔组具有相同于所述第一介层孔组并以所述中心点旋转一特定角度的轮廓。
附图说明
图1显示根据本发明一实施例所述的顶部介层孔图案的平面示意图；
图2显示沿图1中A-A线的具有顶部介层孔图案的接合垫结构的剖面示意图；
图3显示根据本发明另一实施例所述的顶部介层孔图案的平面示意图；以及
图4显示根据本发明另一实施例所述的顶部介层孔图案的平面示意图。
【主要元件符号说明】
10～集成电路基底；
14～半导体基底；
12～集成电路；
100、300、400～介层孔图案；
110、310、410～第一介层孔组；
120、320、420～第二介层孔组；
130～介层孔；
20、40～金属层；
200～接合垫结构；以及
30～金属层间介电层。
具体实施方式
为让本发明的所述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合所附图式，作详细说明如下：
实施例：
图1显示根据本发明一实施例所述的顶部介层孔图案100的平面示意图，而图2显示沿图1中A-A线的具有顶部介层孔图案的接合垫结构200的剖面示意图。同时参考图1及图2，接合垫结构200包括集成电路基底10、金属层20、金属层间介电层30与金属层40。在一实施例中，集成电路基底10为半导体集成电路工艺的半导体基底。此外，在另一实施例中，集成电路基底10可包括半导体基底14以及集成电路12(即接合垫下电路CUP)，其中集成电路12的功能对应于接合垫结构200并可设置于集成电路基底10的内部及/或表面。举例来说，集成电路12可以接合垫结构200的静电放电(Electrostatic Discharge，ESD)防护电路。此外，金属层间介电层30位于集成电路基底10的上方，并设置于金属层20与金属层40之间，其中金属层间介电层30中的多个介层孔会形成图1的介层孔图案100。此外，介层孔图案100内的介层孔会电性连接于金属层20与金属层40。
在图1中，介层孔图案100包括由多个第一介层孔组110以及多个第二介层孔组120所形成的矩阵阵列。在矩阵阵列中，第一介层孔组110以及第二介层孔组120为交互排列。第一介层孔组110包括多个彼此隔开的介层孔130，其排列成H型的轮廓，并具有中心点C。相似地，第二介层孔组120亦包括排列成H型的轮廓的多个介层孔130。然而，值得注意的是，相较于第一介层孔组110，第二介层孔组120的H型轮廓根据中心点C旋转了90度。换言之，第一介层孔组110与第二介层孔组120的H型轮廓的开口方向互为正交。如图1所显示，介层孔图案100具有足够的介层孔数量可支撑打线时的接合力。此外，介层孔图案100中两相邻的介层孔组之间具有足够的空间可减少接合力往下层挤压，并可避免两邻近的介层孔组之间存在直线状开放的路径，因此可增加金属层间介电层的韧性和抑制碎裂于金属层间介电层中传递的可能性，进而改善可靠度、接合度及良率。
图3显示根据本发明另一实施例所述的顶部介层孔图案300的平面示意图。相似地，介层孔图案300包括由多个第一介层孔组310以及多个第二介层孔组320所形成的矩阵阵列。然而，相较于图1的第一介层孔组110以及第二介层孔组120，第一介层孔组310以及第二介层孔组320各包括三个彼此隔开的线型介层孔，其亦排列成H型的轮廓。如先前所描述，第一介层孔组310与第二介层孔组320的H型轮廓的开口方向互为正交。
图4显示根据本发明另一实施例所述的顶部介层孔图案400的平面示意图。相似地，介层孔图案400包括由多个第一介层孔组410以及多个第二介层孔组420所形成的矩阵阵列。然而，相较于图1的第一介层孔组110以及第二介层孔组120，第一介层孔组410以及第二介层孔组420分别由一个H型介层孔所形成。如先前所描述，第一介层孔组410与第二介层孔组420的H型介层孔的开口方向互为正交。
虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围的情况下，可作些许的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定者为准。
Claims (14)
1.一种接合垫结构，包括：
第一金属层；
第二金属层，位于所述第一金属层上方；
介电层，位于所述第一金属层以及所述第二金属层之间；以及
介层孔图案，设置于所述介电层中且电性连接于所述第一金属层以及所述第二金属层，包括至少一第一介层孔组以及与其相邻的至少一第二介层孔组，
其中所述第一介层孔组具有H型的轮廓，且所述第二介层孔组也具有H型的轮廓，其方向异于所述第一介层孔组的所述H型的轮廓。
2.如权利要求1所述的接合垫结构，其中所述第一介层孔组的所述H型的轮廓具有一中心点，以及所述第二介层孔组具有相同于所述第一介层孔组并以所述中心点旋转一特定角度的轮廓。
3.如权利要求2所述的接合垫结构，其中所述特定角度为90度。
4.如权利要求1所述的接合垫结构，其中所述H型的轮廓由彼此隔开的三个线型介层孔所形成。
5.如权利要求1所述的接合垫结构，其中所述H型的轮廓由彼此隔开的多个介层孔所形成。
6.如权利要求1所述的接合垫结构，其中所述H型的轮廓由H型介层孔所形成。
7.如权利要求1所述的接合垫结构，其中所述介层孔图案包括依矩阵阵列排列的多个第一介层孔组以及多个第二介层孔组。
8.一种集成电路芯片，包括：
半导体基底；以及
接合垫结构，包括：
第一金属层，位于所述半导体基底上方；
第二金属层，位于所述第一金属层上方；
介电层，位于所述第一金属层以及所述第二金属层之间；以及
介层孔图案，设置于所述介电层中且电性连接于所述第一金属层以及所述第二金属层，包括依矩阵阵列排列的多个第一介层孔组以及多个第二介层孔组，
其中所述第一介层孔组具有H型的轮廓，且所述H型的轮廓具有一中心点，以及所述第二介层孔组具有相同于所述第一介层孔组并以所述中心点旋转一特定角度的轮廓。
9.如权利要求8所述的集成电路芯片，其中所述特定角度为90度。
10.如权利要求8所述的集成电路芯片，其中所述H型的轮廓由彼此隔开的三个线型介层孔所形成。
11.如权利要求8所述的集成电路芯片，其中所述H型的轮廓由彼此隔开的多个介层孔所形成。
12.如权利要求8所述的集成电路芯片，其中所述H型的轮廓由H型介层孔所形成。
13.如权利要求8所述的集成电路芯片，还包括：
集成电路，位于所述半导体基板以及所述接合垫结构之间。
14.如权利要求8所述的集成电路芯片，其中所述第一介层孔组以及所述第二介层孔组在所述矩阵阵列中交互排列。
Priority Applications (1)
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|---|---|---|---|
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| CN (1) | CN102593069A (zh) |
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