CN101501844A - 具有焊盘和输入/输出(i/o)单元的集成电路 - Google Patents

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T-A·N·特兰
N·D·沃
B·J·卡彭特
D·Y·宏
J·W·米勒
K·D·菲利普
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Abstract

焊盘(20)电连接到第一I/O单元(14)而同时也物理覆盖第二I/O单元(16)的有源电路。请注意，虽然焊盘(20)覆盖第二I/O单元(16)，但是焊盘(20)并不电连接到该I/O单元(16)。这样的图形可以以任何想要的方式复制使得I/O单元(例如，300－310)可以有比相应焊盘(320－324和330－335)更小的间距。另外，焊盘的尺寸可以增大(例如，焊盘131可以比焊盘130大)而同时I/O单元(132－135)的宽度“c”不必增大。这样的图形(例如，500)可以被排列使得在一个或多个维度上的所需面积可以最小化。

Description

具有焊盘和输入/输出(I/O)单元的集成电路
技术领域
本发明涉及集成电路，并且更特别地涉及具有焊盘和输入/输出单元的集成电路。
背景技术
随着形成在集成电路上的电路系统的物理几何结构被减小，如果焊盘(诸如，例如键合焊盘(bond pad)和探测焊盘(probe pad))按比例缩小到与电路系统相同的程度，则可能出现重要的问题。用来制作到焊盘的连接的设备可能不能恰当地处理对于焊盘所期望的显著减小的几何结构。另外，使用较小焊盘的连接可能不是同样地可靠。
附图说明
本发明通过实例而示出并且不限于附图，其中相似的标记表示类似的元件，并且其中：
图1示出了根据本发明一个实施例的具有焊盘部分的集成电路的顶视图；
图2-9示出了根据本发明替换实施例的图1的集成电路的焊盘部分的顶视图；
图10示出了根据本发明一个实施例的图5的集成电路的焊盘部分的截面图；以及
图11-14示出了根据本发明替换实施例的图1的集成电路的焊盘部分的顶视图。
本领域技术人员明白图中的元件被示出为了简单和清楚，并且没有必要按比例绘出。例如，图中一些元件的尺寸可以相对于其它元件被放大以帮助增加对本发明实施例的理解。
具体实施方式
集成电路上增加的I/O单元的数目以及更小的物理几何结构已经驱使需要更小间距I/O单元和更小的相应的键合焊盘。更小间距的键合焊盘意味基本更小的键合焊盘尺寸和间距。在许多情况下不幸的是，键合焊盘尺寸和间距按比例缩小的速度快于引线键合工具的能力。更小的键合焊盘尺寸将需要更小的球键合直径。球键合的更小几何结构降低了制造成品率并且降低了长期互连可靠性。这是因为更小的球键合通常要求引线键合设备中更小的引线直径以及更小的加工尺寸。一个有用的目标是增大键合焊盘尺寸使得在维持关联的I/O单元更小间距的同时允许更大的球键合。同样期望不要增加或者最低限度地增加管芯(die)尺寸或者集成电路所需的半导体面积。类似地，同样期望在维持关联的I/O单元更小间距的同时增大探测焊盘尺寸使得探测可以更容易操作并且使用更便宜的探测设备。
图1示出了根据本发明一个实施例的具有核心区域514、I/O区域11和I/O部分12的集成电路(IC)10的顶视图。在该示出实施例中，I/O部分12位于I/O区域11内。I/O区域11是IC 10的一个区域，IC 10的I/O单元和焊盘位于该I/O区域11中。在一个实施例中，I/O区域11位于集成电路10的全部或者大部分外围区域的周围。IC 10的替换实施例可以将I/O区域11设置在IC 10上的任何地方。另外，在替换实施例中，I/O区域11的几何形状可以不是矩形，而可以是任何想要的形状。同样，在替换实施例中，I/O区域11可以由任意数目的不接触的形状组成。
图2示出了图1集成电路10的焊盘部分12或I/O部分12的一个实施例。在一个实施例中，部分12包括多个I/O单元14、16。请注意，术语“I/O单元”包含只输入单元、只输出单元或者输入及输出单元。同样请注意，术语“I/O焊盘”和“焊盘”包含传送只输入信号、只输出信号或者输入信号及输出信号两者的焊盘。如在这里所使用的，术语“I/O焊盘”包括一个或多个键合焊盘和/或一个或多个探测焊盘。键合焊盘也可以包括引线键合焊盘、凸点键合焊盘或者任何其它类型的焊盘。
在物理布局中，I/O单元(例如，图9的I/O单元300-310、350-360)彼此邻近地放置以形成I/O单元的一个或多个线性库(linear bank)，其占据IC 10的特定区域(例如，图1中的I/O区域11)。在一些实施例中，每一个I/O单元14、16(参见图2)具有相同的结构并分别包括键合焊盘20、18。在替换实施例中，一个或多个I/O单元14、16可以具有不同的结构并可以仍分别利用键合焊盘20、18。请注意，每一个键合焊盘18、20可以用作IC 10内部电路与IC 10外部电路(未示出)之间的互连点。
图2示出了键合焊盘20，其电连接到第一I/O单元14，同时也物理覆盖在第二I/O单元16的有源电路上。键合焊盘18电连接到I/O单元16，同时也物理覆盖在第二I/O单元14的有源电路上。请注意，I/O单元14电连接到焊盘20，而I/O单元16电连接到焊盘18。焊盘18具有键合区域22，其是在执行引线键合时用于球键合(未示出)的预期区域。焊盘20具有键合区域24，其是在执行引线键合时用于球键合(未示出)的预期区域。请注意，通过允许焊盘18、20覆盖邻近的I/O单元(分别为14和16)，可以增大焊盘18、20的尺寸，因此允许球键合的直径增大。增大球键合的尺寸改善了互连(例如，引线键合)的可制造性和长期可靠性。
请注意，在图2中示出的实施例中，键合焊盘18、20没有被放置在一个水平的行中。如在这里所使用的，术语“水平”指的是“x”方向，而术语“竖直”指的是“y”方向。相反，焊盘18、20相对于彼此竖直移位使得每一个键合焊盘18、20可以在键合焊盘18、20没有任何重叠的情况下在水平方向上加宽。如果键合焊盘18、20被并排放置在相同的水平行中，则将需要它们更窄而使得它们不重叠。更窄的键合焊盘将需要更小的球键合直径。球键合的更小几何结构将降低制造成品率并且将降低长期互连可靠性。这是不期望的。
请注意，对于该示出的实施例，图中“x”方向与IC 10的外边缘平行，且“y”方向与IC 10的外边缘垂直。例如，参考图9，对于I/O单元300-310的“x”方向与边缘396平行且对于I/O单元300-310的“y”方向与边缘396垂直；类似地，对于I/O单元350-360的“x”方向与边缘398平行且对于I/O单元350-360的“y”方向与边缘398垂直。
如在这里所使用的，术语“I/O单元”一般被假定为包括导体和有源器件，该导体和有源器件用于广阔的各种目的，诸如，例如用于普通的I/O功能、用于ESD(electro-static discharge，静电放电)保护、用于所有这些器件之间的局部互连以及用于电源(power)和/或地(ground)总线(在这里称为电源总线)。在一个实施例中，电源总线向单元(例如，14、16)、向键合焊盘(例如，18、20)和/或向探测焊盘(例如，图5的60、61)提供所需的电源和/或地电压。对于一些实施例，键合焊盘和探测焊盘提供到IC 10之外的外部世界的电耦合。对于一些实施例，用于普通I/O功能的有源器件包括，例如，p沟道场效应晶体管(例如，PMOSFET)和n沟道场效应晶体管(例如，NMOSFET)、输出驱动器、预驱动电路、输入缓冲器和其它用于普通I/O操作的典型地被包括的电路组件。替代实施例可以在I/O单元中使用任何想要的器件。
请注意，在该示出实施例中，键合焊盘18的宽度比I/O单元16的宽度更宽，且键合焊盘20的宽度比I/O单元14的宽度更宽。请注意，如在这里所使用的，术语“更宽”指的是“x”方向。能够形成并使用更宽的焊盘(例如，18)是由于这样的事实，即焊盘(例如，18)被连接到I/O单元(例如，16)以传送来自该I/O单元(例如，16)的信号而同时也被允许覆盖不同的I/O单元(例如，14)。更宽的焊盘18、20允许到这些焊盘18、20的更可靠和可制造的引线键合。请注意，对于在该示出实施例中的这些宽度，键合焊盘宽度和I/O单元宽度被沿着基本平行的线而测量。同样请注意，I/O单元14和I/O单元16是相邻的。
图3示出了根据本发明替代实施例的图1的集成电路10的焊盘部分12的顶视图。如在这里所使用的，术语“电源键合焊盘”指的是用于电源或者地互连的键合焊盘(例如，34、35)。类似地，如在这里所使用的，术语“信号键合焊盘”指的是用于信号互连的键合焊盘(例如，32、33)，其中该信号并不独自地提供电源或者地。请注意，每一个信号键合焊盘(例如，32)及其相应的信号键合区域(例如，36)与一个I/O单元关联，其电连接到该I/O单元。然而，每一个信号键合焊盘可以位于IC 10上任何想要的地方，并不再必须覆盖其关联的I/O单元。每一个电源键合焊盘(例如，34)及其相应的电源键合区域(例如，38)与一个电源互连导体(未示出)关联，其电连接到该电源互连导体。该电源互连导体可以被认为是相应I/O单元(例如，30)的部分。
请注意，每一个信号键合焊盘(例如，32、33)和电源键合焊盘(例如，34、35)可以位于IC 10上任何想要的地方。特别的是，电源键合焊盘不被局限于管芯的边缘，而信号键合焊盘不被局限于内部；替代实施例可能具有键合焊盘32和33作为电源键合焊盘，且键合焊盘34和35作为信号键合焊盘；另一替代实施例可能具有键合焊盘32和34作为电源键合焊盘，且键合焊盘33和35作为信号键合焊盘。然而，由于这样的事实，即下方(underlying)层必须经受住引线键合工艺的影响，所以信号键合焊盘和电源键合焊盘一般被放置在I/O单元(例如，30、31)之上。此外，在一些实施例中，电源和地总线被安排(route)为穿过I/O单元作为I/O单元的部分。在替代实施例中，电源总线可以不被安排为穿过I/O单元，但是可以在IC 10上的其它地方安排。
图3示出了图1的集成电路10的焊盘部分12或者I/O部分12的一个实施例。在一个实施例中，部分12包括多个I/O单元30、31。键合焊盘32、34电连接到第一I/O单元30而同时也物理覆盖第二I/O单元31的有源电路。键合焊盘33、35电连接到I/O单元31而同时也物理覆盖第二I/O单元30的有源电路。请注意，I/O单元30电连接到焊盘32、34，且I/O单元31电连接到焊盘33、35。焊盘32具有键合区域36，其是在执行引线键合时用于球键合(未示出)的预期区域。焊盘34具有键合区域38，其是在执行引线键合时用于球键合(未示出)的预期区域。焊盘33具有键合区域37，其是在执行引线键合时用于球键合(未示出)的预期区域。焊盘35具有键合区域39，其是在执行引线键合时用于球键合(未示出)的预期区域。请注意，通过允许焊盘32、34和33、35覆盖邻近I/O单元(分别为31和30)，焊盘32-35的尺寸可以被增大，因此允许球键合的直径增大。增大球键合的尺寸改善了互连(例如，引线键合)的可制造性和长期可靠性。
请注意，其中图3的实施例不同于图2的实施例的一种方式为没有足够的竖直空间来在各自的行中放置键合焊盘(32、33)。同样，没有足够的竖直空间来在各自的行中放置键合焊盘(33、34)，并且没有足够的竖直空间来在各自的行中放置键合焊盘(34、35)。因此，与示出了焊盘18与20之间的完全竖直移位(即，全部错开)的图2不同，图3示出了焊盘32与33之间、焊盘33与34之间以及还有焊盘34与35之间仅部分竖直移位(即，部分错开)。结果，键合焊盘32和33在“y”方向上仅被部分错开排列。同样，键合焊盘33和34在“y”方向上仅被部分错开排列；且键合焊盘34和35在“y”方向上仅被部分错开排列。
另外，在使用部分错开而不是全部错开时，图3的键合焊盘32-35的六边形形状使得自身紧密的堆积(packing)。请注意，对于键合焊盘32-35，替代实施例可以使用任何想要的形状或者形状的组合，诸如，例如，正方形、菱形、矩形、八边形、圆形、椭圆形、曲线形(curved)等。其它实施例可以使用任何多边形或者曲线形状以及各种方向，其以想要的紧密性来堆积。
与图2的实施例不同，图3中示出的每一个I/O单元30、31具有与其连接的多个键合焊盘(例如，I/O单元30的焊盘32、34)。在一个实施例中，一个键合焊盘(例如，34)是电源键合焊盘并且连接到位于I/O单元30中的电源或地总线部分，而另一个键合焊盘(例如，32)是信号键合焊盘并连接到I/O单元30自身内的电路以便向I/O单元30传送I/O信号或者传送来自I/O单元30的I/O信号。在替代实施例中，可以仅键合焊盘的一行有部分错开。换句话说，键合焊盘32和33可以以部分错开的方式排列，而键合焊盘34和35可以被省略。请注意，键合焊盘32-35内的小方块代表用来制作到它们各自的键合焊盘32-35的下层连接的通路(via)。在一个实施例中，较靠近IC 10边缘的键合焊盘(例如，34、35)用作电源键合焊盘，而较远离IC 10边缘的键合焊盘(例如，32、33)用作信号键合焊盘。
请注意，对于一些实施例，用于I/O单元30、31中键合区域36-39下方互连层(例如，电源和地总线)的限制性的布局设计规则用来防止引线键合期间的损伤。限制性的布局设计规则提供充分的结构支撑以防止在引线键合工艺的物理压力期间对IC 10的损伤。然而，大多数IC 10对于IC 10其他部分(例如，图1的核心区域514，其中可以放置功能电路，诸如，例如，存储器、执行部件、寄存器、状态机、控制逻辑、算术逻辑、定时器等)中的互连层没有这些相同限制性的布局设计规则。因此，可能有相当大的限制才能够在区域514上方放置键合区域36-39。键合区域36-39与区域514中下层有源电路之间的互连层可能不足以保护下层电路(特别是电介质层)在引线键合期间不损伤，除非使用更大限制性的布局规则。一般不期望在区域514中使用这些更大限制性的互连布局规则因为更大限制性的布局规则降低了设计灵活性且可能需要更多的半导体面积。因此，对于一些实施例，键合区域36-39被限制为位于I/O区域11内。
图4示出了根据本发明替代实施例的图1的集成电路10的焊盘部分12的顶视图。请注意，图4中示出的实施例对于键合焊盘42-45使用八边形形状。对此的原因为八边形形状可以与计算机辅助设计(CAD)工具更兼容，该CAD工具限制了焊盘的顶点为45度或90度。因此，六边形形状所需的30度和60度的顶点可能不被用来设计集成电路的一些CAD工具支持，或者不容易被支持。此外，用于键合焊盘(例如，42-45)的形状可以为任何想要的形状；然而，一些形状可能在特定实施例中有优势。
仍然参考图4，键合焊盘42、44电连接到第一I/O单元40而同时也物理覆盖第二I/O单元41的有源电路。键合焊盘43、45电连接到I/O单元41而同时也物理覆盖第二I/O单元40的有源电路。请注意，I/O单元40电连接到焊盘42、44，并且I/O单元41电连接到焊盘43、45。焊盘42具有键合区域46，其是在执行引线键合时用于球键合(未示出)的预期区域。焊盘44具有键合区域48，其是在执行引线键合时用于球键合(未示出)的预期区域。焊盘43具有键合区域47，其是在执行引线键合时用于球键合(未示出)的预期区域。焊盘45具有键合区域49，其是在执行引线键合时用于球键合(未示出)的预期区域。请注意，通过允许焊盘42、44和43、45覆盖邻近I/O单元(分别为41和40)，焊盘42-45的尺寸可以被增大，因此允许球键合的直径增大。增大球键合的尺寸改善了互连(例如，引线键合)的可制造性和长期可靠性。
图5示出了根据本发明替代实施例的图1的集成电路10的焊盘部分12的顶视图。图5示出了分离的探测焊盘60的使用，该探测焊盘60电耦合到其相应的键合焊盘52，用于传送来自探测焊盘60和键合焊盘52的相同信号。同样示出了电耦合到其相应键合焊盘53的分离的探测焊盘61。探测焊盘60可以被实现为键合焊盘52的延伸，并且探测焊盘61可以被实现为键合焊盘53的延伸。探测焊盘60具有探测区域62，其是在执行探测(probing)时用于探针针尖(未示出)触地(touchdown)和擦洗(scrub)的预期区域。探测焊盘61具有探测区域63，其是在执行探测时用于探测针尖(未示出)触地和擦洗的预期区域。在该示出的实施例中，键合焊盘54和55具有键合区域58和59，其是在为了生成电源和/或地电连接而执行引线键合时用于球键合(未示出)的预期区域。对于键合焊盘54和55的相应探测区域可以在IC 10上的其它地方。
请注意，探测过程通常不在下方电路上施加与引线键合所施加的相同的垂直的力。因此，探测区域62、63不必留在I/O单元(例如，50、51)上但是可以被延伸使得它们在区域514上。在一个实施例中，键合焊盘52-55和探测焊盘60、61由铝形成。在替代实施例中，键合焊盘52-55和探测焊盘60、61可以由任何导电材料形成。请注意，即使在不同的材料(例如，铜)被用于下方互连层时，铝也可以用于键合焊盘52-55和探测焊盘60、61。请注意，对于一个实施例，探测焊盘60、61被形成在钝化层上，并且因此可以形成在下方区域514上。请注意，键合焊盘52、53也可以形成在钝化层上，就象探测焊盘60、61一样。
在一些实施例中，具有分离的探测和引线键合区域可能是有利的。探针(在探测过程期间)可能物理损坏焊盘区域的顶层；并且因此如果对于探测和引线键合使用相同的焊盘可能给引线键合可靠性和可制造性带来负面的影响。
图5示出了根据本发明替代实施例的图1的集成电路10的焊盘部分12的顶视图。在一个实施例中，键合焊盘54、55被用作电源键合焊盘并且键合焊盘52、53被用作信号键合焊盘。请注意，每一个信号键合焊盘(例如，52)及其相应的信号键合区域(例如，56)与一个I/O单元关联，其电连接到该I/O单元。然而，每一个信号键合焊盘可以位于IC 10上任何想要的地方而不再必须覆盖其关联的I/O单元。每一个电源键合焊盘(例如，54)及其相应的电源键合区域(例如，58)与一个电源互连导体(未示出)关联，其电连接到该电源互连导体。该电源互连导体可以被认为是相应I/O单元(例如，50)的部分。
请注意，每一个信号键合焊盘(例如，52、53)和电源键合焊盘(例如，54、55)可以位于IC 10上任何想要的地方。然而，由于下方层必须经受的住引线键合工艺的影响这一事实，所以信号键合焊盘和电源键合焊盘通常被放置在I/O单元(例如，50、51)上或者I/O区域11内。此外，在一些实施例中，电源和地总线被安排穿过I/O单元作为该I/O单元的部分。在替代实施例中，电源总线可以不被安排穿过I/O单元，但是可以被安排在IC 10上其它地方。
图5示出了图1的集成电路10的焊盘部分12或者I/O部分12的一个实施例。在一个实施例中，部分12包括多个I/O单元50、51。键合焊盘52、54电连接到第一I/O单元50，而同时也物理覆盖第二I/O单元51的有源电路。键合焊盘53、55电连接到I/O单元51，而同时也物理覆盖第二I/O单元50的有源电路。请注意，I/O单元50电连接到焊盘52、54，而I/O单元51电连接到焊盘53、55。焊盘52具有键合区域56，其是在执行引线键合时用于球键合(未示出)的预期区域。焊盘54具有键合区域58，其是在执行引线键合时用于球键合(未示出)的预期区域。焊盘53具有键合区域57，其是在执行引线键合时用于球键合(未示出)的预期区域。焊盘55具有键合区域59，其是在执行引线键合时用于球键合(未示出)的预期区域。
请注意，通过允许焊盘52、54和53、55覆盖邻近的I/O单元(分别为51和50)，可以增大焊盘52-55的尺寸，因此允许球键合的直径增大。增大球键合的尺寸改善了互连(例如，引线键合)的可制造性和长期可靠性。另外，键合焊盘54内的小方块400代表用来制作从I/O单元50中的导体到键合焊盘54的下层连接的通路。类似地，键合焊盘55内的小方块401代表用来制作从I/O单元51中的导体到键合焊盘55的下层连接的通路。
图6示出了根据本发明替代实施例的图1的集成电路10的焊盘部分12的顶视图。图6与图5类似，除了探测焊盘81的长度竖直延长使得探测区域82、83在顶部对准。对于一些实施例，这个对准使得探测过程和探针板(probe card)维护变得容易，因为当所有在一侧的针被期望在一条直线上时更容易检验探针的对准。在一些实施例中，焊盘延伸区84可以被加到键合焊盘74使得84和74结合产生可以被探测的区域。这个探测区域可以或者可以不用于引线键合。一些实施例可以使用冗余的电源键合焊盘74使得这些焊盘的一部分可以被探测，并且另一个不同的部分可以被引线键合以便避免探测损伤上方引线键合的问题。
图6示出了根据本发明替代实施例的图1的集成电路10的焊盘部分12的顶视图。在一个实施例中，键合焊盘74、75用作电源键合焊盘并且键合焊盘72、73被用作信号键合焊盘。请注意，每一个信号键合焊盘(例如，72)及其相应的信号键合区域(例如，76)与一个I/O单元关联，该信号键合焊盘电连接到该I/O单元。然而，每一个信号键合焊盘可以位于IC 10上任何想要的地方而不再必须覆盖其关联的I/O单元。每一个电源键合焊盘(例如，74)及其相应的电源键合区域(例如，78)与一个电源互连导体(未示出)关联，该电源键合焊盘电连接到该电源互连导体。该电源互连导体可以被认为是相应I/O单元(例如，70)的部分。
请注意，每一个信号键合焊盘(例如，72、73)和电源键合焊盘(例如，74、75)可以位于IC 10上任何想要的地方。然而，由于下方层必须经受的住引线键合工艺的影响这一事实，所以信号键合焊盘和电源键合焊盘通常被放置在I/O单元(例如，70、71)上。此外，在一些实施例中，电源和地总线被安排穿过I/O单元作为该I/O单元的部分。在替代实施例中，电源总线可以不被安排穿过I/O单元，但是可以被安排在IC 10上其它地方。
图6示出了图1的集成电路10的焊盘部分12或者I/O部分12的一个实施例。在一个实施例中，部分12包括多个I/O单元70、71。键合焊盘72、74电连接到第一I/O单元70，而同时也物理覆盖第二I/O单元71的有源电路。键合焊盘73、75电连接到I/O单元71，而同时也物理覆盖第二I/O单元70的有源电路。请注意，I/O单元70电连接到焊盘72、74，而I/O单元71电连接到焊盘73、75。焊盘72具有键合区域76，其是在执行引线键合时用于球键合(未示出)的预期区域。焊盘74具有键合区域78，其是在执行引线键合时用于球键合(未示出)的预期区域。焊盘73具有键合区域77，其是在执行引线键合时用于球键合(未示出)的预期区域。焊盘75具有键合区域79，其是在执行引线键合时用于球键合(未示出)的预期区域。
请注意，通过允许焊盘72、74和73、75覆盖邻近的I/O单元(分别为71和70)，可以增大焊盘72-75的尺寸，因此允许球键合的直径增大。增大球键合的尺寸改善了互连(例如，引线键合)的可制造性和长期可靠性。
图7示出了根据本发明替代实施例的图1的集成电路10的焊盘部分12的顶视图。图7与图6类似，除了图6中的邻近焊盘(即，74、75)已经被合并(电连接且物理连接)使得区域108可以用于探测并且区域109可以用于引线键合。这样，引线键合区域109将不会有任何的探测损伤。
参考图7，在一个实施例中，键合焊盘104用作具有引线键合区域109并具有探测区域108的电源键合焊盘。在一个实施例中，键合焊盘102、103用作信号键合焊盘。请注意，每一个信号键合焊盘(例如，102)及其相应的信号键合区域(例如，106)与一个I/O单元关联，该信号键合焊盘电连接到该I/O单元。然而，每一个信号键合焊盘可以位于IC 10上任何想要的地方而不再必须覆盖其关联的I/O单元。电源键合焊盘104及其相应的电源键合区域(例如，108和109)与一个电源互连导体(未示出)关联，该电源键合焊盘电连接到该电源互连导体。该电源互连导体可以被认为是相应I/O单元(例如，100)的部分。
请注意，电源键合焊盘104可以位于IC 10上任何想要的地方。然而，由于下方层必须经受的住引线键合工艺的影响这一事实，所以电源键合焊盘通常被放置在I/O单元(例如，100、101)上。同样，在一些实施例中，电源和地总线被安排穿过I/O单元作为该I/O单元的部分。在替代实施例中，电源总线可以不被安排穿过I/O单元，但是可以被安排在IC 10上其它地方。
图7示出了图1的集成电路10的焊盘部分12或者I/O部分12的一个实施例。在一个实施例中，部分12包括多个I/O单元100、101。键合焊盘102电连接到第一I/O单元100，而同时也物理覆盖第二I/O单元101的有源电路。键合焊盘103电连接到I/O单元101，而同时也物理覆盖第二I/O单元100的有源电路。焊盘102具有键合区域106，其是在执行引线键合时用于球键合(未示出)的预期区域。焊盘104具有区域108，其是接受用于探测IC 10的至少一部分的探针的预期区域。焊盘104还具有键合区域109，其是在执行引线键合时用于球键合(未示出)的预期区域。焊盘103具有键合区域107，其是在执行引线键合时用于球键合(未示出)的预期区域。
请注意，通过允许焊盘102、103和104覆盖邻近的I/O单元100、101，可以增大焊盘102-104的尺寸，因此允许球键合的直径增大并且允许探测区域的面积增大。增大球键合的尺寸改善了互连(例如，引线键合)的可制造性和长期可靠性。
图8示出了根据本发明替代实施例的图1的集成电路10的焊盘部分12的顶视图。请注意，根据I/O单元的功能可能具有各种尺寸的I/O单元。如果I/O单元能够在竖直方向上扩张，现在可能使键合焊盘(例如，130)基本更大(例如，131)而同时仍然保持I/O单元相同的水平尺寸(间距)(参见具有数值“c”的水平“x”尺寸)。结果，键合焊盘131可以具有基本大于键合焊盘130的尺寸和面积。
高管脚数IC通常不能在不明显增大管芯尺寸的情况下在I/O外围的周围将所有I/O单元安排在单个行中。在一个实施例中，本发明可以用来解决这个问题，因为键合焊盘的宽度(例如，焊盘131的宽度)不再受到I/O单元宽度(“c”)的限制。这允许I/O单元宽度变窄，而同时仍然保持或者甚至扩大键合焊盘的宽度。在图8所示的实施例中，I/O单元134、135的宽度“c”与I/O单元132、133的宽度相同；然而，键合焊盘131的宽度可以变得基本大于“c”。
尺寸“a”和“b”表示单独的探测焊盘的尺寸，该探测焊盘电耦合到其相应键合焊盘用于传送来自探测焊盘和键合焊盘的相同信号。
焊盘130具有键合区域136，其是在执行引线键合时用于球键合(未示出)的预期区域。焊盘131具有键合区域137，其是在执行引线键合时用于球键合(未示出)的预期区域。通过利用I/O单元134的较大竖直尺寸“e”，焊盘131的键合区域137可以具有基本大于焊盘130的键合区域136的尺寸，因此允许球键合的直径基本被增大。增大球键合的尺寸改善了互连(例如，引线键合)的可制造性和长期可靠性。
请注意，对于一些实施例，I/O单元的竖直尺寸可以被增大(即，I/O单元134、135的竖直尺寸“e”可以大于I/O单元132、133的竖直尺寸“d”)。大多数IC设计在I/O单元的竖直尺寸上扩张比在I/O单元的水平尺寸上具有更大的弹性(flexibility)。另外，大多数IC设计在键合焊盘尺寸和宽度上有限制，因为增大键合焊盘尺寸或宽度可能导致管芯尺寸增大。图8示出了一种在不增大I/O单元132-135的间距或宽度、并因此不增大管芯尺寸的情况下增大键合焊盘的尺寸和宽度(从焊盘130的尺寸到焊盘131的尺寸)的方法。请注意，I/O单元134、135仍然具有与I/O单元132、133相同的宽度和间距“c”。
图9示出了根据本发明替代实施例的图1的集成电路10的焊盘部分12的顶视图。请注意在示出的实施例中，键合焊盘320-324、330-335、380-384和390-395的位置以接近IC 10的角落的方式被展开。这样做是为了保持键合到键合焊盘的引线(未示出)之间的最小间距。请注意，如果在接近角落时不增大键合焊盘之间的间距则该引线将在角落处变得更加紧密地挤在一起。然而，请注意，I/O单元300-310和350-360的间距能够保持恒定(没有任何间隙或间隔地邻接)而键合焊盘320-324、330-335、380-384、390-395能够随着IC 10角落的接近而变得更展开。因为I/O单元300-310、350-360的间距没有随着角落的接近而增大，更多的I/O单元300-310、350-360可以沿着IC 10的外围被挤在一起。因此，键合焊盘(例如，320-324、330-335、380-384、390-395)的间距或间隔能够在IC10的角落处增大，而同时保持I/O单元(例如，300-310、350-360)的最靠近的可能间距或间隔。在该示出的实施例中，通过允许键合焊盘(例如，320-324、330-335、380-384、390-395)覆盖任何I/O单元：不仅仅是每一个键合焊盘电连接到的那个I/O单元，使得在键合焊盘间距与I/O单元间距之间的这个差别成为可能。
通常角落单元(corner cell)341不用于I/O单元和焊盘。然而，在本发明中，角落单元341可以用于键合焊盘。请注意，在一些实施例中，如果需要的话，一个或多个附加的I/O单元(未示出)可以被水平地或竖直地添加。另外，如果有足够的空间的话，更多的键合焊盘可以被添加在角落单元341上。阴影图形(例如，340)是用来将每一个I/O单元300-310、350-360连接到一个或多个相应的键合焊盘320-324、330-335、380-384、390-395的导体。请注意，在所示出的实施例中，随着角落的接近，I/O单元与其相应的键合焊盘之间的偏移量增大。
图9中所示出的实施例假定了每一个I/O单元有一个相应的键合焊盘。在替代实施例中，每一个I/O单元可以有多于一个的键合焊盘，例如信号键合焊盘加上一个或多个关联的电源键合焊盘(参见图3)。替代实施例也可以有与一些或所有I/O单元关联的一个或多个探测焊盘。键合焊盘可以为任何形状(例如，参见图3和4)并且可以为任何满足设计规则标准的尺寸。替代实施例可以仅有单行键合焊盘、可以有两行键合焊盘或者可以有任何数目的行的键合焊盘。
图10示出了根据本发明一个实施例的图5的集成电路10的焊盘部分12的截面图。请注意，该截面切在电源总线之间。请注意，键合焊盘54(连接到I/O单元50内的有源电路)的部分406覆盖I/O单元51内的有源电路的至少一部分。同样，请注意在一些实施例中，键合焊盘54可以由单层(例如，铝)形成。在替代实施例中，键合焊盘54可以由多个不同材料的层(例如，覆盖铜层的铝层)形成。在一些实施例中，阻挡层(例如，钽)可以插在铝与铜层之间。在一个实施例中，层402是电介质层。在一些实施例中，层402可以是使用钝化材料形成的钝化层。
仍然参考图10，焊盘54可以包含铜、铝、金或者任何其它导电材料。在一个实施例中，焊盘54可以由铝层形成。该铝层可以用作铝盖层(cap layer)，且下方互连层403可以由铜形成。区域404是具有有源器件的衬底区域，而区域405是没有有源器件的衬底区域。通路400形成从焊盘54到I/O单元50的区域404中的有源器件的电连接。通路401形成从焊盘55到I/O单元51的区域404中的有源器件的电连接。虽然在图10的上下文中已经提到了具体材料的实例，但是替代实施例不限于所提到的材料并且可以使用任何实现期望功能的材料。
图11示出了根据本发明替代实施例的图1的集成电路10的焊盘部分12的顶视图。该实施例有这样的约束，即在竖直“y”方向(垂直于管芯边缘600)上有较少的可利用的空间而在水平“x”方向(平行于管芯边缘600)上有较多的可利用的空间。已经发现，如果将六边形形状的平边(flat side)与IC 10的边缘垂直放置，而不是将六边形形状的平边与IC 10的边缘平行放置，则在竖直方向上使用了较少的空间。请注意，虚线代表了适应使用传统焊盘技术的键合焊盘的布局所需要的空间，在传统焊盘技术中I/O单元的焊盘被限制不能覆盖不同的I/O单元。请注意，图11中所使用的布局在水平“x”方向上需要更多的空间，但是在竖直“y”方向上需要更少的空间。当竖直维度“y”比水平维度“x”更加受到限制和约束时，这可能是重要的优点。
请注意，通过如图11所示的将探测焊盘部分与键合焊盘部分偏移(例如，在“x”维度上)，可能减少结合的探测焊盘部分和键合焊盘部分所需要的竖直空间。请注意，这种物理排列允许邻近焊盘更紧地堆积而具有更少的被浪费的空间。可替代的，这种物理排列可以用来在不需要增大结合的探测焊盘部分和键合焊盘部分所需要的竖直空间的情况下，在“y”方向上使探测焊盘部分更长。
在替代实施例中，电源键合焊盘可以有关联的电源探测焊盘。类似地，在一些实施例中，一个或多个I/O键合焊盘可以没有关联的探测焊盘。同样，在一些实施例中，一些或所有电源键合焊盘以及一些或所有I/O键合焊盘可以有关联的探测焊盘。替代实施例可以使用不同形状(例如，正方形、菱形、矩形、八边形、圆形、椭圆形、曲线形)，该形状可以受益于探测焊盘与键合焊盘的偏移，和/或所选的键合焊盘彼此间的偏移。替代实施例可以使用不同的焊盘形状(例如，八边形、五边形)，该形状也可以受益于形状的方向相对于IC 10的边缘600的旋转以便允许焊盘更密集的堆积。另外，可以使用不同形状的组合。对于键合焊盘和探测焊盘，替代实施例可以使用任何想要的形状、旋转、交错或其它方向。
图12示出了根据本发明替代实施例的图1的集成电路10的焊盘部分12的顶视图。图12与图11非常相似，除了电源键合焊盘的形状变成五边形形状而不是六边形形状并且探测焊盘的顶部变平。这允许将在IC 10的边缘处的不使用区域添加到电源键合焊盘，并且将在I/O单元的顶部处的不使用区域添加到探测焊盘。然而，为了一些实施例的可制造性，不使用在IC 10的角落处具有90度角的焊盘可能会更好。
请注意，通过将探测焊盘部分与键合焊盘部分偏移，可能减少结合的探测焊盘部分和键合焊盘部分所需要的竖直空间。请注意，这种物理排列允许邻近焊盘更紧地堆积而具有更少的被浪费的空间。可替代的，这种物理排列可以用来在不需要增大结合的探测焊盘部分和键合焊盘部分所需要的竖直空间的情况下，在“y”方向上使探测焊盘部分更长。对于键合焊盘和探测焊盘，替代实施例可以使用任何想要的形状、旋转、交错或其它方向。
图13示出了根据本发明替代实施例的图1的集成电路10的焊盘部分12的顶视图。请注意，在该实施例中，一些键合焊盘和它们关联的探测焊盘通过一个或多个迹线(trace)700-707来电连接，因为其它焊盘被插在键合焊盘部分与其关联的探测焊盘部分之间。其它键合焊盘和它们关联的探测焊盘不需要使用用于电连接的迹线，因为它们彼此是邻接的而没有其它焊盘插在它们之间。允许使用迹线来电连接焊盘的一个优点是在水平“x”方向上需要更小的空间。因此在“y”方向上的空间(而不是在“x”方向上的空间)可以用于I/O单元。请注意对于该实施例，六边形的平边平行于IC 10的管芯边缘而放置。对于键合焊盘和探测焊盘，替代实施例可以使用任何想要的形状、旋转、交错或其它方向。
请注意，图13中的虚线代表了适应使用传统焊盘技术的键合焊盘的布局所需要的空间，在传统焊盘技术中I/O单元的焊盘被限制不能覆盖不同的I/O单元。请注意，图13中所使用的布局在竖直“y”方向上需要更多的空间，但是在水平“x”方向上需要更少的空间。当水平维度“x”比竖直维度“y”更加受到限制和约束时，这可能是重要的优点。
图14示出了根据本发明替代实施例的图1的集成电路10的焊盘部分12的顶视图。焊盘501-510中的每一个都可以是探测焊盘和/或键合焊盘。请注意，焊盘(键合和/或探测)的交错排列允许更密集的布局。在一个实施例中，焊盘501-505围绕着中心焊盘506放射状地排列。
在一个实施例中，焊盘501的最接近边缘与焊盘506的最接近边缘之间的最小距离(标记为“551”)至多为2微米。另外，焊盘501的最接近边缘与焊盘502的最接近边缘之间的最小距离(标记为“552”)至多为2微米。另外，焊盘502的最接近边缘与焊盘506的最接近边缘之间的最小距离(标记为“553”)至多为2微米。
在替代实施例中，焊盘501的最接近边缘与焊盘506的最接近边缘之间的最小距离(标记为“551”)至多为1微米。另外，焊盘501的最接近边缘与焊盘502的最接近边缘之间的最小距离(标记为“552”)至多为1微米。另外，焊盘502的最接近边缘与焊盘506的最接近边缘之间的最小距离(标记为“553”)至多为1微米。
请注意，焊盘501、502和506没有放置成一条直线，而是以非线性的方式交错。在所示出的实施例中，使用六边形形状，并且焊盘(例如，501-505)的中心也形成六边形形状500，该六边形形状500具有近似相等长度的边并具有每一个角都近似为120度的六个角。请注意，在替代实施例中，该焊盘中的一个或多个可以不实现(例如，将被放置在竖直“y”方向上506正上方的焊盘)。对于任何数目的焊盘行更密集的堆积或者布局可以是有利的，其中行被认为在水平“x”方向上排列。关于图14，“x”方向是在该图的平面中与管芯边缘602平行的方向，而“y”方向是在该图的平面中与管芯边缘602垂直的方向。在所示出的实施例中，由焊盘501-505的中心形成的六边形形状500的一些平边垂直于IC 10的边缘。请注意，焊盘的这种排列允许对于IC 10的焊盘的最佳堆积，其中在一个方向(例如，竖直“y”)上有更多的空间而在另一个方向(例如，水平“x”)上有更小的空间并且也允许在该布局在IC 10的角落周围过渡(transition)时焊盘的非常密集的堆积。
替代实施例可以将由键合焊盘(例如，501-505)的中心形成的六边形形状(例如，500)的一些平边设置为与IC 10的边缘平行。请注意，焊盘的这种排列允许对于IC 10的焊盘的最佳堆积，其中在一个方向(例如，水平“x”)上有更多的空间而在另一个方向(例如，竖直“y”)上有更小的空间。
请注意，在图1-10中所述的并且贯穿该文档的焊盘和关联的I/O单元的各种特征可以以任何想要的方式结合并且与图11-14所示出的焊盘布局特征一起使用。因此，意图在设计IC时在这里所述的任何和全部特征可以以任何想要的方式混合、匹配和交换。
在上述说明书中，已经根据具体实施例而描述了本发明。然而，本领域技术人员应明白在不脱离下面权利要求所陈述的本发明的范围的情况下可以作出各种修改和改变。例如，请注意，用于凸点(bump)技术的键合焊盘不必经受住在引线键合期间施加的压力。因此，凸点技术不是通常具有相同严格的用于凸点焊盘下方的互连的布局规则。因此，凸点焊盘能够放置在IC上的任何地方而不限于外围。因此，本说明书和附图被认为是示例性的而不是限制性的，并且所有这样的修改是意图被包括在本发明的范围内的。
好处、其它优点和问题的解决办法已经在上面结合具体实施例而被描述了。然而，好处、优点、问题的解决办法以及可能引起任何好处、优点或者解决办法出现或者变得更显著的任何元素不被解释为任何或所有权利要求的关键的、所需的或者必要的特征或元素。如在此使用的，术语“包含”、“包括”或其任何其它变体意图覆盖非排他的包含物，使得包含一列元素的工艺、方法、物品或者装置不仅仅包括那些元素而且可以包括没有清楚地列出或者对于这样的工艺、方法、物品或者装置为固有的其它元素。
附加文本
1.一种集成电路，包含：
第一键合焊盘；
第二键合焊盘；
第一I/O单元，具有选自包含第一输出电路和第一输入电路的组中的有源电路，所述第一输出电路向该第一键合焊盘直接提供信号，所述第一输入电路从该第一键合焊盘直接接收信号；以及
第二I/O单元，具有选自包含第二输出电路和第二输入电路的组中的有源电路，所述第二输出电路向该第二键合焊盘直接提供信号，所述第二输入电路从该第二键合焊盘直接接收信号，其中该第一键合焊盘覆盖该第二I/O单元的有源电路的至少一部分。
2.根据第1条的集成电路，其中该第一键合焊盘覆盖该第一I/O单元的有源电路的至少一部分。
3.根据第1条的集成电路，其中该第一键合焊盘的至少一部分覆盖钝化层。
4.根据第3条的集成电路，其中覆盖该钝化层的该第一键合焊盘的该至少一部分包含铝。
5.根据第1条的集成电路，其中该第一键合焊盘的键合焊盘宽度大于该第一I/O单元的I/O单元宽度，该I/O单元宽度和该键合焊盘宽度沿着基本平行的线而被测量。
6.根据第1条的集成电路，其中该第一键合焊盘包含引线键合区域。
7.根据第6条的集成电路，其中该第一键合焊盘还包含探测区域。
8.根据第6条的集成电路，其中该第一键合焊盘的该引线键合区域覆盖该第二I/O单元的有源电路。
9.根据第1条的集成电路，其中：
该第一I/O单元包括该输出电路和该输入电路；以及
该第二I/O单元包括该第二输出电路和该第二输入电路。
10.根据第1条的集成电路，其中该第一I/O单元邻近该第二I/O单元。
11.根据第10条的集成电路，其中该第一I/O单元具有第一单元边缘和第二单元边缘，该第二单元边缘的长度小于或等于该第一单元边缘，并且其中该第一键合焊盘被放置在距该第一单元边缘第一距离处而第二键合焊盘被放置在距该第一单元边缘第二距离处，该第一距离与该第二距离不同，且该第二键合焊盘覆盖该第一键合焊盘的至少一部分。
12.一种集成电路，包含：
多个键合焊盘；以及
多个I/O单元，该多个I/O单元中的每一个都对应于该多个键合焊盘中相应的键合焊盘，并且具有选自包含输入有源电路和输出有源电路的组中的有源电路，所述输入有源电路从该相应的键合焊盘直接接收信号，所述输出有源电路向该相应的键合焊盘直接提供信号，其中
该多个I/O单元被排列为具有基本恒定的间距，
该多个键合焊盘覆盖该多个I/O单元的至少一部分，以及
该多个键合焊盘的最大间距大于该多个I/O单元的基本恒定的间距。
13.根据第12条的集成电路，其中该多个键合焊盘被排列为具有基本恒定的间距。
14.根据第12条的集成电路，其中该多个键合焊盘被排列为具有不恒定的间距。
15.根据第12条的集成电路，其中该多个键合焊盘的最小间距大于该多个I/O单元的基本恒定的间距。
16.根据第12条的集成电路，其中该多个键合焊盘中的每一个键合焊盘包含引线键合区域。
17.根据第12条的集成电路，其中该多个I/O单元中的每一个I/O单元的I/O单元宽度小于该多个键合焊盘中相应键合焊盘的相应键合焊盘宽度，其中每一个I/O单元宽度和相应的键合焊盘宽度被沿着基本平行的线而测量。
18.根据第12条的集成电路，其中该多个键合焊盘被放射状地排列。
19.根据第12条的集成电路，其中该多个键合焊盘被根据六边形图形而排列使得该多个键合焊盘中的每一个的每一个中心限定六边形的至少一部分。
20.一种用于形成集成电路的方法，包含如下步骤：
形成第一I/O单元；
形成第二I/O单元；
形成与该第一I/O单元对应的第一键合焊盘，该第一I/O单元具有选自包含输入有源电路和输出有源电路的组中的有源电路，所述输入有源电路从该第一键合焊盘直接接收信号，所述输出有源电路向该第一键合焊盘直接提供信号；以及
在该第一I/O单元的至少一部分上形成与该第二I/O单元对应的第二键合焊盘，该第二I/O单元具有选自包含输入有源电路和输出有源电路的组中的有源电路，所述输入有源电路从该第二键合焊盘直接接收信号，所述输出有源电路向该第二键合焊盘直接提供信号。
21.根据第20条的方法，其中执行形成第二键合焊盘的步骤使得该第二键合焊盘被形成在该第二I/O单元的至少一部分之上。
22.根据第20条的方法，其中该第一键合焊盘的键合焊盘宽度大于该第一I/O单元的I/O单元宽度，该I/O单元宽度和该键合焊盘宽度被沿着基本平行的线而测量。
23.一种集成电路管芯，包含：
第一键合焊盘；
第二键合焊盘；以及
第三键合焊盘，其中该第一和第二键合焊盘之间的最小距离最多为2微米，该第二和第三键合焊盘之间的最小距离最多为2微米，并且该第一和第三键合焊盘之间的最小距离最多为2微米。
24.根据第23条的集成电路管芯，其中该第一键合焊盘的中心和该第二键合焊盘的中心限定了第一边缘，并且该第一键合焊盘的中心和该第三键合焊盘的中心限定了第二边缘，并且其中该第一边缘的长度等于该第二边缘，并且由该第一边缘与第二边缘在该第一键合焊盘的中心处形成的角度测量为近似60度。
25.根据第23条的集成电路管芯，其中该第一和第二键合焊盘之间的该最小距离最多为1微米，该第二和第三键合焊盘之间的该最小距离最多为1微米，并且该第一和第三键合焊盘之间的该最小距离最多为1微米。
26.根据第23条的集成电路管芯，还包含探测区域，该探测区域邻近该第一、第二和第三键合焊盘中的至少一个。
27.根据第26条的集成电路管芯，其中该探测区域被形成为该第一、第二和第三键合焊盘中的该至少一个的延伸。
28.根据第23条的集成电路管芯，还包含：
I/O单元，具有选自输入电路和输出电路的有源电路，所述输入电路从该第一键合焊盘、第二键合焊盘和第三键合焊盘中的一个直接接收信号，所述输出电路向该第一键合焊盘、第二键合焊盘和第三键合焊盘中的这一个直接提供信号。
29.根据第28条的集成电路管芯，其中该第一键合焊盘、第二键合焊盘和第三键合焊盘中的所述一个的键合焊盘宽度大于该I/O单元的I/O单元宽度，该键合焊盘宽度和I/O单元宽度被沿着基本平行的线而测量。
30.根据第28条的集成电路管芯，其中该第一键合焊盘、第二键合焊盘和第三键合焊盘中的另一个覆盖该I/O单元的至少一部分。
31.根据第28条的集成电路管芯，其中该第一键合焊盘、第二键合焊盘和第三键合焊盘中的至少一个用导电通路连接到该I/O单元的有源电路，该导电通路从该第一键合焊盘、第二键合焊盘和第三键合焊盘中的所述至少一个延伸到该集成电路管芯中。
32.根据第23条的集成电路管芯，其中该第一键合焊盘、第二键合焊盘和第三键合焊盘中的每一个都是正六边形，该六边形具有长度基本相等的边并且限定基本相等的角度。
33.一种集成电路管芯，包含：
多个键合焊盘，根据六边形图形排列，其中该多个键合焊盘中的至少五个键合焊盘形成具有六个角和六个边的六边形的至少部分，其中该多个键合焊盘中的所述至少五个键合焊盘的中心与该六边形的六个角中的五个角对准；
下方金属层，在该多个键合焊盘的下方；以及
多个I/O单元，其中该多个键合焊盘中的所述至少五个键合焊盘的第一键合焊盘用通路互连而连接到该多个I/O单元中相应I/O单元的有源电路，该通路互连延伸到该下方金属层。
34.根据第33条的集成电路管芯，其中该集成电路管芯基本没有包含从该多个键合焊盘中的所述至少五个键合焊盘的该第一键合焊盘安排到该多个I/O单元的表面。
35.根据第33条的集成电路管芯，其中该多个键合焊盘中的每一个键合焊盘用通路互连而连接到该多个I/O单元中相应I/O单元的有源电路，该通路互连延伸到该下方金属层。
36.根据第33条的集成电路管芯，其中该多个键合焊盘中的至少一个键合焊盘的中心与该六边形的中心对准。
37.根据第33条的集成电路管芯，其中该六边形为正六边形，其中该六边形的六条边全都在长度上基本相等并且限定基本相等的角度。
38.根据第33条的集成电路管芯，其中该多个键合焊盘中的至少一个键合焊盘具有作为该至少一个键合焊盘的延伸的探测区域。
39.根据第33条的集成电路管芯，其中该多个键合焊盘的至少一部分覆盖该多个I/O单元的至少一部分，并且其中横过该多个键合焊盘中的每一个的键合焊盘宽度大于该多个I/O单元中的一个I/O单元的I/O单元宽度，每一个键合焊盘宽度和I/O单元宽度沿着基本平行的线而测量。
40.根据第33条的集成电路管芯，其中所述至少五个键合焊盘中的第二键合焊盘用第二通路互连而连接到选自电源电路和地电路的电路。
41.根据第33条的集成电路管芯，其中所述至少五个键合焊盘中的每一个都是正六边形，该正六边形具有长度基本相等的边并且限定基本相等的角度。
42.一种集成电路管芯，包含：
多个键合焊盘，根据六边形图形排列，其中该多个键合焊盘中的至少五个键合焊盘形成具有六个角和六个边缘的第一六边形的至少部分，其中该多个键合焊盘中的所述至少五个键合焊盘的中心与该六边形的六个角中的五个角对准；
核心电路；以及
管芯边缘，其中所述至少五个键合焊盘位于该核心电路与该管芯边缘之间，其中该第一六边形的六个边缘中的至少一个边缘与最接近所述至少五个键合焊盘的该管芯边缘的第一部分基本垂直。
43.根据第42条的集成电路管芯，其中该多个键合焊盘中的至少五个其它的键合焊盘形成具有六个角和六个边缘的第二六边形的至少部分，其中该多个键合焊盘中的所述至少五个其它键合焊盘的中心与该第二六边形的六个角中的五个角对准，并且其中所述至少五个其它键合焊盘位于该核心电路与该管芯边缘之间，其中该第二六边形的六个边缘中的至少一个边缘与最接近所述至少五个其它键合焊盘的该管芯边缘的第二部分基本垂直，该管芯边缘的该第一部分与该管芯边缘的该第二部分基本垂直。
44.根据第42条的集成电路管芯，其中该第一六边形为正六边形，其中该第一六边形的六个边缘全部都在长度上基本相等并且限定基本相等的角度。
45.根据第42条的集成电路管芯，进一步包含：
多个I/O单元，其中该多个键合焊盘的第一键合焊盘连接到该多个I/O单元中相应I/O单元的有源电路，其中该多个键合焊盘的至少一部分覆盖该多个I/O单元的至少一部分，并且其中横过该第一键合焊盘的键合焊盘宽度大于横过该多个I/O单元中该相应I/O单元的I/O单元宽度，该键合焊盘宽度和相应I/O单元宽度沿着基本平行的线而测量。
46.根据第42条的集成电路管芯，其中该多个键合焊盘中的至少一个键合焊盘具有作为所述至少一个键合焊盘的延伸的探测区域。

Claims (25)

1.一种集成电路，包含：
第一键合焊盘；
第二键合焊盘；
第一I/O单元，具有选自包含第一输出电路和第一输入电路的组中的有源电路，所述第一输出电路向该第一键合焊盘直接提供信号，所述第一输入电路从该第一键合焊盘直接接收信号；以及
第二I/O单元，具有选自包含第二输出电路和第二输入电路的组中的有源电路，所述第二输出电路向该第二键合焊盘直接提供信号，所述第二输入电路从该第二键合焊盘直接接收信号，其中该第一键合焊盘覆盖该第二I/O单元的有源电路的至少一部分。
2.根据权利要求1的集成电路，其中该第一键合焊盘覆盖该第一I/O单元的有源电路的至少一部分。
3.根据权利要求1的集成电路，其中该第一键合焊盘的至少一部分覆盖钝化层。
4.根据权利要求3的集成电路，其中覆盖该钝化层的该第一键合焊盘的该至少一部分包含铝。
5.根据权利要求1的集成电路，其中该第一键合焊盘的键合焊盘宽度大于该第一I/O单元的I/O单元宽度，该I/O单元宽度和该键合焊盘宽度沿着基本平行的线而被测量。
6.根据权利要求1的集成电路，其中该第一键合焊盘包含引线键合区域。
7.根据权利要求6的集成电路，其中该第一键合焊盘还包含探测区域。
8.根据权利要求6的集成电路，其中该第一键合焊盘的该引线键合区域覆盖该第二I/O单元的有源电路。
9.根据权利要求1的集成电路，其中：
该第一I/O单元包括该输出电路和该输入电路；以及
该第二I/O单元包括该第二输出电路和该第二输入电路。
10.根据权利要求1的集成电路，其中该第一I/O单元邻近该第二I/O单元。
11.根据权利要求10的集成电路，其中该第一I/O单元具有第一单元边缘和第二单元边缘，该第二单元边缘的长度小于或等于该第一单元边缘，并且其中该第一键合焊盘被放置在距该第一单元边缘第一距离处而第二键合焊盘被放置在距该第一单元边缘第二距离处，该第一距离与该第二距离不同，且该第二键合焊盘覆盖该第一键合焊盘的至少一部分。
12.一种集成电路，包含：
多个键合焊盘；以及
多个I/O单元，该多个I/O单元中的每一个都对应于该多个键合焊盘中相应的键合焊盘，并且具有选自包含输入有源电路和输出有源电路的组中的有源电路，所述输入有源电路从该相应的键合焊盘直接接收信号，所述输出有源电路向该相应的键合焊盘直接提供信号，其中
该多个I/O单元被排列为具有基本恒定的间距，
该多个键合焊盘覆盖该多个I/O单元的至少一部分，以及
该多个键合焊盘的最大间距大于该多个I/O单元的基本恒定的间距。
13.根据权利要求12的集成电路，其中该多个键合焊盘被排列为具有基本恒定的间距。
14.根据权利要求12的集成电路，其中该多个键合焊盘被排列为具有不恒定的间距。
15.根据权利要求12的集成电路，其中该多个键合焊盘的最小间距大于该多个I/O单元的基本恒定的间距。
16.根据权利要求12的集成电路，其中该多个键合焊盘中的每一个键合焊盘包含引线键合区域。
17.根据权利要求12的集成电路，其中该多个I/O单元中的每一个I/O单元的I/O单元宽度小于该多个键合焊盘中相应键合焊盘的相应键合焊盘宽度，其中每一个I/O单元宽度和相应的键合焊盘宽度被沿着基本平行的线而测量。
18.根据权利要求12的集成电路，其中该多个键合焊盘被放射状地排列。
19.根据权利要求12的集成电路，其中该多个键合焊盘被根据六边形图形而排列使得该多个键合焊盘中的每一个的每一个中心限定六边形的至少一部分。
20.一种用于形成集成电路的方法，包含如下步骤：
形成第一I/O单元；
形成第二I/O单元；
形成与该第一I/O单元对应的第一键合焊盘，该第一I/O单元具有选自包含输入有源电路和输出有源电路的组中的有源电路，所述输入有源电路从该第一键合焊盘直接接收信号，所述输出有源电路向该第一键合焊盘直接提供信号；以及
在该第一I/O单元的至少一部分上形成与该第二I/O单元对应的第二键合焊盘，该第二I/O单元具有选自包含输入有源电路和输出有源电路的组中的有源电路，所述输入有源电路从该第二键合焊盘直接接收信号，所述输出有源电路向该第二键合焊盘直接提供信号。
21.根据权利要求20的方法，其中执行形成第二键合焊盘的步骤使得该第二键合焊盘被形成在该第二I/O单元的至少一部分之上。
22.根据权利要求20的方法，其中该第一键合焊盘的键合焊盘宽度大于该第一I/O单元的I/O单元宽度，该I/O单元宽度和该键合焊盘宽度被沿着基本平行的线而测量。
23.一种集成电路管芯，包含：
第一键合焊盘；
第二键合焊盘；以及
第三键合焊盘，其中该第一和第二键合焊盘之间的最小距离最多为2微米，该第二和第三键合焊盘之间的最小距离最多为2微米，并且该第一和第三键合焊盘之间的最小距离最多为2微米。
24.一种集成电路管芯，包含：
多个键合焊盘，根据六边形图形排列，其中该多个键合焊盘中的至少五个键合焊盘形成具有六个角和六个边的六边形的至少部分，其中该多个键合焊盘中的所述至少五个键合焊盘的中心与该六边形的六个角中的五个角对准；
下方金属层，在该多个键合焊盘的下方；以及
多个I/O单元，其中该多个键合焊盘中的所述至少五个键合焊盘的第一键合焊盘用通路互连而连接到该多个I/O单元中相应I/O单元的有源电路，该通路互连延伸到该下方金属层。
25.一种集成电路管芯，包含：
多个键合焊盘，根据六边形图形排列，其中该多个键合焊盘中的至少五个键合焊盘形成具有六个角和六个边缘的第一六边形的至少部分，其中该多个键合焊盘中的所述至少五个键合焊盘的中心与该六边形的六个角中的五个角对准；
核心电路；以及
管芯边缘，其中所述至少五个键合焊盘位于该核心电路与该管芯边缘之间，其中该第一六边形的六个边缘中的至少一个边缘与最接近所述至少五个键合焊盘的该管芯边缘的第一部分基本垂直。
CN200780017646.9A 2006-05-16 2007-03-30 具有焊盘和输入/输出(i/o)单元的集成电路 Pending CN101501844A (zh)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102082424A (zh) * 2009-11-26 2011-06-01 上海宏力半导体制造有限公司 I/o单元及集成电路芯片
CN102610584A (zh) * 2012-02-21 2012-07-25 三星半导体(中国)研究开发有限公司 用于基板的交错布置的引脚结构
CN104781924A (zh) * 2012-09-26 2015-07-15 贝圣德公司 用于集成电路的灵活、省空间的i/o电路

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5160295B2 (ja) * 2008-04-30 2013-03-13 ルネサスエレクトロニクス株式会社 半導体装置及び検査方法
US8184414B2 (en) * 2008-07-30 2012-05-22 Qualcomm Incorporated Method and apparatus for forming I/O clusters in integrated circuits
US8901959B2 (en) * 2012-03-09 2014-12-02 International Business Machines Corporation Hybrid IO cell for wirebond and C4 applications
KR102079828B1 (ko) 2013-02-07 2020-02-21 에스케이하이닉스 주식회사 반도체칩
US20150214167A1 (en) * 2014-01-26 2015-07-30 Rishi BHOOSHAN Semiconductor die with variable length bond pad
US11688686B2 (en) 2020-07-14 2023-06-27 Samsung Electronics Co., Ltd. Semiconductor device including an input/output circuit
TWI756093B (zh) * 2021-03-31 2022-02-21 新唐科技股份有限公司 記憶體

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0637840A1 (en) * 1993-08-05 1995-02-08 AT&T Corp. Integrated circuit with active devices under bond pads
JP3635681B2 (ja) * 1994-07-15 2005-04-06 ソニー株式会社 バイアス回路の調整方法、電荷転送装置、及び電荷検出装置とその調整方法
US5508649A (en) * 1994-07-21 1996-04-16 National Semiconductor Corporation Voltage level triggered ESD protection circuit
US5440162A (en) * 1994-07-26 1995-08-08 Rockwell International Corporation ESD protection for submicron CMOS circuits
US5610790A (en) * 1995-01-20 1997-03-11 Xilinx, Inc. Method and structure for providing ESD protection for silicon on insulator integrated circuits
US5559659A (en) * 1995-03-23 1996-09-24 Lucent Technologies Inc. Enhanced RC coupled electrostatic discharge protection
EP0740344B1 (en) * 1995-04-24 2002-07-24 Conexant Systems, Inc. Method and apparatus for coupling multiple independent on-chip Vdd busses to an ESD core clamp
US5506499A (en) * 1995-06-05 1996-04-09 Neomagic Corp. Multiple probing of an auxilary test pad which allows for reliable bonding to a primary bonding pad
JP2830783B2 (ja) * 1995-07-18 1998-12-02 日本電気株式会社 半導体装置
US5721656A (en) * 1996-06-10 1998-02-24 Winbond Electronics Corporation Electrostatc discharge protection network
JP3482779B2 (ja) * 1996-08-20 2004-01-06 セイコーエプソン株式会社 半導体装置およびその製造方法
US5700735A (en) * 1996-08-22 1997-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming bond pad structure for the via plug process
US5907464A (en) * 1997-03-24 1999-05-25 Intel Corporation MOSFET-based power supply clamps for electrostatic discharge protection of integrated circuits
US5825600A (en) * 1997-04-25 1998-10-20 Cypress Semiconductor Corp. Fast turn-on silicon controlled rectifier (SCR) for electrostatic discharge (ESD) protection
US6144100A (en) * 1997-06-05 2000-11-07 Texas Instruments Incorporated Integrated circuit with bonding layer over active circuitry
US5991134A (en) * 1997-06-19 1999-11-23 Advanced Micro Devices, Inc. Switchable ESD protective shunting circuit for semiconductor devices
US6002156A (en) * 1997-09-16 1999-12-14 Winbond Electronics Corp. Distributed MOSFET structure with enclosed gate for improved transistor size/layout area ratio and uniform ESD triggering
US6365958B1 (en) * 1998-02-06 2002-04-02 Texas Instruments Incorporated Sacrificial structures for arresting insulator cracks in semiconductor devices
US6232662B1 (en) * 1998-07-14 2001-05-15 Texas Instruments Incorporated System and method for bonding over active integrated circuits
US6242814B1 (en) * 1998-07-31 2001-06-05 Lsi Logic Corporation Universal I/O pad structure for in-line or staggered wire bonding or arrayed flip-chip assembly
US6174803B1 (en) * 1998-09-16 2001-01-16 Vsli Technology Integrated circuit device interconnection techniques
US6087732A (en) * 1998-09-28 2000-07-11 Lucent Technologies, Inc. Bond pad for a flip-chip package
US6037668A (en) * 1998-11-13 2000-03-14 Motorola, Inc. Integrated circuit having a support structure
JP2000183104A (ja) * 1998-12-15 2000-06-30 Texas Instr Inc <Ti> 集積回路上でボンディングするためのシステム及び方法
US6400540B1 (en) * 1999-03-12 2002-06-04 Sil.Able Inc. Clamp circuit to prevent ESD damage to an integrated circuit
TW430935B (en) * 1999-03-19 2001-04-21 Ind Tech Res Inst Frame type bonding pad structure having a low parasitic capacitance
US6484060B1 (en) * 2000-03-24 2002-11-19 Micron Technology, Inc. Layout for measurement of overlay error
US6291898B1 (en) * 2000-03-27 2001-09-18 Advanced Semiconductor Engineering, Inc. Ball grid array package
US6586839B2 (en) * 2000-08-31 2003-07-01 Texas Instruments Incorporated Approach to structurally reinforcing the mechanical performance of silicon level interconnect layers
TW502459B (en) * 2001-01-03 2002-09-11 Taiwan Semiconductor Mfg Diode structure with high electrostatic discharge protection and electrostatic discharge protection circuit design of the diode
US20030020163A1 (en) * 2001-07-25 2003-01-30 Cheng-Yu Hung Bonding pad structure for copper/low-k dielectric material BEOL process
US6991970B2 (en) * 2001-08-30 2006-01-31 Micron Technology, Inc. Method and apparatus for circuit completion through the use of ball bonds or other connections during the formation of semiconductor device
DE10142318C1 (de) * 2001-08-30 2003-01-30 Advanced Micro Devices Inc Halbleiterstruktur und Verfahren zur Bestimmung kritischer Dimensionen und Überlagerungsfehler
US6476506B1 (en) * 2001-09-28 2002-11-05 Motorola, Inc. Packaged semiconductor with multiple rows of bond pads and method therefor
KR100437460B1 (ko) * 2001-12-03 2004-06-23 삼성전자주식회사 본딩패드들을 갖는 반도체소자 및 그 제조방법
KR100476900B1 (ko) * 2002-05-22 2005-03-18 삼성전자주식회사 테스트 소자 그룹 회로를 포함하는 반도체 집적 회로 장치
US6767817B2 (en) * 2002-07-11 2004-07-27 Micron Technology, Inc. Asymmetric plating
US6804808B2 (en) * 2002-09-30 2004-10-12 Sun Microsystems, Inc. Redundant via rule check in a multi-wide object class design layout
US6856022B2 (en) * 2003-03-31 2005-02-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device
EP1519411A3 (en) * 2003-09-26 2010-01-13 Panasonic Corporation Semiconductor device and method for fabricating the same
US20050074918A1 (en) * 2003-10-07 2005-04-07 Taiwan Semicondutor Manufacturing Co. Pad structure for stress relief
US6970336B2 (en) * 2003-10-10 2005-11-29 Freescale Semiconductor, Inc. Electrostatic discharge protection circuit and method of operation
US7049701B2 (en) * 2003-10-15 2006-05-23 Kabushiki Kaisha Toshiba Semiconductor device using insulating film of low dielectric constant as interlayer insulating film
US7081679B2 (en) * 2003-12-10 2006-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for reinforcing a bond pad on a chip
US20050242416A1 (en) * 2004-04-29 2005-11-03 United Microelectronics Corp. Low-capacitance bonding pad for semiconductor device
JP2005347622A (ja) * 2004-06-04 2005-12-15 Seiko Epson Corp 半導体装置、回路基板及び電子機器
US7071561B2 (en) * 2004-06-08 2006-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture thereof with two or more bond pad connections for each input/output cell
US20070111376A1 (en) * 2005-04-29 2007-05-17 Stats Chippac Ltd. Integrated circuit package system
WO2006138410A2 (en) * 2005-06-14 2006-12-28 Cadence Design Systems, Inc. Method and system for using pattern matching to process an integrated circuit design

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102082424A (zh) * 2009-11-26 2011-06-01 上海宏力半导体制造有限公司 I/o单元及集成电路芯片
CN102082424B (zh) * 2009-11-26 2013-09-18 上海宏力半导体制造有限公司 I/o单元及集成电路芯片
CN102610584A (zh) * 2012-02-21 2012-07-25 三星半导体(中国)研究开发有限公司 用于基板的交错布置的引脚结构
CN102610584B (zh) * 2012-02-21 2015-02-04 三星半导体(中国)研究开发有限公司 用于基板的交错布置的引脚结构
CN104781924A (zh) * 2012-09-26 2015-07-15 贝圣德公司 用于集成电路的灵活、省空间的i/o电路

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Publication number Publication date
TW200802654A (en) 2008-01-01
US20070267748A1 (en) 2007-11-22

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PB01 Publication
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SE01 Entry into force of request for substantive examination
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WD01 Invention patent application deemed withdrawn after publication

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