CN102082424A - I/o单元及集成电路芯片 - Google Patents

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Abstract

一种I/O单元及集成电路芯片。所述I/O单元包括：N型静电放电保护电路、P型静电放电保护电路、焊盘以及I/O逻辑电路，其中N型静电放电保护电路和P型静电放电保护电路横向相邻，焊盘覆盖部分N型静电放电保护电路和P型静电放电保护电路，I/O逻辑电路与焊盘、N型静电放电保护电路、P型静电放电保护电路构成的叠层结构纵向相邻，N型静电放电保护电路与接地线相连，P型静电放电保护电路与电源线相连。所述I/O单元的面积较小，相应提供给集成电路芯片的核心电路区域的可布局布线面积更大，减小了核心电路区域布局布线的难度。在核心电路面积一定的情况下，包括所述I/O单元的集成电路芯片具有更小的面积。

Description

I/O单元及集成电路芯片
技术领域
本发明涉及半导体集成电路设计领域，特别涉及I/O单元及集成电路芯片。
背景技术
随着半导体器件功能的日趋复杂及尺寸的日趋减小，其所能承受的静电放电(ESD，Electro Static Discharge)电压的上限值也不断减小。因而，在半导体集成电路设计时，经常采用各种静电放电保护设计对于集成电路芯片内部的半导体器件进行保护。
目前，比较常用的一种静电放电保护设计是在集成电路芯片的输入/输出(I/O)单元中集成静电放电保护电路，并将所述静电放电保护电路与I/O单元中的相应焊盘(PAD)相连。图1为现有技术的一种I/O单元的结构示意图。参照图1所示，所述I/O单元包括：纵向相邻分布的焊盘10、N型静电放电保护电路20、P型静电放电保护电路30及I/O逻辑电路40。其中，N型静电放电保护电路20指由NMOS管构成的静电放电保护电路，P型静电放电保护电路30指由PMOS管构成的静电放电保护电路，I/O逻辑电路40通常包括一些输入/输出的接口电路，例如电压泵等。所述N型静电放电保护电路20处布局有接地线50，所述P型静电放电保护电路30处布局有电源线60。所述N型静电放电保护电路20和所述P型静电放电保护电路30可根据实际的静电放电保护需求而择一与焊盘相连，或共同与焊盘相连。
所述I/O单元由于其纵向相邻分布而具有较好的布局对称性，非常适合于采用这种I/O单元的集成电路芯片进行自动布局布线。图2所示为具有上述I/O单元的一种集成电路芯片结构示意图。参照图2所示，通过将所述I/O单元添加至自动布局布线软件的单元库中，则自动布局布线软件就可根据集成电路芯片1中核心电路的位置及剩余的可布局布线面积，对所述I/O单元的位置进行自动分配，并根据设计进行自动布线。
然而，从图2中也可看到，虽然所述I/O单元的纵向相邻分布结构具有较好的布局对称性，但基于避免产生闩锁效应的设计规则，P型静电放电保护电路和N型静电放电保护电路之间必需保留很大间距。如此，I/O单元所占面积很大，使得集成电路芯片1的核心电路区域(图2中虚线框范围)的可布局布线面积很小，大大增加了所述核心电路区域的布局布线难度，因此在布局布线时会产生大量的空间浪费。同时，由于I/O单元所占面积很大造成了集成电路芯片1转角浪费的面积也很大，因此整个集成电路芯片1的面积会大大增加。
发明内容
本发明解决现有技术包含静电放电保护电路的I/O单元面积较大，使得集成电路芯片中核心电路区域的可布局布线面积很小且集成电路芯片面积很大的问题。
为解决上述问题，本发明提供一种I/O单元，包括：N型静电放电保护电路、P型静电放电保护电路、焊盘以及I/O逻辑电路，其中N型静电放电保护电路和P型静电放电保护电路横向相邻，焊盘覆盖部分N型静电放电保护电路和P型静电放电保护电路，I/O逻辑电路与焊盘、N型静电放电保护电路、P型静电放电保护电路构成的叠层结构纵向相邻，N型静电放电保护电路与接地线相连，P型静电放电保护电路与电源线相连。
相应地，本发明还提供一种包括上述I/O单元的集成电路芯片，其中，各相邻I/O单元中相邻部分为同类型电路。
与现有技术相比，上述I/O单元及集成电路芯片具有以下优点：通过将焊盘覆盖部分N型静电放电电路和P型静电放电电路，构成叠层结构，灵活借用部分焊盘的尺寸来隔离N型静电放电电路和P型静电放电电路，满足了避免产生闩锁效应的设计规则，且将所述叠层结构与I/O逻辑电路纵向相邻，充分利用了横向和纵向的布局空间，因此，I/O单元的面积就可减小。相应地，也能够提供集成电路芯片中核心电路区域较大的可布局布线面积，减小了所述核心电路区域的布局布线的难度。
并且，由于I/O单元面积的减小，在核心电路区域面积一定的情况下，所述集成电路芯片具有更小的面积。
附图说明
图1是现有技术的一种I/O单元的结构示意图；
图2是具有图1所示I/O单元的一种集成电路芯片的结构示意图；
图3是本发明I/O单元的一种实施例的结构示意图；
图4是图3所示I/O单元应用于集成电路芯片的一种实施例示意图。
具体实施方式
参照图3所示，本发明I/O单元的一种实施例包括：N型静电放电保护电路200、P型静电放电保护电路300、焊盘100(虚线框范围)以及I/O逻辑电路400，其中N型静电放电保护电路200和P型静电放电保护电路300横向相邻，焊盘100覆盖部分N型静电放电保护电路200和P型静电放电保护电路300，I/O逻辑电路400与焊盘100、N型静电放电保护电路200、P型静电放电保护电路300构成的叠层结构纵向相邻，N型静电放电保护电路200与接地线500相连，P型静电放电保护电路300与电源线600相连。所述接地线500与N型静电放电保护电路200的连接方式以及电源线600与P型静电放电保护电路300的连接方式，可以是图3所示的接地线500和电源线600均覆盖部分所述N型静电放电保护电路200、所述P型静电放电保护电路300的方式，也可以是通过导线连接的非覆盖的连接方式(图3未示)。此外，接地线500及电源线600的上下位置可根据实际设计需求而调整
上述实施例中，考虑到焊盘100的面积通常要大于N型静电放电保护电路200和P型静电放电保护电路300的面积，因此可以采用叠层结构的方式来减小面积。N型静电放电保护电路200和P型静电放电保护电路300的间距可以基于避免产生闩锁效应的设计规则来设置。例如，可以采用不致引起闩锁效应的最小间距。而为了充分利用纵向的布局面，所述I/O逻辑电路设计成与所述叠层结构纵向相邻。从而，所述I/O单元的面积就可较大程度地减小。
以下通过图3所示I/O单元应用于集成电路芯片的实例进行进一步说明。
参照图4所示，集成电路芯片2具有6个引脚，所述6个引脚各自通过集成电路芯片2中的6个I/O单元中的焊盘引出。所示6个I/O单元分布于所述集成电路芯片2的周边，其中一个I/O单元还分布于集成电路芯片2的转角处。各I/O单元中的I/O逻辑电路400紧靠核心电路区域分布，各I/O单元中的接地线500和电源线600各自相连。并且，相邻的I/O单元中相邻部分均为同类型电路。例如，核心电路区域(虚线框范围)上方的两个相邻的I/O单元中，相邻部分都为P型静电放电保护电路。而核心电路区域下方的三个相邻的I/O单元中，两个相邻部分分别都为P型静电放电保护电路和N型静电放电保护电路。
对比图2和图4可以发现，对于同样是6个引脚的集成电路芯片，本发明实施例的I/O单元相对于现有技术的I/O单元，不仅在集成电路芯片2的周边，而且在集成电路芯片2的转角处，其面积都有了较大的减小。
具体地说，不同于现有技术的I/O单元结构，本发明实施例的I/O单元可以横向放置在集成电路芯片2中，大大减小了I/O单元所占的面积，I/O单元所占面积的减小使得可用于核心电路布局布线的区域更趋于正方形，在降低布局布线难度的同时，可以使得这些布线区域的利用率最大化，也就减少了核心电路的面积。同时I/O单元所占面积的减小使得在集成电路芯片2转角处所用掉的转角面积也比以前大大减小。
从另一方面来说，对于同样的核心电路面积，由于本发明实施例的I/O单元的面积远小于现有技术的I/O单元的面积，因此采用本发明实施例的I/O单元的集成电路芯片的面积也要远小于采用现有技术的I/O单元的集成电路芯片的面积。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (4)

1.一种I/O单元，其特征在于，包括：N型静电放电保护电路、P型静电放电保护电路、焊盘以及I/O逻辑电路，其中N型静电放电保护电路和P型静电放电保护电路横向相邻，焊盘覆盖部分N型静电放电保护电路和P型静电放电保护电路，I/O逻辑电路与焊盘、N型静电放电保护电路、P型静电放电保护电路构成的叠层结构纵向相邻，N型静电放电保护电路与接地线相连，P型静电放电保护电路与电源线相连。
2.如权利要求1所述的I/O单元，其特征在于，所述接地线覆盖所述叠层结构。
3.如权利要求1所述的I/O单元，其特征在于，所述电源线覆盖所述叠层结构。
4.一种包括权利要求1至3任一项所述的I/O单元的集成电路芯片，其中，各相邻I/O单元中相邻部分为同类型电路。
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